JPH0814991B2 - 電気的消去可能不揮発性半導体記憶装置 - Google Patents
電気的消去可能不揮発性半導体記憶装置Info
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- JPH0814991B2 JPH0814991B2 JP1826488A JP1826488A JPH0814991B2 JP H0814991 B2 JPH0814991 B2 JP H0814991B2 JP 1826488 A JP1826488 A JP 1826488A JP 1826488 A JP1826488 A JP 1826488A JP H0814991 B2 JPH0814991 B2 JP H0814991B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は電気的に消去可能な不揮発性半導体記憶装
置に関する。
置に関する。
（従来の技術） 電気的にデータを消去することができる不揮発性半導
体記憶装置（EEPROM;Electrically Erasable Programab
le ROM）では、EPROMと同一メカニズムで書込み動作が
実行される。すなわち、制御ゲートに高電界を印加して
熱電子（ホットエレクトロン）を発生し、この電子を浮
遊ゲートに注入することによってデータの書込みが行わ
れる。
体記憶装置（EEPROM;Electrically Erasable Programab
le ROM）では、EPROMと同一メカニズムで書込み動作が
実行される。すなわち、制御ゲートに高電界を印加して
熱電子（ホットエレクトロン）を発生し、この電子を浮
遊ゲートに注入することによってデータの書込みが行わ
れる。
一方、消去動作は、消去ゲートに高電圧（約30V）を
印加し、浮遊ゲートに注入された電子を抜くことにより
行われる。
印加し、浮遊ゲートに注入された電子を抜くことにより
行われる。
第４図（Ａ）にEEPROMのメモリセルの平面図を示す。
また、第４図（Ｂ）にはそのＩ−Ｉ線に沿った断面構造
が示されている。図中、CGは制御ゲート、FGは浮遊ゲー
ト、EGは消去ゲート、Ｓはソース、Ｄはドレインであ
る。
また、第４図（Ｂ）にはそのＩ−Ｉ線に沿った断面構造
が示されている。図中、CGは制御ゲート、FGは浮遊ゲー
ト、EGは消去ゲート、Ｓはソース、Ｄはドレインであ
る。
このような３重ゲート構造を有するMOSトランジスタ
は、第５図（Ａ）のようなシンボル図で表される。第５
図（Ｂ）はこのトランジスタの容量結合の等価回路を示
すもので、制御ゲートCGと浮遊ゲートFGと間には容量Cc
fが存在し、また浮遊ゲートFGと基板Sub間には容量Csub
が存在する。また、ドレインＤと浮遊ゲートFG間には容
量Cdf、さらに消去ゲートEGと浮遊ゲートFG間には容量C
efが存在する。
は、第５図（Ａ）のようなシンボル図で表される。第５
図（Ｂ）はこのトランジスタの容量結合の等価回路を示
すもので、制御ゲートCGと浮遊ゲートFGと間には容量Cc
fが存在し、また浮遊ゲートFGと基板Sub間には容量Csub
が存在する。また、ドレインＤと浮遊ゲートFG間には容
量Cdf、さらに消去ゲートEGと浮遊ゲートFG間には容量C
efが存在する。
したがって、初期状態で浮遊ゲトFGに電荷Qiが注入さ
れているとすると、次の関係式が成立つ。
れているとすると、次の関係式が成立つ。
Qi＝（Vcg−Vfg）Ccf＋（Vsub−Vfg）Csub ＋（Veg−Vfg）Cef＋（Vd−Vfg）Cdf ＝Vfg（Ccf＋Csub＋Cef＋Cdf） −｛Vcg・Ccf＋Vsub・Csub＋Veg・Cef＋Vd・Cdf｝ ここで、Vcg,Vfg,Veg,Vsub,Vdは、それぞれ制御ゲー
トCG,浮遊ゲートFG,消去ゲートEG,基板Sub,ドレインＤ
の電圧である。
トCG,浮遊ゲートFG,消去ゲートEG,基板Sub,ドレインＤ
の電圧である。
Ccf＋Csub＋Cef＋Cdf＝Ct とおくと、浮遊ゲートFGの電圧Vfgは、 と表される。
通常、Vsub＝0V、Cef、Cdf≪Ccfに設定されているの
で、（Qi/Ct）＝Vfgiとすると、 となる。
で、（Qi/Ct）＝Vfgiとすると、 となる。
第６図（Ａ）は、ドレイン電圧Vdを一定とし、制御ゲ
ートVcgをパラメータとして情報の書込みを行なった場
合の書込み時間Tpwとしきい値電圧の変化量ΔVthとの関
係を表す特性図である。
ートVcgをパラメータとして情報の書込みを行なった場
合の書込み時間Tpwとしきい値電圧の変化量ΔVthとの関
係を表す特性図である。
この図において、曲線ａは制御ゲート電圧Vcgが高い
場合のもので、また曲線ｂは制御ゲート電圧Vcgが低い
場合のものである。
場合のもので、また曲線ｂは制御ゲート電圧Vcgが低い
場合のものである。
第６図（Ｂ）は、ドレイン電圧Vdおよび書込み時間Tp
wを一定として情報の書込みを行ない、その場合の制御
ゲート電圧Vcgに対するしきい値電圧の変化量ΔVthを表
す特性図である。
wを一定として情報の書込みを行ない、その場合の制御
ゲート電圧Vcgに対するしきい値電圧の変化量ΔVthを表
す特性図である。
一般に、２重ゲート構造のMOSトランジスタをメモリ
セルとするEPROMの書込みにおいては、制御ゲート電圧V
cgが高い方が浮遊ゲートVfgへ電子の注入が多くなり、
書込み特性が改善されるが、第６図から分るように３重
ゲート構造を有するMOSトランジスタをメモリセルとす
るEEPROMでは書込み時にVcgがあまりに高いとしきい値
電圧の変化量ΔVthが小さくなり、書込み特性が悪化し
てしまう。
セルとするEPROMの書込みにおいては、制御ゲート電圧V
cgが高い方が浮遊ゲートVfgへ電子の注入が多くなり、
書込み特性が改善されるが、第６図から分るように３重
ゲート構造を有するMOSトランジスタをメモリセルとす
るEEPROMでは書込み時にVcgがあまりに高いとしきい値
電圧の変化量ΔVthが小さくなり、書込み特性が悪化し
てしまう。
これは、EEPROMセルではデータ消去後は浮遊ゲートが
正に帯電しているため、書込み時にVcgが高いと浮遊ゲ
ートの電位が高くなり過ぎ、浮遊ゲート下に反転層が形
成され、ドレイン近傍での電界集中が置きにくくなるた
めである。
正に帯電しているため、書込み時にVcgが高いと浮遊ゲ
ートの電位が高くなり過ぎ、浮遊ゲート下に反転層が形
成され、ドレイン近傍での電界集中が置きにくくなるた
めである。
例えば、EPROMの場合、ドレイン電圧Vd＝15V、制御ゲ
ート電圧Vcg＝21V、Vfgi＝０の時、Ccf/Ct＝0.57とすれ
ば、式より浮遊ゲート電圧Vfgは約12Vとなり、セルト
ランジスタは５極管動作となるため、ドレイン近傍で熱
電子が充分発生し、効率良く浮遊ゲート内へ電子が注入
される。
ート電圧Vcg＝21V、Vfgi＝０の時、Ccf/Ct＝0.57とすれ
ば、式より浮遊ゲート電圧Vfgは約12Vとなり、セルト
ランジスタは５極管動作となるため、ドレイン近傍で熱
電子が充分発生し、効率良く浮遊ゲート内へ電子が注入
される。
しかし、EEPROMにあっては、例えば充分消去された状
態では浮遊ゲートが正電位に帯電しているため、浮遊ゲ
ート内の電位Vfgiが例えば＋6Vになっているとすると、
EPROMと同様にしてドレイン電圧Vd＝15V、Vcg＝21Vで書
込みを行った場合には、浮遊ゲート電圧は18Vで３極管
動作（線形領域での動作）となり、浮遊ゲート下に反転
層が形成される。このため、ピンチオフ点ができず、熱
電子が充分発生されなくなるので、浮遊ゲートへの電子
の注入効率が悪くなる。
態では浮遊ゲートが正電位に帯電しているため、浮遊ゲ
ート内の電位Vfgiが例えば＋6Vになっているとすると、
EPROMと同様にしてドレイン電圧Vd＝15V、Vcg＝21Vで書
込みを行った場合には、浮遊ゲート電圧は18Vで３極管
動作（線形領域での動作）となり、浮遊ゲート下に反転
層が形成される。このため、ピンチオフ点ができず、熱
電子が充分発生されなくなるので、浮遊ゲートへの電子
の注入効率が悪くなる。
このようにホットエレクトロン注入形のEEPROMは、空
乏層領域でいかに多くのホットエレクトロンを発生さ
せ、高エネルギーを持ったホットエレクトロンを数多く
浮遊ゲートの中に取り込むかが、書込み特性改善のポイ
ントである。ここで、このようなメモリセルの読み出し
状態を考察すると、消去状態では、メモリセルのドレイ
ン電流Idが大きい方がメモリセル特性が良好である。こ
のメモリセル電流は、浮遊ゲートの状態によってきま
る。すなわちコントロールゲートが5V、ドレイン電圧Vd
が1Vのとき、もし、浮遊ゲートが中性状態（浮遊ゲート
中にエレクトロンもホールも入っていない状態）であれ
ば、浮遊ゲートの電圧は、前述の式 Vfg＝（Vcg−Ccf）/Ct＋Vfgi Vcg＝5V,Ccf/Ct＝0.57,Vfgi＝0Vより Vfg＝2.85V となる。
乏層領域でいかに多くのホットエレクトロンを発生さ
せ、高エネルギーを持ったホットエレクトロンを数多く
浮遊ゲートの中に取り込むかが、書込み特性改善のポイ
ントである。ここで、このようなメモリセルの読み出し
状態を考察すると、消去状態では、メモリセルのドレイ
ン電流Idが大きい方がメモリセル特性が良好である。こ
のメモリセル電流は、浮遊ゲートの状態によってきま
る。すなわちコントロールゲートが5V、ドレイン電圧Vd
が1Vのとき、もし、浮遊ゲートが中性状態（浮遊ゲート
中にエレクトロンもホールも入っていない状態）であれ
ば、浮遊ゲートの電圧は、前述の式 Vfg＝（Vcg−Ccf）/Ct＋Vfgi Vcg＝5V,Ccf/Ct＝0.57,Vfgi＝0Vより Vfg＝2.85V となる。
したがって、浮遊ゲートトランジスタのゲート電圧は
実効的に2.85Vとなって、ドレイン電流Idはあまり流れ
ない。
実効的に2.85Vとなって、ドレイン電流Idはあまり流れ
ない。
ここで、このメモリセルが十分消去されていれば、例
えば、Vfgi＝＋6Vまで消去されていたとすれば、式よ
り、Vfg＝8.85Vとなり、浮遊ゲートトランジスタは十分
にオンするため、ドレイン電流は多く流れる。
えば、Vfgi＝＋6Vまで消去されていたとすれば、式よ
り、Vfg＝8.85Vとなり、浮遊ゲートトランジスタは十分
にオンするため、ドレイン電流は多く流れる。
このように、消去ゲートを持つメモリセルは、充分消
去することによって良好な読み出し特性が得られるもの
であるが、反面、消去し過ぎると書き込み時に、チャネ
ルに反転層が生じ、書き込み特性が悪化する。これは、
消去ゲートを有する、ホットエレクトロン注入形のメモ
リセル固有の問題である。
去することによって良好な読み出し特性が得られるもの
であるが、反面、消去し過ぎると書き込み時に、チャネ
ルに反転層が生じ、書き込み特性が悪化する。これは、
消去ゲートを有する、ホットエレクトロン注入形のメモ
リセル固有の問題である。
（発明が解決しようとする課題） この発明は前述の事情に鑑みてなされたもので、従来
ではEEPROMセルへのデータ書込みにおいてもEPROMセル
と同じ方式を用いており、充分な書込み特性が得られな
かった点を改善し、EEPROMセルの浮遊ゲートに充分に熱
電子を注入できるようにし、書込み特性の良好な電気的
消去可能不揮発性半導体記憶装置を提供することを目的
とする。
ではEEPROMセルへのデータ書込みにおいてもEPROMセル
と同じ方式を用いており、充分な書込み特性が得られな
かった点を改善し、EEPROMセルの浮遊ゲートに充分に熱
電子を注入できるようにし、書込み特性の良好な電気的
消去可能不揮発性半導体記憶装置を提供することを目的
とする。
［発明の構成］ （課題を解決するための手段） この発明による電気的消去可能不揮発性半導体記憶装
置にあっては、制御ゲート、浮遊ゲート、および消去ゲ
ートを有し、その消去ゲートに電圧を印加することによ
って電気的にデータ消去が行なわれるEEPROMセルトラン
ジスタを行および列のマトリクス状に配置してなるメモ
リセルアレイと、データ書込み時に前記EEPROMセルトラ
ンジスタのドレインが接続されている列線を第１の書込
み電圧に設定する第１の書込み電圧発生回路と、データ
書込み時にEEPROMセルトランジスタガ５極管（飽和領
域）で動作するようにその制御ゲートが接続されている
行線を前記第１の書込み電圧よりも低い第２の書込み電
圧に設定する第２の書込み電圧発生回路とを具備するこ
とを特徴とする。
置にあっては、制御ゲート、浮遊ゲート、および消去ゲ
ートを有し、その消去ゲートに電圧を印加することによ
って電気的にデータ消去が行なわれるEEPROMセルトラン
ジスタを行および列のマトリクス状に配置してなるメモ
リセルアレイと、データ書込み時に前記EEPROMセルトラ
ンジスタのドレインが接続されている列線を第１の書込
み電圧に設定する第１の書込み電圧発生回路と、データ
書込み時にEEPROMセルトランジスタガ５極管（飽和領
域）で動作するようにその制御ゲートが接続されている
行線を前記第１の書込み電圧よりも低い第２の書込み電
圧に設定する第２の書込み電圧発生回路とを具備するこ
とを特徴とする。
（作用） 前記構成の電気的消去可能不揮発性半導体記憶装置に
あっては、前記第１および第２の書込み電圧発生手段に
よって３重ゲート構造のトランジスタを５極管動作させ
ることができ、書込み時において浮遊ゲートに熱電子を
充分に注入することが可能となる。したがって、書込み
特性の良好な電気的消去可能不揮発性半導体記憶装置が
得られる。
あっては、前記第１および第２の書込み電圧発生手段に
よって３重ゲート構造のトランジスタを５極管動作させ
ることができ、書込み時において浮遊ゲートに熱電子を
充分に注入することが可能となる。したがって、書込み
特性の良好な電気的消去可能不揮発性半導体記憶装置が
得られる。
（実施例） 以下、図面を参照してこの発明の実施例を説明する。
第１図にこの発明の一実施例に係わる電気的消去可能
不揮発性半導体記憶装置を示す。第１図において、R1〜
Rmは行線、D1〜Dnは列線であり、これら行線R1〜Rmと列
線D1〜Dnとの交差位置には３重ゲート構造のMOSトラン
ジスタから成るメモリセルTM11〜TMmnが設けられ、これ
らメモリセルTM11〜TMmnの制御ゲートは行線R1〜Rmに、
ドレインは列線D1〜Dnにそれぞれ接続されている。さら
に、メモリセルTM11〜TMmnのソースはそれぞれアース電
位に接続されている。このように、行線R1〜Rm、および
列線D1〜DnによりメモリセルTM11〜TMmnをマトリクス上
に配置することによって、メモリセルアレイ10が構成さ
れる。
不揮発性半導体記憶装置を示す。第１図において、R1〜
Rmは行線、D1〜Dnは列線であり、これら行線R1〜Rmと列
線D1〜Dnとの交差位置には３重ゲート構造のMOSトラン
ジスタから成るメモリセルTM11〜TMmnが設けられ、これ
らメモリセルTM11〜TMmnの制御ゲートは行線R1〜Rmに、
ドレインは列線D1〜Dnにそれぞれ接続されている。さら
に、メモリセルTM11〜TMmnのソースはそれぞれアース電
位に接続されている。このように、行線R1〜Rm、および
列線D1〜DnによりメモリセルTM11〜TMmnをマトリクス上
に配置することによって、メモリセルアレイ10が構成さ
れる。
列線D1〜Dnは、列線選択回路20内の列線選択用エンハ
ンスメント型MOSトランジスタTD1〜TDnをそれぞれ介し
て信号検出ノードN1に接続されている。列選択用MOSト
ランジスタTD1〜TDnのゲートには、列デコーダ１によっ
て選択的に付勢される列選択線C1〜Cnが接続されてい
る。
ンスメント型MOSトランジスタTD1〜TDnをそれぞれ介し
て信号検出ノードN1に接続されている。列選択用MOSト
ランジスタTD1〜TDnのゲートには、列デコーダ１によっ
て選択的に付勢される列選択線C1〜Cnが接続されてい
る。
行デコーダ２によって選択的に付勢される行線R1〜Rm
の他端には、書込み用トランジスタ回路30が接続され、
また列選択線C1〜Cnの他端には書込み用トランジスタ回
路40が接続されている。
の他端には、書込み用トランジスタ回路30が接続され、
また列選択線C1〜Cnの他端には書込み用トランジスタ回
路40が接続されている。
トランジスタ回路40は、列選択線C1〜Cnにそれぞれの
ソースおよびゲートが共通接続されているデプレッショ
ン型MOSトランジスタWC1〜WCnより構成される。これら
トランジスタWC1〜WCnのドレインには、外部より供給さ
れる電源VPが接続されている。
ソースおよびゲートが共通接続されているデプレッショ
ン型MOSトランジスタWC1〜WCnより構成される。これら
トランジスタWC1〜WCnのドレインには、外部より供給さ
れる電源VPが接続されている。
トランジスタ回路30は、行線R1〜Rmにそれぞれのソー
スおよびゲートが共通接続されているテプレッション型
MOSトランジスタWR1〜WRmより構成される。これらトラ
ンジスタWR1〜WRmのドレインには、内部電源VP′が接続
されている。
スおよびゲートが共通接続されているテプレッション型
MOSトランジスタWR1〜WRmより構成される。これらトラ
ンジスタWR1〜WRmのドレインには、内部電源VP′が接続
されている。
この内部電源VP′は、外部からの電源VPよりも低い値
に設定されている。この内部電源VP′を発生する回路に
ついては第２図でその具体例を説明するが、基本的には
VPを電源電圧とし、発生電圧をVPよりも所定値だけ低く
設定した定電圧発生回路であればよい。
に設定されている。この内部電源VP′を発生する回路に
ついては第２図でその具体例を説明するが、基本的には
VPを電源電圧とし、発生電圧をVPよりも所定値だけ低く
設定した定電圧発生回路であればよい。
メモリセルのドレイン電圧は、電源VPからトランジス
タT1,TD1を通してセルに電流が流れることにより決定さ
れるが、VP＝21Vとすると、ドレンイン電圧は約15Vにな
る。この場合、例えば17.5Vの内部電源VP′を発生すれ
ば、前述した式より浮遊ゲート電圧Vfg＝16Vとなる。
したがって、セルは５極管動作となり良好な書込み特性
を得ることが可能になる。
タT1,TD1を通してセルに電流が流れることにより決定さ
れるが、VP＝21Vとすると、ドレンイン電圧は約15Vにな
る。この場合、例えば17.5Vの内部電源VP′を発生すれ
ば、前述した式より浮遊ゲート電圧Vfg＝16Vとなる。
したがって、セルは５極管動作となり良好な書込み特性
を得ることが可能になる。
第２図に内部電源VP′を発生する具体的構成の一例を
示す。
示す。
すなわち、チャージポンプ回路100から出力されるパ
ルス信号は、通常のブートストラップ型の構成より成る
高電圧発生回路110,120に入力される。高電圧発生回路1
10からは消去ゲート信号として用いられる昇圧電圧VEが
出力され、また高電圧発生回路120からは書込み信号と
して用いられる昇圧電圧VHが出力される。
ルス信号は、通常のブートストラップ型の構成より成る
高電圧発生回路110,120に入力される。高電圧発生回路1
10からは消去ゲート信号として用いられる昇圧電圧VEが
出力され、また高電圧発生回路120からは書込み信号と
して用いられる昇圧電圧VHが出力される。
ドレインが電源VP印加端子に接続されエンハンスメン
ト型MOSトランジスタT11のゲートには、電圧VHが供給さ
れる。エンハンスメント型MOSトランジスタT11とT12は
直列に接続され、トランジスタT12のソースは定電圧の
内部電源VP′を得るためのノードN2に接続されている。
ト型MOSトランジスタT11のゲートには、電圧VHが供給さ
れる。エンハンスメント型MOSトランジスタT11とT12は
直列に接続され、トランジスタT12のソースは定電圧の
内部電源VP′を得るためのノードN2に接続されている。
トランジスタT12のゲートにはノードN3が接続され、
このノードN3にはドレインが電源VP印加端に接続された
デプレッション型MOSトランジスタT15のゲートおよびソ
ースが接続されると共に、エンハンスメント型MOSトラ
ンジスタT16のドレインが接続されている。このトラン
ジスタT16のソースには、抵抗分割比で得られた電圧VR
（電源電圧VPとアース電圧との間の抵抗P1およびP2の比
で得られた電位）が供給され、かつゲートにはノードN2
が接続されている。
このノードN3にはドレインが電源VP印加端に接続された
デプレッション型MOSトランジスタT15のゲートおよびソ
ースが接続されると共に、エンハンスメント型MOSトラ
ンジスタT16のドレインが接続されている。このトラン
ジスタT16のソースには、抵抗分割比で得られた電圧VR
（電源電圧VPとアース電圧との間の抵抗P1およびP2の比
で得られた電位）が供給され、かつゲートにはノードN2
が接続されている。
さらに、上記ノードN2には、電圧VCをゲート入力とす
るデプレッション型MOSトランジスタT13のドレインが接
続されている。このトランジスタT13のソースとアース
電位印加端との間にはエンハンスメント型MOSトランジ
スタT14が接続され、そのゲートには書込み制御信号Pr
が供給されている。
るデプレッション型MOSトランジスタT13のドレインが接
続されている。このトランジスタT13のソースとアース
電位印加端との間にはエンハンスメント型MOSトランジ
スタT14が接続され、そのゲートには書込み制御信号Pr
が供給されている。
上記構成でなる定電圧回路では、データ読出し時には
信号Prが高レベルになり、高電圧発生回路120の出力VH
が低レベルになると共に、MOSトランジスタT14もオンす
るため、ノードN2は低レベルとなる。
信号Prが高レベルになり、高電圧発生回路120の出力VH
が低レベルになると共に、MOSトランジスタT14もオンす
るため、ノードN2は低レベルとなる。
一方、データ書込み時には、信号Prが低レベル、VP＝
21Vに設定されるので、MOSトランジスタT14がオフする
と共に、高電圧発生回路120の出力電圧VHはVP＋αとな
る。したがって、MOSトランジスタT11は３極管動作とな
り、ノードN2の電位VP′は下記のように表される。
21Vに設定されるので、MOSトランジスタT14がオフする
と共に、高電圧発生回路120の出力電圧VHはVP＋αとな
る。したがって、MOSトランジスタT11は３極管動作とな
り、ノードN2の電位VP′は下記のように表される。
VP′＝VR＋Vth16 ここで、Vth16はMOSトランジスタT16のしきい値電圧で
あり、これを約1.5Vとすれば、VP＝21Vの時、VRを16Vに
設定することによってVP′を17.5Vにすることができ
る。
あり、これを約1.5Vとすれば、VP＝21Vの時、VRを16Vに
設定することによってVP′を17.5Vにすることができ
る。
このようにして発生される内部電源VP′を第１図のト
ランジスタ回路30に印加すれば、メモリセルのドレイン
が接続される列線の電位に比べその制御ゲートが接続さ
れる行線の電位を低く設定することができ、書込み時に
おいてメモリセルを５極管動作させることができるの
で、書込み特性の向上が可能となる。
ランジスタ回路30に印加すれば、メモリセルのドレイン
が接続される列線の電位に比べその制御ゲートが接続さ
れる行線の電位を低く設定することができ、書込み時に
おいてメモリセルを５極管動作させることができるの
で、書込み特性の向上が可能となる。
第３図はこの発明の第２の実施例を示すものである
が、基本的な構成は第１図と同様であるのでここではそ
の要部だけを抜き出して説明する。すなわち、この実施
例では、電源VPよりも低い値の内部電源を発生する代わ
りに、列線に対し負荷として作用するトランジスタT1お
よびTD1のゲートにそれぞれ電源VPより高電位を印加し
てセルのドレイン電圧を高く設定し、これによってセル
トランジスタを５極管動作させている。
が、基本的な構成は第１図と同様であるのでここではそ
の要部だけを抜き出して説明する。すなわち、この実施
例では、電源VPよりも低い値の内部電源を発生する代わ
りに、列線に対し負荷として作用するトランジスタT1お
よびTD1のゲートにそれぞれ電源VPより高電位を印加し
てセルのドレイン電圧を高く設定し、これによってセル
トランジスタを５極管動作させている。
トランジスタT1のゲートには、図示のようにデプレッ
ション型MOSトランジスタT60〜T62とインバータ150より
構成される回路が接続され、この回路によって書込み時
には電圧VHか与えられる。同様に、トランジスタTD1の
ゲートにもデプレッション型MOSトランジスタT65〜T67
とインバータ160より成る回路が接続され、書込み時に
は電圧VHが供給される。この電圧VHは、前述した第２図
の高電圧発生回路120により得られるものである。した
がって、データ読出し時には、電圧VHが低レベルになる
のでトランジスタT1のゲート、およびTD1ゲートには電
源VPが与えられる。
ション型MOSトランジスタT60〜T62とインバータ150より
構成される回路が接続され、この回路によって書込み時
には電圧VHか与えられる。同様に、トランジスタTD1の
ゲートにもデプレッション型MOSトランジスタT65〜T67
とインバータ160より成る回路が接続され、書込み時に
は電圧VHが供給される。この電圧VHは、前述した第２図
の高電圧発生回路120により得られるものである。した
がって、データ読出し時には、電圧VHが低レベルになる
のでトランジスタT1のゲート、およびTD1ゲートには電
源VPが与えられる。
トランジスタT1,TD1のしきい値Vthを3Vとすると、VH
をVP＋Vth＝21V＋3V＝24V以上に設定すれば、セルのド
レイン電圧は約18Vとなり、前述の如くVcg＝21Vの時遊
離ゲートの電位Vfgは18Vなので、セルトランジスタを５
極管動作させることができる。もちろん、この例におい
ても、制御ゲートの電源としてVP′を用い、適当なバイ
アス条件でセルトランジスタを動作させてもよいことは
明白である。
をVP＋Vth＝21V＋3V＝24V以上に設定すれば、セルのド
レイン電圧は約18Vとなり、前述の如くVcg＝21Vの時遊
離ゲートの電位Vfgは18Vなので、セルトランジスタを５
極管動作させることができる。もちろん、この例におい
ても、制御ゲートの電源としてVP′を用い、適当なバイ
アス条件でセルトランジスタを動作させてもよいことは
明白である。
尚、ここではEEPROMセルとして３重ゲート構造のMOS
トランジスタを使用する場合を説明したが、消去ゲート
を含まない構造のEEPROMセルにこの発明を適用しても同
様の効果を得るととができる。
トランジスタを使用する場合を説明したが、消去ゲート
を含まない構造のEEPROMセルにこの発明を適用しても同
様の効果を得るととができる。
［発明の効果］ 以上のようにこの発明によれば、書込み時においてEE
PROMセルを構成するMOSトランジスタを５極管動作させ
ることができ、書込み特性の良好な電気的消去可能不揮
発性半導体記録装置が得られる。
PROMセルを構成するMOSトランジスタを５極管動作させ
ることができ、書込み特性の良好な電気的消去可能不揮
発性半導体記録装置が得られる。
第１図はこの発明の一実施例に係わる電気的消去可能不
揮発性半導体記憶装置を示す図、第２図は第１図の半導
体記憶装置に用いられる定電圧発生回路の一例を示す
図、第３図はこの発明の他の実施例を示す図、第４図お
よび第５図はそれぞれ３重ゲート構造を有するメモリセ
ルを説明する図、第６図は３重ゲート構造を有するメモ
リセルの書込み特性を示す図である。 １……列デコーダ、２……行デコーダ、TM11〜TMmn……
メモリセル、30……書込み用トランジスタ回路。
揮発性半導体記憶装置を示す図、第２図は第１図の半導
体記憶装置に用いられる定電圧発生回路の一例を示す
図、第３図はこの発明の他の実施例を示す図、第４図お
よび第５図はそれぞれ３重ゲート構造を有するメモリセ
ルを説明する図、第６図は３重ゲート構造を有するメモ
リセルの書込み特性を示す図である。 １……列デコーダ、２……行デコーダ、TM11〜TMmn……
メモリセル、30……書込み用トランジスタ回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中川 薫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (56)参考文献 特開 昭62−62497（ＪＰ，Ａ) 特開 昭56−51875（ＪＰ，Ａ)
Claims (1)
- 【請求項１】制御ゲート、浮遊ゲート、および消去ゲー
トを有し、その消去ゲートに電圧を印加することによっ
て電気的にデータ消去が行なわれるEEPROMセルトランジ
スタを行および列のマトリクス状に配置してなるメモリ
セルアレイと、 データ書込み時に前記EEPROMセルトランジスタのドレイ
ンが接続されている列線を第１の書込み電圧に設定する
第１の書込み電圧発生回路と、 データ書込み時にEEPROMセルトランジスタが５極管（飽
和領域）で動作するようにその制御ゲートが接続されて
いる行線を前記第１の書込み電圧よりも低い第２の書込
み電圧に設定する第２の書込み電圧発生回路とを具備す
ることを特徴とする電気的消去可能不揮発性半導体記憶
装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1826488A JPH0814991B2 (ja) | 1988-01-28 | 1988-01-28 | 電気的消去可能不揮発性半導体記憶装置 |
| EP89101447A EP0328918B1 (en) | 1988-01-28 | 1989-01-27 | Electrically erasable non-volatile semiconductor memory device |
| DE68918880T DE68918880T2 (de) | 1988-01-28 | 1989-01-27 | Elektrisch löschbare nichtflüchtige Halbleiterspeichervorrichtung. |
| US07/302,712 US4979146A (en) | 1988-01-28 | 1989-01-27 | Electrically erasable non-volatile semiconductor device |
| KR89000918A KR960009031B1 (en) | 1988-01-28 | 1989-01-28 | Non-volatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1826488A JPH0814991B2 (ja) | 1988-01-28 | 1988-01-28 | 電気的消去可能不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
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| JPH01192092A JPH01192092A (ja) | 1989-08-02 |
| JPH0814991B2 true JPH0814991B2 (ja) | 1996-02-14 |
Family
ID=11966811
Family Applications (1)
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|---|---|---|---|
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Country Status (5)
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| EP (1) | EP0328918B1 (ja) |
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| KR (1) | KR960009031B1 (ja) |
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|---|---|---|---|---|
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| JP2595781B2 (ja) * | 1990-07-13 | 1997-04-02 | 日本電気株式会社 | 半導体記憶装置 |
| JP2655441B2 (ja) * | 1990-07-13 | 1997-09-17 | 日本電気株式会社 | 読み出し専用半導体記憶装置 |
| US5291439A (en) * | 1991-09-12 | 1994-03-01 | International Business Machines Corporation | Semiconductor memory cell and memory array with inversion layer |
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| EP0818788B1 (en) * | 1993-05-28 | 2001-09-19 | Macronix International Co., Ltd. | Fast FLASH EPROM programming and pre-programming circuit design |
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| JP2780674B2 (ja) * | 1995-06-20 | 1998-07-30 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
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| JP3268729B2 (ja) * | 1996-06-27 | 2002-03-25 | 株式会社東芝 | 磁気ディスク装置及び磁気ディスク装置におけるエラー訂正方法 |
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| US6018476A (en) * | 1996-09-16 | 2000-01-25 | Altera Corporation | Nonvolatile configuration cells and cell arrays |
| US6236597B1 (en) | 1996-09-16 | 2001-05-22 | Altera Corporation | Nonvolatile memory cell with multiple gate oxide thicknesses |
| US5914904A (en) * | 1996-10-01 | 1999-06-22 | Altera Corporation | Compact electrically erasable memory cells and arrays |
| US6134144A (en) * | 1997-09-19 | 2000-10-17 | Integrated Memory Technologies, Inc. | Flash memory array |
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| US7020017B2 (en) * | 2004-04-06 | 2006-03-28 | Sandisk Corporation | Variable programming of non-volatile memory |
Family Cites Families (7)
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| JPS5651875A (en) * | 1979-10-04 | 1981-05-09 | Toshiba Corp | Semiconductor memory device |
| JPS5654693A (en) * | 1979-10-05 | 1981-05-14 | Hitachi Ltd | Programable rom |
| DE3171836D1 (en) * | 1980-12-08 | 1985-09-19 | Toshiba Kk | Semiconductor memory device |
| GB2094086B (en) * | 1981-03-03 | 1985-08-14 | Tokyo Shibaura Electric Co | Non-volatile semiconductor memory system |
| EP0108681A3 (en) * | 1982-11-04 | 1986-10-15 | FAIRCHILD CAMERA & INSTRUMENT CORPORATION | Bit erasable electrically erasable programmable read only memory |
| JPS6262497A (ja) * | 1985-09-13 | 1987-03-19 | Nippon Texas Instr Kk | Ｅｐｒｏｍの書込み装置 |
-
1988
- 1988-01-28 JP JP1826488A patent/JPH0814991B2/ja not_active Expired - Fee Related
-
1989
- 1989-01-27 EP EP89101447A patent/EP0328918B1/en not_active Expired - Lifetime
- 1989-01-27 DE DE68918880T patent/DE68918880T2/de not_active Expired - Fee Related
- 1989-01-27 US US07/302,712 patent/US4979146A/en not_active Expired - Lifetime
- 1989-01-28 KR KR89000918A patent/KR960009031B1/ko not_active IP Right Cessation
Also Published As
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| KR960009031B1 (en) | 1996-07-10 |
| DE68918880D1 (de) | 1994-11-24 |
| JPH01192092A (ja) | 1989-08-02 |
| EP0328918A2 (en) | 1989-08-23 |
| US4979146A (en) | 1990-12-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |