DE2844216C2 - Erzeugung von Synchronisier-Bitfolgemustern bei Code mit begrenzter Lauflänge - Google Patents
Erzeugung von Synchronisier-Bitfolgemustern bei Code mit begrenzter LauflängeInfo
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Description
16. Schaltungsanordnung nach Anspruch 15, dadurch gekennzeichnet, daß das erste selektive
Umschaltglied (23) beim Verbinden des Ausgangs des Decoders (30) mit dem Eingang des Codierers
(22) die Verbindung zwischen dem Parallel-Serienumsetzer (12) und dem Eingang des Codierers (22)
auftrennt.
Die Erfindung betrifft Verfahren und Schaltungsanordnungen zur Erzeugung von Synchronisier-Bitfolgemustern
bei Anwendung eines Codes mit begrenzter Lauflänge entsprechend dem Oberbegriff des Patentanspruchs
1.
Die Erfindung ist allgemein interessant für Systeme zur Codierung in Form binärer Signale dargestellter
Daten und insbesondere für die Codierung mit variierender Wortlänge und Lauflängenbegreiizung bei
vorgegebener Bitvervielfachungsrate zwischen der Bitzahl der zu verarbeitenden Ursprungsdatenworte
und der daraus zu gewinnenden Codeworte.
In vielen digitalen Datenverarbeitungss> steinen werden
die Informationszeichen durch gegebene Kombinationen von acht Binärbits dargestellt, die auch als Bytes
bezeichnet werden. Die Informationen werden im allgemeinen innerhalb eines Systems und sogar
innerhalb einzelner Baugruppen in der Form solcher Bytes übertragen, wobei die Bytes üblicherweise
nacheinander folgen. Die Datenspeicherung innerhalb eines betrachteten Systems erfolgt jedoch häufig
bitseriell und wiederum byteseriell, wie dies z. B. in Magnetplattenspeichern der Fall ist. Die Informationen
werden dazu den Plattenspeichern bitseriell und byteseriell für die Einspeicherung in einer aus einer
Vielzahl konzentrischer Aufzeichnungsspuren als magnetische
Wechsel zu vorgegebenen Bitzeiten angeboten. D'e Aufzeichnung erfolgt dabei im allgemeinen mit
einer seriellen Bitfolge, welche der Folge der einzelnen Zeichen entspricht
Verschiedene Aufzeichnungsweisen sind nach dem
ίο Stande der Technik bereits über jähre hinweg
entwickelt worden, mit dem Ziel, die Dichte der in Form magnetischer Übergänge auf einem magnetischen
Träger speicherbaren Daten immer mehr zu vergrößern. Es ist dabei zur Taktung bekannt, magnetische
Obergänge in periodischen Intervallen aufzuzeichnen, so daß beim Wiederauslesen dieser Obergänge mit
einem magnetischen Wandler und bei Rückumwandlung in eine Impulsfolge die Aufteilung der Impulsfolge in
aufeinanderfolgende Bitzeiten möglich ist; dazu wird im allgemeinen ein Oszillator mit variierbarer Frequenz
verwendet, der mit den vorgegebenen magnetischen Übergängen synchronisiert wird. Es ist des weiteren
auch bekannt, daß Folgen dicht beieinanderliegender Obergänge sich gegenseitig ungünstig beeinflussen und
daß bei vielen gegebenen Aufzeichnungsweisen die serielle Informationseingangsfolge so umcodiert wird,
daß in benachbarten Bitzellen auf dem magnetischen Träger keine Übergänge vorkommen. .
Eine bestimmte Klasse von Codes ist nach dem Stande der Technik entwickelt worden, die als Codes
mit Lauflängenbegrenzung bezeichnet werden. Das Kennzeichnende bei diesen Codes ist es, daß zumindest
aller η Bitzeiten ein Übergang erfolgt. Bei diesen Codes wird ebenfalls sichergestellt, daß benachbarte Übergänge
durch zumindest d Bitzeiten getrennt werden. Praktische Beispiele für d und η sind 2,7 und 1,4. Ein
Code mit begrenzter Lauflänge des Typs 2,7 stellt sicher, daß mindestens zwei binäre Nullen zwischen benachbarten
binären Einsen liegen und daß nicht mehr als sieben binäre Nullen direkt aufeinanderfolgend vorkommen.
Codes mit begrenzter Lauflänge werden des weiteren eingeteilt in solche mit fest gegebener oder variierender
Bitvervielfachung, die wie folgt zu erklären sind. Die feste Bitvervielfachungsvorgabe bei Lauflängenbegrenzung
bedeutet, daß die zur Darstellung eines Wortes verwendete Bitzahl ein gegebenes Vielfach der Bitzahl
des Datenwortes vor der Codierung ist; z. B. wird ein Datenwort mit zwei Bits als Codewort mit vier Bits
so codiert, ein Datenwort mit drei Bits als Codewort mit sechs Bits usw. Bei Codes mit Lauflängenbegrenzung
und variierender Bitvervielfachung ist keine feste Beziehung bei der Codierung zwischen der Bitzahl des
Datenwortes und der Bitzahl des Codewortes vorhanden.
Codes mit fester Lauflängenbegrenzung weisen dann Vorteile auf, wenn der jeweilige Speicherraum vorgegeben
ist, wie z. B. in den Spuren magnetischer Plattenspeicher. Codes mit Lauflängenbegrenzung sind
des weiteren einteilbar in solche mit fester oder variierender Wortlänge. Die Einteilung basiert auf der
Zuordnung von Kombinationen binärer Einsen und Nullen nach einem Datenwort-Codewort-Verzeichnis,
welches umgekehrt auch die Zuteilung einer beliebigen Folge binärer Einsen und Nullen zu den vorgegebenen
Datenwörtern erlaubt.
Ein Beispiel eines solchen Datenwort-Codewort-Verzeichnisses für einen Code mit Lauflängenbegrenzung,
' fester Codevorgabe und variierender Wortlänge des Typs 2,7 ist nachstehend angegeben;
Datenwort
Codewort
0100
100100
00100100
1000
001000
00001000
000100
Ein Verfahren und eine Anordnung zur Codierung und Decodierung nach diesem Code ist in der
US-Patentanmeldung 8 07 999 vom 20. Juni 1977 beschrieben und beansprucht (US-Patentschrift 4! !5 768
vom 19. September 1978). Diese Patentanmeldung ist eine Continuation der US-Patentanmeldung 4 66 360
vom 2. Mai 1974; die entsprechende deutsche Anmeldung hat das Aktenzeichen P 25 08 706.3. ■
Wenn ein Codierer der Art nach der vorliegenden Erfindung in Verbindung mit einem Speicher für mit
acht Bits langen Bytes gespeicherten Daten verwendet wird, werden aufeinanderfolgende Datenzeichen in eine
bitserielle, byteserielle Folge von Bits umgewandelt, die der Codierer abgibt. Diese serielle Bitfolge ist in
Wirklichkeit in Datenwörter nach dem vorab angegebenen Verzeichnis eingeteilt, wobei jedes Datenwort in ein
entsprechendes Codewort umgewandelt wird.
Wenn Daten in einem Plattenspeicher zu speichern sind, ist es unabhängig vom gerade gewählten Code
erforderlich, spezielle Marken oder Folgen zusammen mit den Daten aufzuzeichnen. Bei vielen bekannten
Platienspeichern werden Synchronisierfolgen oder -marken vor den Daten eingespeichert, um ein Signal
gegebener Frequenz verfügbar zu machen, mit dessen Hilfe die mit dem Speicher zusammenarbeitenden
weiteren Geräte synchronisierbar sind. Im allgemeinen ist die zur Synchronisierung der nachgeschalteten
Geräte erforderliche Zeit umgekehrt proportional zur Frequenz der aufgezeichneten Signale, wobei es
wünschenswert ist, ein Signal mit der höchstmöglichen Frequenz auf der Platte vorzusehen. Im übrigen
beansprucht eine mit der höchstmöglichen Frequenz codierte Synchronisierfolge weniger Aufzeichnungsraum in einer Spur und ermöglicht wiederum die
Aufzeichnung von mehr Nutzdaten.
In Systemen, die keinen Code mit Lauflängenbegrenzung benutzen, werden als Synchronisierfolgen allgemein
Folgen abwechselnder Einsen und Nullen verwendet; sie lassen sich sehr leicht erzeugen unter
mehrmaliger Seriaiisierung ein und desselben Bytes, um
ein entsprechendes Signal dem Codierer zur Verfugung zu stullen. Das Problem wird jedoch komplizierter,
wenn der Codierer die eingegebene serielle Bitfolge mit acht Bits langen Zeichen in ein Codesignal mit
Lauflängenbegrenzung umwandeln soll und zur Codierung
der Folge mit höchstmöglicher Fequenz, welche im vorgenannten Beispiel 100100 ist, ein drei Bits langes
Datenwort 010 sequentiell dem Eingang des Codierers zuzuführen ist Es ist natürlich möglich, drei einzelne
acht Bits lange Zeichen zuzuführen, um eine Eingabefolge von 24 Bits mit acht aufeinanderfolgenden 010-Gruppen
zu erreichen, welche eine korrekte Codierersynchronisierfolge
erzielen ließen. Dazu wäre jedoch zusätzlicher'Geräteaufwand erforderlich; während der
zusätzliche Aufwand zur Speicherung der drei acht Bits langen Bytes für die Erzeugung des geeigneten
Eingangssignals zusätzliche Kosten verursacht, ist der Hauptnachteil der Aufwand für die Steuerungsmittel,
der insbesondere dann ins Gewicht fiele, wenn ein Teil der Steuerungsmittel zusätzliche Steuerungsaufgaben
während der Zeit übernehmen sollte, in der die Synchronisierfolge jeweils codiert und auf die Platte
aufgezeichnet wird. Die vorliegende Erfindung bietet eine Möglichkeit zur Codierung einer Synchronisierfolge
an, bei der nur ein acht Bits langes Zeichen für die
ίο Codierung einer Synchronisierfolge, die ihrerseits
mehrere Bytes lang ist, einzugeben ist.
In Ansehungder vorstehend aufgezeigten Probleme ist es die Aufgabe der vorliegenden Erfindung, ein
Verfahren zur Erzeugung codierter Synchronisierfolgen in einem Code mit Lauflängenbegrenzung zu schaffen,
bei dem in der. Codierer eine erste Folge von. Binärbits
eingegeben wird, die kleiner ist, als die insgesamt zur Erzeugung der gesamten codierten Synchronisierfolge
erforderliche Bitzahl.
Die Lösung dieser Aufgabe ist im Patentanspruch 1 gekennzeichnet. Vorteilhafte Ausgestaltungen sind in
den Unteransprüchen genanntv
Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und wird im folgenden näher
beschrieben.
F i g. 1 zeigt das Blockschaltbild einer Schaltungsanordnung zur Codierung einer Synchronisierfolge entsprechend
der vorliegenden Erfindung.
Fig.2 zeigt in binärer Darstellung eingegebene BCD-Folgen einschließlich eines gewählten Synchronisierzeichens,
wobei die Codierung mit einer Anordnung gemäß F i g. 1 erfolgen soll.
F i g. 3A/B stellen, wenn sie entsprechend F i g. 3 übereinander angeordnet sind, eine Tabelle zur
Erläuterung der binären Signalbedingungen zu verschiedenen Zeiten und an den Hauptbauteilen der
Anordnung gemäß F i g. 1 dar.
Fig. 1 zeigt ein Datenregister 10 für acht Bits, dem
acht Bits lange Zeichen über einen Eingabekanal 11 zugeführt werden. Der Ausgang dieses Datenregisters
10 ist mit dem Eingang eines Parallel-Serienumsetzers 12 über einen Kanal i4 verbunden. Der Paraliei-Serienumsetzer
12 erhält des weiteren ein Taktsignal über eine Leitung 15 zugeführt, welches die Umsetzung jedes
übertragenen acht Bits langen Bytes aus dem Datenregister 10 in eine Folge von acht seriellen Bits auf der
Ausgangsleitung 16 bewirkt.
Das serielle Ausgangssignal auf der Leitung 16 wird einem Schreib-Flip-Flop 19 zugeführt, dessen Ausgang
so wiederum mit dem Eingang eines Seriencodierers 22 des Typs 2,7 über ein Umschaltglied 23 verbunden ist. Die
Aufgabe dieses Urr.schaltgüeds 23 ist die wahlweise
Durchschaltung entweder des Ausgangs des Schreib-Flip-Flops
19 oder des Ausgangs des Lese-Flip-Flops 24 im Rückkopplungspfad zum Eingang des 2,7-Codierers
22.
Der 2,7-Codierer 22 ist im dargestellten Blockschaltbild
nur in dieser Form gezeigt, weil die speziellen Einzelheiten eines solchen Codierers nicht zum
Gegenstand der vorliegenden Erfindung gehören. Der Codierer kann in der Form ausgeführt sein, wie sie
bereits in den vorgenannten Patentanmeldungen beschrieben ist Die Aufgabe des Codierers ist die
Umsetzung einer eingegebenen seriellen Bitfolge in eine codierte serielle Bitfolge, die den Eigenschaften des ins
Auge gefaßten Codes mit Lauflängenbegrenzung entspricht Wie in Fig. 1 dargestellt, wird das
Ausgangssignal des Codierers einem Oszillator 25 mit
variierbarer Frequenz zugeführt, dessen Frequenz seinerseits durch ein Signal über eine Leitung 27 vom
nicht dargestellten Plattenspeicher, auf dem Daten gespeichert werden sollen, eingestellt wird.
Das Ausgangssignal des Codierers wird des weiteren wahlweise über ein Umschaltglied 31 einem 2,7-Decoder
30 zugeführt. Dieser Decoder ist wiederum nur als Block dargestellt, da seine Einzelheiten nicht zum
eigentlichen Gegenstand der vorliegenden Erfindung gehören. Der Decoder 30 kann nach den Einzelheiten
der voranstehend angegebenen Patentanmeldungen ausgeführt sein.
Das zweite Umschaltglied 31 liegt im bereits erwähnten Rückkopplungspfad zur selektiven Verbindung
des Ausgangs des Codierers 22 zum Eingang des Decoders 30, wenn eine Synchronisierfolge zu codieren
ist, oder andererseits, um die Daten-Lese-Ausgangsleitung vom Oszillator mit dem Decoder 30 zu verbinden,
wenn Daten vom Plattenspeicher ausgelesen werden.
Der Ausgang des Decoders 30 ist mit einem Decoder-Flip-Flop 34 verbunden, dessen Ausgang
wiederum zum Eingang des Lese-Flip-Flops 24 führt. Wie bereits angeschnitten, gibt das Lese-Flip-Flop 24
das Rückkopplungssignal über das Umschaltglied 23 zum Codierer 22.
Die Steuersignale für die einzelnen Schaltungsblöcke werden von einem Steuerregister 45 abgegeben, das mit
passenden Ursprungsdaten geladen werden kann. Dieses Steuerregister 45 ist ein achtstelliges Register,
das in jeder der vorgesehenen Byteperioden mit einer die beabsichtigten Steuerwirkungen erreichenden Bitanordnung
geladen werden kann. Die beiden Steuersignale LTD und SM werden von einem Polaritätsspeicherglied
46 abgegeben. Die Ausgabe dieses Speicherglieds entspricht dem zu einer vorgesehenen
sechsten Bittaktzeit gegebenen Eingabesignal und wird bis zur nächsten sechsten Bittaktzeit gehalten.
Die Funktion der Schaltungsanordnung gemäß F i g. 1 soll nunmehr in Verbindung mit der Codierung von
Daten und Synchronisierfolgen gemäß F i g. 2 und anhand der Tabelle gemäß F i g. 3 erläutert werden.
in der Tabelle gemäß Fig.3 sind die einzelnen
Taktzeiten mit Byte- und Bitzeiten bezeichnet, wobei des weiteren jede einzelne Bitperiode in vier Phasen A,
B, Cund Dunterteilt ist Zum Beispiel ist im Byte 0, Bit 6 die Phase C bezeichnet als B0b6C Diese Bezeichnungsweise
der einzelnen Phasen soll in der ganzen nachfolgenden Beschreibung beibehalten werden. Binärbits
sind in der Tabelle jeweils zu den Zeiten dargestellt, zu denen sie in Register oder Flip-Flops
eingetaktet werden. Ein Xstellt ein Bit dar, dessen Wert
im einzelnen »1« nder »0« sein kann, wobei die Wertstellung jedoch für die Funktionen der Gesamtanordnung
unerheblich ist
Zu Zwecken der Erläuterung wird angenommen, daß das Byte N—i aus dem Datenregister 10 in den
Parallel-Serienumsetzer 12 übertragen wird und daß das
Byte N aus einer beliebigen Datenquelle in das Datenregister 10 einläuft Es wird des weiteren
angenommen, daß das kennzeichnende Synchronisierzeichen 010010ΧΛΓ gespeichert bereitgehalten wird und
dem Datenregister 10 bei Bedarf eingebbar ist Wie dargestellt, wird das Datenregister 10 zur Zeit BXb QB
parallel geladen und das Zeichen mit acht Bits aus dem Datenregister 10 zur Zeit BXb OA kurz vor der neuen
Ladung in den Serien-Parallelumsetzer 12 übertragen. Der voranstehend angenommene Fall ist in F i g. 3 auf
der Zeile unmittelbar über der Zeit BOb OA dargestellt Wie gezeigt, enthält das Datenregister 10 das Zeichen
/V— 1 aus Fig. 2, nämlich 11010111, wohingegen der
Umsetzer 12 zur Zeit BObOA darauf mit diesem Zeichen N— 1 gemäß Fig.2 geladen wird. Während
der Zeilen B Ob 1A bis B 1 b OA wird das Byte N — 1 in
eine serielle Impulsform umgesetzt, und zwar mit dem Bit im Umsetzer 12 am weitesten links beginnend, wie
dies mit dem Pfeil 60 in Fig.3 angedeutet ist. Der Schaltzustand des Flip-Flops 19 ist in der Spalte 19S-FF
ίο dargestellt. Der Signalausgangszustand dieses Flip-Flops
wird dem Eingang des Codierers 22 zugeführt. Wie in der bereits genannten DE-OS 25 08 706 in
Einzelheiten beschrieben ist, ergibt ein dem Codierer 22 zugeführtes Binärbit zwei Bitzeiten später zwei
Binärbits am Ausgang. Entsprechend Fig. 3 wird das erste Binärbit »1« des Datenworts DWi in die beiden
Bits »01« zu den Zeiten BObAA und BObAC umgewandelt. Das zweite Binärbit »1« des Datenworts
DWl wird in die beiden Bits »00« zu den Zeiten B Ob 5A und B Ob SC umgewandelt. Das als ClVl in
Fig. 3 bezeichnete Codewort 0100 mit vier Bits wird
dem Oszillator 25 und des weiteren zur Speicherung dem Plattenspeicher zugeführt
>
Die Datenworte DW2 bis DW6 mit dem Rest des Bytes N — 1 und dem gesamten Byte N werden ähnlich
auf die gleiche Weise codiert. „
Entsprechend den voranstehenden Annahmen ist eine Synchronisierfolge zum Speicher zur Zeit B 2b4A zu
übertragen. Dazu wird das Synchronisierzeichen 01001OXX zur Zeit B 160S in das Datenregister gestellt
und zum Umsetzer 12 zur Zeit B2bOA gemäß Fig.3
übertragen. Die ersten sechs Bits 010010 des Synchronisierzeichens sind als DWT und DWS in der Spalte 19
der F i g. 3 dargestellt. Jedes dieser beiden Datenwörter wird in je ein Codewort 100100 mit sechs Bits
umgesetzt, wie diese als CW7 und CWS in Spalte 22 von Fig. 3 dargestellt sind. Diese 12 Bits werden
wiederum dem Speicher zugeführt und stellen den Beginn der Synchronisierfolge dar. Des weiteren
werden diese Bits über den Decoder 30 dem Codierer 22 zurück zugeführt Entsprechend F i g. 3 und im übrigen
nach den bereits angezogenen Patentanmeldungen bewirkt der Decoder 30 zwischen seinem Eingang und
Ausgang eine Verzögerung um zwei Bits. In Fig.3 ist die Ausgabe des Decoders 30 mit DWT bezeichnet und
erscheint am Flip-Flop 34 zur Zeit B 2b dB als erstes Bit
des Codeworts CWT, welches dann darauf dem Lese-Flip- Flop 24 zur Zeit B 2b 6 Cweitergegeben wird.
Die ersten beiden Bits »10« des Codeworts CWl werden als »0« zur Zeit B 2b dB decodiert und dem
Lese-Flip-Flop 24 zur Zeit B2b 6C weitergegeben. Die Ausgabe vom Füp-Flop 24 wird dem Eingang des
Codierers 22 zur Zeit BIbTB zur nächsten Taktzeit
weitergegeben, die nach der Ausgabe der ursprünglichen sechs Bits aus dem Parallel-Serienumsetzer 12
folgt Das Umschaltglied 23 schaltet den Eingang des
Codierers vom Umsetzer 12 zum Flip-Flop 24 am Ende der Taktzeit B 2b>
6Cum.
Es ist aufgezeigt worden, daß nach der Codierung, Decodierung und Rückführung des ersten Bits in den
Codierer keine weiteren Zeichen dem Datenregister oder dem Parallel-Serien-Umsetzer zuzuführen sind, um
das Schreiben der Synchronisierfolge im Speicher bis zum Ende weiterzuführen. Die gesamte Länge der
Synchronisierfolge wird allein durch die Eingabe aus der Rückführungsschleife in den Codierer vervollständigt
Keine weitere Zeicheneingabe ist über das Datenregister 10 oder den Umsetzer 12 erforderlich.
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Hierzu 3 Blatt Zeichnungen
Claims (15)
1. Verfahren zur Erzeugung von Synchronisier-Bitfolgemustern
bei Anwendung eines Codes mit begrenzter Lauflänge, wobei eine aus mehreren aufeinanderfolgenden Binärbitgruppen vorgegebener
Reihenfolge bestehende, zu Synchronisierzwekken geeignete Synchronisier-Bitfolge erzeugt wird,
dadurch gekennzeichnet,
daß eine erste Folge zweier identischer Datenwörter (DW7 und DWS) eingegeben wird, die beide nach
dem gewählten, vorgegebenen Code einen Teil der zu erzeugenden Synchronisier-Bitfolge ergeben,
daß diese erste Folge (DW7 und DWS) bitseriell nach den Regeln des gegebenen Codes in eine zweite Folge (CWl und CWS), die den ersten Teil der zu erzeugenden Synchronisier-Bitfolge bildet, umcodiert wird,
daß diese erste Folge (DW7 und DWS) bitseriell nach den Regeln des gegebenen Codes in eine zweite Folge (CWl und CWS), die den ersten Teil der zu erzeugenden Synchronisier-Bitfolge bildet, umcodiert wird,
daß die zweite Folge (CWl und CWS) bitseriell
wiederum nach den Regeln des gegebenen Codes zu einer dritten Folge (DW T und D W8'), die mit der
ersten Folge (DWl und DWS) identisch ist, decodiert wird, und
daß diese dritte Folge (DWT und DlV8') sofort im
Anschluß an die Umcodierung der ersten Folge (DWl und DWS) zu einer vierten Folge (CWT und
CWi'), welche den zweiten Teil der zu erzeugenden Synchronisier-Bitfolge bildet, umcodiert wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der gewählte Code mit begrenzter
Lauflänge ein Code mit vorgegebener Bitvervielfachungsrate (Verdoppelung) der einzelnen umzucodierenden
Ursprungsbits ist.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der gewählte Code mit begrenzter
Lauflänge ein Code mit variierender Codewortlänge ist.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der gewählte Code mit begrenzter
Lauflänge ein Code mit vorgegebener Bitvervielfachungsrate der einzelnen umzucodierenden Ursprungsbits
und mit variierender Codewortlänge ist.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der gewählte Code mit begrenzter
Lauflänge ein Code des Typs 2,7 ist, bei dem frühestens nach zwei Nullbits und spätestens nach
sieben Nullbits mindestens ein Einsbit gegeben ist.
6. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die erzeugbare
Synchronisierfolge zur Aufzeichnung auf einer Magnetspeicherplatte geeignet ist.
7. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die zweite
und die vierte Folge (CWl, CW&, CWT und CWS'), in einem Magnetplattenspeicher aufgezeichnet,
bei der Erzeugung eines Synchronisiersignals für eine andere, dem Plattenspeicher nachgeschaltete
Datenverarbeitungseinrichtung bei der Datenübertragung vom Plattenspeicher her benutzbar ist.
8. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet,
daß die vorgegebene Binärbitgruppe 100 ist,
daß das betrachtete Codewort nach dem gewählten Code als 100100 definiert ist und
daß das entsprechende Datenwort dazu 010 ist.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß das zur Synchronisierfolgeerzeugung
einzugebende Datenbyte als binäre Bitfolge 010010ΧΛ" definiert ist, wobei X die Binärwerte »1«
oder »0« annehmen kann und jedes der aufeinanderfolgenden Datenwörter 010 in die codierte Ausgangsfolge
100100 umgesellt wird.
10. Verfahren nach Ansprüche oder 9, dadurch
gekennzeichnet, daß der gewählte Code die folgenden Wortzusammenhänge umfaßt:
Datenwort
Codewort
0010
0100
100100
00100100
1000
001000
00001000
000100
11. Verfahren nach einem der vorangehenden
Ansprüche, dadurch gekennzeichnet, daß die gewählte Synchronisierfolge die höchstmögliche Frequenz
nach den beim verwendeten Code gegebenen Bedingungen aufweist.
12. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Synchronisierfolge
nach denselben Codicrregeln erzeugt wird, nach denen auch die zu verarbeitenden
Nutzesten umcodiert werden.
13. Schaltungsanordnung zur Durchführung des Verfahrens nach einem der vorangehenden Ansprüche
1 bis 12, in der Datenzeichen darstellende Binärsignalfolgen einem Codierer zur Umsetzung in
einen Code mit begrenzter Lauflänge zugeführt werden und am Ausgang dieses Codierers bitseriell
eine die eingegebenen Zeichen in codierter Form wiedergebende Ausgangssignalfolge bitseriell abnehmbar
ist, dadurch gekennzeichnet,
daß außer einem Seriencodierer (22) ein umgekehrt arbeitender Seriendecoder (30) vorgesehen ist, dem
in an sich bekannter Weise nach dem gewählten Code mit begrenzter Lauflänge codierte Signale
bitseriell zur Decodierung zuführbar sind,
daß zwei selektive Umschaltglieder (23,31) vorgesehen sind,
daß zwei selektive Umschaltglieder (23,31) vorgesehen sind,
deren erstes (23) den Eingang des Seriencodierers (22) von der normalen bitseriellen Datenzuführung
(Daten schreiben) zum Ausang des Seriendecoders (30) selektiv umschaltet und
deren zweites Umschaltglied (31) den Eingang des Seriendecoders (30) von der Zuführung in an sich
bekannter Weise zu decodierender Nutzdaten (Daten lesen) zum Ausgang des Seriencodierers (22)
umschaltet,
wobei die beiden vorgenannten selektiven Umschaltglieder während der codierten Ausgabe des
ersten Teils der erzeugbaren Synchronisierfolge umschaltbar sind und damit sofort im Anschluß an
die Ausgabe des ersten Teils der Synchronisierfolge deren zweiten, mit dem ersten Teil identischen Teil
abnehmbar machen.
14. Schaltungsanordnung nach Anspruch 13, dadurch gekennzeichnet, daß von einer Quelle
kommende, aufeinanderfolgende Binärbitgruppen vorgegebener Reihenfolge zwischen über einen
Kanal (11) in an sich bekannter Weise eingebbare Nutzdaten bei der Erzeugung des ersten Teils der
Synchronisierfolge einfügbar sind.
15. Schaltungsanordnung nach Anspruch 14, wel-
ehe zwischen einer Nutzdatenquelle für uncodierte Daten und einem kombinierten Sender/Empfänger
für in codierte Form umgesetzte Daten anordenbar ist, gekennzeichnet durch die Kombination der
folgenden Merkmale:.
a) ein Datenregister (10), welches in an sich bekannter Weise mit bitparallelen Nutzdaten
von der Nutzdatenquelle oder selektiv zwischen den Nutzdaten bitparallel mit Binärbitgruppen
vorgegebener Anordnung bei der Synchronisierfolgeerzeugung speisbar ist,
b) ein Parallel-Serienumsetzer (12), der die vom
Datenregister zuführbaren bitparallelen Daten in entsprechende serielle Bitsignalfolgen umsetzt,
c) der Seriencodierer (22), der die vom Parallel-Serienumsetzer
zuführbaren Bitsignalfolgen in codierte Signalfolgen umsetzt, bei denen benachbarte
Eins-Bits durch mindestens zwei Null-Bits getrennt sind und nicht mehr als sieben aufeinanderfolgende Null-Bits auftreten,
d) eine Verbindung zwischen dem Ausgang dieses Senencodierers (22) und dem vorgesehenen
Sender/Empfänger für codierte Daten,
e) der Seriendecoder (30), dem codierte Daten ' vom Sender/Empfänger zur Umsetzung in
wiederum uncodierte Form zuführbar sind,
f) ein Steuerregister (45), das mit den Steuereingängen der beiden Umschaltglieder (23, 31)
verbunden ist und welches eine schleifenförmige Ringverbindung zwischen dem Codierer (22)
und dem Decoder (30) herzustellen im Stande ist, womit eine wiederholte Abgabe der vorher
schon einmal abgegebenen codierten Daten durchführbar ist.
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