KR0142703B1 - 시리얼 전송시스템 - Google Patents

시리얼 전송시스템

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KR0142703B1
KR0142703B1 KR1019950001179A KR19950001179A KR0142703B1 KR 0142703 B1 KR0142703 B1 KR 0142703B1 KR 1019950001179 A KR1019950001179 A KR 1019950001179A KR 19950001179 A KR19950001179 A KR 19950001179A KR 0142703 B1 KR0142703 B1 KR 0142703B1
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이호웅
이문기
김종규
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구자홍
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Abstract

본 발명은 HDTV와 HDVCR 간의 패러럴 데이타를 시리얼 데이타로 변환하여 동축케이블을 이용하여 전송하는 시리얼 전송시스템에 관한 것이다.
이를 위해, 본 발명은 송수신단에 클럭을 발생하는 PLL(Phase Locked Loop)을 포함하는 시스템간에 패러럴 데이타를 시리얼 데이타로 변환하여 전송하는 시리얼 전송 시스템에 있어서, 상기 송신단의 PLL로 부터 출력되는 클럭을 이용하여 마커를 부가하여 패러럴 데이타를 시리얼 데이타로 변환하여 전송하는 전송수단(100), 및 상기 전송수단(100)으로 부터 전송되는 시리얼 데이타의 마커와 상기 수신단의 PLL을 제어하여 얻어진 클럭을 이용하여 상기 시리얼 데이타를 패러럴 데이타로 변환하여 수신단으로 전송하는 수신수단(200)으로 구성된다.
따라서, 본 발명은 다음과 같은 효과가 있다.
첫째, 별도의 PLL 없이도 클럭의 재생이 가능하므로, 하드웨어 구성이 간단하다.
둘째, 5레벨의 신호로 전송하므로 수신시 클럭의 재생이 용이하다.
세째, 별도의 PLL 없이 송수신단의 PLL을 사용하므로 경제적이다.

Description

시리얼 전송시스템
제 1 도 및 제 2 도는 일반적인 시리얼 전송시스템의 구성도
제 3 도 및 제 4 도는 종래의 시리얼 전송시스템의 구성도
제 5 도는 본 발명에 의한 시리얼 전송시스템의 구성도
제 6 도는 제 5 도의 필터의 구성도
제 7 도는 제 5 도의 마커쉐이퍼의 구성도
제 8 도 (a),(b),(c),(d)는 제 5 도의 각 부분의 신호파형도
제 9 도는 본 발명에 의한 시리얼 신호의 포맷도
제 10 도는 본 발명이 적용된 HDTV 및 HDVCR 의 시리얼 전송시스템의 구성도
* 도면의 주요부분에 대한 부호의 설명
1 : 전송처리기 2 : 시리얼 엔코더
3 : 라인 드라이버 4 : 동축케이블
5 : 시리얼 디코더 6 : 수신처리기
7 : 지연기 8 : 에지펄스 발생기
9 : 위상검출기 10 : VCO
11 : 데이타 처리부 21, 39 : 쉬프트 레지스터
22 : 000HEX검출기 23 : 패러럴/시리얼 변환기
24 : 스크램블러 25 : NRZ/NRZI 변환부
26, 41 : 타이밍 발생기 27, 35 : VCO
28, 34 : 위상검출기 29 : PLL 록 검출기
30 : 이퀄라이져 31 : 입력선택기
32 : 데이타 지연기 33 : 에지검출기
36, 229, 513, 621 : 데이타 검출기
37 : NRZI/NRZ 변환부 38 : 디스크램블러
40 : 동기검출기 42 : 래치
100, 420, 710 : 전송부
110, 421, 714 : 패러럴/시리얼 변환부
120, 422, 713 : 필터 121 : 가산기
122, 123 : 지연기 124 : 감산기
130, 423, 712 : 마커세이퍼
131, 132, 133, 134, 135 : 아날로그 스위치
140, 230 : 타이밍 발생부
141, 425, 514, 625, 716 : 증폭기
142, 426, 715 : 클럭발생기 150, 424, 711 : 드라이버
200, 510, 620 : 수신부 210, 511, 623 : 증폭부
211, 232 : 증폭기 212 : AGC
220 : 시리얼/패러럴 변환부 221 : 데이타 슬라이서
222 : 마커 슬라이서 223, 224, 226, 227 : 비교기
225, 228 : OR 게이트 231, 515, 624 : 수직동기 신호검출기
300, 520 : 수신단 310, 411, 522, 611, 722 : PLL
400, 600 : HDTV 410, 720 : 송신단
500, 700 : HDVCR 729 : 재생부
512, 622 : 데이타 및 마커 슬라이서
521 : 기록부
본 발명은 HDTV 와 HDVCR 간의 패러럴 데이타(Parallel Data)를 시리얼 데이타(Sirial Data)로 변환하여 동축케이블을 이용하여 전송하는 시리얼 전송시스템에 관한 것이다.
제 1 도 및 제 2 도는 일반적인 시리얼 전송시스템의 구성도이다.
일반적인 시리얼 전송시스템은 제 1 도 및 제 2 도에 도시한 바와 같이 영상데이타(Video Data)와 보조데이타(Auxillary Data)를 입력으로 하여 전송에 필요한 데이타를 처리하는 전송처리기(1), 전송처리기(1)로 부터 출력되는 패러럴 데이타를 시리얼 데이타로 변환시키는 시리얼 엔코더(Serial Encoder)(2), 상기 시리얼 엔코더(2)로 부터 출력되는 신호를 동축케이브(4)을 통해 안정된 신호로 전송하기 위한 라인 드라이버(3), 동축케이블(4)을 통해 전송된 시리얼 데이타를 패러럴 데이타로 변환시키는 시리얼 디코더(5), 및 시리얼 디코더(5)로 부터 출력되는 신호를 수신단에서 처리할 수 있도록 하기 위한 수신처리기(6)로 구성된 시리얼 인터페이스부(제 1 도), 동축케이블(4)을 통해 전송된 시리얼 데이타를 지연시키는 지연기(7), 전송된 시리얼 데이타와 지연기(7)로 부터 출력되는 데이타를 이용하여 에지펄스를 발생시키는 에지펄스 발생기(8), 에지펄스 발생기(8)로부터 출력되는 신호를 이용하여 위상을 검출하는 위상검출기(9)와 위상검출기(9)로 부터 출력되는 신호를 기준신호로 하여 시리얼 클럭을 발생시커 위상검출기(9)로 공급하는 VCO(Voltage Controlled Oscillator)(10)로 구성된 PLL(Phase Locked Loop), 및 지연기(7)로 부터 출력되는 시리얼 데이타를 VCO(10)에서 출력되는 시리얼클럭에 따라 리클럭시켜 출력하는 데이타 처리부(11)로 구성된 클럭처리부(제 2 도)로 이루어진다.
위와 같이 구성된 일반적인 시리얼 전송시스템의 동작을 설명하면 다음과 같다. 영상데이타와 필요한 보조데이타는 전송처리기(1)에서 전송에 필요한 데이타로 처리되고, 시리얼 엔코더(2)에서 시리얼 데이타로 된 후 라인 드라이버(3)에서 버퍼링 및 드리이빙되어 동축케이블(4)을 통해 전송된다.
동축케이블(4)을 통해 전송되는 시리얼 데이타는 시리얼 디코더(5)에서 디코딩되어 패러럴 데이타로 변환되고 수신처리기(6)에서 수신단에서 처리할 수 있도록 처리된다.
또한 시리얼 전송이 원활하게 이루어지도록 하기 위해 채널코딩을 사용하여 에지정보를 만들어 PLL(Phase Locked Loop)이 잘 동작되도록 하는데, 주로 시리얼 엔코더(2)에서 수행된다.
현재 알려진 채널코딩 방법으로는 NRZ(Non Return to Zero), NRZI(Non Return to Zero Inversed), 맨체스터 코드(Manchester Code)인 바이페이즈 마크(Bi-Phase Mark), 및 밀러코딩(Miller Coding) 기법들이 있는데, 이러한 코딩기법들은 입력데이타와 기준클럭(Reference Clock)을 비교하여 에지정보들을 만들어 궁극적으로 PLL이 잘 동작되도록 하기 위한 것이다.
동축케이블을 통해 전송된 시리얼 데이타는 지연기(7)를 통해 지연된 신호와 함께 에지펄스 발생기(8)에 입력되어 에지펄스를 발생시키고, 발생된 에지펄스는 PLL을 록킹(Locking)시키기 위한 정보로 이용된다.
즉, 에지펄스는 위상검출기(9)에서 VCO(10)로 부터 출력되는 신호와 위상이 비교되어 VCO(10)가 제어하므로써 시리얼 클럭을 발생시켜 데이타 처리부(11)로 출력하면 데이타 처리부(11)에서 지연기(7)로 부터 출력되는 데이타를 리클럭(reclock)된 데이타로 만들어 출력시킨다.
제 3 도 및 제 4 도는 SMPTE 259M 의 규격으로, 10비트의 4:2:2 컴포넌트(Component)와 4fsc NTSC 컴포넌트 디지탈 데이타(Composite Digital Data) 전송을 위한 소니(SONY)사의 시리얼 엔코더(2), 및 시리얼 디코더(5)의 블록도로, 종래의 시리얼 전송시스템의 구성 및 동작을 제 3 도 및 제 4 도를 참조하여 설명하면 다음과 같다.
시리얼 엔코더(2)는 제 3 도에 도시한 바와 같이 입력되는 패러럴 데이타를 쉬프트시키는 10비트×3워드의 쉬프트 레지스터(21), 입력되는 패러럴 데이타로 부터 동기 신호를 검출하기 위한 000HEX검출기(22), 쉬프트 레지스터(21)로 부터 출력되는 패러럴 데이타를 시리얼 데이타로 변환하는 패러럴/시리얼 변환기(23), 수신단에서의 클럭검출을 용이하게 하기 위해 패러럴/시리얼 변환기(23)로 부터 출력되는 시리얼 데이타를 X9+ X4+ 1 에 따라 스크램블시키는 스크램블러(24), 데이타 양극성(Data Polarity)을 제거하기 위해 스크램블러(24)로 부터 출력되는 신호를NRZI(Non Return To Zero Inversed)로 변환하는 NRZ/NRZI(Non Return To Zero/Non Return To Zero Inversed) 변환부(25), 클럭을 발생시키는 PLL(Phase Locked Loop) 록(Lock) 검출기(Detector)(29), 위상검출기(Phase Detector)(28), VCO(Voltage Controlled Oscillator)(27) , 및 PLL 록 검출기(29), 위상검출기(28), 및 VCO(27)로 부터 출력되는 클럭을 이용하여 전송에 필요한 클럭을 발생시키는 타이밍 발생기(Timing Generator)(26)로 구성된다.
또한 소니사(SONY 社)의 시리얼 디코더는 제 4 도에 도시한 바와 같이 입력되는 시리얼 신호를 이퀄라이징시키는 이퀄라이져(30), 이퀄라이져(30)로 부터 출력되는 신호 및 입력되는 디퍼런션 디지탈신호 중에서 하나를 선택하는 입력선택기(31), 입력선택기(31)로 부터 출력되는 시리얼 데이타를 지연시키는 데이타 지연기(32), 데이타 지연기(32)로 부터 출력되는 지연된 데이타와 입력되는 시리얼 데이타로 부터 에지를 검출하는 에지검출기(33), 에지검출기(33)로 부터 출력되는 신호를 이용하여 클럭을 발생시키는 위상검출기(34)와 VCO(35), 데이타 지연기(32) 및 VCO(35)로 부터 출력되는 신호를 이용하여 데이타를 검출해내는 데이타 검출기(36), 데이타 검출기(36)로 부터 출력되는 데이타를 NRZ 변환하는 NRZI/NRZ 변환부(37), NRZI/NRZ 변환부(37)로 부터 출력되는 데이타를 X9+ X4+ 1로 디스크램블시키는 디스크램블러(38), 디스크램블러(38)에서 디스크램블링된 시리얼 데이타를 쉬프팅시키는 쉬프트 레지스터(39), 쉬프트 레지스터(39)로 부터 출력되는 신호를 이용하여 동기를 검출하는 동기검출기(40), 동기검출기(40)로 부터 출력되는 신호를 이용하여 전송에 필요한 클럭을 발생시키는 타이밍 발생기(41), 및 쉬프트 레지스터(39)로 부터 출력되는 데이타를 래치시켜 패러럴 데이타로 출력하는 10비트 래치(42)로 구성된다.
위와 같이 구성된 소니사의 시리얼 엔코더 및 시리얼 디코더의 동작을 설명하면 다음과 같다.
10비트의 입력신호(D0 ~ D9)는 4:2:2의 컴포넌트 신호 및 4fsc 의 NTSC 컴포지트 디지탈 신호이다.
입력신호가 4:2:2의 컴포넌트 신호인 경우 ANSI/SMPTE 125M 규격으로 포맷팅되고 4fsc 컴포지트 NTSC 신호인 경우 SMPTE 244M 규격으로 포맷팅된다.
이러한 패러럴 신호는 쉬프트 레지스터(21)와 000HEX검출기(22)를 통해 000HEX가 검출되어 동기신호를 찾아낸다.
쉬프트 레지스터(21)에서 출력되는 패러럴 데이타는 패러럴/시리얼 변환기(23)에서 시리얼 데이타로 변환되고 스크램블러(24)와 NRZ/NRZI 변환부(25)를 통해 스크램블 된 NRZI 신호로 채널코딩되어 출력된다.
이때, PLL 록 검출기(29), 위상검출기(28), 및 VCO(27)에서 클럭을 발생시키고, 발생된 클럭은 타이밍 발생기(26)에서 전송에 필요한 클럭이 되어 패러럴/시리얼 변환기(23)로 출력된다.
입력되는 시리얼신호는 이퀄라이져(30)에서 이퀄라이징되어 입력선택기(31)로 출력된다.
이때 입력선택기(31)는 이퀄라이져(30)로 부터 출력되는 신호 및 디퍼런셜 디지탈(Diferetial Digital) 신호중에서 하나를 선택한다. 입력선택기(31)에서 선택되어 출력되는 신호는 데이타 지연기(32)에서 지연되고 에지검출기(33)에서 에지가 검출된다.
검출된 에지신호는 제어신호로 위상검출기(34)에 입력되어 위상검출기(34)와 VCO(35)로 구성되는 PLL을 록킹시켜 클럭을 출력하도록 한다.
VCO(35)에서 출력되는 클럭은 데이타 검출기(36)에서 데이타가 검출될 수 있도록 한다.
검출된 데이타는 NRZI/NRZ 변환부(37)에서 NRZ 변환된 후 디스크램블러(38)에서 디스크램블링되어 쉬프트 레지스터(39)로 입력된다.
쉬프트 레지스터(39)에서 쉬프팅된 데이타는 동기검출기(40)에서 동기가 검출되고 타이밍 발생기(4)에 입력되어 원하는 클럭이 발생된다.
타이밍 발생기(41)에서 발생된 클럭은 쉬프트 레지스터(39)와 래치(42)가 패러럴 신호를 생성할 수 있도록 한다.
그러나, 종래의 시리얼 전송시스템은 전송부와 수신부가 각각의 VCO 를 지니고 있기 때문에 비용이 많이 들고, 스크램블러, NRZ/NRZI 변환부, 이퀄라이져, 디스크램블러, 및 NRZ/NRZI 변환부를 포함하여 구성되므로 하드웨어 뿐 아니라 주변회로가 복잡해지는 문제점이 있었다.
본 발명은 이와같은 종래의 문제점을 개선하기 위해 안출한 것으로, 자체의 PLL(Phase Locked Loop)없이 PLL을 포함하는 시스템의 송수신단을 이용하여 시리얼 전송을 수행하기 위한 시리얼 전송시스템을 제공함에 그 목적이 있다.
이와같은 목적을 달성하기 위한 본 발명의 시리얼 전송 시스템은 송수신단에 클럭을 발생하는 PLL(Phase Locked Loop)을 포함하는 시스템간에 패러럴 데이타를 시리얼 데이타로 변환하여 전송하는 시리얼 전송시스템에 있어서, 상기 송신단의 PLL로 부터 출력되는 클럭을 이용하여 마커를 부가하여 패러럴 데이타를 시리얼 데이타로 변환하여 전송하는 전송수단, 및 상기 전송수산으로 부터 전송되는 시리얼 데이타의 마커와 상기 수신단의 PLL을 제어하여 얻어진 클럭을 이용하여 상기 시리얼 데이타를 패러럴 데이타로 변환하여 수신단으로 전송하는 수신수단으로 구성되는 것을 특징으로 한다.
상기와 같은 본 발명의 시리얼 전송시스템을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
제 5 도는 본 발명에 의한 시리얼 전송시스템의 구성도로서, 본 발명에 의한 시리얼 전송시스템은 제 5 도에 도시한 바와 같이 송신단의 PLL(Phase Locked Loop)로 부터 출력되는 클럭을 이용하여 마커를 부가하여 패러럴 데이타를 시리얼 데이타로 변환하여 동축케이블로 전송하는 전송부(100)와 전송부(100)로 부터 동축케이블을 통해 전송되는 시리얼 데이타의 마커와 수신단(300)의 PLL(310)을 제어하여 얻어진 클럭을 이용하여 시리얼 데이타를 패러럴 데이타로 변환하여 수신단(300)으로 전송하는 수신부(200)로 구성된다.
전송부(100)는 송신단으로 부터 출력되는 클럭을 이용하여 시리얼 전송에 필요한 클럭을 발생시키는 타이밍 발생부(140), 타이밍 발생부(140)로 부터 출력되는 클럭에 따라 마커를 부가하여 송신단으로 부터 출력되는 패러럴 데이타를 시리얼 데이타로 변환하여 출력하는 패러럴/시리얼 변환부(110), 패러럴/시리얼 변환부(110)로 부터 출력되는 신호로 부터 직류성분을 제거하는 필터(120), 필터(120)로 부터 출력되는 신호의 전압레벨을 5개의 레벨로 변환시켜 마커의 슬라이스가 용이하도록 파형을 정형하는 마커쉐이퍼(130), 및 마커쉐이퍼(130)로 부터 출력되는 신호를 동축케이블을 통해 전송하기 위해 버퍼링 및 드라이빙하는 드라이버(150)로 구성된다.
또한 수신부(200)는 동축케이블을 통해 전송되는 신호를 증폭하는 증폭부(210), 증폭부(210)로 부터 출력되는 신호를 슬라이싱하여 패러럴 데이타로 변환하여 수신단(300)으로 전송하는 시리얼/패러럴 변환부(220), 및 시리얼/패러럴 변환부(220)로 부터 출력되는 마커에 따라 수신단(300)의 PLL(310)을 제어하여 패러럴 전송에 필요한 클럭을 발생시켜 시리얼/ 패러럴 변환부(220)로 출력하는 타이밍 발생부(230)로 구성된다.
타이밍 발생부(140)는 송신단으로 부터 출력되는 37.5MHz 의 클럭신호를 TTL(Transister Transister Logic) 레벨로 증폭시키는 증폭기(141), 및 증폭기(141)로 부터 출력되는 클럭신호를 이용하여 시리얼 전송에 필요한 37.5 MHz 클럭(14 × 171 H)을 발생시켜 패러럴/시리얼 변환부(110)로 출력하는 클럭발생기(142)로 구성된다.
증폭부(210)는 동축케이블을 통해 전송되는 신호를 증폭시키는 증폭기(211) 및 증폭기(211)로 부터 출력되는 신호에 따라 이득을 조정하여 출력하는 AGC(Auto GainController)(212)로 구성된다.
시리얼/패러럴 변환부(220)는 증폭부(210)의 증폭기(211)로 부터 출력되는 신호로부터 데이타를 슬라이싱(Slicing)하는 데이타 슬라이서(221), 증폭부(210)의 증폭기(211)로 부터 출력되는 신호로 부터 마커를 슬라이싱하는 마커 슬러이서(222), 및 타이밍 발생부(230)로 부터 출력되는 클럭에 따라 데이타 슬라이서(221)로 부터 출력되는 신호로 부터 데이타를 검출하여 패러럴 데이타로 변환하여 수신단(300)으로 출력하는 데이타 검출기(229)로 구성된다.
타이밍 발생부(230)는 시리얼/패러럴 변환부(220)의 데이타 슬라이서(221)와 마커 슬라이서(222)로 부터 출력되는 신호를 이용하여 수직동기신호(VS)를 검출하여 수신단(300)의 PLL(310)을 제어하는 기준제어 신호로 출력하는 수직동기 신호검출기(231), 및 수신단(300)의 PLL(310)로 부터 출력되는 37.5MHz 클럭신호를 TTL(Transister transister Logic) 레벨로 증폭시켜 패러럴 전송에 필요한 37.5MHz 클럭(14 × 171 H)을 시리얼/페러럴 변환부(220)의 데이타 검출기(229)로 출력하는 증폭기(232)로 구성된다.
데이타 슬라이서(221)는 증폭기(211)로 부터 출력되는 신호의 전압크기를 2.5V의 전압과 비교하는 비교기(223), 증폭기(211)로부터 출력되는 신호의 전압크기를-2.5V의 전압과 비교하는 비교기(224), 및 비교기(223)(224)로 부터 출력되는 신호를 논리합하여 데이타 검출기(229)와 타이밍 발생부(230)의 수직동기 신호검출기(231)로 출력하는 OR 게이트(225)로 구성된다.
마커 슬라이서(222)는 증폭기(211)로 부터 출력되는 신호의 전압크기를7.5V의 전압과 비교하는 비교기(226), 증폭기(211)로 부터 출력되는 신호의 전압크기를 -7.5V의 전압과 비교하는 비교기(227), 및 비교기(226)(227)로 부터 출력되는 신호를 논리합하여 타이밍 발생부(230)의 수직동기 신호검출기(231)로 출력하는 OR 게이트(228)로 구성된다.
여기서, 제 6 도는 제 5 도의 필터의 구성도로서, 필터(120)는 제 6 도에 도시한 바와 같이 패러럴/시리얼 변환부(110)로 부터 출력되는 신호에 대해 모듈로-2 연산을 수행하는 가산기(121), 가산기(121)의 출력신호를 지연기켜 가산기(121)로 출력하는 지연기(122), 가산기(121)로 부터 출력되는 신호를 지연시키는 지연기(123), 및 지연기(123)의 출력신호로 부터 가산기(121)의 출력신호를 감산하는 감산기(124)로 구성된다.
여기서, 제 7 도는 제 5 도의 마커쉐이퍼의 구성도로서, 상기 마커쉐이퍼(130)는 제 7 도에 도시한 바와 같이 필터(120)로 부터 출력되는 신호에 따라 스위칭 되어 +10V 의 2레벨신호를 출력하는 아날로그 스위치(131), 필터(120)로 부터 출력되는 신호에 따라 스위칭되어 +5V 의 1레벨신호를 출력하는 아날로그 스위치(131), 필터(120)로 부터 출력되는 신호에 따라 스위칭되어 0V의 0레벨신호를 출력하는 아날로그 스위치(132), 필터(120)로 부터 출력되는 신호에 따라 스위칭되어 -5V 의 -1레벨 신호를 출력하는 아날로그 스위치(134), 및 필터(120)로 부터 출력되는 신호에 따라 스위칭되어 -10V 의 2레벨 신호를 출력하는 아날로그 스위치(135)로 구성된다.
이와같이 구성된 본 발명에 의한 시리얼 전송시스템의 동작을 설명하면 다음과 같다.
제 8 도 (a), (b), (c), (d)는 제 5 도의 각 부분의 신호파형도이고, 제 9 도는 본 발명에 의한 시리얼 신호의 포맷도이다.
송신단으로 부터 입력되는 8비트의 패러럴 데이타, 1비트의 수직동기 신호(VS), 및 75MHz 의 클럭은 패러럴/ 시리얼 변환부(110)와 증폭기(141)에 각각 입력된다.
75MHz 의 클럭은 증폭기(141)에서 TTL(Transister Transister Logic) 레벨의 클럭으로 증폭된후 클럭발생기(142)에 입력되어 시리얼 전송에 필요한 37.5MHz 클럭(14 × 171 H)으로 만들어진다.
8비트의 패러럴 데이타와 1 비트의 수직동기 신호(VS)는 패러럴/시리얼 변환부(110)에서 클럭발생기(152)로 부터 출력되는 37.5MHz 클럭에 따라 마커(Marder)가 삽입되면서 시리얼 데이타로 변환된다.
시리얼 데이타로 변환된 신호(A)는 제 8 도 (a)에 도시한 바와 같이 1레벨 및 0레벨의 2개의 레벨로 나타나며, 하이(High)상태인 2비트의 데이타 마커(m), 1비트의 수직동기 신호(v), 및 8비트의 시리얼 데이타(d)의 순서로 이루어진 파형을 갖는다. 시리얼 데이타로 변환되어 패러럴/시리얼 변환부(110)로 부터 출력되는 신호는 필터(120)에서 교류커플링되어 직류성분이 제거된 후 마커쉐이퍼(Marker Shapper)(130)로 입력된다.
즉, 시리얼 데이타로 변환된 신호는 가산기(121)에서 지연기(122)로 부터 출력되는 지연된 신호와 모듈로-2 연산된 후, 지연기(122)(123)와 감산기(124)에 입력되고, 지연기(123)에 입력된 신호는 감산기(124)에서 지연기(123)로 부터 출력되는 신호가 감산되어 마커쉐이퍼(130)로 출력된다.
필터(120)에서 교류 커플링된 신호(B)는 제 8 도 (b)에 도시한 바와 같이 1레벨, 0레벨, 및 -1레벨의 3개의 레벨로 나타나며, 하이-로우(High-Low) 또는 로우-하이(Low-High)상태를 갖는 2비트이 데이타 마커(m), 1비트의 수직동기 신호(v), 및 8비트의 시리얼 데이타(d)의 순서로 이루어진 파형을 갖는다.
즉, 패러럴/시리얼 변환부(110)로 부터 출력되는 2개 레벨의 신호(A)는 필터(120)를 통해 3개의 레벨의 신호로 변환된다.
이때 데이타 마커(m)가 하이-로우 또는 로우-하이 상태를 갖도록 하는 것은 수신부(200)에서 클럭발생을 용이하게 할 수 있도록 하기 위한 것이다.
필터(120)에서 출력되는 3개 레벨의 신호는 마커쉐이퍼(130)의 아날로그 스위치(131)(132)(133)(134)(135)를 제어하여 +10V, +5V, 0V, -5V, -10V 의 5개 레벨의 신호로 변환된다.
즉, 필터(120)에서 출력되는 신호(x)(y)(z) 가 a=zy' 와 b=x'y 로 연산된 후 마커(w)와 다시 연산되어 각각 ab'w, ab'w', a'b'w', a'bw', a'bw 으로 아날로그 스위치(131)(132)(133)(134)(135)를 제어하게 된다.
따라서, 아날로그 스위치(131)(132)(133)(134)(135)는 제 8 도 (c)에 도시한 바와 같이 출력하게 된다.
이때, 마커는 +10V와 -10V 의 레벨로 나타나게 되므로, 마커 슬라이서(222)에서 마커 슬라이스가 용이한데, 마커 슬라이서(222)를 통해 제 8 도 (d)와 같은 파형을 나타내게 된다.
마커쉐이퍼(130)로 부터 출력되는 시리얼 데이타 신호(제 8 도 (c)는 드라이버(150)에서 동축케이블을 통해 수신부(200)로 전송될 수 있도록 버퍼링 및 드라이빙 된다.
시리얼 전송을 위한 클럭은 패러럴 데이타 전송클럭의 14배의 클럭(14 × 171 H) 수직동기인 37.5MHz 를 사용하며, 패러럴로 전송되는 신호가 8비트의 데이타, 1비트의 수직동기 신호, 및 1비트의 삭제(Erasure) 신호로 이루어지는 반면에 전송부(100)의 드라이버(150)로 부터 출력되는 시리얼 데이타로 변환된 신호는 제 9 도에 도시한 바와 같이 2비트의 마커(가), 1비트의 수직동기 신호(나), 8비트의 데이타(다), 1비트의 삭제신호(라), 및 사용되지 않는 2비트의 신호(마)로 이루어지는 5개의 부류로 구성된 포맷을 갖는다.
이때, 시리얼 데이타 전송에 사용되는 클럭으로 37.5MHz 인 14 × 171H를 사용하는데, 이것은 HDTV 및 HDVCR 에서 75MHz 의 28×171H가 사용되기 때문이다.
또한 마커(가)는 매 14비트 워드마다 삽입되는데 수신부(200)에서 마커 슬라이서(222)에서 슬라이스 된 후 171H 클럭으로 사용된다.
2비트의 마커(가)는 -10V에서 +10V 또는 +10V에서 -10V로, 즉 -2레벨과 2레벨 상태로 변화되면서 나타나고, 수직동기 신호 (나)는 2비트의 마커(가)가 전송된 다음에 바로 이어서 -5V와 +5V인 1레벨과 -1레벨 상태 사이에서 나타나고, 8비트의 데이타 (다)와 삭제신호 (라)는 수직동기 신호 (나)가 전송된 다음에 -5V와 +5V 인 1레벨과 -1레벨 상태 사이에서 나타난다.
동축케이블을 통해 전송된 시리얼 데이타 신호는 수신부(200)의 증폭부(210)로 입력되어 증폭기(211)와 AGC(212)에서 전송시 왜곡되는 신호가 보상되어 슬라이스가 잘 이루어지도록 하기 위해 왜곡이 없는 신호로 출력된다.
증폭부(210)의 증폭기(211)로 부터 출력되는 신호는 데이타 슬라이서(221) 및 마커 슬라이서(222)로 입력되어 데이타 및 마커가 슬라이싱되어 출력한다.
즉, 증폭기(211)로 부터 출력되는 신호는 +5V 에서 -5V 의 크기를 갖는 비교기(223)(224)에 입력되어 2.5V와 -2.5V 레벨에서 슬라이스 된 후 OR 게이트(225)를 통해 논리합되어 출력된다.
또한 증폭기(211)로 부터 출력되는 신호는 +10V에서 -10V의 크기를 갖는 비교기(226)(227)에 입력되어 7.5V와 -7.5V에서 슬라이스 된 후 OR 게이트(228)를 통해 논리합되어 제 8 도 (d)와 같이 출력된다.
데이타 슬라이서(221)의 OR 게이트(225)와 마커 슬라이서(222)의 OR 게이트(228)로 부터 출력되는 신호는 타이밍 발생부(230)의 수직동기 신호검출기(231)로 입력되어 수직동기 신호 (VS)가 검출된다.
즉, 수직동기 신호(VS)는 마커(m)가 입력된 다음에 입력되는 신호이므로 마커 슬라이서(222)로 부터 출력되는 신호를 이용하여 데이타 슬라이서(221)로 부터 출력되는 신호를 검색하면 된다.
검출된 수직동기 신호(VS)는 수신단(300)의 PLL(310)을 제어하여 PLL(310)이 록되기 위한 기준제어 신호로 수신단(300)의 PLL(310)로 출력되고, PLL(310)이 록되어 출력되는 37.5MHz 클럭신호는 증폭기(232)에서 TTL 레벨의 클럭으로 만들어진 후 데이타 검출기(229)의 데이타 검출에 이용된다.
즉, 증폭기(232)로 부터 출력되는 37.5MHz의 클럭신호는 데이타 검출기(229)에 입력되어 데이타 슬라이서(221)로 부터 출력되는 슬라이스된 데이타를 검출하여 패러럴 데이타로 변환하여 출력할 수 있도록 한다.
패러럴 데이타로 변환된 신호는 최종적으로 수신단(300)에 입력되어 처리되게 된다.
이와같은 시리얼 전송시스템의 동작은 제10 도(a),(b)를 참조하여 HDTV와 HDVCR간의 시리얼 전송을 예로 들어 설명하면 다음과 같다.
제 10 도는 본 발명이 적용된 HDTV 및 HDVCR 의 시리얼 전송시스템의 구성도로서, 먼저 제 10 도 (a)를 참조하여 기록모드(Recorder Mode)로 동작하는 경우를 살펴보면 다음과 같다.
HDTV(400)의 송신단(410)에서 출력되는 패러럴 데이타 및 수직동기 신호(VS)와, 송신단(410)의 PLL(411)에서 출력되는 75MHz의 클럭신호는 HDTV(400)의 전송부(420)로 입력된다.
HDTV(400)의 전송부(420)로 입력된 75MHz의 클럭신호는 증폭기(425)에서 TTL 레벨로 만들어진 후 클럭발생기(426)에서 37.5MHz의 클럭으로 변환되어 패러럴/시리얼 변환부(421)에 입력된다.
HDTV(400)의 전송부(420)로 입력된 패러럴 데이타와 수직동기 신호는 패러럴/시리얼 변환부(421)에 입력되어 37.5MHz의 클럭에 따라 마커가 삽입되면시 시리얼 데이타로 변환된다.
이때 시리얼 데이타로 변환되어 패러럴/시리얼 변환부(421)에서 출력되는 시리얼 데이타신호는 제 9 도와 같은 포맷을 갖는다.
패러럴/시리얼 변환부(421)에서 출력되는 시리얼 데이타신호는 필터(422)에서 교류 커플링되어 3개 레벨의 신호로 변환된 후 마커쉐이퍼(423)에서 5개 레벨을 갖는 파형으로 되고 드라이버(424)에서 버퍼링 및 드라이빙 되어 75Ω 동축케이블을 통해 HDVCR(500)의 수신부(510)로 전송된다.
동축케이블을 통해 전송된 시리얼 데이타 신호는 증폭부(511)에서 전송시 발생된 왜곡이 보상되고, 데이타 및 마커 슬라이서(512)에서 데이타 및 마커가 2.5V 및 -2.5V와 7.5V 및 -7.5V 에서 슬라이스된다.
슬라이스된 데이타 및 마커는 수직동기 신호검출기(515)에 입력되어 수직동기 신호가 검출되고 검출된 수직동기 신호는 HDVCR(500)의 수신단(520)에 있는 PLL(522)의 록(Lock)을 제어하여 PLL(522)이 록되면 수신부(510)의 증폭기(514)로 75MHz의 클럭 신호를 출력시키도록 한다.
HDVCR 수신단(520)의 PLL(522)에서 출력되는 37.5MHz의 클럭신호는 증폭기(514)에서 TTL 레벨로 만들어져 데이타 검출기(513)에서의 데이타 검출에 이용된다.
데이타 및 마커 슬라이서(512)에서 출력되는 슬라이스된 데이타는 데이타 검출기(513)에서 증폭기(514)로 부터 출력되는 37.5MHz의 클럭신호에 따라 데이타가 검출된 후 패러럴로 변환되어 HDVCR 수신단(520)의 기록부(521)에서 기록된다.
또한 제 10 도 (b)를 참조하여 기록모드의 역순으로 이루어지는 재생모드(Play Mode)로 동작하는 경우를 살펴보면 다음과 같다.
HDVCR(700)의 송신단(720)의 PLL(722)에서 출력되는 75MHz의 클럭신호는 전송부(710)의 증폭기(716)에서 TTL 레벨로 만들어진 후 타이밍 발생기(715)에서 37.5MHz의 클럭으로 변환되어 패러럴/ 시리얼 변환부(714)로 공급된다.
또한 HDVCR(700)의 송신단(720)의 재생부(729)에서 출력되는 8비트의 데이타와 삭제 신호 및 수직동기 신호(VS)는 전송부(710)의 패러럴/시리얼 변환부(714)에 입력되어 37.5MHz의 클럭에 따라 마커가 삽입되면서 시리얼 데이타로 변환된다.
이때, 시리얼 데이타로 변환되어 패러럴/시리얼 변환부(714)에서 출력되는 시리얼 데이타 신호는 제 9 도와 같은 포맷을 갖는다.
여기서, 삭제신호는 HDVCR(700)에서 슬라이스 처리된 데이타가 모호한 상태를 나타내는 경우 에러가 발생한 것으로 간주하고 출력하는 신호이다.
패러럴/시리얼 변환부(714)에서 출력되는 시리얼 데이타신호는 필터(713)에서 교류커플링되어 3개 레벨의 신호로 변환된 후 웨이브 쉐이퍼(712)에서 5개 레벨의 파형으로 정형되고 드라이버(711)에서 버퍼링 및 드라이빙 되어 75Ω 동축케이블을 통해 HDTV(600)의 수신부(620)로 전송된다.
동축케이블을 통해 전송된 시리얼 데이타 신호는 증폭부(623)에서, 전송시 발생된 왜곡이 보상되고, 데이타 및 마커 슬라이서(622)에서 데이타 및 마커가 2.5V 및 -2.5V와 7.5V 및 -7.5V에서 슬라이스 된다.
슬라이스된 데이타 및 마커는 수직동기 검출기(624)에 입력되어 수직동기 신호가 검출되고, 검출된 수직동기 신호는 HDTV(600)의 수신단(610)에 있는 PLL(611)의 록을 제어하여 PLL(611)이 록되면 수신부(620)의 증폭기(625)로 75MHz의 클럭신호를 출력시킨다.
HDTV 수신단(610)의 PLL(611)에서 출력되는 37.5MHz의 클럭신호는 증폭기(625)에서 TTL 레벨로 만들어져 데이타 검출기(621)에서의 데이타 검출에 이용된다.
데이타 및 마커 슬라이서(622)에서 출력되는 슬라이스된 데이타는 데이타 검출기(621)에서 증폭기(625)로 부터 출력되는 37.5MHz의 클럭신호에 따라 데이타가 검출된 후 8비트의 데이타, 1비트의 삭제신호, 및 1비트의 수직동기 신호로 이루어진 패러럴 데이타로 변환되어 HDTV 수신단(610)으로 입력되어 재생된다.
이와 같이 구성되어 동작하는 본 발명은 다음과 같은 효과가 있다.
첫째, 별도의 PLL 없이도 클럭의 재생이 가능하므로, 하드웨어 구성이 간단하다.
둘째, 5레벨의 신호로 전송하므로 수신시 클럭의 재생이 용이하다.
세째, 별도의 PLL 없이 송수신단의 PLL을 사용하므로 경제적이다.

Claims (12)

  1. 송수신단에 클럭을 발생하는 PLL을 포함하는 시스템간에 파라렐 데이타를 시리얼 데이타로 변환하여 전송하는 시리얼 전송시스템에 있어서; 상기 송신단의 PLL로부터 출력되는 클럭을 이용하여 마커를 부가하여 패러럴 데이타를 시리얼 데이타로 변환하여 전송하는 전송수단(100), 및 상기 전송수단(100)으로부터 전송되는 시리얼 데이타의 마커와 상기 수신단의 PLL을 제어하여 얻어진 클럭을 이용하여 상기 시리얼 데이타를 패러럴 데이타로 변환하여 수신단으로 전송하는 수신수단(200)으로 구성되는 것을 특징으로 하는 시리얼 전송시스템.
  2. 제 1 항에 있어서, 상기 전송수단(100)은 상기 송신단으로부터 출력되는 클럭을 이용하여 시리얼 전송에 필요한 클럭을 발생시키는 타이밍 발생수단(140), 상기 타이밍 발생수단(140)으로부터 출력되는 클럭에 따라 데이타 마커를 부가하여 상기 송신단으로부터 출력되는 패러럴 데이타를 시리얼 데이타로 변환하여 출력하는 패러럴/시리얼 변환수단(110), 상기 패러럴/시리얼 변환수단(110)으로부터 출력되는 신호로부터 직류성분을 제거하는 필터링수단(120), 상기 필터링수단(120)로부터 출력되는 신호의 전압레벨을 변환시켜 슬라이스가 용이하도록 파형을 정형하는 마커 쉐이핑수단(130), 및 상기 마커 쉐이핑수단(130)으로부터 출력되는 신호를 상기 동축케이블을 통해 전송하기 위해 버퍼링 및 드라이빙 하는 드라이빙 수단(150)으로 구성되는 것을 특징으로 하는 시리얼 전송시스템.
  3. 제 1 항에 있어서, 상기 수신수단(200)은 상기 동축케이블을 통해 전송되는 신호를 증폭하는 증폭수단(210), 상기 증폭수단(210)으로부터 출력되는 신호를 슬라이싱(Slicing)하여 패러럴 데이타로 변환하여 수신단으로 전송하는 시리얼/패러럴 변환수단(220), 및 상기 시리얼/패러럴 변환수단(220)으로부터 출력되는 데이타 마커에 따라 상기 수신단의 PLL을 제거하여 패러럴 전송에 필요한 클럭을 발생시켜 상기 시리얼/패러럴 변환수단(220)으로부터 출력하는 타이밍 발생수단(230)으로 구성되는 것을 특징으로 하는 시리얼 전송시스템.
  4. 제 2 항에 있어서, 상기 타이밍 발생수단(140)은 상기 송신단으로부터 출력되는 클럭신호를 TTL(Transister Transister Logic) 레벨로 증폭시키는 증폭기(141), 및 상기 증폭기(141)로부터 출력되는 클럭신호를 이용하여 시리얼 전송에 필요한 클럭을 발생시켜 상기 패러럴/시리얼 변환수단(110)으로 출력하는 클럭발생기(142)로 구성되는 것을 특징으로 하는 시리얼 전송시스템.
  5. 제 2항에 있어서, 상기 필터링수단(120)은 상기 패러럴/시리얼 변환수단(110)으로부터 출력되는 신호에 대해 모듈로-2 연산을 수행하는 가산기(121), 상기 가산기(121)의 출력신호를 지연시켜 상기 가산기(121)로 출력하는 제 1 지연기(122), 상기 가산기(121)로부터 출력되는 신호를 지연시키는 제 2 지연기(123), 및 상기 제 2 지연기(123)의 출력신호로부터 상기 가산기(121)의 출력신호를 감산하는 감산기(124)로 구성되는 것을 특징으로 하는 시리얼 전송시스템.
  6. 제 2 항에 있어서, 상기 마커 쉐이핑수단(130)은 상기 필터링수단(120)으로부터 출력되는 신호의 전압레벨을 5개의 레벨로 변환시켜 마커의 슬라이스가 용이하도록 파형을 정형하는 것을 특징으로 하는 시리얼 전송시스템.
  7. 제 3 항에 있어서, 상기 증폭수단(210)은 전송되는 신호를 증폭시키는 증폭기(211), 및 상기 증폭기(211)로부터 출력되는 신호에 따라 이득을 조정하여 출력하는 AGC(Auto Gain Controller)(212)로 구성되는 것을 특징으로 하는 시리얼 전송시스템.
  8. 제 3 항에 있어서, 상기 시리얼/패러럴 변환수단(220)은 상기 증폭수단(210)으로부터 출력되는 신호로부터 데이타를 슬라이싱(Slicing)하는 데이타 슬라이서(221), 상기 증폭수단(210)으로부터 출력되는 신호로부터 마커를 슬라이싱 하는 마커 슬라이서(222), 및 상기 타이밍 발생수단(230)으로부터 출력되는 클럭에 따라 상기 데이타 슬라이서(221)로부터 출력되는 신호로부터 데이타를 검출하여 패러럴 데이타로 변환하여 수신단으로 출력하는 데이타 검출기(229)로 구성되는 것을 특징으로 하는 시리얼 전송시스템.
  9. 제 3 항에 있어서, 상기 타이밍 발생수단(230)은 상기 시리얼/패러럴 변환수단(220)으로부터 출력되는 신호를 이용하여 수직동기 신호(VS)를 검출하여 상기 수신단의 PLL을 제어하는 기준제어 신호로 출력하는 수직동기 신호검출기(231), 및 상기 수신단의 PLL로부터 출력되는 클럭신호를 TTL 레벨로 증폭시켜 상기 시리얼/패러럴 변환수단(220)으로 출력하는 증폭기(232)로 구성되는 것을 특징으로 하는 시리얼 전송시스템.
  10. 제 6 항에 있어서, 상기 마커 쉐이핑수단(130)은 상기 필터링수단(120)으로부터 출력되는 신호에 따라 스위칭되어 +10V의 2레벨신호를 출력하는 제 1 아날로그 스위치(131), 상기 필터링수단(120)으로부터 출력되는 신호에 따라 스위칭되어 0V의 0레벨신호를 출력하는 제 3 아날로그 스위치(133), 상기 필터링수단(120)으로 부터 출력되는 신호에 따라 스위칭되어 +5V의 1레벨신호를 출력하는 제 2 아날로그 스위치(132), 상기 필터링수단(120)으로부터 출력되는 신호에 따라 스위칭되어 -5V의 -1레벨신호를 출력하는 제 4 아날로그 스위치(134), 및 상기 필터링수단(120)으로부터 출력되는 신호에 따라 스위칭되어 -10V의 -2레벨신호를 출력하는 제 5 아날로그 스위치(135)로 구성되는 것을 특징으로 하는 시리얼 전송시스템.
  11. 제 8 항에 있어서, 상기 데이타 슬라이서(221)는 상기 증폭수단(210)으로부터 출력되는 신호의 전압크기를 2.5V의 전압과 비교하는 제 1 비교기(223), 상기 증폭수단(210)으로부터 출력되는 신호의 전압크기를 -2.5V의 전압과 비교하는 제 2 비교기(224), 및 상기 제 1 및 제 2 비교기(223)(224)로부터 출력되는 신호를 논리합하여 상기 데이타 검출기(229)와 타이밍 발생수단(230)으로 출력하는 논리합수단(225)으로 구성되는 것을 특징으로 하는 시리얼 전송시스템.
  12. 제 8 항에 있어서, 상기 마커 슬라이서(222)는 상기 증폭수단(210)으로부터 출력되는 신호의 전압크기를 7.5V의 전압과 비교하는 제 1 비교기(226), 상기 증폭수단(210)으로부터 출력되는 신호의 전압크기를 -7.5V의 전압과 비교하는 제 2 비교기(227), 및 상기 제 1 및 제 2 비교기(226)(227)로부터 출력되는 신호를 논리합하여 상기 타이밍 발생수단(230)으로 출력하는 논리합수단(228)으로 구성되는 것을 특징으로 하는 시리얼 전송시스템.
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