DE2847800C2 - Digitales Informationsverarbeitungssystem zur Datenformatierung - Google Patents

Description

Die vorliegende Erfindung betrifft ein digitales Informationsverarbeitungssystem nach dem Oberbegriff des Patentanspruchs 1.

Seit dem Entstehen digitaler Datenüb;rtragungs- und Aufzeichnungssysteme hat man eine Anzahl von Verfahren zur Kodierung von Daten in digitaler Form entwickelt. Während die früheren Kodes nicht selbsttaktend waren und daher einen getrennten Takt- bzw. Synchronkanal brauchten, um eine zuverlässige Kodierung zu gewährleisten, kennt man seit einiger Zeit Kodes, bei denen ein Takt- bzw. Bitsynchronsignal in den Datenkode eingebaut ist, um eine Selbsttaktung zu erreichen und den getrennten Synchron- bzw. Taktkanal zu eliminieren.

Bei der NRZ-M-Kodierung erfolgt ein Übergang nur, • wenn eine digitale »1« auftritt; bei digitalen »0«-en tritt kein Übergang auf. Eine Reihe von »l«-en oder »0«-en ergibt also im wesentlichen eine Verschiebung eines Gleichspannungswertes. Da es mit einer«· solchen Kode nicht möglich ist, eine Einheits- bzw. Bitzelle zu definieren, ist er nicht selbsttaktend und die Taktinformation muß auf separaten Spuren hinzugefügt werden — man verschwendet also Raum auf dem Aufzeichnungsträger bzw. im Übertragungssystem und begrenzt die Aufzeichnungsdichte infolge der Möglichkeit von Schrägfehlem (»skew errors«). Nichtsdestoweniger wird der N RZ-Kode häufig verwendet, da man mit ihm die Bandbreite wirkungsvoll nutzen und ihn leicht darstellen kann. Da Zufallsfolgen von »l«-en und »0«-en zu Impulsfolgen mit langen äquivalenten Wellenlängen führen können, hat man andere Kodes — beispielsweise die Phasenmodulation (PM) — entwickelt In den PM-Kodes wird die Bandbreite auf eine Oktave eingeschränkt, indem man für jedes Bit ein Ausgangssignal abgibt, ob es nun ein H oder ein L ist; dabei wird der Kode also selbsttaktend. Da in PM-Kodes beispielsweise eine »0« als positiver Sprung in der Mitte der Bitzelle dargestellt werden kann, entsteht, aus einer Folge von »l«-en oder »0«-en eine Frequenz /o=l/c; wobei cdie Dauer einer Einheits- bzw. Bitzelle ist. Analog erzeugt eine Folge der Bits 1-0-1-0 die Frequenz /o/2, d. h. eine Frequenz, deren Periode der doppelten Zelldauer entspricht Die mögliche Erzeugung von zwei charakteristischen Frequenzen hat dazu geführt daß dieser Kode zuweilen auch als »2«F-Kode« bezeichnet wird.

Um Schwierigkeiten mit der Erfassung der Polarität der Sprünge zu vermeiden, hat man den Miller-Kode entwickelt, der auch als Verzögerungsmoduiation (DM), modifizierte Frequenzmodulation (MFM) oder als 3F-Kode bekannt in (siehe US-PS 31 08 261). In diesem Kodeformat werden die »1 «-Werte als Sprünge an einer bestimmten Stelle der jeweiligen Bitzellen — beispielsweise der Mitte der Bitzellen — unabhängig von der Sprungrichtung dargestellt, während die »0:<-en durch das Fehlen eines Sprungs an dieser speziellen Zellstelle bzw. als eingefügter Sprung am Beginn einer Zelle gekennzeichnet sind, wenn die vorhergehende Zelle ebenfalls den Wert 0 hatte. In diesem System ergibt also eine Folge von »l«-en und »0«-en eine erste Frequenz »f«i = l/2c. Es ist einzusehen, daß eine Folge der Bits 1-0-1-0 eine zweite Frequenz /2 = /j/2= l/4c erzeugt, während eine Folge 1-0-0-1-0-0 zu einer dritten Frequenz /3 = 2/i/3= 1/3c führt.

Die drei möglichen Frequenzen haben zu der Bezeichnung »3F-Kode« geführt. Die Haupteigenschaft des Miller-Kodes ist es, daß, während seine Bandbreite im wesentlichen die gleiche ist wie beim NRZ-Kode, man zusätzlich die Fähigkeit zur selbsttätigen Nachführung erhält obgleich man eine Halbbitzeit d. h. ein Taktsignal 2/ erzeugen muß und man auch nicht die Phaseninformation rückgewinnen kann, die erforderlich ist, um dos Signal in den NRZ-Kode zu dekodieren, bis eine 1-0-1-Folge eintrifft

Zusätzlich zu solchen Systemen zur Bitsynchronisierung oder Selbsttaktung sind Formate erwünscht in denen die eintreffenden Daten zu Datenblöcken aufgeteilt sind, so daß Fehlerprüfkodewörter, Paritätswörter und dergleichen eingesetzt werden können. Auch derartige Verfahren erfordern, eine eindeutige Bitfolge als Blocksynchronisierwort hinzuzufügen, um jeden Block zu markieren. Die Blocksynchronisierkodes nach dem Stand der Technik erfordern im allgemeinen Speicheranordnungen, in denen vollständige Datenblöcke zeitweilig abgespeichert und damit bei der Wiedergabe verzögert werden, während Blocksynchronisierschaltungen den gesamten Block prüfen, um festzustellen, ob ein bestimmtes Wechselmuster vorliegt (siehe z. B. US-PS 40 02 845).

In anderen Blocksynchronisiersystemen wird ein langer Impuls verwendet wie er im Miller-Kode durch eine Folge von »0«-en dargestellt wird. Dieser Impuls ist jedoch unerwünscht da er zu einem erheblichen Gleichspannungsanteil führt, der die Bandbreitenanforderungen wesentlich verschärft. Man kann auch eine hohe Frequenz — beispielsweise das Vierfache oder ein höheres Vielfaches der Grundtaktfrequenz — verwenden, aber auch hier auf Kosten der Kompliziertheit des Systems und einer größeren Bandbreite.

Die Aufgabe der vorliegenden Erfindung besteht darin, ein digitales Informationsverarbeitungssystem anzugeben, bei dem eine nach dem Prinzip der Miller-Kodierung arbeitende Schaltung so abgewandelt ist daß sie auf eine einfache Weise einen Blocksynchronisierimpuls einer niedrigen Frequenz liefert, so daß die Bandbreite nach oben nicht erweitert wird.

Ein wesentlicher Vorteil der vorliegenden Erfindung besteht darin, daß der Blocksynchronisierimpuls auf eine einfache Weise herstellbar und durch relativ einfache Schaltungen erkennbar ist.

Im folgenden wird die Erfindung im Zusammenhang mit den Figuren näher erläutert. Es zeigt

F i g. 1 ein Blockschaltbild einer bevorzugten Schaltung zur Erzeugung eines Blocksynchronisiersignals nach der vorliegenden Erfindung

F i g. 2 charakteristische Signale, die mit der Schaltung der F i g. 1 verarbeitet werden können,

F i g. 3 ein Blockschaltbild einer bevorzugten Schaltung zum Dekodieren des Blocksychronisiersignals,

Fig.4 charakteristische Signale, die mit der Schaltung der F i g. 3 verarbeitet werden können, und

F i g. 5 charakteristische Signale, die in einer weiteren Ausführungsform der vorliegenden Erfindung zur Bildung eines Blocksynchronisiersignals verarbeitet werden können.

Die Fig. 1 zeigt als Blockschaltbild eine bevorzugte Ausführungsform der Schaltung zur Bildung des Synchronisiersignals nach der vorliegenden Erfindung. Die Blocksynchronisierschaltung 10 kann einen digital kodierten NRZ-Datenfluß über die Leitung 12 aufnehmen. Der Datenfluß ist zweckmäßigerweise so aufgeteilt, daß digitale Bits zu Folgen von Datenwörtern gruppiert sind. Die Wörter sind dabei in bekannter Weise zu Blökken gruppiert. Ein Sequenzgenerator 13, bei dem es sich beisipelsweise um einen passend verdrahteten Multiplexer handelt, erzeugt eine digitale Folge, die die digitalen Bits »1-0-0-1« enthält. Diese Folge wird in den Daten-

fluß über den Schalter 15' eingeschleust. Der auf diese Weise modifizierte Datenfluß wird dann an einen Eingang eines exklusiven ODER-Gliedes 14 angelegt. Die Schaltung 10 enthält außerdem eine in herkömmlicher Weise aufgebaute Aufnahmesteuer- und Zeitgabeschaltung 18. Diese Schaltung 18 kann Steuerimpulse aufnehmen, die mit den NRZ-Signal synchronisiert werden, das an der Leitung 12 auftritt. An der Leitung 16 kann die Schaltung 18 Bitsynchronisiersignale für den anderen Eingang des Gliedes 14 erzeugen. Die Schaltung 18 enthält typischerweise quarzgesteuerte Taktoszillatoren, Schieberegister und dergleichen, mit denen die erforderlichen Taktsignale erzeugt werden, um einen kontinuierlichen Strom digitaler Bits zu einem längenbeschränkten Kode umzuwandeln, in dem die digitalen Daten zu einer Folge von Blöcken aufgeteilt vorliegen, die jeweils eine vorbestimmte Anzahl von Bits enthalten, und in dem jeder Block mit geeigneten Paritäts-, Fehlerprüf- und Blocksynchronisierwörtern versehen ist. Taktet man das Glied 14 mit einem /b-Bitsynchronsignal aus der Aufnahmesteuer- und Zeitgabeschaltung 18, so schaltet es die anliegenden NRZ-Signale auf der Leitung 12 auf ein D-Füpflop 20 durch. Dieses D-Flipflop 20 wird mit einem Taktsignal von der doppelten Bitsynchronfrequenz (d.h. 2k) aus der Aufnahmesteuer- und Zeitgabeschaltung 18 auf der Leitung 22 getaktet Das Ausgangssignal des Flipflops 20 geht auf der Leitung 24 zum Takteingang eines //C-FIipflops 26, dessen /-Eingang und dessen /C-Eingang von einem Blocksperrsignal auf der Leitung 28 aus der Aufnahmesteuer- und Zeitgabeschaltung 18 angesteuert werden. Dieses Eingangssignal tritt einmal pro Block auf und vervollständigt also die Bildung der Blocksynchronsignale, wie dies im folgenden beschrieben wird. Am Ausgang des Flipflops 26 auf der Leitung 30 steht das auf diese Weise kodierte Signal mit der Bit- und Blocksynchronisierinformation.

Die Art und Weise, auf die die Schaltung der F i g. 1 die eintreffenden NRZ-Signale verarbeitet, läßt sich am einfachsten unter Bezug auf die in der F i g. 2 gezeigten Signalverläufe erläutern. Wie dort ersichtlich, kann ein eintreffendes Signal aus einer Folge von digitalen Bits wie der folgenden bestehen:

1-1-0-1-0-0-1-0-0-1-0;

vergl. die Kurve A. Auf der Leitung 12 der F i g. 1 erscheint also das NRZ-kodierte Äquivalent einer solchen Bitfolge, wie in F i g. 1 mit dem Impulszug B dargestellt Die digitalen Bits in den ersten sechs Einheitszellen in der Kurve A, wie zu der Kurve B NRZ-kodiert_; stellen die tatsächlich eintreffenden digitalen Datenbits dar. Die nächsten vier Bits sind ein 4-Bit-Synchronsignal in der Folge 1-0-0-1. Diese Bits sind am Ende einer vorbestimmten Anzahl von ditigalen Bits eingesetzt, die einen gegebenen Block darstellen, und zwar mittels herkömmlicher Schaltungen aus Schieberegistern, Parallel-Serien-Wandlern und dergleichen. Ein digitales Signal 1-0-0-1 kann also beispielsweise mit einem Multiplexer-Schaltkreis aus vier Multiplexern mit je zwei Eingängen dargestellt werden, in dem vier Eingänge zur Darstellung des digitalen Synchronworts 1-0-0-1 fest verdrahtet sind. Wenn getaktet, werden die Eingangsdatenbits vorübergehend gespeichert und wird das Synchronwort 1-0-0-1 in der zugehörigen räumlichen Lage ausgetaktet Als Kurvenzug C der F i g. 2 ist der Bitsynchrontakt mit der Grundfrequenz /b gezeigt wie ihn die Aufnahmesteuer, und Zeitgabeschaltung 18 auf der Leitung 16 an das Exclusiv-ODER-Glied 14 liefert

Mit einer Exclusiv-ODER-Verknüpfung, durch die der Bittakt mit dem NRZ-Eingangssignal auf der Leitung 12 im Glied 14 verknüpft wird, wandelt man das NRZ-Signal zu einem 2-Phasen- bzw. Manchester-kodierten Signal auf der Leitung 15 der Fi g. 1 um; dieser 2-Phasenkode (»biphase code«) ist als Kurvenzug Dder Fig.2 gezeigt Das NRZ-Eingangssignal (mit dem Zustand H für die binäre »1« und dem Zustand L für die

ίο binäre »0«) wird also analog in ein 2-phasen- bzw. Manchester-kodiertes Signal umgewandelt derart, daß die binären »l«-en als positive Sprünge in der Mitte jeder Einheitszelle und die binären »0«-en als negative Sprünge in der Mitte jeder Einheitszelle erscheinen. Ein solches Signal läßt sich dann bequem zu einer Miller- bzw. 3-F-kodierten Form umwandeln, indem man das Signal auf herkömmliche Weise auf einen Mod-2-Teiler gibt (beispielsweise die US-PS 40 45 613). Bei genauer Untersuchung des 2-Phasensignals des Kurvenzugs D erkennt man jedoch sehr kurze Impulsspitzen, die das Exclusiv-ODER-Glied 14 am Beginn jeder Einheitszelle abgibt, wenn der dann vorliegende Signalpegel L ist. Derartige Spitzen sind vermutlich auf inhärente Abweichungen der zeitlichen Zuordnung zwischen dem NRZ-Eingangssignal und dem ^-Taktsignal auf der Leitung 16 zurückzuführen. Obgleich man solche Fehler durch geschicktere Schaltungsauslegung abschwächen kann, lassen sie sich kaum vollständig eliminieren; die resultierenden Impulsspitzen werden von der Mod-2-Schaltung, die das 2-Phasen- in das Miller-Format umwandelt, erfaßt und verursachen dort falsche Sprünge im Ausgangssignal. Vorzugsweise legt man daher den Ausgang des Exclusiv-ODER-GIieds 14 an das D-Flipflop 20, das man auf der Leitung 22 mit dem Bitsynchronsignal auf der Leitung 16 taktet, aber mit der Frequenz /o des Kurvenzugs E in F i g. 2. Es wird also der Eingangskurvenzug auf der Leitung 15 effektiv kurz nach jedem Sprung abgetastet und man erhält ein verzögertes 2-Phasensignal am Ausgang des Flipflops 20 auf der Leitung 24; dieses verzögerte 2-Phasen-Signal ist als Kurvenzug F in F i g. 2 gezeigt Jede Bitzelle ist nun zeitlich um die Hälfte der Taktperiode von 2F(bzw. um ein Viertel einer Einheitszelle) verzögert Dieses verzögerte 2-Phasensignal geht auf das /K-Flipflops 26, wo die oben erwähnte Umwandlung des 2-Phasen- zum Miller-Format durch eine Teilung Mod 2 stattfindet

Die /^-Eingänge des Flipflops 26 werden mit dem Blocksperrsignal auf der Leitung 28 aus der Aufnahmesteuerung 18 so angesteuert, daß sie früh genug vor dem im Miller- bzw. 3F-Kode auftretenden Sprung, der zwei aufeinanderfolgende »0«-en im gewünschten Synchronwort bezeichnet zu L werden; vgl. den umrundeten Sprung im Kurvenzug G der F i g. 2. Der Sprung zwischen den aufeinanderfolgenden »0«-en im Synchronwort 1-0-0-1 wird also am Ausgang des JK-FIipflops 26 unterdrückt, und zwar mit Hilfe des Blocksperrsignals, wie es mit dem Kurvenzug H auf der Leitung 28 vorliegt Dort steht ein einziger Impuls pro Block an und bringt die Eingänge J, K zu erforderlichem Zeitpunkt

auf L Bei auf solche Weise festgehaltenen Eingängen des Flipflops 26 wird der Sprung zwischen den aufeinanderfolgenden »0«-en innerhalb des 4-Bit-Synchronworts unterdrückt; man erhält dadurch das resultierende 4F-Ausgangssignal auf der Leitung 30, wie es der

Kurvenzug / zeigt Der Sprung im umrandeten Teil dieses Kurvenzugs fehlt, so daß man einen Impuls erhält der drei Einheitszeilenlängen dauert Dieses resultierende Blocksynchronsignal entspricht einer vierten Fre-

quenz bzw. Periodendauer, die man auf einfache Weise erfassen kann, wie weiter unten erläutert.

Die F i g. 3 zeigt eine bevorzugte Schaltung 32 zum Erfassen des Blocksynchronsignals. In dieser Figur erscheint auf der Leitung 34 ein Eingangssignal 4F, wie es vorliegt, nachdem das kodierte Signal auf einen geeigneten Aufzeichnungsträger wie beispielsweise ein Magnetband aufgezeichnet und mit einem herkömmlichen Magnetkopf abgespielt worden ist. Das Eingangssignal geht auf eine Verdopplerschaltung 36 mit einer monostabilen Kippstufe, die einen monostabilen Ausgangsimpuls für jeden Nulldurchgang des 3F-Eingangssignals liefert. Das Ausgangssignal des Verdopplers 36 geht auf der Leitung 40 auf eine 3F- bzw. Miller/NRZ-Dekodierschaltung 38 und von dort auf eine Synchrondetektorschaltung 42, einen Phasendetektor 44 und eine Rückkoppelschaltstufe 46. Weiterhin wird ein regeneriertes Bittaktsignal auf der Leitung 48 an den 3F/NRZ-Dekodierer 38 gegeben und dient gemeinsam mit dem Signal auf der Leitung 40 dazu, das 4F-Signal zu einem NRZ-Ausgangssignal umzuwandeln.

Das Ausgangssignal der monostabilen Kippstufe im Verdoppler 36 setzt den Synchrondetektor 42 bei jedem ein digitales Bit bezeichnenden Sprung zurück. Der Synchrondetektor 42 besteht vorzugsweise aus einem 5-Bit-Zähler 50 und einem Inverter 52. Die Dekoderschaltung 32 weist auch Mittel auf, um ein 2/ö-Taktsignal zu regenerieren, das auf der Leitung 54 auf den 5-Bit-Zähler 50 geht Die Art und Weise, auf die dieses Signal regeneriert wird, soll unten erläutert werden. Wie im Zusammenhang mit der Diskussion der Fig.4 ausführlicher dargestellt werden wird, erlaubt das Anlegen der aufeinanderfolgenden Impulse des 2/o-Signals auf der Leitung 54 an den Zähler 50 während des Vorliegens eines Signals auf der Leitung 40, das einem drei Zelleinheiten langen Blocksynchronsignal entspricht, daß der Zähler den Zählzustand 5 während der dritten NRZ-Zellperiode erreicht Nur während einer solchen Synchronperiode können fünf 2F-Taktperioden zwischen aufeinanderfolgenden Sprüngen auftreten; sonst würde ein Sprung auf der Leitung 40, der ein weiteres digitales Bit anzeigt, den Dekadenzähler rücksetzen und damit den Zähler 50 daran hindern, ein Ausgangssignal zu liefern. Da ein Ausgangssignal des Zählers 50 nur möglich ist, wenn während fünf 2/O-Impulsen kein Rücksetzsignal eintrifft, wird die Besonderheit des Blocksynchronsignals erfaßt Das Ausgangssignal des Zählers 50, das ein Blocksynchronsignal anzeigt geht auf den Inverter 52 und als Blocksynchron-Ausgangssignal auf der Leitung 56 an den Ausgangsanschluß 58 (zur Steuerung periphärer Geräte) sowie als Blocksynchron-Eingangssignal an den Bitsynchrongenerator 60, wo es die Phase des Bitsynchronsignals auf zu beschreibende Weise steuert

Der grundsätzliche Bitsynchron- und Taktregenerierteil der Dekoderschaltung 32 wendet eine Phasenregelschleife an, die hier als die Blöcke mit dem Phasendetektor 44, dem Schleifenverstärker und Filter 62, einem spannungsgesteuerten Oszillator 64 und der Rückkoppelstufe 46 gezeigt sind. Die Rückkoppelstufe ist erwünscht weil die Sprünge im 4F-Eingangssignal in Abständen von 1, IV₂ und 2 Bitzellen auftreten. Die Stufe 46 schaltet das Rückkoppelsignal vom spannungsgesteuerten Oszillator 64 auf der Leitung 66 nur dann auf den Phasendetektor 44, wenn ein Eingangsimpuls aus der monostabilen Kippstufe auf der Leitung 40 zum Phasenvergleich verfügbar ist Liegt die erforderliche Phase vor, wird das Rücksetzsignal über den Phasendetektor 44 auf die Schleifenverstärker- und Filterstufe 62 geschaltet. Das Signal wird also verstärkt und gefiltert, um die Regelschleife stabil zu machen und unerwünschte hochfrequente Komponenten auszusieben. Das so gefilterte Signal geht auf den spannungsgesteuerten Oszillator 64, um dort die Arbeitsfrequenz einzustellen. Da das Rücksetzsigna! auf der Leitung 40 aus der monostabilen Kippstufe mit der doppelten normalen Bitfrequenz auftritt, ist das Ausgangssignal des Oszillators 64 so das 2/o-Taktsignal, das auf der Leitung 54 in den ίο 5-Bit-Zähler 50 geht, wie oben erläutert. Weiterhin geht das 2/o-Signal auf der Leitung 68 auf die Rückkoppelschaltstufe 46, die es auf die Leitung 66 tastet, so daß ein Vergleich mit dem Eingangssignal auf der Leitung 40 stattfinden kann. Das 2/₀-SignaI auf der Leitung 68 aus dem spannungsgesteuerten Oszillator 64 wird auch an den Bitsynchrongenerator 60 gelegt, bei dem es sich um einen Teiler Mod-2 handelt, so daß man auf der Ausgangsleitung 70 ein Bittaktsignal der Frequenz /Ό erhält. Schließlich geht dieses Signal auf den 3F/NRZ-Dekodierer auf der Leitung 48, wie oben erläutert. Der Bittaktgenerator bzw. der Teiler Mod-2 ist vorzugsweise ein /K-FIipflop. Als solches ist ein Flipflop nicht phasenempfindlich; folglich wird ihm auf der Leitung 56 das Blocksynchronsignal zugeführt, so daß man die erforderliche Phasenbeziehung zwischen dem primären Datensignal auf der Leitung 72 und dem rekonstruierten Bittakktsignal auf der Leitung 70 erhält

Der Dekoder 38 ist herkömmlich aufgebaut und stellt keinen Teil der vorliegenden Erfindung dar. Ein solcher Dekoder setzt sich typischerweise aus einer Serie von Schieberegistern und Zeitsteuerschaltungen zusammen, so daß man die Rückwandlung des 3F-Signals zu einem standardisierten N RZ-Ausgangssignal auf der Leitung 72 erhält.

Die Art und Weise, auf die die Signale in der Schaltung der F i g. 3 so bearbeitet werden, läßt sich besser unter Bezug auf die in der F i g. 4 dargestellten Kurvenzüge verstehen; diese Figur betrachtet man weiterhin vorzugsweise zusammen mit den in Fig.2 gezeigten kodierten Signalformen. In der F i g. 4 sind die gleichen digitalen Bits aus der F i g. 2 mit dem Kurvenzug A als 4F-Eingangssignal (Kurvenzug B) dargestellt. Das 4F-Eingangssignal entspricht also dem Kurvenzug / der F i g. 2. Mit der Verarbeitung des 4F-Eingangssignals in der monostabilen Kippstufe des Verdopplers 36 erhält man ein Ausgangssignal, in dem bei jedem Nulldurchgang ein Sprung auftritt, wie mit dem Kurvenzug C dargestellt Während dieses Signal von der Phasenregelschleife verarbeitet wird, die den Phasendetektor 44,

so die Schleifenverstärker- und Filterstufe 62 und den spannungsgesteuerten Oszillator enthält, wird ein 2/o-Signal auf den Leitungen 54, 68 regeneriert, wie es der Kurvenzug D zeigt Das 2/o-Signal wird im Bitsynchrongenerator 60 zum /o-Signal des Kurvenzugs E geteilt Wenn fünf 2/o-lmpulse auf der Leitung 56 vom 5-Bit-Zähler 50 abgezählt worden sind, ohne daß ein Rücksetzsignal auf der Leitung 40 ihn rückgesetzt hat, wird ein Blocksynchronsignal auf die Leitung 56 gelegt wie der Kurvenzug F zeigt Das 4/"-Signal, wie es im Dekodierer 38 dekodiert wird, geht dann als NRZ-Ausgangssignal auf die Leitung 72, wie mit dem Kurvenzug G gezeigt

Die vorliegende Erfindung erlaubt nun eine weitere vorteilhafte Besonderheit gegenüber nach dem 3F- bzw. Miller-Kode arbeitenden herkömmlichen Systemen. Es kann nämlich der Synchrondetektor jedesmal rückgesetzt werden, wenn ein Impuls aus der monostabilen Kippstufe im Verdoppler 36 eintrifft Im Gegensatz zum

Miller-Kode, wo man notwendigerweise auf das Auftreten einer Impulsfolge 1-0-1 warten muß, um die Phase des Bittakts zu ermitteln, brauch man nach der vorliegenden Erfindung nur ein einziges Bit zu betrachten, da die Phaseninformation bereits vom Phasendetektor 44 geliefert wird. Weiterhin entfallen auch die redundanten Schaltungsteiie zur Erfassung des korrekten Phasensignals, die in Miller-Dekodern erforderlich sind.

Bei der digitalen Signalaufzeichnung möchte man normalerweise den Gleichanteil des aufgezeichneten Signals beibehalten, will ihn aber nicht durch eine lange Kette von aufeinanderfolgenden H's oder L's verschieben lassen. In den oben erläuterten Ausführungsformen der vorliegenden Erfindung kann beispielsweise der Blocksynchronimpuls, der drei Bitzellen dauert, bereits ausreichen, um den Gleichspannungswert unerwünscht zu verschieben. In der in F i g. 5 gezeigten weiteren bevorzugten Ausführungsform der Erfindung läßt sich daher ein 8-Bit-Blocksynchronsignal — im Gegensatz zu dem ^Bit-Synchronsignal der F i g. 1 bis 4 — darstellen. In eine solchen Ausführungsform kann eine 8-Bit-Folge digitaler Bits 1-0-0-1-0-0-1-0 auftreten, wie sie der Kurvenzug A der F i g. 5 zeigt; das entsprechende NRZ-kodierte Signal einer solchen Impulsfolge ist mit dem Kurvenzug B gezeigt. Nach der Umwandlung auf eine der in den F i g. 1 und 2 gezeigten ähnlichen Art hat das resultierende 3F-Signal die Form des Kurvenzugs C Das Blocksynchronsignal entsteht dann, indem man beide Paare von 0-0-Übergänge sperrt, indem man beispielsweise in 8-Bit-Blocksperrsignal vorsieht, in dem, wie mit den umrandeten Teilen des Kurvenzugs D gezeigt, zwei Sperrimpulse vorliegen. Wie mit dem Kurvenzug £ weiterhin gezeigt, ergeben diese Sperrimpulse ein Paar Blocksynchronimpulse, die jeweils drei Einheitszellen lang und entgegengesetzt gerichtet sind. Eine etwa durch den drei Bitzellen langen ersten Impuls verursachte Verschiebung des Gleichspannungswerts wird folglich von dem drei Einheitszellen langen und entgegengesetzten zweiten Impuls wieder aufgehoben.

Bei herkömmlichen Miller-kodierten Systemen wird im allgemeinen ein volles Wort für die Blocksyn^rcr.isierfunktionen hergestellt In den in F i g. 1 bis 4 gezeigten Ausführungsformen sind für die Blocksynchronisation nur vier Bits erforderlich, so daß man weitere Bits zur Steuerung zusätzlicher Funktionen zur Verfügung hat Beispielsweise kann man zusätzliche Bits dazu benutzen, um bei der Aufnahme die Bandgeschwindigkeit zu kennzeichnen, so daß i-e' jer Wiedergabe die Zeit-Steuersignale entsprechend eingestellt werden können. Weiterhin kann man in den zusätzlichen Bits andere Funktionen, wie analoge Bereichsstellsignale und andere Takt- oder Funktionssteuersignale unterbringen, ohne daß dem Datenblock selbst weitere Bits hinzugefügt werden müßten.

Die vorgehende Beschreibung geht von der Annahme aus, daß einmal pro Block ein Blocksynchronwort eingefügt wird. Es liegt im Rahmen der vorliegenden Erfindung, daß ein Blocksynchronsignal an anderer Stelle im Datenstrom eingefügt wird — beispielsweise nur einmal für je 10 Blöcke oder auch noch seltener; dies hängt von der Stabilität des vorliegenden Datensystems ab.

Während man die oben beschriebene Schaltung wünschenswerterweise in einem Magnetaufzeichnungsgerät wie beispielsweise einem digitalisierten Analog-Aufnahmegerät, verwendet ist die Synchronisierschaltung auch auf eine Vielfalt anderer lnstrumentations- und/oder Informationsverarbeitungssysteme anwendbar.

Hierzu 4 Blatt Zeichnungen

Claims (8)

Patentansprüche:

1. Digitales Informationsverarbeitungssystem zum Formatieren von nach dem Miller-Code kodierten digitalen Daten zu einer Folge von digitalen Blöcken, wobei jeder Block eine Folge einer vorgegebenen Anzahl von digitalen Wörtern enthält, wobei jedes Wort eine vorgegebene Anzahl von digitalen Bits aufweist, und wobei wenigstens ein Wort wenigstens bestimmter Blöcke einem Blocksynchronisiersignal zugewiesen ist, dadurch gekennzeichnet, daß eine Blocksynchronisierschaltung (10) zur Erzeugung des Blocksynchronisiersignals vorgesehen ist, die

a) einen Kreis (13) zur Erzeugung einer ersien Impulsfolge, die wenigstens drei Übergänge aufweist, von denen der erste Obergang und der letzte Obergang durch wenigstens drei Bitzellen voneinander beabstandet sind,

b) einen Kreis (15) zum periodischen Einschleusen einer der ersten Impulsfolge entsprechenden Impulsfolge an einer vorgegebenen Stelle, an der ein Blocksynchronisiersignal zwischen be- a stimmten Folgen von digitalen Wörtern eingefügt werden soll, und

c) einen Steuerkreis (18) zur Unterdrückung wenigstens eines Oberganges zwischen dem ersten Übergang und dem letzten Übergang der ersten Impulsreihe aufweist, um als Blocksynchronisiersignal einen digitalen Signalblock zu erzeugen, der ein Paar von Übergängen aufweist, zwischen denen kein anderer Übergang erscheint, und daß das Interval zwischen den Übergängen des Paares nicht kleiner ist als die Dauer von drei Bitzellen, so daß das Blocksynchronisiersignal eine vierte Frequenz aufweist, die kleiner ist als die drei Frequenzen, die irgendeiner Folge von digitalen vl«-en oder »0«-en der nach dem Miller-Code codierten Folge entsprechen.

2. System nach Anspruch 1, dadurch gekennzeichnet, daß der die erste Impulsfolge erzeugende Kreis (13) ein erstes Element zur Erzeugung einer Impulsfolge aufweist, die wenigstens eine Folge 1-0-0-1 von digitalen Bits entspricht, daß die Impulsfolge den digitalen Bits »1« entsprechende erste und letzte Übergänge und einen mittleren Übergang zwischen benachbarten Impulsen aufweist, die der Folge der Bits »0-0« entsprechen, und daß der Steuerkreis (18) ein Element zur Unterdrückung des Übergangs zwischen den benachbarten Impulsen aufweise, die der Bitfolge »0-0« entsprechen.

3. System nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Kreis (15) zum periodischen Einschleusen der entsprechenden Impulsfolge ein Element zum Einsetzen der ersten Impulsfolge an der vorgegebenen Stelle in der Folge der Blöcke aufweist, und daß der Steuerkreis (18) außerdem ein signalverarbeitendes Element (26) aufweist, das die Folge der Blöcke empfängt und auf ein Blockunterdrückungssignal anspricht, um den wenigstens einen Übergang nach dem Erscheinen des Blockunterdrückungssignals in der Folge der Blöcke zu unterbrechen.

4. System nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der die erste Impulsfolge erzeugende Kreis (13) ein Schieberegister aufweist, das eine Mehrzahl von parallelen Eingangssignalen aufnimmt, um eine Impulsfolge »1-0-0-1« zu erzeugen, und daß der Kreis (15) zum Einschleusen ein Element aufweist, das auf das Schieberegister anspricht, um die aufeinanderfolgende Ausgabe der digitalen Bits am Ende der vergegebenen Anzahl der Bits zu unterdrücken, um das Einschleusen der Impulsfolge »1-0-0-1« zu ermöglichen, die auf die vorgegebene Anzahl der Bits folgt

5. System nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß eine Dekodiereinrichtung (32) zur Ermittlung des Blocksynchronisiersignals vorgesehen ist, die einen durch jeden Übergang in einem empfangenden digitalen Signal rückstellbaren Zähler (5S) zum Zählen der Anzahl der Bitzellen, die auf jeden der Übergänge folgen, und zur Erzeugung eines Blocksynchronisiersignals aufweist, wenn zwischen den Übergängen in dem empfangenen Datensignal eine Dauer verstreicht, die größer ist als die 2,5fache Länge einer Einheitszelle.

6. System nach Anspruch 5, dadurch gekennzeichnet, daß die Dekodiereinrichtung (32) ein Tiefpaßfilter (62) aufweist, das die vierte Frequenz durchläßt.

7. System nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß die Dekodiereinrichtung (32) einen Phasensteuerkreis aufweist, der auf das regenerierte Blocksynchronisiersignal anspricht, um ein Bitsynchronisiersignal mit einer korrekten Phasenlage zu erzeugen.

8. Verfahren zum Formatieren von nach dem Miller-Code codierten digitalen Daten in eine Folge von digitalen Blöcken, wobei jeder Block eine Folge einer vorgegebenen Anzahl von digitalen Worten aufweist, wobei jedes Wort eine vorgegebene Anzahl von digitalen Bits aufweist, und wobei wenigstens ein Wort wenigstens eines bestimmten Blockes einem Blocksynchronisiersignal zugewiesen ist, nach dem System nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß

a) eine Impulsfolge erzeugt wird, die wenigstens einer Folge »1-0-0-1« von digitalen Bits entspricht und einen Übergang zwischen benachbarten Impulsen aufweist, die der Folge »0-« entsprechen,

b) daß die Impulsfolge an einer vorgegebenen Stelle, an der ein Blocksynchronisiersignal zwischen bestimmten Folgen von digitalen Worten gewünscht wird, eingeschleust wird, und

c) daß der Übergang zwischen benachbarten Impulsen, die der Folge »0-0« in der Impulsfolge entsprechen, unterdrückt wird, um als Blocksynchronisiersignal einen digitalen Signalblock zu erzeugen, der ein Paar von Übergängen aufweist, zwischen denen kein weiterer Übergang erscheint, und daß das Interval zwischen den das Paar bildenden Übergängen nicht kleiner ist als die Dauer von 3 Bitzellen, so daß das Blocksynchronisiersignal eine vierte Frequenz aufweist, die kleiner ist als die drei Frequenzen, die irgendeiner Folge digitaler »l«-en und »0«-en einer nach dem Miller-Code codierten Folge entsprechen.