DE2734694A1 - Isolierschicht-feldeffekttransistor mit kleiner kanallaenge und verfahren zu seiner herstellung - Google Patents
Isolierschicht-feldeffekttransistor mit kleiner kanallaenge und verfahren zu seiner herstellungInfo
- Publication number
- DE2734694A1 DE2734694A1 DE19772734694 DE2734694A DE2734694A1 DE 2734694 A1 DE2734694 A1 DE 2734694A1 DE 19772734694 DE19772734694 DE 19772734694 DE 2734694 A DE2734694 A DE 2734694A DE 2734694 A1 DE2734694 A1 DE 2734694A1
- Authority
- DE
- Germany
- Prior art keywords
- source
- semiconductor body
- field effect
- conductivity type
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000000034 method Methods 0.000 title claims description 33
- 230000005669 field effect Effects 0.000 title claims description 21
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 48
- 239000004065 semiconductor Substances 0.000 claims description 27
- 235000012239 silicon dioxide Nutrition 0.000 claims description 24
- 239000000377 silicon dioxide Substances 0.000 claims description 24
- 150000002500 ions Chemical class 0.000 claims description 15
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- 230000008569 process Effects 0.000 claims description 11
- 238000002513 implantation Methods 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 6
- 239000002019 doping agent Substances 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 6
- 230000000873 masking effect Effects 0.000 claims description 6
- 229910052698 phosphorus Inorganic materials 0.000 claims description 6
- 239000011574 phosphorus Substances 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 229910052796 boron Inorganic materials 0.000 claims description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- 229910052785 arsenic Inorganic materials 0.000 claims description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims description 2
- 230000035515 penetration Effects 0.000 claims 2
- 210000000746 body region Anatomy 0.000 claims 1
- 230000003247 decreasing effect Effects 0.000 claims 1
- 230000001771 impaired effect Effects 0.000 claims 1
- 239000000463 material Substances 0.000 claims 1
- 108091006146 Channels Proteins 0.000 description 27
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 239000000758 substrate Substances 0.000 description 7
- 238000005530 etching Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 238000005234 chemical deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000012856 packing Methods 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000009388 chemical precipitation Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000446 fuel Substances 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012549 training Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8236—Combination of enhancement and depletion transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/914—Doping
- Y10S438/919—Compensation doping
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Inorganic Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
Corporation, Armonk,N.Y., 10504 mö-cn
Isolierschicht-Feldeffekttransistor mit kleiner Kanallänge
und Verfahren zu seiner Herstellung
Die Erfindung bezieht sich auf Isolierschicht-Feldeffekttransistoren mit einer relativ kleinen, elektrisch wirksamen Kanal·4
länge sowie auf zugehörige Verfahren zu deren Herstellung. Die Leistungsfähigkeit von MOS-Feldeffekttranslstoren (FET) wurde >
In dem Maße verbessert, wie die Herstellung Immer kürzerer
Kanallängen möglich war. Mit kürzeren Kanallängen erhöht sich ;
die mögliche Schaltgeschwindigkeit dieser Bauelemente. Zur Her4
stellung von Isolierschicht-Feldeffekttransistoren mit einer relativ kleinen elektrisch wirksamen Kanallänge wurde bereits
eine Technik entwickelt, die Im wesentlichen konventionelle
Fabrikationsschritte umfaßt und die häufig als DoppeIdIffuel- .
onstechnlk bezeichnet wird. Eine Beschreibung dieses konventionellen Verfahrens findet sich in dem Aufsatz "D-MOS Transistor
For Microwave Applications" von H. J. Sigg u.a. in der Zeitschrift Transactions on Electron Devices, Vol. ED 19, No.1*
Januar 1972, Seiten 45 bis 53, sowie in dem weiteren Aufsatz "DMOS Experimental and Theoretical Study" von T. J. Rodgers
u.a., veröffentlicht im 1975 IEEE, International Solid State Circuit Conference Digest, Seiten 122/123. Das resultierende
Bauelement ist ein N-Kanal MOSFET mit einem sehr kurzen Kanal und einem Drift-Bereich zwischen Kanal und Drain. Damit lassen
sich Kanallängen in der Größenordnung von einem Mikrometer herstellen. Das genannte Verfahren zur Herstellung derart
kurzer Kanallängen besteht darin, einen P-leitfähigen Dotierungsstoff,
z.B. Bor, durch dieselbe Maskenöffnung wie für die spätere N-leitfähige Source-Diffusion in den Halbleiterkörper
einzudiffundieren. Das Ergebnis dieser doppelten Diffusion im
Sourcegebiet ist die Bildung eines kurzen P-leitfähigen Gebletk
FI 976 001
709886/0842
_5_ 273Λ-.-94
in Reihe mit dem Sourcegebiet. Dieses P-leitfähige Gebiet bewirkt,
daß die Kanallänge eine elektrisch wirksame kürzere Länge als entsprechend ihrer physikalischen Dimensionen aufweist.
Derartige Bauelemente sind in der Lage, mehr Strom als konventionelle Bauelemente zu liefern und erlauben somit eine
größere Leistungsfähigkeit insbesondere von logischen Schaltkreisen .
Derart doppelt diffundierte MOSFET können, ausgehend von einem leicht P-leitfähigen Halbleiterkörper, hergestellt werden. Die
Leistungsfähigkeit wird jedoch erheblich verbessert, wenn der überwiegende Teil des Kanalgebiets N-leltend ist. Die grundlegende
Struktur, die eich unter diesen Umständen ergibt, d.h., bei einem N-leitfähigen Substrat, weist keine elektrische
Isolation zwischen mehreren Bauelementen auf. Zwar sind Isolationsmaßnahmen
ähnlich denen für bipolare Schaltkreise anwendbar, dadurch wird jedoch die Prozeßkomplexität erheblich erhöht,
was in einer Ausbeuteverringerung sowie in einem Packungsdichteverlust bei integrierten Schaltkreisen resultiert.
Aufgabe der Erfindung 1st es, ein Verfahren zur Herstellung von Isolierschicht-Feldeffekttransistoren mit einer relativ
kleinen elektrisch wirksamen Kanallänge anzugeben, die den eingangs genannten doppelt diffundierten MOSFET ähnlich sind
und die Vorteile der Eigenisolation bei erhöhter Leistungsfähigkeit auszunutzen gestatten. Die zur Lösung dieser Aufgabe
wichtigen Merkmale finden sich in den Patentansprüchen. Nach dem hier vorgeschlagenen Verfahren wird zunächst auf eine
Oberfläche eines P-leitfähigen, einkristallinen Siliciumkörpers eine anorganische Maskierschicht aufgebracht, in der an den
für die späteren Sourcegebiete vorgesehenen Stellen öffnungen
freigelegt werden. Durch diese öffnungen werden ebenfalls P-leitfähige
Ionen bewußt flach in den Halbleiterkörper implantiert und anschließend durch einen WärmeVorgang lateral in die
späteren Kanalbereiche der Feldeffekttransistoren eingetrieben. FI 976 001
709886/0842
273AG94
Anschließend werden die Offnungen auch für die Draingebiete
der Feldeffekttransistoren hergestellt und N-leitfähige Ionen in die Source- und Draingebiete gleichzeitig durch eine demgegenüber
tiefere Implantation eingebracht. Als Ergebnis dieser N-Typ Implantierung werden im Sourcegebiet selbst die vorher
eingebrachten P-Typ Ionen überkompensiert, wobei jedoch die
durch laterale Auswanderung in die Kanalbereiche eingebauten P-Typ Ionen davon nicht betroffen werden. Abschließend wird in
an sich bekannter Heise die Elektroden- und Verbindungsleiterzugausbildung vorgenommen, um die Anordnung als MOSFET betreiben
zu können.
Der so gebildete Kurzkanal-MOSFET ist bezüglich seiner elektrischen
Eigenschaften ein Feieffekttransistor vom Anreicherungstyp, d.h., bei einer Null-Vorspannung am Gate ist er aus*·
geschaltet (unter Annahme eines negativen Substratpotentials). Die im folgenden näher beschriebene Ausgestaltung der aufeinanderfolgenden
Verfahrensschritte erlaubt gleichermaßen die Herstellung von Verarmungstyp-FET, bei denen ein Stromflußkanal
bei einer Null-Gate-Vorspannung besteht. Damit handelt
es sich bei dem Verfahren um ein Anreicherungs-/Verarmungs-MOSFET-Herstellungsverfahren,
dessen so hergestellte doppelt implantierte Kurzkanal-Anreicherungs-FET zum Aufbau von hochleistungsfähigen
Anreicherungs-/Verarmungs-FET-Schaltungen für Logik-, Speicher- und andere Schaltungsanwendungen eingesetzt
werden können.
Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnungen näher erläutert.
Es zeigen:
nach einem Ausführungsbeispiel der Erfindung und
FI 976 001
709886/0842
273A 94
Fig. 6 eine schaltbildmäßige Darstellung der Anordnung
nach Fig. 5.
Von den zur Illustration des Herstellungsablaufs gezeigten Figuren
zeigt Fig. 1 einen Halbleiterkörper 10 vom P-Leitfähigkeitatyp.
Der Halbleiterkörper 10 besteht in typischen Fällen aus Silicium mit einem spezifischen Widerstandswert von
10 bis 20 Ω«cm und einem Dotierungsgrad von 10 /cm . Auf der Oberfläche des Siliciumkörpers 10 ist eine dünne Siliciumdioxidechicht
12 gebildet. Über dieser befindet sich eine dünne Schicht 14 aus Siliciumnitrid. Auf die Schicht 14 aus Siliciumnitrid
ist dann wiederum eine dickere Schicht 16 aus Siliciumdioxid aufgebracht. Die Schichten 12, 14 und 16 dienen im Rahmen
dea Herstellungsverfahrens als Maskierschichten.
Die Siliciumdioxidschichten 12 und 16 können beispielsweise
durch pyrolytischen Niederschlag, Sputterverfahren oder im Falle der Schicht 12 thermisch gebildet werden. Für die Bildung
der Schicht 12 ist eine thermische Erzeugung in feuchter Sauerstoffatmosphäre bei einer typischen Temperatur von etwa
970 0C vorteilhaft. Für die Bildung der Siliciumdioxidschicht
16 mittels eines pyrolytischen Verfahrens ist eine typische Temperatur v<
vorteilhaft.
vorteilhaft.
oder pyrolytische Verfahren erzeugen. Dabei ist eine pyrolytische
Erzeugung bei einer Temperatur von 800 0C in einer chemischen
Aufdampfeinrichtung wiederum vorteilhaft.
Die jeweiligen Dicken betragen für die anfängliche Siliciumdioxidschicht
12 etwa 400 bis 500 R, für die Siliciumnitridschicht 14 typisch etwa 300 8 und für die Siliciumdioxidschicht
16 vorzugsweise etwa 1000 fi.
!in der Maskierschicht werden über den späteren Source- und
FI 976 001
709886/0842 ORIGINAL INSPECTED
Drainbereichen der MOS-Feldeffekttransistoren öffnungen hergestellt,
wobei man sich der dafür geeigneten Ätzmittel für Siliciumnitrid- und Siliciumdioxidschichten sowie an sich bekannter
photolithographischer Techniken bedient. Auf die Maskierschicht (en) ist eine Photolackschicht 18 aufgebracht, die
ihrerseits mittels Belichtung und Entwicklung an all den Stellen öffnungen aufweist, die für die späteren Sourcegebiete der
den doppelt diffundierten Feldeffekttransistoren ähnlichen
Transistoren vorgesehen sind und die übrigen Bereiche abdeckt. Im Falle der Fig. 1 ist die linke öffnung als Source-Öffnung
eines den doppelt diffundierten MOSFET ähnlichen Transistors bestimmt. Die mittlere öffnung, die von der Photolackschicht
18 bedeckt ist, ist als Draingebiet und gleichzeitig als Sourcegebiet eines Lastelementes vom Verarmungstyp bestimmt.
Die rechte öffnung, die ebenfalls von der Photolackschicht 18 abgedeckt ist, ist als Draingebiet des Lastelementes vom Verarmungstyp
bestimmt.
Die Oberfläche der in Fig. 1 gezeigten Anordnung wird einer nicht-selektiven Ionenbestrahlung mit P-leitfähigen Dotierungsstoffen, z.B. Bor, unterworfen, wobei die Ionendosierung zwischen
etwa 10 und 10 Ionen/cm und die Energie etwa zwischen
10 und 100 keV liegen sollte. Die typische Implantations-
12 2
dosierung liegt bei 10 Ionen/cm und 30 keV. Die Photolackschicht
18 verhindert, daß die P-leitfähigen Ionen den SiIiciumkörper 10 erreichen. Die Dicke der Dioxidschicht 12 reicht
dazu nicht aus. Als Alternative ist anzumerken, daß die Schicht 12 während der Ionenimplantation auch fehlen kann. Das Ergebnis
der Ionenimplantation besteht in dem P-leitfähigen Bereich 20.
Anschließend wird die Photolackschicht 18 entfernt. Der Halbleiterkörper
wird daraufhin bei einer Temperatur von etwa 1050 0C über 200 bis 400 Minuten in Stickstoffatmosphäre erwärmt,
wodurch der Übergang zwischen dem P-Bereich 20 und dem P-Halbleiterkörper 10 weiter in den Halbleiterkörper 10
FI 976 001
709886/0842
Ciav^fiHOHWAL INSPECTED
-9- 273/: ,94
hineingetrieben wird. Von besonderer Bedeutung ist die laterale Ausdehnung des Übergangs in den späteren Kanalbereich des Transistors
.
Daran anschließend wird die Oberfläche der Halbleiteranordnung einer durchgehenden (d.h. nicht-selektiven) Ionenbestrahlung
mit N-leitfähigen Dotierungsstoffen unterworfen, woraus die in Fig. 2 gezeigte Anordnung resultiert. Das dadurch entstehende
Gebiet 22 stellt die Source und das Gebiet 24 die Drain des dem doppelt diffundierten Transistor ähnlichen Transistors dar,
während das Gebiet 26 die Drain des Las te leinen tes vom Verarmungstyp dareteilt. Wie bereits erwähnt, stellt das Gebiet 24
gleichermaßen die Source des Lastelementes dar. Dieser N-Typ Ionenimplantationsschritt überkompensiert die P-Dotierung im
Gebiet 20 mit Ausnahme der sich im Kanalbereich befindenden Teile des P-Gebietes 28. Die nutzbare Länge des P-Typ Kanalgebietes
28 nach der Herstellung beträgt etwa 0,3 bis 3 pm mit
einer typischen Länge von etwa 1 pm. Als Dotierstoffe für diesen Source/Drain-Ionenimplantationsschritt können typisch
Phosphor oder Arsen dienen. Die Behandlungsdosierung liegt zwischen etwa 10 /cm und 10 /cm bei einer Energie von etwa
120 bis 180 keV. Eine typische Dosierung und Energie für Phosphor beträgt beispielsweise 5 χ 1O15/cm2 bei 150 keV.
Auf die soweit hergestellte Halbleiteranordnung wird anschließend eine weitere Photolackschicht 30 aufgebracht, die mittels
standardmäßiger Photolithographie- und Ätzverfahren so ausgelegt wird, daß sie die Kanalbereiche der Transistoren bedeckt.
Die Kanalbereiche befinden sich an der Siliciumoberfläche zwischen
den Source- und Draingebieten. Die Breite der Kanalbereiche bestimmt sich nach dem später zuzulassenden Stromfluß
durch diese Bauelemente. Die Struktur ist näher in Fig. 3 dargestellt.
FI 976 001
709886/0842
Die soweit beschriebene Anordnung wird dann einem Ätzschritt für das Siliciumdioxid unterworfen, durch den das durch chemische
Abscheidung aus der Gasphase gebildete Siliciumdioxid der Schicht 16 entfernt wird, soweit es nicht von der Photolackschicht
30 abgedeckt ist. Ein typisches Ätzmittel für Siliciumdioxid ist HF, d.h. Flußsäure. Die Photolackschicht 30 wird anschließend
von dem Halbleiterkörper abgezogen, wodurch die Siliciumdioxidschicht 16 über dem Gatebereich freigelegt wird.
Mittels eines Ätzschrittes wird alles Siliciumnitrid der Schicht 14 mit Ausnahme der von der Siliciumdioxidschicht 16 abgedeckten
Teile im Gatebereich entfernt. Dafür wird in typischen Fällen heiße Phosphorsäure (H3PO4) benutzt. Mittels eines dafür
geeigneten Ätzmittels wird dann das nunmehr freigelegte Siliciumdioxid von der restlichen Halbleiteranordnung entfernt. Dadurch
wird das thermisch gebildete Siliciumdioxid der Schicht mit Ausnahme des Gatebereichs sowie das durch chemische Niederschlagung
gebildete Silidiumdioxid der Schicht 16 auf der übrigen
Anordnung entfernt. Das Siliciumdioxid der Schicht 12 sowie das Siliciumnitrid der Schicht 14 über den Gatebereichen wird
während dieser Ätzschritte dagegen nicht entfernt und verbleibt auf der Anordnung zur Definierung der Gatebreite.
Anschließend wird eine Trocken-Naß-Trocken-Oxidation über 10-135-10
Minuten bei 970 0C durchgeführt, um ein dickes Feldoxid
32 von ungefähr 5000 bis 7000 S Dicke über der gesamten Oberfläche
der Struktur zu bilden mit Ausnahme der Kanalbereiche, die durch die dort verbliebene Siliciumnitridschicht gegen eine
Oxidation geschützt sind. Diese Kanalgebiete werden später durch eine dünne dielektrische Schicht und anschließende Metallisierung
abgedeckt, so daß sie die Gate-Bereiche der entsprechenden MOSFET bilden können. Über den Kanalbereichen findet
kein Siliciumdioxidwachstum statt, weil Sauerstoff nicht durch die Siliciumnitridschichten 14 hindurchdringen kann. Das
Ergebnis nach dieser Oxidation ist in Fig. 4 dargestellt.
FI 976 001
709886/0842
_ „ . 2 7 3 Λ ( 3 A
Durch einfaches Eintauchätzen werden anschließend die Nitridschicht
14 und die Siliciumdioxidschicht 12 in den verbliebenen Kanalbereichen entfernt. Geeignete Ätzmittel sind H3PO4
für Siliciumnitrid und Flußsäurelösung oder -dampf für Siliciumdioxid. Anschließend wird das Gate-Oxid wieder aufgewachsen
und zwar in einer trockenen Sauerstoffatmosphäre mit 2 % HCl
bei 970 0C über 55 Minuten, gefolgt von einer 85 minütigen
Behandlung in trockenem Sauerstoff, bis die Dicke der Oxidschicht etwa 400 bis 600 R beträgt. Dieser Gate-Oxid-Aufwachsschritt
ist als Element 34 in Fig. 4 veranschaulicht. Eine (nicht dargestellte) Phosphorsilikatglasschicht von 50 bis
100 Ä Dicke wird anschließend über die Anordnung aufgebracht.
Ihr Zweck besteht darin, das Gate-Oxid gegen eine Kontamination von Verunreinigungsatomen zu schützen bzw. zu passivieren.
Die Schicht aus Phosphorsilikatglas wird in einem chemischen Niederschlagsverfahren bei 800 0C unter Benutzung einer POCl3-Quelle
erzeugt. Alternativ zum Aufwachsen der Gate-Oxidschicht, gefolgt von dem Ablösen der Siliciumnitridschicht 14 und Siliciumdioxidschicht
12, können diese Schichten auch so belassen werden und als dünnes Gate-Dielektrikum ausgenutzt werden. Vorzuziehen
ist jedoch das oben beschriebene Vorgehen, nämlich das Entfernen der Schichten 14 und 12, gefolgt von der erneuten Erzeugung
des Oxid 34 mit anschließender Passivierung, wie beschrieben.
Bei diesem Verfahrensstand kann es manchmal vorteilhaft sein, jeine Implantation eines Verarmungsgebietes zur Schwellenspannungseinsteilung
vorzunehmen. Dies wird durch eine durchgehende (d.h. nicht-selektive) Implantation eines N-leitfähigen
|Dotierung88toffes, z.B. Phosphor oder Arsen, erreicht, wobei
! «n 10 2
leine Dosierung zwischen IO und 10 /cm bei einer Energie
von 5O bis 300 keV angewendet wird. Eine typische Phosphorjdosierung
würde beispielsweise 1,5 χ 1011/cm2 bei 150 keV betragen.
Das resultierende Gebiet zur Einstellung der Verarmungsschwelle ist in Fig. 4 mit 36 angedeutet. Die Struktur
FI 976 001
709886/0842 ORIGINAL INSPECTED
2734S94
wird anschließend einen Wärmeschritt bei 1000 bis 1050 0C über
15 Minuten bis zu einer Stunde unterzogen, um den zugehörigen
Übergang dieser (Phosphor-)Kanaldotierung auf eine Tiefe von
ungefähr 0,5 /um einzutreiben. Anzumerken ist in diesem Zusammenhang,
daß die zugehörigen Implantationsionen wohl das dünne Gate-Oxid 34, nicht aber das dicke Feldoxid 32 durchdringen
können.
Je nach den Umständen kann auch eine weitere Implantation als Feldschutz vorgesehen werden. Dazu wird die Oberfläche der in
Fig. 4 gezeigten Struktur einer Ionenbestrahlung von P-leitfähigen
Verunreinigungsatomen unterworfen. Ee können z.B. Bor-Ionen mit ausreichender Energie benutzt werden, um das
unterhalb der Siliciuradioxidechicht 32 sowie unterhalb des
12 2 spielsweise eine Bor-Ionendosierung von 2 χ 10 /cm bei einer
Energie von 150 keV Anwendung finden. Die entsprechende Struktur wird anschließend wiederum einem Warmesehritt bei etwa
900 bis 1000 0C über 10 bis 20 Minuten unterworfen, um den zugehörigen
Halbleiterübergang auf die gewünschte Tiefe einzutreiben. Der Zweck dieser Feldschutzschicht ist, parasitäre
Feldeffektelemente, d.h. unerwünschte Oberflächenkanäle, in denk Gebiet unterhalb des Feldoxids 32 sowie unerwünschte Durchschlag-
oder Leckstrompfade zwischen den Source- und Drain- : gebieten unterhalb der Gatebereiche 34 zu verhindern. Die re- I
sultierende Struktur ist in Fig. 4 näher dargestellt.
Zur Ausbildung der Source- und Drainanschlüsse werden anschließend Fenster in der Feldoxidschicht 32 mittels eines Photolackauftrages
und anschließender photolithographischer Behandlung geöffnet. Nach dem Entfernen des Photolacks wird eine durchgehende
Aluminiumschicht auf die gesamte Oberfläche der Anordnung aufgedampft und über 20 bis 30 Minuten bei 400 0C in einem
Formiergas oder Stickstoff erwärmt (getempert). Das metallisch« Leiterzugmuster wird anschließend wiederum mittels konventioneller
photolithographischer Verfahrensschritte erzeugt, um
FI 976 001
709886/0842
-η. 273U34
die jeweils gewünschten und in Fig. 5 gezeigten Elektroden herzustellen. Der Metall-Leiterzug 50 kontaktiert dabei das
Sourcegebiet des MOSFET, der Leiterzug 56 entsprechend das Draingebiet eines Verarmungs-MOSFET, die Elektrode 52 und gleichermaßen
die Elektrode 54 bilden jeweils das Gate der beiden Transistoren, wobei die Elektrode 54 gleichzeitig die Drain-Elektrode
sowie die Source-Elektrode der beiden benachbarten MOSFET darstellt. Die in Fig. 5 gezeigte resultierende Struktur
stellt somit im linken Bereich einen MOSFET (vom Anreicherungstyp) dar, der einem üblicherweise doppelt diffundierten Transistor
entspricht, während im rechten Teil, in Reihe damit geschaltet, ein Lastelement vom Verarmungstyp angeordnet ist.
Statt der oben beschriebenen metallischen Ausführung kann auch eine an sich bekannte und standardmäBige Polysilicium-Gateausbildung
vorgesehen werden. Sowohl die Ausführung mit einem Metall-Gate entsprechend Fig. 5, als auch eine entsprechende
Ausführung mit einem polykristallinen Siliclum-Gate,
sind sogenannte selbstjustierende Gatestrukturen, bei denen
die durch Überlappung resultierende Gate-Kapazität minimal ist, was sich vorteilhaft auf die Leistungsfähigkeit damit aufgebauter
Logik- und Speicherschaltkreise auswirkt.
Die schaltungsmäßige Konfiguration eines ersten MOSFET (vom Anreicherungstyp)
, der einem doppelt diffundierten FET ähnlich ist, in Reihe mit einem MOSFET vom Verarmungstyp entsprechend
der strukturellen Darstellung in Fig. 5, ist in Fig. 6 schematisch dargestellt. Die gezeigte Schaltung stellt eine Inverterschaltung
dar. Der Transistor 58 ist bezüglich seiner Gate-Elektrode mit dem Eingang verbunden, wobei seine Source-Elektrode
an Massepotential und seine Drain-Elektrode mit dem Ausgang verbunden ist. Der Transistor 60 im Lastzweig ist bezüglich
seiner Gate- und Source-Elektrode ebenfalls mit dem Ausgangsanschluß
und mit seiner Drain-Elektrode mit der Versorgungsspannung VH verbunden. Für die Versorgungsspannung wird
im Falle eines N-Kanal Feldeffekttransistors eine positive
FI 976 001
709886/0842 ORIGINAL INSPECTED
Spannungsquelle In Frage kommen. In Flg. 6 nicht gezeigt ist
der Substrat-Vorspannungsanechluß, Ober den die P-Subatrate
und damit die einzelnen Bauelementsubstrate an eine entsprechende Vorspannung, nämlich Massepotential oder vorzugsweise
ein etwas negativeres Potential als Masse, angeschlossen sind. Der in Fig. 6 gezeigte Schaltungsteil ist repräsentativ für
eine allgemeinere Gattung von Anreicherungs-ZVerarmunga-Loglkschaltungen,
die mit dem oben beschriebenen Verfahren aufgebaut werden können. Gleichermaßen können natürlich auch andere
(Teil-)Schaltungen mit dem genannten Verfahren erstellt werden. Gegenüber den bisherigen vergleichbaren Logikschaltungen
dieser Art zeigen die nach der Erfindung aufgebauten Schaltungen ein Überlegenes Leistungsverhalten auf, und zwar infolge
des elektrisch wirksamen kurzen Kanals und der kleinen Abmessungen, die mit solchen, den doppelt diffundierten MOSFET ähnlichen
(Anreicherungs-)Bauelementen erreichbar sind. Im einzelnen
sind die erzielbaren Vorteile folgende: Die Eingangskapazität des Transistors 58 wird reduziert, weil das Bauelement
bei gleichen Stromleiteigenschaften kleiner ausgelegt werden kann. Dadurch wird die Lastkapazität des Logikschaltkreises
reduziert. Durch die kleine Auslegbarkeit der Schaltung wird
zudem eine hohe Packungsdichte innerhalb einer integrierten :
Schaltung ermöglicht. Der so aufgebaute Transistor weist ferner eine geringe Kapazität zwischen seiner Source und dem Substrat
auf, und zwar infolge der Anordnung der Bereiche 20, 22 und 28, wodurch eine höhere Leistungsfähigkeit in Sourcefolger-Schaltungen
sowie in Ubertragungs-Torschaltungen erzielbar ist. Der
Herstellungsprozeß ist kompatibel mit dem Prozeß zur Herstellung von Verannungstransistoren, so daß zur Herstellung der artiger,
beide Arten von Transistoren verwendender Schaltungen keine zusätzlichen Prozeßschritte, verglichen mit einem üblichen
Anreicherungs-ZVerarmungs-Bauelementverfahren, erforderlich sind. Ungeachtet der im Ausführungsbeispiel beschriebenen
N-Kanal MOSFET-Struktur kann gleichermaßen ein P-Kanal MOS-FET
hergestellt werden, wenn man von einem N-Substrat ausgeht und die jeweils entgegengesetzt leitfähigen Dotierstoffe
FI 976 001
709886/0842
2734 ;
wühlt. Die natürlichen Isolationseigenschaften bleiben auch dann erhalten.
« 976 001
709886/0842 ORIGINAL INSPECTED
Claims (10)
- PATENTANSPRÜCHEVerfahren zur Herstellung von Isolierschicht-Feldeffekttransistoren mit einer relativ kleinen, elektrisch wirksamen Kanallänge zwischen den in einem Halbleiterkörper vom ersten Leitfähigkeitstyp angeordneten Source- und Draingebieten vom dazu entgegengesetzten zweiten Leitfähigkeitstyp, dadurch gekennzeichnet, daß wenigstens an einer der für die Sourcegebiete der Feldeffekttransistoren vorgesehenen Stellen Ionen eines den ersten Leitfähigkeitstyp bewirkenden Dotierungsmaterials in den Halbleiterkörper implantiert werden, daß durch Wärmebehandlung des Halbleiterkörpers ein laterales Vordringen der derart implantierten Ionen in die Kanalgebiete der Feldeffekttransistoren bewirkt wird, daß darauf in an sich bekannter Weise, vorzugsweise mittels Ionenimplantation, die Dotierung der Source- und Draingebiete vom gegenüber dem Halbleiterkörper entgegengesetzten zweiten Leitfähigkeitstyp jedoch mit der Maßgabe durchgeführt wird, daß die durch die vorhergehende Behandlung erzielte und vom Sourcegebiet ausgehende Dotierung im Kanalgebiet nicht im Sinne einer Kompensation des Leitfähigkeitstyps beeinträchtigt wird, und daß anschließend ebenfalls in an sich bekannter Weise die Elektroden und Verbindungsleiterzüge für den Betrieb der Halbleiteranordnung als Feldeffekttransistor (en) aufgebracht werden.
- 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß in den Sourcegebieten nacheinander zwei Ionenimplantationen mit unterschiedlicher Eindringtiefe vorgenommen werden, wobei vorzugsweise die erste Implantation als flache Oberflächen-Implantation ausgeführt wird.FI 976 001709886/0842ORIGINAL INSPECTED
- 3. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß gleichzeitig mit dem Feldeffekttransistor kurzer Kanallänge ein FET-Lastelernent vom Verarmungstyp hergestellt wird, das das Draingebiet des ersten Transistors, vorzugsweise als eigenes Sourcegebiet, mit ausnutzt.
- 4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Elektroden und Verbindungsleiter züge für den Betrieb für Halbleiteranordnung als Feldeffekttransistor aus Aluminium und/oder polykristallinem Silicium bestehen.
- 5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zum Schutz gegen unerwünschte Inversionen in den Halbleiterkörperbereichen außerhalb der Feldeffekttransistoren, d.h. in den sog, Feldbereichen, eine durchgehende Implantation mit Ionen vom Leitfähigkeitstyp des Halbleiterkörpers, vorzugsweise im Anschluß an die Ausbildung der Source* und Draingebiete, durchgeführt wird.
- 6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine aus Siliciumdioxid, Siliciumnitrid und nochmal Siliciumdioxid zusammengesetzte Maskierschicht auf der Oberfläche des Halbleiterkörpers zur selektiven Einbringung der Dotierungsstoffe erzeugt wird.
- 7. Verfahren nach einem der vorhergehenden Ansprüchem insbesondere nach Anspruch 6, dadurch gekennzeichnet, daß die Maskierungsschicht nach der Ausbildung der Source- und Draingebiete außerhalb der Kanalbereiche der Feldeffekttransistoren entfernt und durch eine neugebildeter relativ dicke Sillciumdioxidschicht ersetzt wird, und ' daß anschließend in den Kanalbereichen ebenfalls nachFi 976 001709886/0842-3- 2734G94Entfernung der vorher dort befindlichen Schichten eine relativ dünne Gate-Dielektrikumsschicht erzeugt wird.
- 8. Verfahren nach einem der vorhergehenden Ansprüche, insbesondere nach Anspruch 7, dadurch gekennzeichnet, daß im Anschluß an die Bildung des Gate-Dielektrikums ein Implantationsschritt zur Feineinstellung der Verarmungsechwelle, und zwar vorzugsweise vom Leitfähigkeitstyp des Halbleiterkörpers, voxgenommen wird.
- 9. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Halbleiterkörper leicht P-leitfähig ist und für die P-Iroplantationsschritte Bor sowie für die N-Iroplantationsschritte Phosphor oder Arsen verwendet wird.
- 10. Isolierschicht-Feldeffekttransistor mit einer relativ kleinen, elektrisch wirksamen Kanallänge zwischen den in einem Halbleiterkörper vom ersten Leitfähigkeitstyp angeordneten Source- und Draingebieten vom dazu entgegengesetzten zweiten Leitfähigkeitstyp, insbesondere hergestellt nach dem Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Halbleiterkörper aus P-leitfähigem Silicium besteht, in den beabstandet N-leitfähige Source- und Draingebiete nit dazwischen sich erstreckenden Kanalgebieten angeordnet sind, wobei ein P-leitfähiger Abschnitt im Kanal« bereich angeordnet ist, der stärker als der Halbleiterkörper dotiert ist und die elektrisch wirksame Kanallänge zwischen den Source- und Draingebieten verringert.PI 976 001709886/0842
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US05/711,947 US4078947A (en) | 1976-08-05 | 1976-08-05 | Method for forming a narrow channel length MOS field effect transistor |
Publications (1)
Publication Number | Publication Date |
---|---|
DE2734694A1 true DE2734694A1 (de) | 1978-02-09 |
Family
ID=24860153
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19772734694 Withdrawn DE2734694A1 (de) | 1976-08-05 | 1977-08-02 | Isolierschicht-feldeffekttransistor mit kleiner kanallaenge und verfahren zu seiner herstellung |
Country Status (5)
Country | Link |
---|---|
US (1) | US4078947A (de) |
JP (1) | JPS5318984A (de) |
DE (1) | DE2734694A1 (de) |
FR (1) | FR2360992A1 (de) |
GB (1) | GB1526679A (de) |
Families Citing this family (37)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2619663C3 (de) * | 1976-05-04 | 1982-07-22 | Siemens AG, 1000 Berlin und 8000 München | Feldeffekttransistor, Verfahren zu seinem Betrieb und Verwendung als schneller Schalter sowie in einer integrierten Schaltung |
US4142199A (en) * | 1977-06-24 | 1979-02-27 | International Business Machines Corporation | Bucket brigade device and process |
US4276095A (en) * | 1977-08-31 | 1981-06-30 | International Business Machines Corporation | Method of making a MOSFET device with reduced sensitivity of threshold voltage to source to substrate voltage variations |
US4217599A (en) * | 1977-12-21 | 1980-08-12 | Tektronix, Inc. | Narrow channel MOS devices and method of manufacturing |
DE2802838A1 (de) * | 1978-01-23 | 1979-08-16 | Siemens Ag | Mis-feldeffekttransistor mit kurzer kanallaenge |
US4178605A (en) * | 1978-01-30 | 1979-12-11 | Rca Corp. | Complementary MOS inverter structure |
US4454524A (en) * | 1978-03-06 | 1984-06-12 | Ncr Corporation | Device having implantation for controlling gate parasitic action |
US4485390A (en) * | 1978-03-27 | 1984-11-27 | Ncr Corporation | Narrow channel FET |
US4212683A (en) * | 1978-03-27 | 1980-07-15 | Ncr Corporation | Method for making narrow channel FET |
US4145233A (en) * | 1978-05-26 | 1979-03-20 | Ncr Corporation | Method for making narrow channel FET by masking and ion-implantation |
JPS54144183A (en) * | 1978-05-01 | 1979-11-10 | Handotai Kenkyu Shinkokai | Insulated gate type electrostatic induction transistor and semiconductor integrated circuit |
JPS5553462A (en) * | 1978-10-13 | 1980-04-18 | Int Rectifier Corp | Mosfet element |
US4294002A (en) * | 1979-05-21 | 1981-10-13 | International Business Machines Corp. | Making a short-channel FET |
US4261761A (en) * | 1979-09-04 | 1981-04-14 | Tektronix, Inc. | Method of manufacturing sub-micron channel width MOS transistor |
US4257826A (en) * | 1979-10-11 | 1981-03-24 | Texas Instruments Incorporated | Photoresist masking in manufacture of semiconductor device |
US4280855A (en) * | 1980-01-23 | 1981-07-28 | Ibm Corporation | Method of making a dual DMOS device by ion implantation and diffusion |
US4315781A (en) * | 1980-04-23 | 1982-02-16 | Hughes Aircraft Company | Method of controlling MOSFET threshold voltage with self-aligned channel stop |
JPS56155572A (en) * | 1980-04-30 | 1981-12-01 | Sanyo Electric Co Ltd | Insulated gate field effect type semiconductor device |
US4442589A (en) * | 1981-03-05 | 1984-04-17 | International Business Machines Corporation | Method for manufacturing field effect transistors |
DE3108726A1 (de) * | 1981-03-07 | 1982-09-16 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Monolithisch integrierte referenzspannungsquelle |
US5118631A (en) * | 1981-07-10 | 1992-06-02 | Loral Fairchild Corporation | Self-aligned antiblooming structure for charge-coupled devices and method of fabrication thereof |
JPS5833870A (ja) * | 1981-08-24 | 1983-02-28 | Hitachi Ltd | 半導体装置 |
US4599118A (en) * | 1981-12-30 | 1986-07-08 | Mostek Corporation | Method of making MOSFET by multiple implantations followed by a diffusion step |
USRE32800E (en) * | 1981-12-30 | 1988-12-13 | Sgs-Thomson Microelectronics, Inc. | Method of making mosfet by multiple implantations followed by a diffusion step |
US4633572A (en) * | 1983-02-22 | 1987-01-06 | General Motors Corporation | Programming power paths in an IC by combined depletion and enhancement implants |
US5122474A (en) * | 1988-06-23 | 1992-06-16 | Dallas Semiconductor Corporation | Method of fabricating a CMOS IC with reduced susceptibility to PMOS punchthrough |
US4906588A (en) * | 1988-06-23 | 1990-03-06 | Dallas Semiconductor Corporation | Enclosed buried channel transistor |
US4943537A (en) * | 1988-06-23 | 1990-07-24 | Dallas Semiconductor Corporation | CMOS integrated circuit with reduced susceptibility to PMOS punchthrough |
US5558313A (en) * | 1992-07-24 | 1996-09-24 | Siliconix Inorporated | Trench field effect transistor with reduced punch-through susceptibility and low RDSon |
JPH06104445A (ja) * | 1992-08-04 | 1994-04-15 | Siliconix Inc | 電力用mosトランジスタ及びその製造方法 |
US5453392A (en) * | 1993-12-02 | 1995-09-26 | United Microelectronics Corporation | Process for forming flat-cell mask ROMS |
US5547895A (en) * | 1994-08-31 | 1996-08-20 | United Microelectronics Corp. | Method of fabricating a metal gate MOS transistor with self-aligned first conductivity type source and drain regions and second conductivity type contact regions |
US5573961A (en) * | 1995-11-09 | 1996-11-12 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of making a body contact for a MOSFET device fabricated in an SOI layer |
US5923979A (en) * | 1997-09-03 | 1999-07-13 | Siliconix Incorporated | Planar DMOS transistor fabricated by a three mask process |
US6867100B2 (en) * | 2001-12-28 | 2005-03-15 | Texas Instruments Incorporated | System for high-precision double-diffused MOS transistors |
US20060049464A1 (en) * | 2004-09-03 | 2006-03-09 | Rao G R Mohan | Semiconductor devices with graded dopant regions |
TWI349310B (en) * | 2007-07-09 | 2011-09-21 | Nanya Technology Corp | Method of fabricating a semiconductor device |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1224335A (en) * | 1967-11-28 | 1971-03-10 | North American Rockwell | N-channel field effect transistor |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3764396A (en) * | 1969-09-18 | 1973-10-09 | Kogyo Gijutsuin | Transistors and production thereof |
US3967981A (en) * | 1971-01-14 | 1976-07-06 | Shumpei Yamazaki | Method for manufacturing a semiconductor field effort transistor |
JPS529350B2 (de) * | 1971-12-08 | 1977-03-15 | ||
US3926694A (en) * | 1972-07-24 | 1975-12-16 | Signetics Corp | Double diffused metal oxide semiconductor structure with isolated source and drain and method |
US3895390A (en) * | 1972-11-24 | 1975-07-15 | Signetics Corp | Metal oxide semiconductor structure and method using ion implantation |
US3873372A (en) * | 1973-07-09 | 1975-03-25 | Ibm | Method for producing improved transistor devices |
DE2335333B1 (de) * | 1973-07-11 | 1975-01-16 | Siemens Ag | Verfahren zur Herstellung von einer Anordnung mit Feldeffekttransistoren in Komplementaer-MOS-Technik |
US3883372A (en) * | 1973-07-11 | 1975-05-13 | Westinghouse Electric Corp | Method of making a planar graded channel MOS transistor |
US3909320A (en) * | 1973-12-26 | 1975-09-30 | Signetics Corp | Method for forming MOS structure using double diffusion |
US3876472A (en) * | 1974-04-15 | 1975-04-08 | Rca Corp | Method of achieving semiconductor substrates having similar surface resistivity |
JPS5136882A (ja) * | 1974-09-24 | 1976-03-27 | Nippon Electric Co | Denkaikokahandotaisochinoseizohoho |
NL7510903A (nl) * | 1975-09-17 | 1977-03-21 | Philips Nv | Werkwijze voor het vervaardigen van een halfgelei- derinrichting, en inrichting vervaardigd volgens de werkwijze. |
-
1976
- 1976-08-05 US US05/711,947 patent/US4078947A/en not_active Expired - Lifetime
-
1977
- 1977-06-30 FR FR7720728A patent/FR2360992A1/fr active Granted
- 1977-07-26 JP JP8891277A patent/JPS5318984A/ja active Pending
- 1977-07-27 GB GB31579/77A patent/GB1526679A/en not_active Expired
- 1977-08-02 DE DE19772734694 patent/DE2734694A1/de not_active Withdrawn
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1224335A (en) * | 1967-11-28 | 1971-03-10 | North American Rockwell | N-channel field effect transistor |
Non-Patent Citations (1)
Title |
---|
US-Z: IEEE Transactions on Electron Devices, Bd. ED-29, 1973, S. 275-283 * |
Also Published As
Publication number | Publication date |
---|---|
JPS5318984A (en) | 1978-02-21 |
FR2360992B1 (de) | 1979-03-30 |
US4078947A (en) | 1978-03-14 |
FR2360992A1 (fr) | 1978-03-03 |
GB1526679A (en) | 1978-09-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2734694A1 (de) | Isolierschicht-feldeffekttransistor mit kleiner kanallaenge und verfahren zu seiner herstellung | |
DE69209678T2 (de) | Halbleiteranordnung für Hochspannungsverwendung und Verfahren zur Herstellung | |
DE3019850C2 (de) | ||
DE69728259T2 (de) | Siliciumkarbid-cmos und herstellungsverfahren | |
DE3889245T2 (de) | Integrierter und kontrollierter Leistungs-MOSFET. | |
DE2524263C2 (de) | Verfahren zum Herstellen einer komplementären Feldeffekt-Transistoranordnung mit isoliertem Gate | |
DE3688057T2 (de) | Halbleitervorrichtung und Methode zur Herstellung. | |
DE3043913A1 (de) | Halbleiteranordnung und verfahren zu ihrer herstellung | |
DE2754229A1 (de) | Leistungsbauelement vom mosfet-typ und zugehoeriges herstellungsverfahren | |
DE2553838A1 (de) | Verfahren zur herstellung von anreicherungs-feldeffekttransistoren | |
DE2512373B2 (de) | Isolierschicht-Feldeffekttransistor mit tiefer Verarmungszone | |
DE2352762A1 (de) | Verfahren zur herstellung einer halbleiteranordnung mit komplementaeren feldeffekt-transistoren | |
DE19649686A1 (de) | Struktur und Herstellungsverfahren eines Hochspannungs-Metalloxid-Silizium-Feldeffekttransistors (MOSFET) | |
DE3106202A1 (de) | Integrierte halbleiterschaltungsanordnung und verfahren zu ihrer herstellung | |
DE2441432B2 (de) | Verfahren zur Herstellung eines VMOS-Transistors | |
DE2845460A1 (de) | Verfahren zur herstellung einer halbleitervorrichtung | |
DE3636249A1 (de) | Verfahren zum herstellen eines mos-feldeffekttransistors und danach hergestellter transistor | |
DE3788470T2 (de) | Verfahren zur Herstellung eines Feldeffekttransistors mit isoliertem Gate. | |
DE2500047A1 (de) | Verfahren zur herstellung von metalloxid-halbleitereinrichtungen | |
DE10036891A1 (de) | Verfahren zum Herstellen einer Schottky-Diode und einer verwandten Struktur | |
DE4041050A1 (de) | Integrierter schaltkreis | |
DE2926334A1 (de) | Verfahren zur herstellung von halbleiterbauelementen, insbesondere von ladungsgekoppelten bauelementen | |
DE2502547A1 (de) | Halbleiterkoerper mit bipolartransistor und verfahren zu dessen herstellung | |
DE3789372T2 (de) | Verfahren zur Herstellung eines Halbleiterbauelements. | |
DE19540665C2 (de) | Halbleiterbauelement und Verfahren zu dessen Herstellung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8110 | Request for examination paragraph 44 | ||
8130 | Withdrawal |