DE3011982C2 - - Google Patents

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Description

Die Erfindung betrifft eine Halbleitervorrichtung nach dem Oberbegriff des Patentanspruchs 1.
Als Halbleitervorrichtung dieser Art ist eine solche mit Silicium-auf-Saphir-Aufbau (SOS) bekannt, bei welchem ein CMOS-Transistor mit einer Gate-Elektrode aus polykristallinem Silicium (Poly-Silicium) auf einem Saphirsubstrat geformt ist.
Die Herstellung einer bisherigen Halbleitervorrichtung mit SOS-Aufbau ist im folgenden anhand von Fig. 1 erläutert.
Ein SOS-Plättchen wird hergestellt, indem eine Siliciumschicht 2, die üblicherweise vom p-Typ ist und einen höheren spezifischen Widerstand (über 100 Ω · cm) besitzt, mit einer Dicke von 0,8 µm epitaxial auf einem (102)-Saphirsubstrat gezüchtet wird. Die Siliciumschicht 2 des SOS-Plättchens wird zur Herstellung von "Inseln" (Fig. 1A) nach einem üblichen Photoätzverfahren (PEP) selektiv abgetragen. Nach Abschluß dieses Arbeitsgangs wird ein durch chemische Aufdampfung (CVD) aufgetragener, beim selektiven Ätzen als Maske benutzter SiO₂-Film 3 abgetragen, und auf dem so erhaltenen Gebilde werden ein Gate-Oxidfilm 4 und eine Poly-Siliciumschicht 5, die eine Gate-Elektrode darstellt, sequentiell gezüchtet (Fig. 1B). Nach einem Photoätzverfahren wird selektiv ein Gate-Bereich 11 ausgebildet (Fig. 1C). Sodann wird ein Phosphorsilikatglas(PSG)-Film 6 auf die Gesamtoberfläche des geformten Gebildes aufgetragen und dann selektiv abgetragen, so daß ein Bereich zurückbleibt, unter dem ein n-Kanal-Transistor ausgebildet ist. Das Plättchen wird danach bei hoher Temperatur in einem in einer Bor-Atmosphäre gehaltenen Diffusionsofen erwärmt, wobei Phosphor unter den PSG-Film 6 eindiffundiert und einen n⁺-Bereich 7 bildet, während Bor in die von der PSG-Schicht freie Fläche eindiffundiert und einen p⁺-Bereich 8 bildet (Fig. 1D). Hierauf wird durch chemische Aufdampfung ein SiO₂-Film 9 auf der Oberfläche des Gebildes abgelagert und zur Bildung einer Elektroden-Herausführöffnung selektiv durchlöchert. Anschließend wird Aluminium 10 aufgedampft, und ein Elektrodenanschluß wird strukturiert bzw. angebracht, so daß eine CMOS-Transistorvorrichtung mit einem p-Kanal-MOS-Transistor und einem n-Kanal-MOS-Transistor erhalten wird (Fig. 1E).
Zur Erzielung einer höheren Integrationsdichte der Elemente wird ein eine Gate-Elektrode darstellender Poly-Siliciumfilm bei der CMOS-Halbleitervorrichtung so behandelt, daß ein einziger Leitfähigkeitstyp erhalten wird. Nach dem beschriebenen Fertigungsverfahren sind jedoch ein Poly-Siliciumfilm des n⁺-Leitfähigkeitstyps und ein solcher des p⁺-Leitfähigkeitstyps gleichzeitig vorhanden, wobei ein Metall, wie Aluminium, im Verbindungsbereich zwischen den beiden n⁺- und p⁺-leitenden Poly-Silicium-Gate-Elektroden abgelagert werden muß, wodurch eine höhere Integrationsdichte verhindert wird.
Ein Verfahren zur Herstellung einer CMOS-Halbleitervorrichtung mit Transistoren eines einzigen Leitfähigkeitstyps ist folgendes:
Nach Abschluß des anhand von Fig. 1B beschriebenen Arbeitsgangs wird ein PSG-Film 12 auf der Oberfläche des hergestellten Gebildes abgelagert, und bei hoher Temperatur wird Phosphor in einen Poly-Siliciumfilm eindiffundiert (Fig. 1B′). Danach wird der PSG-Film 12 abgetragen, worauf ein SiO₂-Film 13 chemisch aufgedampft und ein Gate-Bereich 11′ mit einem n-Typ-Poly-Siliciumfilm 5 durch Photolack- und Ätztechnik geformt wird (Fig. 1C′). Die anschließenden Arbeitsgänge sind dieselben wie beim vorher beschriebenen Verfahren. Der auf den Poly-Siliciumfilm chemisch aufgedampfte SiO₂-Film 13 verhindert das Eindringen von anderen Verunreinigungen bzw. Fremdatomen während der nachfolgenden Arbeitsgänge.
Die Schwellenwertspannung (V T) eines CMOS-Transistors (CMOS/SOS-Transistors), der in der p-Typ-Siliciumschicht auf dem Saphirsubstrat gebildet wird, läßt sich durch eine unten angegebene Gleichung ausdrücken.
Da die Gate-Spannung des n-Kanal-Transistors bei Ausbildung einer Inversionsschicht unter der Gate-Elektrode zur Schwellenwertspannung (V Tn) wird, wenn die Breite einer maximalen Verarmungsschicht, d. h. d max, kleiner ist als die Dicke t film des Siliciumfilms, gilt im Fall von
mit
Q B = [2 N A q ε Si (2Φ t )]1/2 (2)
und im Fall von
Da der p-Kanal-Transistor als Tiefverarmungstyp-Transistor wirkt, wird die Gate-Spannung, wenn eine Verarmungsschicht unter einer Gate-Elektrode das Saphirsubstrat erreicht, zu einer Schwellenwertspannung (V Tp), d. h.
Dabei bedeuten:
Φ MS = Potential zwischen Metall und Halbleiter,
Q SS = Menge der positiven Ladungen im Gate-Oxidfilm,
C OX = Gate-Kapazität,
N A = Akzeptorkonzentration im Siliciumfilm,
ε Si = Dielektrizitätskonstante von Silicium,
Φ t = Fermi-Potential und
q = Elementarladung.
Wenn eine Si-Gate-CMOS/SOS-Vorrichtung mit n- und p-Kanal-Transistoren mit Gate-Elektroden des n⁺-Leitfähigkeitstyps auf einem nicht mit Fremdatomen dotierten SOS-Plättchen hergestellt wird, ergeben sich folgende Schwellenwertspannungen:
V Tn = +0,1 (V)
V Tp = -1,2 (V)
Bei einem großintegrierten Schaltkreis o. dgl. werden häufig Schwellenwertspannungen V Tn=+0,6 ∼ 0,8 (V) und V Tp=-0,6 ∼ 0,8 (V) gefordert. Die erwähnte Schwellenwertspannung V T kann beispielsweise durch Injizieren von Ionen in den Kanal unter der Gate-Elektrode erreicht werden. Wie aus den Gleichungen (1) bis (4) hervorgeht, kann die Schwellenwertspannung des p-Kanal-Transistors durch Erhöhung der Akzeptorkonzentration im Siliciumfilm erniedrigt werden, während auch die Schwellenwertspannung V Tn des n-Kanal-Transistors durch Erhöhung der Akzeptorkonzentration im Siliciumfilm heraufgesetzt werden kann. Fig. 2 veranschaulicht in einer Kennlinie die Abhängigkeit zwischen der Gate-Spannung (V g) und dem Drain-Strom (I D). Da jedoch der p-Kanal-Transistor als Tiefverarmungstyp-Transistor wirkt, wird der Source-Drain-Streustrom (I DD) durch Vergrößerung der Akzeptorkonzentration im Siliciumfilm erhöht, wodurch sich jedoch in ungünstiger Weise die Verlustleistung während der Bereitschaftszeit vergrößert. Diese Erhöhung des Source-Drain-Streustroms kann dadurch gesteuert werden, daß der Siliciumfilm dünner ausgebildet wird, ohne die Akzeptorkonzentration im Siliciumfilm nennenswert zu erhöhen.
In Fig. 2 geben die ausgezogenen Linien A n, A p im wesentlichen die Gate-Spannungs(V g)/Drain-Strom(I D)-Kennlinie von n- und p-Kanal-Transistoren mit CMOS-Aufbau an, deren Siliciumfilm nicht mit Fremdatomen dotiert ist, während die gestrichelten Linien B n, B p die Änderung der Kennlinie der n- und p-Kanal-Transistoren für den Fall, daß die Akzeptorkonzentration N A im Siliciumfilm erhöht wird (wobei sich der n-Kanal-Transistor weiter zu einer tieferen Schwellenwertspannung V th und der p-Kanal-Transistor zu einer flacheren Schwellenwertspannung V th verschiebt), sowie die Änderung der Kennlinie (B p′) des p-Kanal-Transistors für den Fall angeben, daß der Siliciumfilm dünner ausgebildet wird.
Aus der US-PS 39 58 266 ist eine Halbleitervorrichtung mit einem isolierenden Substrat, einem ersten Isolierschicht- Feldeffekttransistor, der auf dem Substrat ausgeführt ist und einen ersten Halbleiterfilm aufweist, welcher einen Kanal des gleichen Leitungstyps wie Source und Drain des ersten Feldeffekttransistors bildet, und einen zweiten Isolierschicht-Feldeffekttransistor, der auf dem Substrat ausgeführt ist und einen zweiten Halbleiterfilm aufweist, welcher einen Kanal des entgegengesetzten Leitungstyps wie Source und Drain des zweiten Feldeffekttransistors bildet, bekannt.
Weiterhin ist es aus der Zeitschrift "IEEE Transactions on Electron Devices", VOL. ED-25, Nr. 8, August 1978, Seiten 913 bis 916, bekannt, daß die Elektronenbeweglichkeit in dickeren SOS-Filmen größer ist als in dünneren SOS-Filmen.
Schließlich sind im Fachbuch "Physics of Semiconductor Devices" von S. M. Sze, 1969, SOS-Strukturen beschrieben, wobei unter anderem auch darauf hingewiesen wird, daß der Drain-Strom von der Ladungsträgerbeweglichkeit, der Ladungsträgerdichte und der Halbleiterfilmdicke abhängt.
Es ist Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung mit CMOS-Feldeffekttransistoren in SOS-Technik zu schaffen, die sich durch eine niedrige Schwellenwertspannung ohne eine Erhöhung des Streustromes zwischen Drain und Source auszeichnet.
Diese Aufgabe wird bei einer Halbleitervorrichtung nach dem Oberbegriff des Patentanspruchs 1 erfindungsgemäß durch die in dessen kennzeichnendem Teil enthaltenen Merkmale gelöst.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Patentansprüchen 2 bis 8.
Die Erfindung sieht also eine Halbleitervorrichtung vor, bei der der erste Isolierschicht-Feldeffekttransistor, der einen Kanal des gleichen Leitungstyps wie Source und Drain besitzt, einen dünneren Halbleiterfilm aufweist als der zweite Isolierschicht-Feldeffekttransistor, der einen Kanal des entgegengesetzten Leitungstyps wie Source und Drain hat. Auf diese Weise wird im ersten Isolierschicht-Feldeffekttransistor der Streustrom vermindert, während im zweiten Isolierschicht- Feldeffekttransistor die Dicke des Halbleiterfilmes beibehalten werden kann, da dort der Kanal den entgegengesetzten Leitungstyp zu Source und Drain besitzt und somit ohnehin keine Erhöhung des Streustromes durch Steigerung der Akzeptorkonzentration eintritt. Damit kann auch ein Anreicherungs-/Verarmungs-FET-Wandler mit SOS-Aufbau und niedriger Verlustleistung geschaffen werden.
Vorzugsweise besitzen die Gate-Elektroden der beiden Isolierschicht- Feldeffekttransistoren jeweils denselben Leitfähigkeitstyp.
Im folgenden sind bevorzugte Ausführungsformen der Erfindung im Vergleich zum Stand der Technik anhand der beigefügten Zeichnung näher erläutert. Es zeigen:
Fig. 1A, 1B, 1B′, 1C, 1C′, 1D und 1E Schnittansichten zur Verdeutlichung der Arbeitsgänge eines Verfahrens zur Herstellung einer bisherigen Halbleitervorrichtung,
Fig. 2  eine graphische Darstellung der Beziehung zwischen der Gate-Spannung und dem Drainstrom,
Fig. 3A bis 3H Schnittansichten zur Veranschaulichung der Arbeitsgänge bei einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der Erfindung,
Fig. 4  eine Schnittansicht einer Halbleitervorrichtung gemäß einer anderen Ausführungsform der Erfindung und
Fig. 5 ein Schaltbild für die Ausführungsform nach Fig. 4.
Die Fig. 1 und 2 sind eingangs bereits erläutert worden. Im folgenden ist nun eine Ausführungsform der Erfindung anhand der Fig. 3A bis 3H beschrieben.
Auf einem (102)-Saphirsubstrat 21 wird ein 0,8 µm dicker p-Typ-(100)-Einkristall-Siliciumfilm 22 mit einem spezifischen Widerstand von über 100 Ω · cm ausgebildet. In den Siliciumfilm werden Borionen in einer Menge von etwa 5 × 10¹¹/cm² implantiert. Auf den Siliciumfilm 22 wird ein SiO₂-Film 23 chemisch aufgedampft, der dann nach einem normalen Photolack- bzw. -ätzverfahren selektiv mit Ausnahme eines einen n-Kanal-Transistor darstellenden Bereichs weggeätzt wird, um selektiv den Siliciumfilm freizulegen (Fig. 3A). Der freigelegte Siliciumfilm wird etwa 0,3 µm tief mittels einer KOH + Isopropylalkohol-Lösung geätzt (Fig. 3B). Auf das so erhaltene Gebilde wird durch chemisches Aufdampfen ein SiO₂-Film 24 mit einer Dicke von 0,1 µm aufgebracht und sodann, wie im Arbeitsgang gemäß Fig. 3A, mit Ausnahme eines einen p-Kanal-Transistor bildenden Bereichs selektiv geätzt (Fig. 3C), um den Siliciumfilm freizulegen. Unter Verwendung der zurückgebliebenen SiO₂-Filme 23 und 24 als Maske wird sodann der Siliciumfilm vollständig bis zur Oberfläche des Saphirsubstrats 21 weggeätzt, um eine Trennung zwischen den einzelnen Elementen herbeizuführen (Fig. 3D). Auf diese Weise werden auf dem Saphirsubstrat 21 zwei Siliciuminseln verschiedener Siliciumfilmdicke geformt. Nach Abschluß des Arbeitsgangs gemäß Fig. 3D wird ein Gate-Oxidfilm 25 in einer Dicke von 80 mm (800 Å) bei 1000°C in einer Atmosphäre von trockenem O₂ gezüchtet, und auf die Oberfläche des so erhaltenen Gebildes wird ein Poly-Siliciumfilm 26 in einer Dicke von 0,4 µm aufgetragen. Auf die Poly-Siliciumschicht 26 wird eine Phosphorsilikatglas- bzw. PSG-Schicht 27 in einer Dicke von 0,3 µm aufgebracht (Fig. 3E). In diesem Zustand erfolgt eine 20 min lange Wärmebehandlung bei 1000°C zum Eindiffundieren von Phosphor in die Poly-Siliciumschicht 26 zur Herabsetzung ihres Widerstands. Nach Abtragung der PSG-Schicht 27 wird wiederum auf die Oberfläche der Poly-Siliciumschicht 26 ein SiO₂-Film 28 mit einer Dicke von 0,1 µm aufgedampft. Nach dem Photolack- bzw. -ätzverfahren wird hierauf ein Gate-Bereich geformt (Fig. 3F). Anschließend wird auf dieses Gebilde ein PSG-Film 29 mit einer Dicke von 0,3 µm aufgetragen. Während der PSG-Film auf dem Bereich des dickeren Siliciumfilms belassen wird, wird der andere bzw. restliche PSG-Film weggeätzt (Fig. 3G). In diesem Zustand wird das Plättchen in einen eine Boratmosphäre enthaltenden Diffusionsofen eingebracht, um darin 20 min lang bei 1000°C wärmebehandelt zu werden. Dabei wird Phosphor zur Bildung eines n⁺-Bereichs 30 in die PSG-Schicht eindiffundiert, während zur Bildung eines p⁺-Bereichs 31 Bor in den freiliegenden Bereich des Siliciumfilms eindiffundiert wird. Nach dem Entfernen des PSG-Films wird ein SiO₂-Film 32 mit einer Dicke von 0,8 µm aufgedampft, und es wird eine Kontaktöffnung zur Herausführung einer entsprechenden Elektrode gebildet. Nach dem Auftragen von Aluminium 33 wird dieses selektiv weggeätzt, um die fertigen elektrischen Anschlüsse herzustellen (Fig. 3H). Auf diese Weise werden p- und n-Kanal-FETs geformt, deren Gate-Elektroden vom n-Leitfähigkeitstyp sind. Die Gate-Elektroden der p- und n-Kanal-Transistoren sind, ebenso wie ihre Drain-Elektroden, jeweils zusammengeschaltet.
Die Schwellenwertspannung eines auf diese Weise hergestellten CMOS/SOS-Transistors beträgt +0,6 V für den n-Kanal-Transistor und -0,8 V für den p-Kanal-Transistor. Wenn die Schwellenwertspannung des n-Kanal-Transistors +0,8 V betragen soll, brauchen lediglich Borionen in einen unter der Gate-Elektrode befindlichen Kanal in einer Menge von etwa 2 × 10¹¹/cm² implantiert zu werden. Abgesehen von der Schwellenwertspannung besitzt dieser CMOS/SOS-Transistor genauso gute Eigenschaften (bezüglich effektiver Mobilität, Drain-Streustrom) wie ein nach dem bisherigen Verfahren hergestellter Transistor.
Bei der beschriebenen Ausführungsform lassen sich verschiedene Vorteile dadurch erreichen, daß der Siliciumfilm des p-Kanal-Transistors dünner ausgebildet wird als derjenige des n-Kanal-Transistors.
Zum einen kann eine niedrigere Schwellenwertspannung (unter -1,0 V) ohne Erhöhung des Streustroms zwischen Source- und Drain-Elektrode gesteuert werden. Dieses Merkmal ist insofern vorteilhaft, als hierdurch die Konstruktionsspanne für ein LSI-Element erweitert wird. Zum zweiten kann bei kürzerer Kanallänge der Abfall der Schwellenwertspannung dann kleiner sein, wenn der Siliciumfilm dünner ist. Da das Volumen eines Halbleiterfilms unterhalb der Gate-Elektrode kleiner ist, ist ein geringerer Einfluß von einer Erweiterung oder Ausdehnung einer Verarmungsschicht von der Drain-Elektrode gegeben. Diese kürzere Kanallänge bietet Vorteile bezüglich der Mikrominiaturisierung der Elemente. Zum dritten wird durch die Ausbildung des Siliciumfilms mit kleinerer Dicke ein kleiner abgestufter Bereich in bezug auf die Saphir-Oberfläche auf der Siliciuminsel gebildet. Infolgedessen tritt an diesem abgestuften Bereich kein Bruch eines elektrischen Anschlusses auf.
Weiterhin werden beim herkömmlichen Fertigungsvorgang n- und p-Kanal-Transistoren unter Verwendung einer einzigen Maskenfolie geformt, wobei der Abstand zwischen diesen beiden Elementen durch das Photolack- bzw. -ätzverfahren, etwa die Maskenausrichteinrichtung, begrenzt wird. Im vorliegenden Fall werden aber der n- und der p-Kanal-Transistor getrennt geformt, wobei der Abstand zwischen diesen beiden Elementen nur durch die Ausrichtgenauigkeit der Maskenausrichteinrichtung begrenzt ist, so daß dieser Abstand weiter verkleinert werden kann. Dieses Merkmal ist für eine hohe Integrationsdichte sehr vorteilhaft.
Diesselben Vorteile lassen sich dann erreichen, wenn der Siliciumfilm des n-Kanal-Transistors dünner ausgelegt wird als derjenige des p-Kanal-Transistors. Vorteilhafte Ergebnisse werden insbesondere im Fall eines n-Kanal-Transistors erzielt, der zusammen mit einem p-Kanal-Transistor einen CMOS/SOS-Transistor bildet, wobei die n- und p-Kanal-Transistoren Gate-Elektroden aus Poly-Silicium des p⁺-Leitfähigkeitstyps aufweisen. Dies ist hierbei darauf zurückzuführen, daß beim n-Kanal-Transistor häufig eine Tiefverarmungs-Arbeitsweise vorgesehen werden kann.
Fig. 4 ist eine Schnittansicht eines Anreicherungs-/Verarmungs-FET- Wandlers mit SOS-Aufbau gemäß einer anderen Ausführungsform der Erfindung. Die Vorrichtung gemäß Fig. 4 hat ein (102)-Saphirsubstrat 41, auf welchem ein zusammenhängender, einen dickeren und einen dünneren Bereich aufweisender Siliciumfilm 40 aus (100)-Siliciumeinkristall ausgebildet ist. Wie durch die Pfeile in Fig. 4 angedeutet ist, bildet der dickere Siliciumfilmbereich einen MOS-Transistor vom Anreicherungstyp (E-MOS), während der dünnere Bereich des Siliciumfilms einen MOS-Transistors vom Verarmungstyp (D-MOS) bildet. Auf dem Kanal des E-MOS-Transistors ist ein SiO₂-Film 42 ausgebildet. Auf letzterem befindet sich eine Poly-Silicium-Gate-Elektrode 43. Auf dem Kanal des D-MOS-Transistors ist ein SiO₂-Film 44 vorgesehen, auf dem eine Poly-Silicium-Gate-Elektrode 45 geformt ist. Die Vorrichtung nach Fig. 4 umfaßt weiterhin einen Feld-Oxidfilm 46, eine Source-Elektrode 47 des E-MOS-Transistors, eine Elektrode 48, durch welche die Drain-Elektrode des E-MOS-Transistors mit der Gate-Elektrode des D-MOS-Transistors verbunden ist, und eine Drain-Elektrode 49 des D-MOS-Transistors.
Fig. 5 ist ein Schaltbild des Wandlers gemäß Fig. 4. Bei dieser Ausführungsform kann die Steuerung oder Einstellung des Kanalstroms für den D-MOS-Transistor dadurch erfolgen, daß die Siliciumfilme dieses Transistors dünner ausgebildet werden als der andere Siliciumfilm (vgl. Fig. 4). Hierdurch wird das Fertigungsverfahren vereinfacht und erleichtert, während gleichzeitig auch die Verlustleistung herabgesetzt werden kann.
Die Erfindung ist nicht nur, wie bei den beiden beschriebenen Ausführungsformen, auf eine Luftisolation-Halbleitervorrichtung anwendbar, sondern auch auf eine Halbleitervorrichtung, bei der die Isolation nach einem selektiven Oxidverfahren bewirkt wird, beispielsweise durch Einbettung eines Isoliermaterials, wie SiO₂, zwischen den Feldeffekttransistoren auf dem isolierenden Substrat. Weiterhin ist die Erfindung auch auf einen Feldeffekttransistor anwendbar, bei dem die Gate-Elektrode durch eine Schottky-Sperrschicht gebildet wird.

Claims (9)

1. Halbleitervorrichtung, mit
  • - einem isolierenden Substrat (21),
  • - einem ersten Isolierschicht-Feldeffekttransistor, der auf dem Substrat (21) ausgeführt ist und einen ersten Halbleiterfilm aufweist, der einen Kanal des gleichen Leitungstyps wie Source und Drain des ersten Feldeffekttransistors bildet, und
  • - einem zweiten Isolierschicht-Feldeffekttransistor, der auf dem Substrat (21) ausgeführt ist und einen zweiten Halbleiterfilm aufweist, der einen Kanal des entgegengesetzten Leitungstyps wie Source und Drain des zweiten Feldeffekttransistors bildet,
dadurch gekennzeichnet,
  • - daß der erste Halbleiterfilm dünner als der zweite Halbleiterfilm ist.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Gates (26; 43, 45) der beiden Feldeffekttransistoren jeweils vom gleichen Leitungstyp sind.
3. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Gates (26; 43, 45) der beiden Feldeffekttransistoren jeweils vom n-Leitungstyp sind.
4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der erste Halbleiterfilm des ersten Feldeffekttransistors eine Dicke von 0,2 bis 0,8 µm besitzt.
5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das isolierende Substrat (21) aus Saphir und der Halbleiterfilm (22) aus Silicium bestehen.
6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der erste Feldeffekttransistor vom Verarmungstyp ist.
7. Halbleitervorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß der zweite Feldeffekttransistor vom Anreicherungstyp ist, und daß Source des ersten Feldeffekttransistors einheitlich mit Drain des zweiten Feldeffekttransistors ausgeführt ist.
8. Halbleitervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß Drain des zweiten Feldeffekttransistors mit Gate des ersten Feldeffekttransistors verbunden ist, um einen Anreicherungs-/Verarmungs-Inverter zu bilden.
DE19803011982 1979-03-30 1980-03-27 Halbleitervorrichtung mit mehreren feldeffekttransistoren Granted DE3011982A1 (de)

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