DE2727051B2 - Einrichtung zur binären Multiplikation einer ersten Zahl als Multiplikand mit einer den Multiplikator ergebenden Summe aus einer zweiten und dritten Zahl im Binärcode - Google Patents
Einrichtung zur binären Multiplikation einer ersten Zahl als Multiplikand mit einer den Multiplikator ergebenden Summe aus einer zweiten und dritten Zahl im BinärcodeInfo
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Description
Die Erfindung betrifft eine digitale Einrichtung gemäß dem Oberbegriff des Hauptanspruchs.
Eine Einrichtung der eingangs genannten Art ist bereits aus der DE-AS 11 90 70S bekannt, bei der
verschiedene Register für den Multiplikanden und den Multiplikator vorgesehen sind. Dabei können bei dieser
Einrichtung Additionen in Verbindung mit Multiplikationen ausgeführt werden.
In anderen bekannten Lösungen für schnelle digitale Multiplikationsschaltungen läßt sich die schnelle Durch- ι η
führung der binären Multiplikation einer Zahl mit einer Summe aus zwei Zahlen durch eine schnelle Addition
dieser Summanden und darauffolgende schnelle Multiplikation dieser Zahl mit dem Ergebnis der Addition
erreichen. Eine hohe Geschwindigkeit der Addition wird in den Rechenmaschinen durch Anwendung von
parallelen Addierern erzielt, welche mit zusätzlichen, oft
sehr komplexen, die Übertragungsweiterleitung, d.h. die Zeit für eine Änderung des Übertrags verkürzenden
Schaltungen versehen sind. Wesentlicher ist es, die Zeit der Multiplikation, die wesentlich Sänger ist als die der
Addition, zu verkürzen.
Eine binäre Multiplikation in den Rechenmaschinen läßt sich in der Regel durch die Addition einer Reihe von
Teilprodukten ausführen, welche gegeneinander verschobene Mehrfache des Multiplikanden bilden, die
durch Multiplikation des Multiplikanden mit den Summanden des Multiplikators gewonnen werden, die
in den binären Multiplikationsschaltungen durch Bits oder Bitgruppen vertreten sind. Sehr hohe Geschwindigkeiten bei der binären Multiplikation werden durch
gleichzeitiges, paralleles Addieren von mehrerer Teilprodukten erzielt, von welchen jedes einer Gruppe
einiger Binärstellen des Multiplikators entspricht Die schnellste bekannte Methode der gleichzeitigen Addition von mehreren Mehrbitteilprodukten ist in
C. S. Wallace, »Α Suggestion for a Fast Multiplier«, The Institute of Electrical and Electronics Engineers
Transactions of Electronic Computers, Band EC-13, Seiten 14 bis 17, Februar 1964, und T. G. Hallin, w
M. J. Flynn, »Pipelining of Arithmetic Functions«, The Institute of Electrical and Electronics Engineers
Transactions of Electronic Computers«, Band EC-21, Seiten 880 bis 886, August 1972, beschrieben. Die
Anwendung dieser Methode in digitalen Schaltungen ist an dem Beispiel mit aus einer großen Anzahl von
Addierern mit Übertragsspeicherung zusammengesetzten Schaltung erläutert, wobei diese Addierer eine
Baumstruktur mit an den Ausgang des Addiererbaumes angeschlossenen Addierern mit Übertragsweiterleitung
bilden; der letzte Addierer weist die die Übertragsänderung maximal beschleunigenden Schaltungen auf. Die
Gesamtzahl der den Ausgängen dieses Addiererbaumes zugeführten und während der Durchführung der
Multiplikation zu addierenden Teilprodukte kann größer als die Zahl der Multiplikatorbits sein, wenn die
einzelnen Teilprodukte, die mehrere Bits enthalten, solche Bitgruppen darstellen, die Mehrfache des
Multiplikanden sind.
Die verhältnismäßig oft in numerischen Berechnungen vorkommende wechselweise Durchführung der
Addition und der Multiplikation erfordert die Einhaltung einer gewissen Zeitperiode für die Übertragsweiterleitung oder -änderung während der Addition.
Diese muß nach der die letzte Multiplikation beendenden Übertragsändsrung erfolgen. Bei Anwendung der
beschriebenen, sehr schnellen Multiplikationsschaltung kann der relative Zeitverlust für die Durchführung der
Addition bedeutsam sein. Dies stellt einen wesentlichen Nachteil der bisher bekannten, sehr schnellen Schaltungen dar, welche die binäre Multiplikation einer Zahl mit
einer Summe von Zahlen ausführen.
Der Erfindung liegt demgegenüber die Aufgabe zugrunde, eine Einrichtung gemäß dem Oberbegriff des
Hauptanspruchs zu schaffen, mit der bei einer Recheneinrichtung zur Durchführung von Additionen
und Multiplikationen eine getrennte Addition mit Übertragsbildung vermieden wird.
Diese Aufgabe wird erfindungsgemäß durch den Gegenstand des Hauptanspnichs gelöst Weitere
Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
Mit der digitalen Einrichtung zur binären Multiplikation ist nur ein Minimum an Vielfachen des Multiplikanden zu berechnen; bei Bitgruppen mit zwei Bits je
Bitgruppe sind nur ein Einfaches und ein Zweifaches des Multiplikanden erforderlich, wobei das Zweifache des
Multiplikanden durch einfache Verschiebung der dem Einfachen entsprechenden Binär^irstellung um eine
Stelle erhalten wird. Negative Werte d*.<- ganzen Zahlen
werden dabei dadurch berücksichtigt, daß die betreffende Binärdarstellung des Einfachen oder Zweifachen des
Multiplikanden unter Hinzufügiing eines Korrekturbits
negif·; t wird.
Der durch zwei Summanden in binärer Darstellung ausgedrückte Multiplikator wird parallel ohne effektive
Addition dieser Summanden in einen redundanten Positionscode mit einem gegenüber Null symmetrischen
Ziffemwertbereich konvertiert, wobei diese Ziffern die Vielfachen des Multiplikanden für die einzelnen
Teilprodukte bestimmten. Die die Bits der Multiplikatorsummanden darstellenden Signale werden in Signal
umgeformt welche die Ziffern des Positionscodes des Multiplikators darstellen.
Die digitale Einrichtung zur binären Multiplikation
eignet sich zur Anwendung in Rechenmaschinen und Rechenmaschinensystemen, insbesondere in schnellen,
spezialisierten Datenverarbeitungseinheiten für numerische Berechnungen, und in anderen schnellen digitalen
Einrichtungen, welche arithmetische Operationen realisieren.
Die Summanden werden vorzugsweise im binären Komplementärcode oder im Binärcode mit Vorzeichenbit dargestellt. Die Binärstellen der beiden Summanden
werden in einander entsprechende, bestimmte Stellen aufgeteilt Vorteilhaft ist die Anwendung der Verteilung
der Darstellung der beiden Summanden in Binärstellengruppen mit gleicher Stellenzahl »g« der einzelnen
Gruppen, und mit eventuell geringen Abweichungen von dieser Regel, wenn die Zahl der Stellen des
Summanden nicht durch die angenommene Zahl der Bir.'irstellen in der Gruppe teilbar ist. Vorzugsweise
wird für »g« ein ganzer Wert von 1 bis 4, vorzugsweise von 2 oder 3, anganommen. Dann wird jedor Bitgruppe
mit ^-Binärstellen der beiden Summanden, welche abhängig von der Art der binären Darstellung eine der
ganzen Zahlen aus dem Bereich von 0 bis +2*+' — 2
oder von -2*-t-l bis +2*-l oder -2*+l + 2 bis 0
darstellt, eine Bitgruppe zugeordnet, welche eine ganze Zahl aus dem Bereich von -2*-' bis 2*-' darstellt,
wobei diese Zahl das Vielfache des Multiplikanden als Teilprodukt bestimmt. Für die Summanden im binären
Komplementärcode und im binären Zeichencode für zwei positive Summanden stellen die Bitgnsppen,
welche die Vorzeichenbits nicht enthalten, Bitgruppen mit zwei Binärstellen für 00 und 00 bis 11 und 11, d. h. die
Zahlen von 0 + 0 = 0 bis 3 + 3 = 6 dar. Jedem der Binärstellenpaare ist eine Bitgruppe zugeordnet, welche
eine Zahl aus dem Bereich von -2 bis +2 darstellt. Für die beiden negativen Summanden im binären Zeichencode
und für Bitgruppen mit drei Bits pro Gruppe können die Binärstellen den Code 111 und 111 bis 000
und 000 für die Zahlen von (-7)+ (-7) - -14 bis 0 + 0 — 0 darstellen, jeder Bitgruppe mit drei Bits je
Bitgruppe wird eine Bitgruppe zugeordnet, welche eine ganze Zahl aus dem Bereich von -4 bis +4 ist. Die die
ganzen Zahlen aus dem Bereich von -2? ' bis +2? '
vertretenden Bitgruppen werden durch eine gleichzeitige und parallele Umwandlung der beiden Summanden
gewonnen, damit bei der Änderung des Wertes der einzelnen Bitgruppen sich der Wert des Multiplikators
nicht ändert. Der konvertierte Multiplikator wird im Positionscode mit der Basis 2r durch verschiedene
Ziffern 2s+ 1 dargestellt. Es ist dabei nicht wesentlich,
ob die Binärstellenzahl »g« eine Konstante für alle
Bitgruppen des Multiplikators ist oder für einzelne Bitgruppen unterschiedlich ist. Die Parallelumwandlung
der Multiplikator-Bitgruppen wird so durchgeführt, daß bei Vorliegen des binären Komplementärcodes der
Summanden zur Bestimmung der Bitgruppe, welche ein Vielfaches des Multiplikanden bildet und die den
Bitgruppen der beiden Summanden zugeordneten Zahl des Bereichs von - 2'-' bis + 2t-' ist, maximal drei Bits
der Bitgruppen jedes Summanden verwendet werden. Bei einer Binärdarstellung dieser Summanden mit einer
Vorzeichenbitgruppe werden außerdem die Vorzeichenbits der Summanden berücksichtigt. Dann werden
die die Teilprodukte darstellenden Vielfachen des Multiplikanden ermittelt, wozu man den Multiplikanden
oder voneinander verschiedene, vorher gebildete Vielfache des Multiplikanden, und die aus der
Multiplikatorumwandlung erhaltenen Bitgruppen, welche die die Vielfachen des Multiplikanden darstellenden
Zahlen aus dem Bereich von —2t-' bis +2*-' sind,
verwendet. Für g-\ und g=2 und für die diesen ^-Werten entsprechenden Vielfachen des Multiplikanden
-1,0. +1 und -2, -1, 0, +1, +2 reicht zur Ermittlung der Teilprodukte nur ein Multiplikand aus.
für g=3 und die Vielfachen von —4 bis +4 ist ein
verdreifachter Multiplikand, und für g= 4 und die Vielfachen von -8 bis +8 ein fünffacher und ein
siebenfacher Multiplikand erforderlich. Die geraden Vielfachen des Multiplikanden erhält man durch
Verschieben der voneinander verschiedenen Vielfachen um eine entsprechende Binärstellenzahl nach links, die
negativen Vielfachen des Multiplikanden durch Negation der Bits der positiven Vielfachen und Addition einer
Eins zur gültigen Binärstelle der niedrigsten Ordnung des negierten Vielfachen des Multiplikanden. Die
erhaltenen, zueinander verschobenen Vielfachen des Multiplikanden, weiche die Teilprodukte darstellen,
werden addiert, wobei es vorgezogen wird, parallel gleichzeitig alle Teilprodukte oder gleichzeitig mehrere
Teilprodukte zu addieren. Als Ergebnis der Addition der Teilprodukte erhält man das Endprodukt einer mit der
Summe aus zwei Zahlen multiplizierten Zahl.
Bei der Umwandlung der Bitgruppen mit ^-Bits der beiden Summanden in die die ganzen Zahlen aus dem
Bereich von -2'-' bis +2*-' darstellenden Bitgruppen
werden die ausgewählten Bits eines oder der beiden Summanden bzw. deren Teile negiert. Die Negation der
Bits, d h. Umformung der Null-Bits in die Eins-Bits und
der Eins-Bits in die Null-Bits wird nach der Konvertierungsregel des Binärcodes in seinen äquivalenten,
binären Komplementärcode durchgeführt. Nach den Formeln
"z'o, 2' =1-2" -'Wl -u,)2' -1-2"
• " ι I)
κι können niimlich die Bits <j, (i = 0.1 . ... ii — I ) des
Binärcodes der /;ihl
i) durch ihre Negationen 1-a, ersetzt werden, indem
gleichzeitig die Wertigkeit dieser Bits von Positiv in Negativ und umgekehrt geändert wird und indem die
Zahlencodes durch Korrektureinheiten an den niedrigst- und höchstwertigen Stellen ergänzt werden.
.•ο Unabhängig von der Negation der Bits der Summanden
werden in den ausgewählten Bitgruppen des Multiplikators die die Werte (-1) vertretenden Eins-Bits der
höchstwertigen Stellen in der Gruppe gegen die
äquivalenten Eins-Bitgruppen ersetzt, welche 11 darstellen,
und analog die Werte +1 gegen Il nach der Regel
und der Regel
+ 1-2'= +1 ·2'+1- Ι ·2',
wobei die Bits der Bitgruppe einer Wertigkeit zu den Bits der benachbarten Bitgruppen höherer Wertigkeit
Γι gezählt werden. Über den Ersatz der Einheiten 1 und 1
der Bits höchster Wertigkeit durch die Bitpaare 11 und
11 entscheiden die Bits der Bitgruppen der Summanden
abhängig von den Werten der Bits in benachbarten Bitgruppen geringerer Wertigkeit. Sowohl die Negation
J0 der Bits oder der Bitfolger. in den beiden Summanden
als auch der Ersatz der höchsten gültigen Eins-Bits in
den Gruppen durch die Eins-Bitpaare 11, 11 wird nach den oben angegebenen Regeln, also ohne den Wert des
5 ganzen Multiplikators zu ändern, durchgeführt. Die so erhaltenen Bits in den Bitgruppen, von welchen jede
Bitgruppe eine ganze Zahl aus dem Bereich von — 2-r~!
bis +2?-' darstellt, werden gesondert innerhalb jeder
Bitgruppe unter Berücksichtigung der durch einzelne Bits dargestellten Werte und Vorzeichen addie-*. Als
Ergebnis erhält man eine Folge ganzer Zahlen im Bereich von -2?-' bis +2«-', welche binär in der
geforderten günstigen Form kodiert ist Das Kodieren dieser Zahlen wird bevorzugt, damit den einzelnen
ganzen Zahlen von — 2?-' bis + 2t-' mit Ausnahme von
Null einzelne Eins-Bits entsprechen, oder damit den Wertigkeiten dieser Zahlen einzelne Eins-Bits entsprechen
und die Vorzeichen »Plus« und »Minus« als getrennte Eins-Bits kodiert werden.
ω Die digitale Einrichtung zur binären Multiplikation
weist zwei Register für die Summanden, ein Register für den Multiplikanden, eine Wandlereinheit zur Konvertierung
der aus den Summanden-Registern einzugebenden Zahlen, eine Einheit zur Vorbereitung der die
es zueinander verschobenen Vielfachen des Multiplikanden darstellenden Teilprodukte, welcher der Multiplikand
und der konvertierte Multiplikator von der Wandlereinheit zugeführt werden, und eine Einheit zur
Addition der aus der Vorbereitungs-Einheit erhaltenen Teilprodukte des Multiplikanden auf.
Die Wandlerrinheit enthält zur Umwandlung der Summanden nicht direkt miteinander verbundene,
parallel arbeitende Schaltungen mit vorzugsweise gleichem logischem Aufbau für die Bitgruppen mit
konstanter Bitzahl g der Binärstellen. Direkte Verbindungen
dienen zur Übertragung von Null- und Eins-Signalen, die in einer Schaltung erzeugt werden,
unmittelbar zu einer anderen Schaltung. Jede Schaltung der Wandlereinheiten enthält die Eingänge, welche mit
den Ausgängen von nicht mehr als drei aufeinanderfolgenden Bitgruppen der beiden Register der Summanden
und eventuell mit den Ausgängen der Vorzeichenstellen dieser Register verbunden sind, z. B. bei einer
Binärkodierung mit sieben Vorzeichenbits. Jede dieser Schaltungen konvertiert die Signale, die höchstens drei
Bitgruppen jedes Summanden entsprechen und gegebenenfalls die Vorzeichenbits der Summanden. Als
Ergebnis dieser Konvertierung erhält man an den Ausgängen jeder dieser Schaltungen die Signale, die
eine das Vielfache des Multiplikanden für ein Teilprodukt bestimmende ganze Zahl aus dem Bereich von
— 2*-' bis +2ί"' ist. Vorzugsweise werden Schaltungen
mit einem logischen Aufbau verwendet, welche die Erzeugung der Null- und Eins-Ausgangssignale gewährleisten,
damit jeder ganzen Zahl mit Ausnahme von Null des Bereichs von —2f~' bis +2?-' ein Eins-Signal des
anderen Schaltungsausgangs entspricht oder damit jedem absoluten Wert einer ganzen Zahl außer Null aus
dem gegebenen Bereich ein Eins-Signal am anderen Schaltungsausgang, und jedem der Vorzeichen »Plus«
und »Minus« ein Eins-Signal am entsprechenden Schaltungsausgang entspricht. Bei einer Ausführungsform der Einrichtung weist die Wandlereinheit zwei
oder drei Stufen solcher Schaltungen auf. Die Eingänge dieser Schaltungen sind jeweils mit Ausgängen der
Schaltungen der vorangehenden Stufen und/oder mit solchen Ausgängen der Summanden-Register verbunden,
so daß die Signale der Ausgänge jeder Schaltung der letzten Stufe, welche eine das Vielfache des
Multiplikanden für ein Teilprodukt bestimmende Zahl liefern, durch die Ausgangssignale von höchstens drei
aufeinanderfolgenden Binärstellengruppen bzw. Bits des Summanden-Registers und eventuell von den
Ausgangssignalen der Vorzeichenstellen der beiden Register (z. B. im Binärcode mit Vorzeichenbit)
bestimmt sind. Die Anwendung von zwei oder drei Stufen von Schaltungen ermöglicht eine Vereinfachung
des logischen Aufbaus der Wandlereinheit. Die nicht miteinander verbundenen Schaltungen, die den benachbarten
Binärstellengruppen des Multiplikators zugeordnet sind, weisen untergeordnete Schaltkreise auf, welche
dieselbe Logikfunktion realisieren. Die Trennung der Schaltungen in Schaltungsstufen ermöglicht eine wesentliche
Vereinfachung der Wandlereinheit Eine weniger sparsame Schaltungsanordnung wird dann
angewandt, wenn es wichtiger ist, die Wirkungszeit der
Wandlereinheit zu verkürzen und die Zahl der Stufen der Logikelemente zu vermindern, anstelle die Gesamtzahl
dieser Elemente und die Kosten der Wandlereinheit zu reduzieren.
Die binäre Multiplikation einer Zahl mit einer Summe aus zwei Zahlen mit der digitalen Einrichtung
ermöglicht eine sehr schnelle Summenmultiplikation durch sehr schnelle Addierer. Dabei wird eine effektive
Addition vor der Multiplikation vermieden, d. h. eine
Übertragserhöhung oder -änderung während der durch diese Addition bestimmten Zeit. Dies ist besonders
vorteilhaft bei sehr schnellen digitalen Schaltungen, bei denen bisher die Zeit für die Übertragsänderung bei
einer einfachen Addition einen erheblichen Zeitanteil der Multiplikationszeit bildet, d. h. bei Einrichtungen, in
welchen gleichzeitig parallel alle Teilprodukte, welche die Summanden des Endprodukts bilden, oder mindestens
eine erhebliche Zahl dieser Teilprodukte addiert wird. Ein weiterer Vorteil der Einrichtung ist, daß eine
in verhältnismäßig kleine Zahl der während der Multiplikation
zu addierenden Teilpiodukte und eine sehr kleine Zahl von verschiedenen Vielfachen des Multiplikanden
zur Bildung der Teilprodukte erforderlich sind. Beispielsweise entspricht bei der Verteilung der Darstel-
ii lung der Summanden in Bitgruppen mit drei Bits einer
Bitgruppe für beide Summanden, also den sechs Bits der Summanden, nur ein Teilprodukt. Zur Bildung jedes
dieser Teilprodukte genügt es. außer dem Multiplikanden nur den verdreifachten Multiplikanden zu bilden
j·* und zu speichern. Durch Verschiebung und Negation
der Bits des Multiplikanden können neun aufeinanderfolgende Vielfache des Multiplikanden, ausgedrückt mit
den ganzen Zahlen - 4, - 3, - 2, - 1,0, + 1, + 2, + 3, + 4,
erhalten werden. Bei Bitgruppen mit jeweils zwei Bits
2i ergeben sich entsprechend die Vielfachen des Multiplikanden
aus den ganzen Zahlen —2, — 1, 0, +1, +2. Diese Vielfachen können durch Verschiebung und
Negation des Multiplikanden in Binärdarstellung, d. h. des Einfachen des Multiplikanden, erhalten werden.
m Im folgenden wird eine bevorzugte Ausführungsform
der Einrichtung anhand der Zeichnung näher erläutert. Es zeigt
F i g. 1 ein Blockschaltbild der Einrichtung,
F i g. 2 ein Blockschaltbild der Wandlereinheit,
F i g. 2 ein Blockschaltbild der Wandlereinheit,
!> Fig.3 eine Abwandlung der in Fig. 2 gezeigten Wandlereinheit und
F i g. 4a, 4b die logische Schaltung einer Schaltung mit der Funktion Du.
Eine digitale Einrichtung zur binären Multiplikation
Eine digitale Einrichtung zur binären Multiplikation
jo wird nachstehend anhand eines Zahlenbeispiels erklärt,
in welchem die einzelnen Schritte der binären Multiplikation einer Zahl mit einer Summe aus zwei
Zahlen angegeben sind. Die Konvertierung von zwei Summanden in eine Folge von ganzen Zahlen aus dem
Bereich von —2*-' bis +2*-' wird für Bitgruppen mit
jeweils zwei Bits, d. h. für die ganzen Zahlen von - 2 bis + 2 beschrieben.
Im folgenden wird angenommen, daß der Multiplikand die Summe aus zwei Summanden »a« und »b«
■50 darstellt, wobei ein Summand des Multiplikators a =
+ €38, und der zweite Summand des Multiplikators b = -783 ist Diese Zahlen haben im binären Komplementärcode
folgende Form:
a = 01010110000 +688
6=10011110001 -783
Die Binärstellen der beiden Summanden werden gleichmäßig in bestimmte Gruppen mit gleicher
Stellenzahl g=2 aufgeteilt Man erhält den Multiplikatorcode
α + b =!0
1 0
0 0
0 0
1 O]I 1
1 ill 1
0 0
0 0
0 0
0 1
0 1
&5 in welchem die nachfolgenden Bitgruppen aus den
beiden Summanden die ganzen Zahlen
-1,+2.+5,+6,0,+1
sind. In jeder Bitgruppe jedes Summanden entspricht die niedrige Stelle dem Wert 2° und die höhere Stelle
dem Wert 2'; die der höchsten Binärstelle entsprechende Bitgruppe definiert ein negatives Vorzeichen für die
Summe, wenn ein Bit dieser Bitgruppe eine »1« ist. In dem hier angenommenen Zahlencode, und zwar im
binären Komplementärcode, sind, außer dem ersten Bitpaar vo.i links, welche die Vorzeichen sind, die
restlichen Bitgruppenpaare die ganzen Zahlen aus dem Bereich von 0 bis +2*+ '-2, also für g=-2 aus dem
Bereich 0 bis 6. Die angegebene Folge von ganzen Zahlen drückt den Multiplikatorwert in der Darstellung
mit der Basis 2*—4, d. h. im Vierercode nach der Formel
_ 1.45 +2.4<+ 5-41 + 6-42 + 0-41 +1-4° 95
aus, was dem angenommenen Wert des Multiplikators a+b = +688-783 95
entsnrirht.
Die Bitgruppen werden jetzt in die Zahlen aus dem Bereich von -2*-' =· -2 bis -4-2*-' = +2, welche die
Vielfachen des Multiplikanden ausdrücken werden, darstellenden Bitgruppen konvertiert. Diese Umwandlung wird derart ausgeführt, daß sich der Wert des
ganzen Multiplikators nicht ändert. Beim Binärkomplementärcode kann sich z. B. eine solche Konvertierung
aus den zwei nachstehend beschriebenen Operationen ergeben. Die erste dieser Operationen ist die Negation
des Vorzeichenbits des Summanden »a« und aller Bits des Summanden »b«, wobei die Konvertierung des
Binärcodes in sein binäres Komplement erfolgt und wobei die Subtraktion einer zusätzlichen Eins an der
niedrigwertigsten Stelle erforderlich ist. Nach dieser Operation nehmen die Bitgruppen der Multiplikatorsummen folgende Form an
+ b = 1
1 0
1 0
0 0
I I
0 0
0 0
1 I
0 0
1 0 1
— (Operation 1)
Die erste Bitreihe gibt die positiven Werte und die zweite und dritte Bitreihe die negativen Werte wieder.
Die einzelnen Bitgruppen entsprechen den ganzen Zahlen
0, -1, +2, +3, -3, -3
welche im Vierercode dem Multiplikatorwert
0-45 - 1 -4<
+ 2-43 + 3-4J - 3-4· - 3-4° 95
entsprechen.
In einer übersichtlicheren Form kann der Multiplikator a+b durch mit Vorzeichen versehene Einsen und
Nullen folgendermaßen wiedergegeben werden:
= 0
0 1
1 0
1 l|l O
I T
ίο
Ziffern I höherer Wertigkeit (21) in den Bitgruppen,
wenn der Inhalt der zwei benachbarten Binärstellen geringerer Wertigkeit positiv ist. In dem Beispiel
genügen dieser Bedingung alle vier der mit Kreisen versehenen Bits. Diese Bits werden durch Eins-Paare
mit verschiedenen Vorzeichen ersetzt, welche nachfolgend angegeben und mit Kreisen versehen sind:
if + h = 0
(Operation 2)
-+ +-
paare Il und 11,· wonach die Bits gleicher Wertigkeit
bzw. gleicher Bitstelle addiert werden. Die Ziffern 1 mit
höherer Wertigkeit (2l) In den Biigruppen werden
ersetzt, wenn der Inhalt der zwei benachbarten Binärstellen niedriger Wertigkeit negativ ist, und die
- | _ | O | f | - | O | |
O | 1 | 1 | 1 | I | + - | |
+ | I | _ _ | + - | I I | ||
I | I 1 | I 1 | ||||
(Operation 3)
Dadurch wird eine Änderung des Inhalts der einzelnen Multiplikatorstellengruppen erreicht und man
erhält in jeder Gruppe die ganzen Zahlen aus dem Bereich -2*-' = -2 bis +2*-' = +2. Der vorstehend
angegebene Multiplikatorcode kann auch als
ι ι - I - I I +
dargestellt werden, wobei die nacheinanderfolgenden Gruppen die ganzen Zahlen
O, 0, -I. -2, 0, +1
.'-> sind, deren Folge im Vierercode den Multiplikatorwert
0 . 45 + 0 · 44-l · 4J-2 · 42 + 0 · 41 + 1 · 4°= -95
darstellt.
ίο Summanden wurde so durchgeführt, daß bei der
Ermittlung des der gegebenen Bitgruppen aus den beiden Summanden zugeordneten Vielfachen des
Multiplikanden die Bits ausgenutzt wurden, welche höchstens drei aufeinanderfolgenden Bitgruppen eines
wesentliches Merkmal ist. Den Ersatz des Bits 1 durch
das Paar 11 und des Bits 1 durch das Paar 11 bestimmen
die zwei Binärstellen höherer Ordnung bzw. Bits, wobei
- + +_ _f
das hintere Bit (d.h. ! bzw. 1) der 11-, 11-Paare an die
Stelle des ausgewählten Bits höherer Ordnung gesetzt wird. Danach werden die Bits gleicher Ordnung
innerhalb jeder Bitgruppe addiert Der Wert der Bitgruppen ist dann wie folgt:
0, 0, -1, -2, 0, +1
Die vorstehend angegebenen Zahlen, die anschließend im Binärcode (Operation 4) dargestellt werden,
stellen die ganzen Vielfachen des Multiplikanden dar, welche zur Ermittlung eines Vielfachen des Multiplikanden für die einzelnen Teilprodukte dienen. Diese
Vielfachen des Multiplikanden werden derart ermittelt, daß den positiven Zahlen +1 bzw. +2 der Multiplikand
bzw. der um eine Binärstelle nach links verschobene Multiplikand, und den Zahlen -1 bzw. - ? die Negation
des Multiplikanden bzw. die um eine Stelle nach links verschobene Negation des Multiplikanden zugeordnet
wird, wobei bei der Negation des Multiplikanden die Addition einer Korrektur-Eins auf der gültigen Multiplikandenstelle der niedrigsten Ordnung erforderlich ist
Der Bereich der Vielfachen des Multiplikanden von — 2*-1 bis +2*-', welcher in dem besprochenen
Beispiel, d. h. für g=2, die Zahlen -2, -1, 0, +1, +2
umfaßt, macht die Berechnung von aufeinanderfolgenden, voneinander verschiedenen Vielfachen des Multiplikanden nicht erforderlich, was bei der Berechnung
des dreifachen Multiplikanden für g= 3, d. h. bei drei Bits
innerhalb jeweils einer Bitgruppe, erforderlich ist. Wenn
der Multiplikand c — +1000 ist und im binären Kompleinentärcode die Form
c=0 1 1 1 1 10 I 0 0 0
hat, werden die drei die Teilprodukte darstellenden Vielfachen des Multiplikanden addiert, welche den drei
vorher erhaltenen, nicht Null darstellenden Bits des Multiplikanden a + b entsprechen, wie nachfolgend
angegeben ist.
= 00001
I 0 0 0 0 1
MIIOOOOO 1 0 1 1 Τ)
MIIlOOOO 010
0 0 0 0 0 0 0 0 0 0 1 I I M 0 I 0 0 0
ι ι ι ι α ι π η η
ι ι ι η ι η r\ η
erscheinen, daß das Eins-Signal eines der vier Ausgänge
einer der Zahlen -2, -1, +1, +2 entspricht. Diese Schaltung Du ist nachstehend in Form von Booleschen
Gleichungen beschrieben, welche gleichzeitig die Signale (u, fü\ ftf, Z2VaIs Funktion der Zustände der
Ausgänge 82,-3, Λ2/-3, 82,-2, £2,-2, ···, fl2/+i, k/+i der
Register A, B darstellen. Diese Booleschen Gleichungen haben folgende Form:
Die aufeinanderfolgenden Summanden der Addition gemäß vorstehender Tabelle sind eine Multiplikandennegation,
eine Korrektur-Eins, eine Multiplikandennegation, eine Korrektur-Eins und ein nicht negierter
Multiplikand. Die Vielfachen des Multiplikanden, weiche den Nullgruppen der Multiplikatorbits entsprechen,
sind nicht dargestellt. Mit Pfeilen sind in vorstehender Darstellung die gültigen Ziffern der
niedrigsten Ordnung der der Bits des umgewandelten Multiplikators entsprechenden Vielfachen gezeigt. Die
als Ergebnis erhaltene Binärzahl stellt im binären Komplementärcode die Zahl -95 000 dar, welche das
Ergebnis der Multiplikation des Multiplikanden c = 1000 mit der Summe der Multiplikatorsummanden a =
+ 688 und b= -783JSt.
Eine Ausführungsmöglichkeit der Einrichtung zur Binärmultiplikation einer Zahl mit einer Summe aus
zwei Zahlen ist in Fig. 1 gezeigt. Die Einrichtung enthält zwei parallele Multiplikatorsummanden-Register
A, B, ein paralleles Multiplikanden-Register C, eine Wandiereinheit özur paraiieien umwandlung der von
den Registern A, B erhaltenen Multiplikatorsummanden, eine Einheit Pzur Bereitstellung von die zueinander
verschobenen Vielfachen des Multiplikanden darstellenden Teilprodukten, welcher der Multiplikand aus dem
Register Cund der transformierte Multiplikator aus der Einheit D parallel zueinander zugeführt werden, und
eine Einheit S, welche parallel gleichzeitig alle von der Einheit ^enthaltenen Teilprodukte addiert.
Die Wandiereinheit D zur Umwandlung der Summanden,
welche miteinander nicht direkt verbundene Schaltungen aufweist, ist teilweise in F i g. 2 dargestellt.
Diese Einheit D enthält vier aufeinanderfolgende, den vier aufeinanderfolgenden Paaren der Doppelstellengruppen
der Binärstellen der Multiplikatorsummanden zugeordnete gleiche Schaltungen A, D2, Dtn A- In
F i g. 2 sind mit ao, bo, au b\,.., stt, bj die entsprechenden
Ein-Bit-Eingänge der acht aufeinanderfolgenden Binärstellen der Register A, B, beginnend mit den Stellen
höherer Wertigkeit, und mit do, dz, cU, ck die Eingänge
der parallelen Schaltungen A, D2, A, A angegeben.
Jede Schaltung Ai mit / — 0,1, 2, 3 hat einen solchen
logischen Aufbau, daß infolge der von den Ausgängen Φ/-3, bii-3, su-2, bu-2, ■ ■ ·, 32/+1 der Register A, B an den
Eingängen der Schaltung angelegten Null-Eins-Signale an den vier Ein-Bit-Ausgängen, weiche mit einer
gemeinsamen Bezeichnung du / - 0,1, 2, 3 dargestellt
sind, solche Null- und Eins-Signale ftf, ftf, ftf, ftf
ϊ-2 V-2r-2 V2, -.1
r2, | — r2i V | 1V2, V | *"2 i - | I | P2, | VZ21-: | 21-.Ο | i-lV |
P2, | |(-X2,- | 2V | \> \ | |||||
/;.. 'til |
I \> | 'In | .' i ! - i. I | U Z2i Z2 | -"2,- | |||
f*2
h, |
.· ζ ι - , | : V | ii V-Xi, | <2i | ||||
= (Χ-,. | 1 V >2 | 1-2, | 1 + 1 V2, P | 2i + l Z2, | ||||
VZ2, | M X2, | i-*l. | Ji-I V-V | 2, | ||||
= U2,+ | 1 V .V2 | + 1 X2, </ | '/J.)V | |||||
hV | VZ2, | + 1 V2, | C2, VZ2, | |||||
' (V2,+ | I V >'2 | P2, t | Ρ;,) ν | |||||
flV | VZ2, | M I X2, | -a -i | |||||
= [X- . | 1 υ Vi | Iz2, » | ||||||
V-X2 | ||||||||
iz2,v | ||||||||
VV2, | ||||||||
1 (V2, | ||||||||
VZ2, | ||||||||
I Ix3, | ||||||||
mit #'= 0,1,2,3, ...Mit ν sind in den obigen Booleschen
Gleichungen die Disjunktionen, d. h. die diesen Summen entsprechenden ODER-Glieder angegeben. Die waagerechten
Striche über den Buchstaben geben die Negationen an. Die Produkte und die entsprechenden
UND-Glieder sind in den vorstehenden Gleichungen als einfache Produkte in algebraischen Ausdrücken dargestellt.
Aiie tiefgesteiiten Indizes entsprechen den Nummern der Binärstellen des Multiplikators. Die
Eingänge ap b, mit negativen Werten für den Index j
haben einen konstanten Zustand im 0-Zusta.,J. Logikschaltungen,
die das Signal v, erzeugen und einen Teil der Schaltung D2, bilden, sind in Fig.4a und 4b
dargestellt. In Fig.4a ist die Schaltung für die vorstehend angegebene Gleichung der Booleschen
Funktion v2i gezeigt, in Fig.4b die Schaltung für
dieselbe Gleichung für die Funktion v2, nach der
Multiplikation der in dieser Gleichung in Klammern angegebenen Ausdrücke mit A2,-1. Mit den Zahlen von 1
bis 6 sind der Reihe nach die Eingangssignaie *2/-1, Ji/-2,
-Zi/-2. yii-3, Z2/-aund das Ausgangssignai v2, bezeichnet
Mit den Zahlen von 7 bis 12 sind die UND-Glieder und mit den Zahlen 13,14 die ODER-Glieder bezeichnet
Bei einer abgewandelten Ausführungsform der Wandlereinheit D sind nach F i g. 3 die vier aufeinanderfolgenden
gleichen Schaltungen der ersten Schaltungsstufe mit Di, Di, D*, Di und die vier aufeinanderfolgenden
gleichen Schaltungen der zweiten Schaltungsstufe mit Dö, Dt, Di', !»»"angegeben. Bei dieser Wandlereinheit
D sind die in jeder Schaltung der ersten Stufe erzeugten Signale, welche den vorstehend angegebenen
logischen Funktionen Xj, yj, zj mit j - 0, 1, 2, 3, ...
entsprechen, zweimal in den zwei benachbarten Schaltungen der zweiten Stufe verwendet
Jede Schaltung der ersten Stufe erzeugt die Signale
liefern. Die sechs ersten Funktionen werden durch die
Signale dargestellt, welche durch eine parallele Sechs-Bit-Verbindung rfii in den zur zweiten Stufe gehören-
den Schaltkreis D i't fibertragen werden und die sechs letzten Funktionen, einschließlich der Funktion 221+1,
werden durch die Signale dargestellt, welche durch eine parallele Sechs-Bit-Verbindung du in den benachbarten Schaltkreis Dii+ider zweiten Stufe übertragen
werden. Auf dem Vier-Bit-Ausgang du der Schaltung
D i'i der zweiten Stufe werden analog vorstehender
Beschreibung die Signale ίϊ?, ίϊι\ /ι*1, fi? erhalten. Der
iogische Aufbau der einzelnen Schaltungen der beiden Schaltungsstufen ergibt sich durch die beschriebenen
logischen Funktionen für die betreffenden Schaltungen.
Mit der beschriebenen Einrichtung läßt sich die binäre Multiplikation einer Zahl mit einer Summe aus zwei
Zahlen ausführen, bei welcher die Teilprodukte addiert werden, welche die zueinander verschobenen Vielfachen des Multiplikanden darsteilen und den Gruppen
von Binärstellen des Multiplikators mit bestimmter Stellenzahl in jeder Gruppe zugeordnet sind, indem der
durch zwei Summanden im Binärcode ausgedrückte Multiplikator parallel, ohne effektive Addition dieser
Summanden, in einen Positionscode mit einem zu Null symmetrischen Ziffernbereich so umgewandelt wird,
daB die Binärstellen des Multiplikators der beiden Summanden des Multiplikators in bestimmte, einander
entsprechende Gruppen aufgeteilt werden, vorzugswei- jo
se in die Gruppen mit gleicher Stellenzahl »g«, wobei »g« einer der ganzen Werte 1 bis 4 ist daß dann jeder g-Bits enthaltenden Bitgruppe der beiden Summanden
derselben Gruppe der Binärstellen, die abhängig von der Art des Binärcodes eine der ganzen Zahlen aus dem
Bereich von 0 bis 2*+ '-2 oder von -2*+l bis 2*-l
oder von — 2i+ ' +2 bis 0 ist, eine Bitgruppe zugeordnet
wird, welche eine der ganzen Zahlen aus dem Bereich von —2*-' bis 2*-' entsprechend dem Vielfachen des
Multiplikanden für ein Teilprodukt darstellt, was durch gleichzeitige und parallele Umwandlung der Bitgruppen
der beiden Multiplikatorsummanden erreicht wird, damh bei der Änderung der Werte der einzelnen
Bitgruppen der Wert des ganzen Multiplikators unverändert bleibt Diese parallele Umwandlung wird
so durchgeführt, daß zur Ermittlung einer Zahl aus dem Bereich von —2*-' bis 2e-\ welche das betreffende
Vielfache des Multiplikanden darstellt die Bits ausgenutzt werden, die höchstens drei Binärstellen jeder
Bitgruppe der Summanden bei Vorliegen des binären Komplementärcodes zugeordnet sind. Außerdem werden die Vorzeichenbits der Summanden im Falle des
Binärcodes dieser Summanden mit Vorzeichenbit berücksichtigt Bei der Umwandlung der Bitgruppen der
beiden Summanden des Multiplikators in die die ganzen Zahlen aus dem Bereich von —2*-' bis +2*-'
darstellenden Bitgruppen werden die ausgewählten Bits aus einem oder aus beiden Summanden des Multiplikators bzw. deren Teile negiert wobei die Regel der
Umwandlung des Binärcodes in das äquivalente binäre Komplement befolgt wird, und/oder es werden in den
ausgewählten Bitgruppen des Multiplikators die die
Werte Ϊ auf den höchsten gültigen Steilen in der Gruppe darstellenden Eins-Bits durch 11 und die Werte 1 durch
11 nach der Regel
und der Regel
+ 1-2'= +1·2'+'-1·2'
ersetzt, wobei die Bits höheren Werts in den Bitpaaren zu den benachbarten Stellen höherer Wertigkeit gezählt
werden.
Claims (7)
1. Digitale Einrichtung zur binären Multiplikation
einer ersten Zahl als Multiplikand mit einer den s Multiplikator ergebenen Summe aus einer zweiten
und dritten Zahl im Binärcode, welche zwei parallele Register für die die Summe bildenden zweiten und
dritten Zahlen als Summanden und ein Register für den Multiplikanden aufweist, dadurch gekennzeichnet, daß eine Einheit (P) zur
Bereitstellung von Teilprodukten und eine Einheit (S) zur Addition der Teilprodukte vorgesehen sind,
daß die Register (A, B) für die Summanden (a, b) des
Multiplikators an eine Wandlereinheit (D) ange- is
schlossen sind, welche parallel die Summanden (a, b)
in Bitgruppen zur Darstellung ganzer Zahlen im Bereich —2*-' bis +2*-' umwandelt, wobei g - 1
bis 4 ist und die ganzen Zahlen die Ziffern eines Positionscodes mit der Basis 2t darstellen und die zur
Erzeugung der Teilprodukte erforderlichen Vielfachen des Multiplikanden bilden, wobei die Wandlereinheit (D) parallelen Aufbau zur Zuführung der Bits
der beiden Summanden (a, b) in identischen ^-Bitgruppen und zur Zuordnung eines einander
entsprechenden Bitgruppenpaares der beiden Summanden (a, b) jeweils einür eine ganze Zahl des
Bereichs -2*-' bis +2*-' darstellenden Bitgruppe
hat, wobei in der Wandlereinheit (D)zur Bildung von
eine ganze Zahl des Bereichs -2*-' bis +2*-' jo
darstellenden Bitgruppen höchstens drei Bits innerhalb eine. Bitgruppe jedes Summanden (a, b)
verwendet werden, wen?* diese Summanden im binären Komplementärcode dargestellt sind und
zusätzlich die Vorzeichsnbif der Summanden (a, b)
berücksichtigt werden, wenn die Summanden im Binärcode mit Vorzeichenbit dargestellt sind.
2. Einrichtung nach Anspruch i, dadurch gekennzeichnet, daß die Umwandlung der Summanden (a,
b) in der Wandlereinheit (D) durch Negation ausgewählter Bits der Summanden und Umwandlung der Binärcodes in das äquivalente binäre
Komplement (Operation 1) und durch Ersatz der
Werte 1 bzw. 1 bestimmter Bitgruppen des Multiplikators (a+b) an den Stellen höchster
Ordnung durch äquivalente Wertpaare 11 bzw. 11
nach der Regel
-1-2' - -1-2'+' + 1-2'
1-2' - +1-2'+' - 1-2'
(Operation 3) erfolgt, wobei die Werte höherer Wertigkeit jedes Wertpaares zur benachbarten
Bitgruppe höherer Ordnung hinzugezählt werden 5s (Operation 4).
3. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Wandlereinheit (D) nicht miteinander verbundene, parallele Schaltungen (A, D2, A,
A) aufweist, wobei jede dieser Schaltungen Eingänge hat, die mit den Ausgängen von höchstens
drei Bitgruppen innerhalb der beiden Summanden-Register (A, B), wenn die Summanden im binären
Komplementärcode dargestellt sind, und außerdem mit den Ausgängen für die Vorzeichenstellen dieser es
Register verbunden sind, wenn die Summanden im Binärcode mit Vorzeichenbit dargestellt sind, wobei
jede Schaltung die Signale von höchstens drei
Bitgruppen jedes Summanden und gegebenenfalls
der Vorzeichenbits transformiert und Ausgangssignale liefert, welche ein Vielfaches des Multiplikanden eines Teilprodukts darstellen,
4. Einrichtung nach Anspruch 1 oder 2, dadurch
gekennzeichnet, daß die Wandlereinheit (D) zwei oder drei Stufen aufeinanderfolgender Schaltungen
(DO, D'i, D'm D'i und D\ D% D%D"b) aufweist,
deren Eingänge mit den Ausgängen der Schaltungen der vorangehenden Stufen und/oder mit den
Ausgängen der Register (A, B) für die Summanden (a, b) verbunden sind, daß die durch die Ausgänge
der Schaltungen abgegebenen Signale der Schaltungen (£>"o, D"2. D\ D"6) der letzten Stufe, die eine
das Vielfache des Multiplikanden für ein Teilprodukt bestimmende Zahl liefert, durch die Ausgangssignaie
von höchstens drei Bitgruppen jedes Summanden-Registers bei Darstellung der Summanden im
binären Komplement und außerdem von Ausgangssignalen der Vorzeichenpositionen bei Darstellung
der Summanden im Binärcode bestimmt sind.
5. Einrichtung nach Anspruch 2, dadurch gekennzeichnet, daß zur Umwandlung der Summanden (a,
b) in Bitgruppen zur Darstellung ganzer Zahlen im Wandler (D) zuerst das Vorzeichen eines Summanden (a) positiven Werts negiert und der Binärcode
eines negativen Summanden (b) /nit Ausnahme der Vorzeichenbits negiert werden, wobei an der
Bitstelle niedrigsten Werts ein Korrekturzeichen-Bit 1 hinzugefügt wird (Operation 1), daß die Bits des
zweiten Summanden (b) von den Bits des ersten
Summanden subtrahiert werden und daß die sich
daraus ergebenden Werte 1,0,1 sind, daß die Werte
- + - +
1 bzw. 1 dieser Bitstellen durch das Zahlenpaar 11
bzw. 11 ersetzt werden, wobei die vordere Zahl des
Zahienpaares 11 bzw. 11 an die Bitstelle geringerer
Wertigkeit in der vorangehenden Bitgruppe gegen-
+
über dem ausgewählten Wert 1 bzw. 1 gesetzt wird
(Operation 3).
6. Einrichtung nach Anspruch 5, dadurch gekenn-
*■ zeichnet, daß nach dem Ersatz der Werte 1 bzw. 1
durch die Zahlenpaare 11 bzw. 11 die Werte gleicher
Bitstellen addiert und die erhaltenen ganzen Zahlen für -2*-' bis +2*-' im Binärcode dargestellt
werden (Operation 4), daß in der Einheit (P) zur Bereitstellung der Teilprodukte die durch die
Binärcode-Darstellung erforderlichen Teilprodukte gebildet und in der Additions-Einheit (S) addiert
werden.
7. Einrichtung nach Anspruch 6, dadurch gekennzeichnet, daß bei der Bereitstellung der Teilprodukte
in der Einheit (P) abhängig von den Zahlen des Bereichs — 2*-' bis +2*-' der Binärcode des
Multiplikanden (c) dargestellt und/oder verschoben und/oder unter Addition e'nes Korrekturbits negiert
wird.
Applications Claiming Priority (1)
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DE2727051B2 true DE2727051B2 (de) | 1979-10-31 |
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Family Applications (1)
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GB (1) | GB1582958A (de) |
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- 1977-06-15 DE DE2727051A patent/DE2727051C3/de not_active Expired
-
1978
- 1978-12-14 US US05/969,264 patent/US4215419A/en not_active Expired - Lifetime
Also Published As
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GB1582958A (en) | 1981-01-21 |
US4215419A (en) | 1980-07-29 |
DE2727051C3 (de) | 1980-07-17 |
DE2727051A1 (de) | 1978-12-21 |
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