DE4101004C2

DE4101004C2 - Paralleler Multiplizierer mit Sprungfeld und modifiziertem Wallac-Baum

Info

Publication number: DE4101004C2
Application number: DE4101004A
Authority: DE
Inventors: Tack Don Han; Sang Man Moh
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1990-05-31
Filing date: 1991-01-15
Publication date: 1994-08-11
Anticipated expiration: 2011-01-16
Also published as: CN1020806C; FR2662829A1; KR920006323B1; GB2244572B; GB2244572A; ITMI910076A0; IT1245097B; JPH0520030A; ITMI910076A1; DE4101004A1; GB9100849D0; US5181185A; FR2662829B1; CN1056939A; KR910020549A; JP3115009B2

Description

Die Erfindung betrifft einen parallelen Multiplizierer für Zahlen mit n-Bit, wie er beispielsweise aus der GB 189 630 A bekannt ist.

Bei dem bekannten parallelen Multiplizierer ist ein modifizierter Booth-Kodierer vorgesehen, der einen kodierten Ausgangswert aus einem binären Multiplikator an Eingangszeilen jeder Zeile eines Sprungfeldes anlegt, entsprechend einem modifizierten Booth-Algorithmus. Das Sprungfeld ist zur Erzeugung von Teilprodukten unter Verwendung der jeweiligen Bitgruppen des Ausgangswertes des modifizierten Booth-Kodierers und des binären Multiplikanden ausgebildet, und zur Ausgabe der Teilprodukte in Zeilen, nachdem sie um das Sprungintervall verschoben wurden. Ein modifizierter Wallace-Baum zur Verarbeitung der Teilprodukte, die durch die jeweilige Zeile des Sprungfeldes zugeführt werden, dient zum Erzeugen von Teilausgangswerten, und diese werden in einem Endaddierer stellenrichtig addiert. In dem bekannten Wallace-Baum sind Volladdierer vorgesehen, die so geschaltet sind, daß einmal in einem Volladdierer nur die Summensignale und in einem zweiten Volladdierer die Überlaufsignale (carry) verarbeitet werden.

Weiterhin ist aus der US-PS 4 809 211 ein paralleler Multiplizierer bekannt, bei welchem ein Booth-Multiplexer vorgesehen ist, welchem ein Wallace-Baum folgt. An dem Ausgang des Wallace-Baumes ist ein spezielles Register angeschlossen, dem Addierer nachgeschaltet sind.

Zum besseren Verständnis der Erfindung wird nachstehend deren Hintergrund näher erläutert.

Der parallele, binäre Multiplizierer hat weite Verwendung gefunden in verschiedenen Systemen, wie beispielsweise in einer arithmetischen Logikeinheit (ALU) von Hochleistungsrechnern, einem Bildtelegraphen, einem digitalen Signalverarbeitungssystem, einem Matrixmultiplizierer, und ferner für ein speziell entworfenes Chip, so daß zahlreiche Methoden vorgeschlagen worden sind, um die Chipflächen zu verringern und die Betriebsgeschwindigkeit des parallelen Multiplizierers zu verbessern. Beispielsweise ist es allgemein bekannt, daß die Multiplikationsgeschwindigkeit des parallelen Multiplizierers durch Verwendung des modifizierten Boothschen Algorithmus beträchtlich verbessert werden kann, wie in "COMPUTER ARITHMETIC" (Seiten 129-212, 1979) und "NIKKEI ELECTRONICS" (Seiten 76-89, 29.05.1978) von John Wiley & Sons Co. angegeben ist.

Die bekannten parallelen Multiplizierer beruhen auf verschiedenen Algorithmen und Verfahren. Unter den vielen vorgeschlagenen Multiplizierern werden allgemein verwendbare Multiplizierer mit überlegener Leistung in zwei Arten eingeteilt, die beide in ihrem Ausgangsschritt mittels der modifizierten Boothschen Algorithmen n/2 Teilproduktgruppen liefern, wobei n die Bitzahl der beiden Eingänge des Multiplikators Y und des Multiplikanden X darstellt. Der wichtigste Teil derartiger paralleler Multiplizierer ist eine Mehroperanden-Additionsschaltung, die die n/2 Teilproduktgruppen miteinander addiert und sie auf zwei Gruppen reduziert. Zur Realisierung dieser Addierschaltung werden ein vollständiges Addierfeld und der Wallace-Baum verwendet.

Der parallele Multiplizierer, der das Feld verwendet, ist in einer zweidimensionalen Feldstruktur angeordnet, die aus Volladdiererzellen besteht. Bei dieser Art von Multiplizierern werden die Ausgangssignale der Zellen in einer laufenden Zeile sequentiell in die Zellen einer nächsten Zeile eingegeben. Somit hat diese Art von Multiplizierern eine Verzögerungszeitkomplexität von 0(n) und grundsätzlich eine langsame Multiplikationszeit.

Fig. 1 zeigt den schematischen Gesamtaufbau eines bekannten parallelen Multiplizierers unter Verwendung des Felds. In Fig. 1 ist ein 16-Bit Multiplikand X für acht Multiplikand-Addierzellen CL1, CL2, CL3 . . ., CL8 vorgesehen und ein 16-Bit Multiplikator Y ist für einen modifizierten Booth-Codierer MBE vorgesehen. Dabei codiert der modifizierte Booth-Codierer MBE den 16-Bit Multiplikator Y entsprechend dem modifizierten Boothschen Algorithmus und liefert in solcher Weise codierte Ausgangssignale an die acht Addiererzellen CL1, CL2, CL3 . . . CL8, wobei jedes codierte Ausgangssignal ein 3-Bit- Signal ist.

Die erste bis achte Zeilenaddiererzellen CL1-CL8 addieren jeweils den Multiplikanden X zum codierten Ausgangssignal des modifizierten Booth-Codierers MBE und die erste Zeilenaddiererzelle CL1 liefert ihr Ausgangssignal an die zweite Zeilenaddiererzelle CL2. Darauf wird der Ausgangswert der ersten Zeilenaddiererzelle CL1 erneut zum Ausgangswert der zweiten Zeilenaddiererzelle CL2 addiert, hierzu wird der Multiplikationswert der zweiten Zeilenaddiererzelle CL2 sequentiell addiert und schließlich einem Schnelladdierer FAD geliefert. Für die Multiplikation von Komplementen werden vier Bits der zwei niedrigstwertigen Bits und ihre Komplimente aus jeder Zeilenaddiererzelle dem Schnelladdierer FAD zugeführt. Somit hat ein Endwert des Schnelladdierers FAD schließlich einen 2n-Bitwert. Im parallelen Multiplizierer werden die Ausgangssignale einer jeden Zeile sequentiell, wie vorausgehend erwähnt, der nächsten Zeile zugeführt.

Somit ist die Multiplikationszeit der beiden Eingänge langsam proportional der Anzahl der Bits der Eingänge. Daher ist dieser Multiplizierer nicht für eine Hochgeschwindigkeitsmuliplikation geeignet, obgleich er mühelos für kleine Bits, geringe Geschwindigkeit und kleine Chipfläche verwendbar ist.

Andererseits haben parallele Multiplizierer, die den Wallace-Baum verwenden, eine schnellere Betriebszeit von 0 (log n), aber es ist eine große Chipfläche mit unregelmäßigem Aufbau erforderlich. Somit eignet sich dieser Wallace-Baum nicht bei kleiner Chipfläche und geringen Kosten. Ferner wird gemäß Fig. 6 ein Übertragausgang nach einer Verzögerung durch ein Gate geliefert und ein Summenausgang wird nach einer Verzögerung durch zwei Gates geliefert, da im allgemeinen bei CMOS oder NMOS Schaltungen die Summe durch Verwendung des Übertragausgangs erhalten wird, der sich in einer Bereitschaftstellung befindet, bis die Summe geliefert wird, so daß der vorher gelieferte Übertragausgang nicht unmittelbar addiert wird. Fig. 2 zeigt einen schematischen Gesamtaufbau eines bekannten Multiplizierers, der den Wallace-Baum verwendet und Fig. 5 zeigt einen schematischen Aufbau des Wallace-Baums.

In beiden Multiplizierern, die das Feld oder den Wallace-Baum verwenden, ist der Endschritt die Addierung zweier Endzeilen. Diese beiden Arten bekannter Addierer haben noch Mängel bezüglich der Multipliktionsgeschwindigkeit und der Chipfläche, so daß die Notwendigkeit für wirksamere Multiplizierer bleibt, die hinsichtlich der Multiplikationsgeschwindigkeit und der Chipfläche verbessert sind.

Der Erfindung liegt die Aufgabe zugrunde, einen parallelen Multiplizierer zu schaffen, der den modifizierten Booth-Algorithmus, ein Sprungfeld und einen modifizierten Wallace-Baum verwendet, bei dem die Multiplikationsgeschwindigkeit verbessert ist.

Die vorstehende Aufgabe wird gelöst durch einen parallelen Multiplizierer mit den im Patentanspruch 1 angegebenen Merkmalen.

Eine vorteilhafte Ausgestaltung der Erfindung ist im Patentanspruch 2 angegeben.

Die Vorteile der Erfindung werden auch aus der folgenden Beschreibung bevorzugter Ausführungsformen in Verbindung mit den anliegenden Zeichnungen deutlich; es zeigt

Fig. 1 eine Darstellung eines als Feldgruppe aufgebauten parallelen Multiplizierers, der einen bekannten Booth-Algorithmus verwendet,

Fig. 2 eine Darstellung eines parallelen Multiplizierers, der den bekannten Booth-Algorithmus und Wallace-Baum verwendet,

Fig. 3 eine Darstellung eines erfindungsgemäßen parallelen Multiplizierers,

Fig. 4 eine Darstellung des erfindungsgemäßen Aufbaus eines Sprungfelds,

Fig. 5 eine Darstellung, die jeden Aufbau des Wallace-Baums angibt, wobei Fig. 5(A) der übliche Wallace-Baum und Fig. 5(B) ein erfindungsgemäß modifizierter Wallace-Baum ist,

Fig. 6 ein Schaltbild, die eine erfindungsgemäße CMOS-Volladdiererzelle angibt, wobei Fig. 6(A) eine Logikschaltung mit positivem Eingang und negativem Ausgang ist, und Fig. 6(B) eine Logikschaltung mit negativem Eingang und positivem Ausgang, und

Fig. 7 eine Darstellung eines Endaddierers (hybriden Präfix-Addierers).

Fig. 3 zeigt einen schematischen Gesamtaufbau eines erfindungsgemäßen parallelen Multiplizierers. Gemäß Fig. 3 umfaßt dieser einen modifzierten Booth-Codierer MBE zur Codierung eines Werts eines Multikators Y entsprechend dem modifizierten Booth-Algorithmus, ein Sprungfeld SAP, das mit dem Booth-Codierer MBE verbunden ist, um mittels des codierten Werts Teilproduktzeilen eines Multiplikanden X zu erzeugen und um die Teilproduktzeilen nach Überspringen eines vorgegebenen Sprungintervalls zu addieren, einen modifizierten Wallace-Baum MWT, der mit dem Sprungfeld SAP zum raschen Addieren von durch das Sprungfeld SAP gelieferter binärer Zahlen verbunden ist, und einen Endaddierer (hybriden Präfixaddierer) HPA, der mit dem modifizierten Wallace-Baum MWT verbunden ist, um die vom modifizieren Wallace-Baum MWT gelieferten Werte zweier Zeilen zu addieren.

Zunächst werden n/2 Teilproduktzeilen erzeugt, indem der modifizierte Booth-Algorithmus für eine parallele Multiplikation von zwei n-Bit Signalen X und Y verwendet wird, wobei n (=16) ein Bit eines Eingangssignals angibt. Darauf liefert der modifizierte Booth-Codierer 3 _* (n/2) codierte Ausgangswerte des Multiplikators Y, die an das Sprungfeld SAP geliefert werden. Anschließend erzeugt das Sprungfeld SAP die Teilproduktzeilen durch den Multiplikanden X und die codierten Ausgangswerte des modifizierten Booth-Codierers MBE, die dem modifizierten Wallace-Baum MWT zugeführt werden.

Das Verfahren der Erzeugung der Teilproduktzeilen ist das gleiche wie in Fig. 1 beschrieben. Insbesondere verringert das Sprungfeld SAP die Zahl der Teilprodukte von n/2 auf n/log(n/2). Das Sprungfeld SAP verbessert ferner die Regelmäßigkeit des Multipliziereraufbaus mit der Multiplikationszeit von 0(log n), und verringert die Chipfläche mittels eines einfachen Entwurfs.

Darauf wird der modifizierte Wallace-Baum MWT dazu verwendet, die Endergebnisse des Sprungfelds SAP durch wiederholte Addition auf zwei Zeilen zu reduzieren. Der modifizierte Wallace-Baum MWT hat eine schnellere Multiplikationszeit als der übliche Wallace-Baum, da der Übertragausgang keinen Bereitschaftszustand hat. Zur Verbesserung der Multiplikationszeit und der Chipfläche ist jede Zelle des Sprungfelds SAP und des modifizierten Wallace-Baums MWT aus Zellen mit positivem Eingang und negativem Ausgang und aus Zellen mit negativem Eingang und positivem Ausgang aufgebaut, die aufeinanderfolgend angeordnet sind.

Schließlich wird der Endaddierer HPA mit kleiner Chipfläche und hoher Geschwindigkeit dazu verwendet, die letzten beiden Zeilen zu addieren. Gegenüber dem parallelen Multiplizierer, der das bekannte Feld verwendet, hat die Erfindung eine schnellere Multiplikationszeit, die von 0(n) auf 0(log n) verringert ist, obgleich die Chipfläche erhöht ist.

Ferner verringert erfindungsemäß der parallele Multiplizierer mit dem Sprungfeld SAP und dem modifizierten Wallace-Baum MWT die Komplexität von 0 0(2n² log n) auf 0(n² log n + 2n²), so daß die Chipfläche minimiert werden kann und die Multiplikationsgeschwindigkeit in einem unter 128 Bit liegenden Bereich schneller wird, obgleich die Multiplikationszeit 0(log n) äquivalent zum bekannten Fall ist.

Da bei dieser Schaltung die Addition von zwei Zahlen mit n-Bits mittels der Kombination des modifizierten Booth-Codierers, des Sprungfelds SAP, des modifizierten Wallace-Baums MWT und des Endaddierers HBA erfolgt, liegen am Ausgang 2n-Bits an, und (n/2) _* 3 codierte Ausgangszeilen werden vom Multiplizierer Y durch Verwendung des modifzierten Booth-Codierers MBE entsprechend dem modifizieten Booth-Algorithmus erzeugt. Daher gibt es drei codierte Ausgangswerte der i-ten Zeilen wie folgt:

ONE_i = y₂_i ⊕ y₂_i-1

TWO_i = (y₂_i+1)′ · y₂_i · y₂_i-1 + y₂_i+1 · (y₂_i)′ · (y₂_i-1)

NEG_i = y₂_i+1((y₂_i′ + (y₂_i-1)′)

mit (oin/2-1 und y_-1 = 0), wobei das Symbol " ′ " (Apostroph) gleich die logische Negatioin des davorstehenden Ausdrucks bezeichnet, was in den Figuren statt des Apostrophs durch Überstreichen dargestellt ist.

Da die Teilproduktzeile aus den drei codierten Ausgangszeilen erzeugt wird, werden die n/2 Teilproduktzeilen erzeugt, indem die Ausgangszeilen des modifizierten Booth-Codierers MBE und des n-Bit Multiplikanden den jeweiligen Addierzellen zugeführt werden. Ein j-tes Bit der i-ten Teilproduktzeile ist wie folgt:

P_i,j = (ONE_i · x_j + TWO_i · x_j-1) ⊕ NEG_i

(0 i n/2-1, 0 j n, X - ₁ = 0 und Xn = Xn - ₁)

Das Teilprodukt Pi,j wird um zwei Bit nach links verschoben, da der tiefgestellte Index i um eins erhöht wird, so daß der tiefgestellte Index j, der eine Spalte darstellt, um zwei erhöht ist.

Die Zahl der Teilproduktzeile wird von n/2 durch Verwendung des Sprungfelds SAP auf n/log(n/2) verringert. Der Aufbau des Sprungfelds SAP ist in Fig. 4 angegeben. Das Sprungfeld SAP umfaßt eine erste Zeilenaddiererzelle CL11, eine zweite Zeilenaddiererzelle CL12, . . ., und eine achte Zeilenaddiererzelle CL18. Die erste Zeilenaddiererzelle CL11 wird mit der vierten Zeilenaddiererzelle CL14 durch Überspringen von drei Zeilen in Betrieb genommen und in ähnlicher Weise wird die zweite Zeilenaddiererzelle CL12 mit der fünften Zeilenaddiererzelle CL15 in Betrieb genommen. Somit wird jede Zeilenaddiererzelle nach Überspringen von drei Zeilen in Betrieb genommen.

Um die Betriebszeit proportional zu log(n/2) zu machen, wird das Sprungintervall mit n/(2log(n/2)) bestimmt. Dabei bestehen n/2 Teilproduktzeilen jeweils aus log(n/2) Gruppen aus n/(2/log(n/2)) Zeilen, wobei drei erste Gruppen simultan durch die Volladdierzelle addiert werden, so daß das Sprungintervall gleich log(n/2)-3 wird und die Betriebszeit des Sprungfelds SAP gleich log(n/2)-2 wird. Der Übertrag und das Summenausgangssignal jeder Zelle in einer vorliegenden Gruppe wird den entsprechenden Zeilen einer nächsten Gruppe zugeführt, und insbesondere wird der Übertragausgang an eine um eins höher gewichtete Zelle geliefert.

Das Übertragausgangssignal Ci,j und das Summenausgangssignal Si,j der Volladdiererzelle in der i-ten Zeile und der j-ten Spalte stellen sich jeweils wie folgt dar:

C_i,j = f_c(P_i,j, S_{i-n/2log(n/2),j}, C_{i-n/2log(n/2),j-1})

S_i,j = f_s(P_i,j, S_{i-n/2log(n/2),j}, C_{i-n/2log(n/2),j-1})

Hierbei bezeichnet fs jeweils Funktionen zur Erzielung des Übertrags und Summenausgangssignals dar und jeder der drei Argumente stellt jeweils einen ersten Summanden), einen zweiten Summanden bzw. den Übertrag dar, und das kommutative Gesetz ist befolgt. Ferner liegt i im Bereich von n/log(n/2) bis n/2-1, während j im Bereich von 2i bis 2i+n liegt.

Andererseits werden in dem Fall, für den Ci,j gleich Null ist und Si,j gleich dem Wert von Pi,j im Bereich von 0in/log(n/2)-1 ist, Pi,j, Si,j und Ci,j in dem vorbestimmten Bereich von i und j gleich Null angenommen. Die n/log(n/2) Bitleitungen werden dem modifizierten Wallace-Baum MWT zugeführt und schließlich auf zwei Bitleitungen verringert. Der modifiziete Wallace-Baum MWT arbeitet schnell, indem der Bereitschaftszustand des Übertragausgangssignals von jeder Zelle entfernt wird. Beim üblichen Wallace-Baum wird nämlich das Übertragausgangssignal einer CMOS Volladdiererzelle nach einer Torverzögerung geliefert, und das Summenausgangssignal wird nach einer weiteren Torverzögerung unter Verwendung des Übertragausgangssignal geliefert, so daß das Summenausgangssignal eine Verzögerung von zwei Toren erfordert, da das Übertragungssignal sich im Bereitschaftszustand befindet, bis das Summenausgangssignal geliefert wird. Um die Betriebszeit durch Beseitigung dieses Bereitschaftszustands des Übertragausgangssignals zu verringern, liefert der modifizierte Wallace-Baum MWT umittelbar das Übertragausgangssignal ohne Bereitschaftszustand an die nächste Zelle, wo jeweils Volladdiererzellen ihrerseits, wie anschließend beschrieben wird, aufeinanderfolgend mit positivem Eingang und negativem Ausgang und mit negativem Eingang und positivem Ausgang angeordnet sind. Als Ausführungsbeispiel hat der in Fig. 5(B) dargestellte modifizierte Wallace-Baum MWT nahezu die gleiche Größe der Chipfläche wie der bekannte Wallace-Baum, aber hat eine schnelle Multiplikationszeit.

Fig. 5(A) zeigt die Anordnung des bekannten Wallace- Baums. Die Multiplikationsausgangswerte P0-P8 des Sprungfelds SAP werden den Volladdierern 11, 21 und 31 zugeführt. Bei den Volladdierern 11, 21 und 31 werden die Übertragausgangssignale und Summenausgangssignale wiederholt ihren nächsten Volladdierern zugeführt, so daß von den beiden Volladdierern 43 und 44 schließlich ein 2-Bit-Ausgangssignal erzeugt wird.

Fig. 2 zeigt den bekannten parallelen Multiplizierer, der den modifizierten Booth-Algorithmus und den modifizierten Wallace-Baum verwendet und einen ähnlichen Aufbau gemäß Fig. 5(A) aufweist, wobei aber seine Volladdierer lediglich aus Zellen mit positivem Eingang und positivem Ausgang bestehen. Das Endübertragssignal und die Summenausgangssignale des Volladdierers 44 wird dem schnellen Addierer FAD zur Ausgabe des Multiplikationswerts zugeführt. Bei den Volladdierern stellt FApn eine Zelle mit positivem Eingang und negativem Ausgang dar, während FAnp eine Zelle mit negativem Eingang und positivem Ausgang darstellt.

Fig. 5(B) zeigt den Aufbau des erfindungsgemäß modifizierten Wallace-Baums MWT. Der modifizierte Wallace-Baum MWT umfaßt Volladdierer 61, 71 und 81 zur Aufnahme der Multiplikationsausgangswerte P0-P8 des Sprungfelds SAP, einen Volladdierer 91 zum Addieren der Überträge der Volladdierer 61, 71 und 81, einen Volladdierer 92 zum Addieren der Summenausgänge der Volladdierer 61, 71 und 81, einen Volladdierer 93 zum Addieren einer Summe eines Volladdierers 91 und der Überträge der Volladdierer 91 und 92, und einen Volladdierer 94 zum Addieren des Übertrag des Volladdierers 93 und der Summenausgang der Volladdierer 92 und 93. In dieser Schaltung sind die Volladdierer für lediglich Übertragausgangssignale getrennt von jenen für lediglich Summenausgangssignale, so daß keine Verzögerung durch einen Bereitschaftszustand auftritt. Jede Zelle des Sprungfelds SAP und des modifizierten Wallace-Baums MWT soll grundsätzlich ein Volladdierer sein.

Bei diesem parallelen Multiplizierer werden die Verzögerung der Zelle gleichzeitig die Chipfläche verringert, indem die Zellen mit positivem Eingang und negativem Ausgang und die Zellen mit negativem Eingang und positivem Ausgang aufeinanderfolgend angeordnet sind. Auf diese Weise werden Inverter in der Zellenausgangsstufe entbehrlich, und somit werden die Ausgangssignale einer jeden Zelle rasch mit nur einer Verzögerung von einem Tor geliefert und die Anzahl der Tore ist ebenfalls verringert. Die Logikgleichungen bei positivem Eingang und negativem Ausgang der Volladdiererzelle sind wie folgt:

Cout′ = (c_in(a + b) + a · b)′

Sum′ = (Cout′ (a + b + c_in) + a · b · c_in)′

Fig. 6(A) zeigt den CMOS Volladdierer zur Realisierung dieser Gleichungen. Dagegen sind die Logikgleichungen bei negativem Eingang und positivem Ausgang der Volladdiererzelle wie folgt:

Cout = ((c_in′ + a′ · b′) · (a′ + b′))

Sum = ((Cout + a′ · b′ · c_in′) · (a′ + b′ + c_in′))′.

Fig. 6(B) zeigt den CMOS Volladdierer zur Realisierung dieser Gleichungen, wobei a, b, Cin jeweils Eingangssignale sind und insbesondere Cin das Übertrageingangssignal angibt, das von dem um 1 höherwertigen Bit geliefert wird. Der Endaddierer HPA wird in der Endstufe des parallelen Multiplizierers zur effizienten Durchführung der Addition verwendet. Der Endaddierer HPA ist ein überlegener Addierer mit kleiner Chipfläche und kurzer Betriebszeit, so daß bei der Verwendung des Endaddierers HPA beim Multiplizierer die Gesamtleistung verbessert wird. Die Logikfunktionen jeder Zelle sind wie folgt (vgl. Fig. 7):

(i) pg-Zelle
(p_i,1)′ = (a_i + b_i)′
	(g_i,1)′ = (a_i · b_i)′
(ii) bp-Zelle	(p_j,2k+1)′ = (p_{i,2k ·}p_j,2k)′
	(g_j,2k+1)′ = (p_{j,2k ·}g_i,2k+g_j,2k)′
(iii) bn-Zelle	p_j,2k = ((p_i,2k-1)′ + (p_j,2k-1)′)′
	g_j,2k = ((p_j,2k-1)′ + (g_i,2k-1)′ (g_j,2k-1)′)′
(iv) Weiße Zelle	p_i,k = (p_i,k-1)′
	g_i,k = (g_i,k-1)′
(v) Summenzelle	S_i = ((c_i + (p_i,1)′ · (c_i-1)′) ((g_i,1)′ + (c_i-1)′))′

Fig. 7 zeigt den Aufbau des Endaddierers (hybriden Präfix-Addierers) HPA, der zwei 16-Bit Zahlen (a16, a15, . . . a1) und (b16, b15, . . ., b1) zur Erzielung des Ergebnisses (s17, s16, . . ., s1) addiert. In Fig. 7 geben ein tiefgestellter Index p oder g jweils die Zeile und Spalte an und ai, bi, ci und si geben jeweils den ersten i-ten Summanden, den zweiten i-ten Summanden, den i-ten Übertrag und die i-te Summe an. Jede vorstehend beschriebene Zelle umfaßt NMOS und PMOS-Transistoren. Dieser Endaddierer HPA wurde bereits in der "IEEE Internationale Konferenz für Rechnerentwurf" unter der Bezeichnung "VLSI-Design of High-Speed, Low-Area Addition circuitry" von der Anmelderin angegeben (Tackdon Han und D.A. Carlson: "Fast Area-Efficient VLSI Adders", IEEE (1987). Erfindungsgemäß kann eine höhere Betriebsgeschwindigkeit durch Verwendung des Endaddierers HPA erhalten werden (siehe die vorstehend erwähnte Schrift der IEEE-Konferenz). Der erfindungsgemäße parallele Multiplizierer hat durch Verwendung des Felds eine größere Chipfläche, während er vorzugsweise eine von 0(n) auf 0(log n) verringerte Multiplikationszeit hat.

Im Vergleich mit dem Multiplizierer, der den bekannten Wallace-Baum verwendet, der als schnellster Algorithmus für parallele Multiplikation bekannt war, wird die Chipfläche des Multiplizierers, der sowohl das Sprungfeld SAP und den modifizieten Wallace-Baum MWT verwendet, von 0(2n² log n) auf 0(n² log n + 2n²) verringert, obgleich sowohl im bekannten Wallace-Baum und in diesem modifizierten Wallace-Baum MWT die Betriebszeit gleich 0(log n) ist. Jedoch ist der modifizierte Wallace-Baum MWT in einem Bereich von weniger als 128 Bits schneller in der Multiplikation als der bekannte, und liefert folgende Wirkungen:

1) Es wird eine schnelle Multiplikation mit einer Betriebszeit von 0(log n) durchgeführt und die Regelmäßigkeit ist verbessert, so daß die Chipfläche minimiert ist und der Entwurf einfach wird, wodurch die Herstellungskosten sich verringern;
2) Durch Verwendung des Sprungfelds SAP wird die Regelmäßigkeit verbessert und somit die Chipfläche verringert und der Aufbau wird einfach, wobei die Betriebszeit von 0(log n) beibehalten wird;
3) Durch Verwendung des modifizierten Wallace-Baums MWT wird die Betriebszeit durch Beseitigung des Bereitschaftszustands des Übertragausgangs verringert;
4) Durch Verwendung des Endaddierers HPA wird die Betriebszeit verringert und die Regelmäßigkeit verbessert, so daß die Chipfläche minimiert wird;
5) Durch aufeinanderfolgende Anordnung der Zellen mit positivem Eingang und negativem Ausgang und der Zellen mit negativem Eingang und positivem Ausgang wird die Verzögerungszeit verringert und Anzahl der Tore wird ebenfalls verringert;
6) Bei Vergleich mit einem das Feld verwendenden parallelen Multiplizierer wird die Betriebszeit von 0(n) auf 0(log n) verringert, obgleich die Chipfläche groß ist. Bei weiterem Vergleich mit dem parallelen Multiplizierer, der lediglich den bekannten Wallace-Baum verwendet, hat der Multiplizierer, der sowohl das Sprungfeld SAP als auch den erfindungsgemäß modifzierten Wallace-Baum verwendet, eine von 0(2n²log n) auf 0(n² log n + 2n²) minimierte Chipfläche und seine Betriebszeit wird im Bereich von weniger als 128 Bit kürzer, ungeachtet der Betriebszeitkomplexität von 0(log n);
7) Somit wurden ein überlegener paralleler Multiplizierer und ein Addierer hoher Leistung entwickelt; und
8) Durch Anwendung des erfindungsgemäßen paralellelen Multiplizierers bei einer der arithmetischen Logikeinheit (ALU), beim Bildtelegraphen, bei digitalen Signalverarbeitungssystemen, bei Matrixmultiplizierern und Chips für spezielle Anwendungen kann deren Leistung verbessert werden.

Claims

1. Paralleler Multiplizierer für Zahlen mit n Bit, mit
einem modifzierten Booth-Codierer, der einen codierten Ausgangswert aus einem binären Multiplikator (Y) an Eingangszeilen jeder Zeile eines Sprungsfelds (SAP) anlegt, entsprechend einem modifizierten Booth-Algorithmus,
wobei das Sprungfeld (SAP) zur Erzeugung von Teilprodukten unter Verwendung der jeweiligen Bitgruppen des Ausgangswertes des modifizierten Booth-Codierers und des binären Multiplikanden (X) ausgebildet ist, und zur Ausgabe der Teilprodukte in Zeilen, nachdem sie um das Sprungintervall verschoben wurden;
einem modifizierten Wallace-Baum (MWT) zur Verarbeitung der Teilprodukte, die durch die jeweilige Zeile des Sprungfelds (SAP) zugeführt werden, zum Erzeugen von Teilausgangswerten; und
einem Endaddierer (HPA) zum stellenrichtigen Addieren der Teilausgangswerte des modifizierten Wallace-Baums (MWT);
wobei der modifizierte Wallace-Baum (MWT), der vor einem ersten Zeitpunkt (1, Fig. 5) Ausgangswerte (P0-P88) durch das Sprungfeld empfängt, aus nachfolgenden Volladdierern besteht, deren Summenbildung gegenüber der Übertragerzeugung zeitverzögert ist:
- ersten Volladdierern (61, 71, 81) zur Erzeugung eines Übertrag-Ausgangssignals zum ersten Zeitpunkt (1) und eines Summen-Ausgangssignals zu einem zweiten Zeitpunkt (2),
- einem zweiten Volladdierer (91) zur Erzeugung eines Übertrag-Ausgangssignals zum zweiten Zeitpunkt (2) und eines Summen-Ausgangssignals zu einem dritten Zeitpunkt (3), aus den Übertrag-Ausgangssignalen des ersten Volladdierers (61, 71, 81);
- einem dritten Volladdierer (92) zur Erzeugung eines Übertrag-Ausgangssignals zum dritten Zeitpunkt (3) und eines Summen-Ausgangssignals zu einem vierten Zeitpunkt (4), aus den Summen-Ausgangssignalen der ersten Volladdierer (61, 71, 81);
- einem vierten Volladdierer (93) zur Erzeugung eines Übertrag-Ausgangssignals zum vierten Zeitpunkt (4) und eines Summen-Ausgangssignals zu einem fünften Zeitpunkt (5) aus dem Übergang-Ausgangssignal und dem Summen- Ausgangssignal des zweiten Volladdierers (91), und dem Übertrag-Ausgangssignal des dritten Volladdierers (92); und
- einem fünften Volladdierer (94) zur Erzeugung eines Übertrag-Ausgangssignals zu einem sechsten Zeitpunkt (6), und eines Summen-Ausgangssignals zu einem siebten Zeitpunkt (7), aus dem Übertrag-Ausgangssignal und dem Summen-Ausgangssignal des vierten Volladdierers (93), und dem Summen-Ausgangssignal des dritten Volladdierers (92);
- wobei die drei ersten Volladdierer (61, 71, 81) und der erste Volladdierer (93) mit positivem Eingang und negativem Ausgang (FApn), und der zweite (91), dritte (92) und fünfte (94) Volladdierer mit negativem Eingang und positivem Ausgang (FAnp) ausgebildet sind, und
- die Volladdierer mit positivem Eingang und negativem Ausgang (FApn) mit CMOS-Transistoren dergestalt ausgebildet sind, daß sie folgenden Gleichungen genügen (Fig. 6(A)): Cout′ = (Cin(a + b) + a · b)′Summe′ = (Cout′(a + b + Cin) + a · b · Cin)′- um die Volladdierer mit negativem Eingang und positivem Ausgang (FAnp) mit CMOS-Transistoren dergestalt ausgebildet sind, daß sie folgenden Gleichungen genügen (Fig. 6(B)):Cout = ((Cin′ + a′ · b′) · (a + b′))′
Summe = ((Cout + a′ · Cin′) · (a′ + b′ + Cin′))′,- wobei a, b die Eingangssignale des Volladdierers sind, Cin das Übergangs-Eingangssignal, Cout das Übertrag- Ausgangssignal und "Summe" das Summenausgangssignal ist und das Apostroph (′) die Negation des davorstehenden Ausdrucks darstellt.

2. Paralleler Multiplizierer nach Anspruch 1, dadurch gekennzeichnet, daß der Endaddierer (HPA) aus sogenannten pg-Zellen, bp- Zellen, bn-Zellen, weißen Zellen und Summenzellen (Fig. 7) besteht, die folgenden Gleichungen genügen: (i) pg-Zelle (p_i,1)′ = (a_i + b_i)′ (g_i,1)′ = (a_i · b_i)′ (ii) bp-Zelle (p_j,2k+1)′ = (p_{i,2k ·}p_j,2k)′ (g_j,2k+1)′ = (p_{j,2k ·}g_i,2k+g_j,2k)′ (iii) bn-Zelle p_j,2k = ((p_i,2k-1)′ + (p_j,2k-1)′)′ g_j,2k = ((p_j,2k-1)′ + (g_i,2k-1)′ (g_j,2k-1)′)′ (iv) Weiße Zelle p_i,k = (p_i,k-1)′ g_i,k = (g_i,k-1)′ (v) Summenzelle s_i = ((c_i + (p_i,1)′ · (c_i-1)′) ((g_i,1)′ + (c_i-1)′))′

wobei a, b zu addierende Zahlen mit jeweils n Bit bezeichnen, s das Ergebnis ist, sowie p, g eine Zeile bzw. Spalte bezeichnet, und a_i und b_i den i-ten Summanden, c_i den i-ten Übertrag, und s_i die i-te Summe bezeichnet.