DE1809219A1 - Binaeres Vielfach-Addierwerk zur gleichzeitigen Addition mehrerer binaerer Zahlen - Google Patents
Binaeres Vielfach-Addierwerk zur gleichzeitigen Addition mehrerer binaerer ZahlenInfo
- Publication number
- DE1809219A1 DE1809219A1 DE19681809219 DE1809219A DE1809219A1 DE 1809219 A1 DE1809219 A1 DE 1809219A1 DE 19681809219 DE19681809219 DE 19681809219 DE 1809219 A DE1809219 A DE 1809219A DE 1809219 A1 DE1809219 A1 DE 1809219A1
- Authority
- DE
- Germany
- Prior art keywords
- adder
- binary
- carry
- output
- order
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012937 correction Methods 0.000 claims description 134
- 238000000034 method Methods 0.000 claims description 5
- 238000011156 evaluation Methods 0.000 claims description 2
- 230000014509 gene expression Effects 0.000 description 14
- 229910052760 oxygen Inorganic materials 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000012546 transfer Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 3
- 238000010276 construction Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 101000831272 Oryza sativa subsp. japonica Cysteine proteinase inhibitor 5 Proteins 0.000 description 1
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- 239000011669 selenium Substances 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/509—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination for multiple operands, e.g. digital integrators
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/491—Computations with decimal numbers radix 12 or 20.
- G06F7/492—Computations with decimal numbers radix 12 or 20. using a binary weighted representation within each denomination
- G06F7/493—Computations with decimal numbers radix 12 or 20. using a binary weighted representation within each denomination the representation being the natural binary coded representation, i.e. 8421-code
- G06F7/494—Adding; Subtracting
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/48—Indexing scheme relating to groups G06F7/48 - G06F7/575
- G06F2207/4802—Special implementations
- G06F2207/4814—Non-logic devices, e.g. operational amplifiers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/492—Indexing scheme relating to groups G06F7/492 - G06F7/496
- G06F2207/4922—Multi-operand adding or subtracting
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/492—Indexing scheme relating to groups G06F7/492 - G06F7/496
- G06F2207/4924—Digit-parallel adding or subtracting
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
- Other Investigation Or Analysis Of Materials By Electrical Means (AREA)
Description
dipping.B. HOLSEK
89 AUOi-IBUTlO
J-WELSEH-3TIlASSB 1*
nuiniii «MT»
ι. Η
Augsburg, den
November 1968
International Business Machines Corporation, Armonk,
N.Y. 10 504, Vereinigte Staaten von Amerika
Binäres Vielfach-Addierwerk zur gleichzeitigen Addition
mehrerer binärer Zahlen
Die Erfindung betrifft binäre Addierwerke und insbesondere
binäre Addierwerke zur gleichzeitigen Addition mehrerer binär codierter Zahlen.
Es sind bereits Addierwerke bekannt, mittels !^eichen zwei
binäre Zahlen gleichzeitig addiert werden können. Es wurde bereits, teilweise mit Erfolg, versucht, die Aufnahmefähigkeit
binärer Addierwerke zu vergrößern. Man ist bisher jedoch nicht
809830/1175
über die. gleichzeitige Addition von drei binären Zahlen hinausgekommen. Ein entsprechendes Addierwerk mit drei
Paralleleingängen kann der Veröffentlichung "Three-Input Binary Adder", A.R. Geller, IBM Technical Disclosure Bulletin,
Band 6, Mr. 6, November 1962» Seite 64, entnommen werden. Im
Zuge der Entwicklung von mit hoher Arbeitsgeschwindigkeit betriebenen Rechenmaschinen, Vielehe gleichzeitig eine Vielzahl
von Operationen ausführen können, ist es jedoch notwendig,
die vorhandene Zahl von binären, gleichzeitig zu addierenden Paralleleingängen zu einem binären Rechenwerk zu ^erweitern.
In Übereinstimmung mit dem Buch "Computer Logic, The
Functional Design of Digital Computers", von Ivan Flores, Seite 182 bis 1-C7, sei darauf hingewiesen, daß binäre Addierwerke
auch beim Aufbau von Addierwerken für binär codierte
Dezimalzahlen verwendet werden. In der genannten Veröffentlichung
ist ein Addierwerk für binär codierte Dezimalzahlen dargelegt, xvelches aus zwei binären Addierwerken und einer Korrekturschaltung
besteht. Es ergibt sich also unmittelbar, daß, sobald ein binäres Addierwerk zur gleichzeitigen Addition von
beispielsweise sechs Binärzahlen geschaffen ist, auch ein Addierwerk für binär codierte Dezimalzahlen aufgebaut v;erden
kann, das gleichzeitig sechs binär codierte Dezimalzahlen zusammenzählen kann.
9098 3 0/1175
6AD ORIGINAL
"Ίΐ"'"1 "!''..'!11JiI ll»l!ili:illl...-:il!!"1!-|ä1»-TIPi"i:in!:|l1iip - !■■,■■■■ ψ\:Ι , ■ ι
Durch die Erfindung soll also die Aufgabe gelöst werden,
für Addierwerke mit mehreren Paralleleingängen die Möglichkeit
zu eröffnen, gleichzeitig mehr als drei Binärzahlen zu addieren.
Die Erfindung umfaßt auch einen binären Addierwerkabschnitt mit mehreren Paralleleingängen, welcher sich durch
hohe Arbeitsgeschwindigkeit auszeichnet und zum Aufbau von binären Vielfach-Addierwerken verwendet werden kann.
Eine weitere erfindungsgemäße Bauart eines solchen binären Addierwerkabschnittes mit mehreren Paralleleingängen
zeichnet sich aufgrund "guter Ausnutzung von in dem Additionsabschnitt enthaltenen Addierzellen durch eine besonders große
Zahl frei verfügbarer Eingänge aus und kann ebenfalls zum
Aufbau von binären Vielfach-Addierwerken verwendet werden.
Schließlich beinhaltet die Erfindung noch ein Vielfach-Addierwerk für binär codierte Dezimalzahlen, mittels welchen
mehr als drei solche binär codierte Dezimalzahlen gleichzeitig zusammengezählt werden können. Hierbei wird von Addierwerkabschnitten
der zuvor erwähnten Bauarten Gebrauch gemacht.
Die angegebene Aufgabe wird erfindungsgemäß durch eine Gruppe nebeneinander betriebener, Jeweils den einzelnen
9 Ö 9 8 3 0 / 1 1 7 5
BitplMtzen der zu addierenden Binärzahlen· zugeordneter Addierzellen
gelöst, die jeweils, einen-Ausgang erster Ordnung, der
jeweils ein die an dem der betreffenden-Addierzelle jeweils
entsprechenden Bitplatz dargebotene Summe angebendes Ausgangssignal liefert sowie außerdem mehrere Ausgänge höherer Ordnung
aufweist, welche jeweils Übertragssignale unterschiedlicher Ordnung liefern.
Zur Vereinfachung der Erläuterung der Erfindung sei noch die folgende Übersicht über die einzelnen gewählten Bezeichnungen
gegeben:
Ein binäres Addierwerk mit vielen Paralleleingängen, welches nachfolgend kurz als binäres Vielfach-Addierwerk bezeichnet
wird, besteht aus einer Vielzahl einzelner binärer Addierwerkabschnitte zweiter Bauarten, die selbst wiederum
viele Paralleleingänge aufweisen. Diese binären Vielfäch-Addierwerkabsehnitte
seien im folgenden kurz mit "Addierwerkabschnitt Type 1" bzw. MIBAS-I und mit "Addierwerkabschnitt
Type 2" bzw. MIBAS-2 bezeichnet. Jeder der Addierwerkabschnitte stellt für sich selbst ein binäres Vielfach-Addierwerk zur
gleichzeitigen Addition einer größeren Zahl von Binärzahlen mit jeweils vier Bitplätzen dar.
In den Addierwerkabschnitten der Type 1 und der Type 2
(MIBAS-I bzw. 2) finden jeweils Addierzellen Anwendung. Diese
_ 4 _
. 909830/117S
Addier'zellen dienen zur Addition jeweils einer bestimmten
-Anzahl von Paralleleingängen zu den einzelnen Bitplätzen des betreffenden Addierwerkabschnittes. Die Addierwerkabschnitte
weisen außerdem Eingänge zur Aufnahme von Signalen der jeweils vorausgehenden Addierwerkabschnitte bzw. Stufen
auf und über diese Eingänge werden die richtigen Übertragssignale des jeweils vorausgehenden Addierwerkabschnittes eingespeist.
Auch sind Ausgänge zu dem jeweils nächstfolgenden Addierwerkabschnitt vorgesehen, über welche diesem nächstfolgenden
Addierwerkabschnitt Übertragssignale weitergegeben werden. Jeder Addierwerkabschnitt besitzt vier Bitausgänge,
welche die Summe der betreffenden bestimmten Anzahl binärer Eingänge zu den genannten vier Bitplätzen des betreffenden
Addierwerkabschhittes angeben.
In dem Addierwerkabschnitt Type MIBAS-2 finden ebenfalls
Addierzellen zur entsprechenden Verarbeitung der Übertragssignale Verwendung.
Durch Hintereinanderschalten von solchen jeweils vier
Bitplätze umfassenden Addierwerkabschnitten (MIBAS-I bzw. MIBAS-2) kann ein binäres Vielfach-Addierwerk für beliebige
Stellenzahlen aufgebaut werden. Beide Addierwerkabschnitte (MIBAS-I bzw. MIBAS-2) können auch zum Aufbau von Vielfach-Addierwerkabschnitten
für binär codierte Dezimalzahlen ver-
909 8 3 0/ 1 17S
BAD ORiGlNAL
wendet werden. Die abgekürzte Bezeichnung hierfür sei MIBCDAS. Jeder der jeweils vier, Bitplätze umfassenden Addierwerkabschnitte
für binär codierte Dezimalzahlen besitzt eine Korrekturschaltung und eine zugehörige Ausgangsschaltung.
Im einzelnen besteht ein solcher Addierwerkabschnitt für binär codierte Dezimalzahlen aus zwei Addierwerkabschnitten
Type 1 und einer zugehörigen Korrekturschaltung CC. Ein erster Addierwerkabschnitt Type 1 dient als Korrektursammler,
während der zweite Addierwerkabschnitt Type 1 als Ausgangssammler dient. Die Korrekturschaltung erzeugt unter
Verwendung der Ausgänge des Korrektursammlers die jeweils richtigen Korrekturfaktoren und speist diese als Eingangssignale in den Ausgangssammler ein.
Eine andere Form eines Addierwerkabschnittes für binär codierte Dezimalzahlen laßt sich dadurch bilden, daß die
Übertrag-Ausgangssignale und die den vier Bitplätzen entsprechenden
Bitausgänge eines Addierwerkabschnittes Type 2 als Eingänge einer zugehörigen Korrektur- und Ausgangsschaltung
(COC) zugeleitet werden." Die Korrektur- und Ausgangsschaltung
bietet bereits korrigierte Ausgangs-Übertragssignale und eine
Binärzahl mit vier Bitplätzen dar, welche zusammen den Ausgang des Vlelfach-Addierwerkabschnittes für binär codierte
Dezimalzahlen darstellen. Die Kombination der korrigierten
β -
909830/1175
BAD ORiQiNAL
Ausgangs-Übertragssignale und der den vier Bitplatzen entsprechenden Bin.ärz.ab.1 gibt in binärer Codierungsweise im
Dezimalsystem die Summe der Anzahl der binär codierten Dezimalzahlen wieder, welche als Eingänge in den Addierwerkabschnitt
Type 2 eingegeben worden waren.
Im folgenden wird die Erfindung unter Hinweis auf weitere Vorteile und Besonderheiten anhand von bevorzugten
Ausführungsformen unter Bezugnahme auf die beiliegenden
Zeichnungen näher beschrieben. In den Zeichnungen stellen dar:
Fig. 1 ein logisches Schaltbild eines vier
Bitplätze umfassenden Vielfach-Addierwerkabschnittes Type 1 (MIBAS-I),
Fig. 2 das logische Schaltzeichen für den
in Fig. 1 dargestellten Addierwerkabschnitt,
Fig. JA eine erste Ausführungsform einer in
dem erfindungsgemäßen Addierwerk zu
verwendenden Addierzelle,
Fig. 2>B eine weitere Ausführungsform einer
solchen Addierzelle,
809830/117«
ORIGINAL
Fig. JC das logische Schältzeichen für
eine Addierzelle,
Fig. 4 eine Tabelle zur Darstellung der
Summe der Vielfach-Addierwerkabschnitte
in dezimaler und binärer Form, zur Darstellung der Summenbildung der Eingänge zu dem Addierwerkabschnitt
in. binär codierter Dezimalschreibweise und zur Bildung
des Korrekturfaktors, welcher notwendig ist, um aus dem Ausgang des
Addierwerkabschnittes die Summe in korrigierter binär codierter Dezimalschreibweise
zu erhalten,
Fig. 5 v das logische Schaltzeichen für die
Korrekturschaltung,
Fig. 6 ein logisches Schaltbild der
Korrekturschaltung,
Fig. 7 ein Schaltbild für ein, zwei Dezi
malstellen umfassendes Vielfach-Addierwerk für binär codierte Dezi-
- 8 -909830/1175
,SAD ORIGINAL
malzahlen! welches aus binären
Vielfach-Addierwerkabschnitten Type 1 und aus einer Korrekturschal
tung aufgebaut ist.
Pig. 8 ein logisches Schaltbild für einen
vier Bitplätze umfassenden binären Vielfach-Addierwerkabschnitt Type 2,
Fig. 9 das logische Schaltzeichen für den
vier Bitplätze umfassenden Addierwerkabschnitt
nach Fig. 8,
Fig. 10 ein aus zwei binären Vielfach-
Addierwerkabschnitten Type 2 aufgebautes,
acht Bitplätze umfassendes Addierwerk nach der Erfindung,
Fig. 11 das logische Schaltzeichen für die
Korrektur- und Ausgangsschaltung,
Fig. 12 ein logisches Schaltbild für die
Korrektur- und Ausgangsschaltung.,
Fig. 13 das Schaltbild eines aus zwei binären
.Vielfach-Addierwerkabsohnitten und
- 9 - .
909830/1175
Ji" lip
OR/GlNAi.
den zugehörigen Korrektur- und Ausgangsschaltung aufgebauten, zwei
Dezimalstellen umfassenden Addierwerks für binär codierte Dezimalzahlen, und
Fig. -14 eine Tabelle, aus welcher die binär
codierte Form derjenigen Dezimalv;erte
ersichtlich ist, die von fortschreitenden Potenzen des Argu- ψ rnentes 2 dargestellt werden.
Zunächst sei ein vier Bitplätze umfassender binärer Vielfach Addierwerkabschnitt Type 1 (MIBAS-I) beschrieben, um die
Erfindung so klar wie möglich darstellen zu können. Dies ermöglicht auch ein gutes Verständnis der Wirkungsweise der einzelnen
Teile, aus denen ein Vielfach-Addierwerkabschnitt aufgebaut ist. Da sämtliche binäre Vielfach-Addierwerkabschnitte
gleich aufgebaut sind, entfällt eine ins einzelne gehende Bek Schreibung der Schaltung eines binären, aus mehreren Addierwerkabschnitten
aufgebauten Vielfach-Addierwerkes. Im Zuge der
nun folgenden Besehreibung eines ersten Ausführungsbeispieles
seien zur Vereinfachung der Darstellung sämtliche binäre Vielfach-Addierwerkabschnit'te Type 1 (MIBAS-I) kurz als Addierwerkabs
chnit te bezeichnet,
- 10 - .
©098 30/117$
Aus Pig. 1 der Zeichnungen ist zu entnehmen, daß ein
solcher Addierwerkabschnitt aus mehreren, nebeneinander betriebenen
Addierzellen aufgebaut ist.
Im allgemeinen handelt es sich bei einer Addierzelle um
eine Schaltung, welche mehrere binäre Eingänge zu addieren
vermag und das Summenergebnis dieser mehreren Binäreingänge als
binäre Zahl zum Ausdruck bringen kann. Die Anzahl von am Ausgang einer bestimmten Addierzelle vorzusehender binärer Bitplätze
ergibt sich aus der Zahl von binären Bitplätzen, welche erforderlich sind, um in binärer Form die jeweilige Dezimalzahl
von den Eingängen auszudrücken. Hat beispielsweise eine
bestimmte Addierzelle sechzehn Eingänge, so muß sie vier Ausgänge aufweisen. Der Einfachheit wegen und zur Erleichterung
des Verständnisses sei in der ganzen vorliegenden Beschreibung
angenommen, daß die Addierzellen jeweils sieben binäre Eingänge aufweisen und daß die Summe dieser sieben binären Eingänge
durch eine dreistellige Binärzahl zum Ausdruck gebracht wird.
Es sei jedoch ausdrücklich darauf hingewiesen, daß es auch Addierzellen mit einer größeren Aufnahmefähigkeit als sieben
binären Eingängen gibt und daß die Erfindung nicht auf Schaltungen
unter Verwendung von Addierzellen mit nur sieben Binäreingängen beschränkt ist.
- 11 -
909830/1176
Fig. JA zeigt eine Möglichkeit zum Aufbau einer Addierzelle
mittels einer einfachen logischen Schaltung. Es sei bemerkt, daß sieben Eingänge und drei Ausgänge vorgesehen sind.
Wie bereits zuvor ausgeführt, hat das Ergebnis am Ausgang die Form einer dreistelligen binären Zahl, wobei S den Bitplatz
oder die Stelle niedrigster Ordnung, C, das Bit der nächsten Ordnung und Cp das Bit der dritten Ordnung führt. Die Ausgangsleitung·
S gibt die Summe der sieben binären Biteingänge modulo an. Der Ausgang C, liefert ein Übertragssignal erster Ordnung
und der Ausgang Cp liefert ein Übertragssignal der zweiten
Ordnung.
In Fig. JB ist eine zweite Möglichkeit einer Addierzelle
gezeigt. Diese Addierzelle sieht eine algebraische Addition der sieben binären Biteingänge vor, so daß ein analoges Signal erzeugt
wird, dessen Größe von den sieben binären Eingängen abhängig ist. Ein Analog-Digital-Umsetzer bildet hieraus eine
dreistellige binäre Zahl, deren Stellen die gleichen Bezeichnungen S, C, und Cp wie bei der vorausgehend beschriebenen
Addierzelle aufweisen. Ein Analog-Digital-Umsetzer, der sich besonders gut zum Bau einer derartigen Addierzelle eignet, ist
in der US-Patentschrift J I9/5 668 beschrieben.
Fig. JC zeigt nun das logische Schaltzeichen für eine
solche Addierzelle. Es sei bemerkt, daß noch eine Vielzahl
- 12 -
909830/1175
/ß
anderer logischer Schaltungen zu Addierzellen mit den oben angegebenen Funktionen führt.
Es sei nun wiederum Pig. I der Zeichnungen betrachtet.
Man sieht, daß.der dargestellte Addierwerkabschnitt fünf Binärzahlen
gleichzeitig aufaddieren kann und aus vier Addierzellen
2, 3 und 4 aufgebaut ist, welche zusammen ein vier Bitplätze
umfassendes binäres Addierwerk bilden. Jede der vier Addierzellen ist jeweils einem der vier Bitplätze der aufzuaddierenden
Eingangszahlen zugeordnet.
Die Addierzelle 1 dient zum Aufaddieren im Bitplatz der niedrigsten Ordnung. Die Addierzelle 1 empfängt als Eingangssignale die fünf mit I (2n) bezeichneten Eingänge der fünf
aufzuaddierenden Binärzahlen sowie zwei Übertragssignale erster
Ordnung des vorausgehenden Addierwerkabschnittes, welche mit IG1 , und IC, ρ bezeichnet sind. Das am Ausgang niedrigster
Ordnung S der Addierzelle 1 auftretende Ausgangssignal O (2n)
gibt die niedrigste Stelle der Summe der aufzuaddierenden Binärzahlen an. Das von dem Ausgang der nächsten Ordnung C^ abnehmbare
Signal der Addierzelle 1 wird als Übertragssignal der
Addierzelle 2 zugeleitet. In ähnlicher Weise wird das,vom Ausgang
der dritten Ordnung C2 abnehmbare Ausgangssignal der
Addierzelle 1 als Übertragssignal in die dritte Addierzelle j5
eingespeist.
- 13 -
909830/ 1 175
Hf
Die Addierzelle 2 nimmt an ihren sieben Eingängen außerdem
noch die fünf binären Bits I (2n ) der fünf zu addierenden
Binärzahlen und ein Übertragssignal ICp der zweiten Ordnung auf. Das am niedrigstwertigen Ausgang S der Addierzelle
2 abnehmbare Bit gibt die nächstwertige Ausgangs-
_i_ η
stelle O (2 ) der Summe der gerade addierten binären Eingänge
an. Das vom Ausgang der zweiten Ordnung C, der Addierzelle 2 abnehmbare Ausgangssignal gelangt als Ubertragssignal
ebenfalls zu der dritten Addierzelle J5. Das von dem Ausgang
Cp der dritten Ordnung der Addierzelle 2 abnehmbare Signal
wird als Übertragssignal in die vierte Addierzelle 4 eingespeist.
Die Addierzelle j5 nimmt außerdem noch am Eingang die
fünf binären Bits mit der Bezeichnung I (2n+2) der fünf
aufzuaddierenden Binärzahlen auf. Der niedrigstwertige Ausgang
der Addierzelle J5 gibt den Ausgangswert am dritten Bitplatz O (2 ) der Summe der addierten Binäreingänge an.
Das von dem nächstwertigen Ausgang C, der Addierzelle j5
r abnehmbare Signal wird als Übertragssignal einem Eingang der Addierzelle 4 zugeführt 'und das von dem Ausgang C2 der dritten
Ordnung der Addierzelle J5 abnehmbare Signal stellt ein Übertrags-Ausgangssignal
erster Ordnung OC1-1 des betreffenden
Addierwerkabschnittes dar. ,.
Schließlich empfängt die Addie'rzelle 4 an ihren noch verbleibenden Eingängen die fünf binären Bits I (2n+>) der
- 14 909830/1175
fünf zu addierenden Binärzahlen. Der niedrigstwertige Ausgang S der Addierzelle 4 liefert schließlich die vierte Bitstelle O
(2n+-?) der Summe der addierten Binäre ingänge. Der nächstwertige
Ausgang C1 der Addierzelle 4 gibt ein weiteres Übertrags-Ausgangssignal
OC1-2 des betreffenden Addierwerkabschnittes an
und schließlich liefert der Ausgang Cp der dritten Ordnung der
Addierzelle 4 ein Übertrags-Ausgangssignal OC2 der zweiten
Ordnung des betreffenden Addierwerkabschnittes,
Fig. 2 der Zeichnungen zeigt das logische Schaltzeichen für einen, vier Bitstellen umfassenden binären Vielfach-Addierwerkabschnitt
der Type 1. Man sieht, daß das Blocksymbol drei durch den vorausgegangenen Addierwerkabschnitt zu beliefernde
Übertragungseingänge IC1-1, IGi-2 und IC2' ferner drei Uber>tragsausgänge
OC1 1, OC1 ρ und OCp zu dem jeweils nächsten
Addierwerkabschnitt, ferner vier Bitausgänge zur Wiedergabe von vier Stellen des Summenergebnisses der fünf addierten
Binärzahlen und schließlich vier Gruppen jeweils steigender Ordnung von jeweils fünf Paralleleingängen zu den Bitplätzen
aufweist.
Zur Erläuterung der Wirkungsweise eines binären Vielfach-Addierwerkes
der Type 1 sei ein bestimmtes Beispiel betrachtet. Es sei angenommen, daß die fünf miteinander zu addierenden Binärzahlen
untereinander gleich selen und sämtlich aus Binärwerten "1" bestehen. Bei dieser Annahme haben die fünf binären Eingänge
zu jeder der Addierzellen 1, 2, 3 utid 4 die jeweils den Stellen
- 15 909830/1175
8AD ORIGINAL
der zu addierenden Binärzahlen entsprechenden Werte, sämtlich jeweils den Wert "l". Ferner sei angenommen, daß von
dem vorausgehenden Addierwerkabschnitt weder Eingangs-Übertragssignale
der ersten Ordnung noch Eingangs-Übertragssignale der zweiten Ordnung aufzunehmen sind.
Unter diesen Bedingungen empfangen die Eingänge der Addierzelle 1 fünf Binärwerte "1" von den fünf am Eingang
angegebenen Binärzahlen und außerdem zwei Binärwerte "θ" für die Eingangs-Übertragssignale von dem vorausgehenden Addier-
ψ werkabschnitt. Die Ausgänge der Addierzelle 1 ergeben sich
dann zu S - 1, C1 = O und C2 = 1. Die Addierzelle 2 empfängt an
ihren Eingängen die fünf Binärwerte "1" von den fünf eingegebenen Binärzahlen, ferner einen Binärwert "O" von dem Ausgang
C1 der Addierzelle 1 her und außerdem einen Binärwert
"O" als Eingangs-Übertragssignal der zweiten Ordnung ICp.
Die Ausgänge der Addierzelle 2 lauten S=I, C1 = O und
Cp = 1. Die Addierzelle 3 nimmt am Eingang die fünf Binärwerte "1" von den fünf eingangsseitig eingegebenen zu addieren-
den Binärzahlen, einen Binärwert "O" vom Ausgang C1 der Addierzelle
2 her und einen Binärwert "1" vom Ausgang Cp der Addierzelle 1 her auf. Die Ausgänge der Addierzelle J5 lauten dann
S=O, C, = 1 und Cp = 1, wobei das letztgenannte Ausgangssignal
als Ausgangs-Übertragssignal erster Ordnung OC1 , zum
nächsten Addierwerkabschnitt gelangt. Die Addierzelle 4 schließlich nimmt über ihre Eingänge die fünf Binärwerte "1"
von den fünf zu addierenden Binärzahlen, einen Binärwert "1"
- 16 -909830/1175
vom Ausgang C1 der Addierzelle J5 her und einen Binärwert "1"
vom Ausgang C2 der Addierzelle 2 her auf. Die Ausgänge der
Addierzelle K lauten dann S=I, C1 = 1 (dieses Signal stellt
ein Ausgangs-Übertragssignal erster Ordnung OC1 2 des betreffenden
Addierwerkabschnittes zum nächsten Addierwerkabschnitt hin dar) sowie C2 = 1 (dieser Ausgang ist ein Ausgangs-Übertragssignal
zweiter Ordnung OC2 dieses Addierwerkabschnittes für den nächsten Abschnitt.
Die Richtigkeit dieser Summation kann nachgeprüft werden, indem man annimmt, daß die von dem vorliegenden Addierwerkabschnitt
zusammengezählten vier Bitplätze die vier niedrigstwertigen Bitplätze der fünf aufzuaddierenden Binärzahlen
waren. Unter dieser Annahme hat die Addierzelle 1 die Binärwerte des Bitplatzes 2 , die Addierzelle 2 die Binärwerte des
Bitplatzes 2 , die Addierzelle J5 die Binärwerte des Bitplatzes
22 und schließlich die Addierzelle 4 die Binärwerte des Bitplatzes
2^ aufaddiert. Der Dezimalwert der Vier Bits in den
fünf Dezimalzahlen ist.15 und die Summe der fünf Binärzahlen ergibt in dezimaler Form ausgedrückt 75· Ist nun die Addition
von dem Addierwerkabschnitt richtig ausgeführt worden, so muß
die Summe der vier Binärausgänge 0 (2n), O (2n+1), 0 (2n+2),
0(2n+·^) und der Ausgangs-Übertragssignale OC1-1, OC1-2 und
OC2 auch einem Dezimalwert von 75 entsprechen. Der Ausgang S
der .Addierzelle 1 gibt die Stelle 2° des Ausgangswertes wieder
und liefert Binärwert "1", der auch einem Dezimalwert 1 entspricht.
Der Ausgang S der Addierzelle 2 gibt die Binärstelle
9098"3b7/"i175
des Ausgangsergebnisses wieder und lieferte den Binärwert "l",
der an dieser Stelle dem Dezimalwert 2 entspricht. Der Aus-
2 gang S der Addierzelle J gibt den Binärwert der Stelle 2
des Ausgangsergebnisses wieder und lieferte eine binäre 11O",
weshalb der hinzuzuzählende Dezimalwert ebenfalls gleich Null ist. Die Addierzelle 4 lieferte an ihrem Ausgang S, der
den Binärwert der Stelle 2r wiedergibt, eine binäre "l", was
dem Dezimalwert 8 entspricht. Beide Ausgangs-Übertragssignale erster Ordnung OC, 1 und OC, 2 des betreffenden Addierwerkabschnittes
hatten den Binärwert 11I" und entsprechen, da
diese Übertragsignale den Stellenwert 2 angeben, einem Dezimalwert von 16. Schließlich war das Ausgangs-Übertragssignal
OCp einem Binärwert "1" gleich, was einem dezimalen Ausgangswert von 32 entspricht. Die Summe der Dezimalwerte
der vier Bitplätze plus der drei Ausgangs-Übertragswerte ist also 1 + 2 + 0 + 8 + 16 + 16 + 32 = 75. Es ergibt sich
also, daß der Addierwerkabschnitt die fünf binären Zahlen gleichzeitig richtig addiert hat.
Es sei nun noch ein zweites Beispiel für den Betrieb eines erfindungsgemäßen Addierwerkabschnittes angegeben, um
die Vielseitigkeit der Anwendungsmöglichkeiten der Erfindung aufzuzeigen. Der beschriebene Addierwerkabschnitt wird dazu
verwendet, einen binären Vielfach-Addierwerkabschnitt für
- 18 -
909830/ 1 175
t)inär codierte Dezimal zahl en aufzubauen, welcher die Fähigkeit
hat, gleichzeitig mehrere binär codierte Dezimalzahlen aufzuaddieren.
Jeder dieser Vielfach-Addierwerkabschnitte für binär codierte Dezimalzahlen ist einer Dezimalstelle dieser
aufzuaddierenden binär codierten Dezimalzahlen zugeordnet.
Die beschriebenen binären Vielfach-Addierwerkabschnitte eignen sich besonders gut zum Aufbau von Vielfach-Addierwerkabschnitten
für binär codierte Dezimalzahlen, da Jeder binäre Addierwerkabsehnitt vier binäre Bitplätze umfaßt, also genau
die Zahl von binären Bitplätzen, die zur Darstellung einer Dezimalstelle innerhalb einer binär codierten Dezimalzahl
notwendig ist.
Wie bereits eingangs bemerkt wurde, ist es bekannt, Addierwerke für binär codierte Dezimalzahlen Jeweils aus
zwei binären Addierwerken und einer Korrekturschaltung aufzubauen. Es sei hier deshalb aufgezeigt, daß in dieser Hinsicht
die erfindungsgemäßen binären Vielfach-Addierwerkabschnitte die für diese Zwecke bekannten binären Addierwerke ersetzen und
zusammen mit einer besonders ausgebildeten Korrekturschaltung wieder ein Addierwerk für binär codierte Dezimalzahlen
bilden können.
Beim Aufbau von Vielfach-Addierwerkabsehnitt en für binär
codierte Dezimalzahlen ist zu berücksichtigen, daß die Anzahl
- 19 909830/1175
8AO ORIGINAL
StO
der in das Addierwerk einzuspeisenden binär codierten Dezimalzahlen
um 1 niedriger als die Anzahl von Binärzahlen ist, welche von einem binären Vielfach-Addierwerkabschnitt normalerweise
aufaddiert werden kann. Der Grund hierfür ergibt sich aus der nachfolgenden Beschreibung. Die im vorliegenden
Beispiel verwendeten Vielfach-Addierwerkabschnitte können gleichzeitig fünf Binärzahlen addieren.
Es sei bemerkt, daß die höchstwertige Zahl, die in.einer
binär codierten Dezimalzahl jeweils an einer bestimmten Dezimalstelle vorkommen kann, die "9" ist, die in binärer
Form durch die Bitfolge "1001" dargestellt wird. Die größte Dezimalzahl, welche daher in einem Vielfach-Addierwerkabschnitt
für binär codierte Dezimalzahlen verarbeitet werden kann, ist viermal eine 9 oder 36 zuzüglich irgendwelcher Korrekturoder
Übertragsfaktoren, die jeweils durch die vier Eingänge IC- ., IC, p, IC2 und IC1- eingespeist werden können.
Der größte Übertrag, der in einen Vielfach-Addierwerkabschnitt für binär codierte Dezimalzahlen eingebracht werden kann,
läßt sich dadurch bestimmen, daß man jeweils die Einerstelle, der betreffenden binär codierten Dezimalzahl untersucht.
Derjenige Addierwerksabschnitt, welcher für diese Einerstelle der betreffenden binär codierten Dezimalzahl verwendet wird,
nimmt jeweils vier Eingangs-Übertragssignale mit jeweils dem Wert Null auf. Die größte darzustellende Dezimalzahl in
- 20 909830/1175
diesem Addierwerkabschnitt ist die Dezimalzahl 36 oder in
binär codierter Form die Zahl 0011 (x 10) 0110 (x l). Der Ausdruck 0110 (x l) wird durch die vier Ausgangsbits
0 (2n+5), 0 (2n+2), 0 (2n+1) und 0 (2n) des betreffenden
Vielfach-Addierwerkabschnittes dargestellt. Man kann also
feststellen, daß der Dezimalwert des Übertragssignales von
der Einerstelle zur Zehnerstelle des binär codierten Zahlenergebnisses
höchstens 30 ist. Damit ergibt sich, daß die größte in irgendeinem Addierwerkabschnitt für binär codierte
Dezimalzahlen zu verarbeitende Dezimalzahl jeweils die Zahl ist, wobei sich die Zahl 36 durch Addition der vier binär
codierten Zahlen ergibt und durch die Eingangs- Übertragssignale IC,,, IC1-2* IC2 und 10^l nöcnstens noch die Zahl 3
hinzukommt.
Nunmehr sei Pig. 4 der Zeichnungen näher betrachtet, in
welcher die Bestimmung der Korrekturfaktoren erläutert ist, die in der für die Korrektur der Summe als Korrektursammler
dienenden Addierwerkabschnitte verwendeten Korrekturschaltung benötigt werden und die am Eingang des als Ausgangssammler
dienenden Addierwerkabsehnittes mit eingegeben werden, so daß sich jeweils in der richtigen Weise die binär codierte Darstellung
der Summe der vier addierten, binär codierten Dezimalzahlen ergibt. Die Tabelle in Fig. 4· zeigt nun, daß
der Korrekturfaktor jeweils für eine maximale Dezimalanzeige
- 21 909830/1175
von 36 und von j59 derselbe ist. Jiieraus ergibt sich, daß
die Korrekturschaltung, die für die Einerstellen der binär codierten Dezimalzahlen erforderlich ist, ganz genau dieselbe
wie auch für sämtliche andere Dezimalstellen der binär codierten Dezimalzahlen ist. Es sei darauf hingewiesen, daß
die einzuführenden Korrekturfaktoren sich jeweils aus all den logischen Ausdrücken ergeben, die bis hinauf zur höchsten
zu korrigierenden Zahl gelten. Eine solche Bauart der Viel-K
fach-Addierwerkabschnitte für binär codierte Dezimalzahlen kann also an beliebiger Stelle eines Vielfach-Addierwerkes
für binär codierte Dezimalzahlen eingebaut und verwendet werden, das jeweils aus mehreren solchen in Reihe geschalteten
Addierwerkabschnitten aufgebaut ist.
Pig. H- der Zeichnungen zeigt außerdem die binär codierte
Dezimaldarstellung einiger Summen, welche aus Ausgang eines Vielfach-Addierwerkabschnittes auftreten können. Auch bei
dem in Pig. k gezeigten System der jeweils notwendige Korrekturfaktor zur Abänderung der von dem Addierwerkabschnitt
angezeigten Binärzahl derart angegeben, daß sich jeweils die richtige binär codierte Dezimaldarstellung der betreffenden
Zahl ergibt.
Pig. 4 der Zeichnungen enthält in der aufgeführten Tabelle nur geradzahlige Dezimalzahlen, da richtig gebildete
geradzahlige, binär codierte Dezimalzahlen nicht zu un-
- 22 - ;
909830/1175
909830/1175
richtigen/ ungeraden binär codierten Dezimalzahlen werden
können, wenn jeweils zu der betreffenden richtigen, binär codierten Dezimalzahl eine 1 hinzugezählt wird. Dies läßt
sich auch dadurch beweisen, daß es niemals notwendig ist, einen Korrekturfaktor am ersten Bitplatz einer Dezimalstelle
einer binär codierten Dezimalzahl einzuführen.
Um nun die gewünschte Korrektur auszuführen, geht man
normalerweise so vor, daß der Ausgang eines binären Registers untersucht wird, um daraus den jeweils richtigen Korrekturfaktor
zu bestimmen, der zu dem Inhalt eines binären Registers hinzugefügt werden muß, um die jeweils richtige binär codierte
Dezimaldarstellung zu erhalten. Auch das vorliegende Ausführungsbeispiel der Erfindung folgt diesem Gedanken und
es ist daher notwendig, die Binärzahl zu untersuchen, die sich an den, jeweils den drei Bitplätzen höherer Ordnung entsprechenden
Ausgängen und an den drei Übertragsausgängen OC, ., OC, ρ und OCp eines Addierwerkabschnittes einstellt, um
daraus den Korrekturfaktor zu bestimmen, welcher in einem weiteren Addierwerkabschnitt mit eingegeben werden muß, welch
letzterer dieselben binär codierten dezimalen Eingangssignale empfängt wie der erstgenannte Vielfach-Addierwerkabschnitt.
Wie aus Fig. 4 der Zeichnungen zu ersehen ist, sind die notwendigen
Kriterien zur Bestimmung, ob jeweils ein Korrekturfaktor erforderlich ist, durch logische Verknüpfungsbedingungen ausgedrückt,
worin jeweils ein Punkt eine Konjunktionsbedingung
- 23 -
809830/1171
und ein Pluszeichen eine Disjunktionsbedingung ausdrücken.
Die Bezeichnung OC, gibt ein entsprechendes Ausgangs-Ubertragssignal
erster Ordnung zur Weitergqbe an den nächsthöheren Vielfach-Addierwerkabschnitt an und in gleicher Weise bedeuten
OC2 und OC, jeweils Ausgangs-Übertragssignale zweiter
oder dritter Ordnung zur Weitergabe an die jeweils nächsthöhere Stufe,
Ist der logische Ausdruck für eine Summe zwischen 10 und * erfüllt, so muß an den Bitplatzeingängen I (2n+1) und I (2n+2)
des als Ausgangssammler dienenden Vielfach-Addierwerkabschnittes
ein den Werten 4 und 2 entsprechender Korrekturfaktor eingegeben
werden. Ist der logische Ausdruck für eine Summe zwischen und 29 erfüllt, so muß an den Bitplatzeingängen I (2n+^)
und I (2 ) des als Ausgangssammler dienenden Vielfach-Addierwerkabschnittes ein den Werden 8 und 4 entsprechender Korrekturfaktor
eingegeben werden. Ist der logische Ausdruck für- eine
Summe zwischen ^O und 39 erfüllt, so muß in dem Bitplatzeingang
) I (2n+ ) des als Ausgangssammler dienenden Vielfach-Addierwerkabschnitt
es ein dem Wert 2 entsprechender Korrekturfaktor eingegeben werden und außerdem muß ein Ausgangs-Übertrags-Korrektursignal
erster Ordnung OC'. erzeugt werden, das an den jeweils nächsten Vielfach-Addierwerkabschnitt für binär
codierte Dezimalzahlen weitergegeben wird.
809830/1176
Es ist anzunehmen, daß der Fachmann ohne weiteres die erforderlichen logischen Verknüpfungsbedingungen durch eine
entsprechende logische Schaltung verwirklichen kann. Es sei auf Fig. 6 der Zeichnungen Bezug genommen, in welcher
eine solche Korrekturschaltung wiedergegeben ist. Eine ins einzelne gehende Beschreibung der Schaltung erscheint überflüssig,
da der Fachmann die logische Schaltung ohne weiteres versteht und da außerdem eine Vielzahl anderer Möglichkeiten
zur Verwirklichung derselben logischen Verknüpfungsbedingungen durch logische Schaltungen existiert. Das Schaltbild
ist hier nur beispielsweise angegeben, um die Verwirklichung der logischen Bedingungen durch eine logische Schaltung
für das bessere Verständnis der Erfindung aufzuzeigen.
Fig. 5 der Zeichnungen zeigt das logische Schaltzeichen,
welches die in diesem Ausführungsbeispiel verwendete Korrekturschaltung symbolisiert. Die Korrekturschaltung nimmt als
Eingänge die drei Ausgangs-Übertragssignale OC, ,, OC1-2
und OCp und die drei jeweils den Bitplätzen höherer Ordnung
entsprechenden Ausgänge 0 (2ri+5), 0 (2n+2) und 0 (2n+1) des
als Korrektursammler dienenden Vielfach-Addierwerkabschnittes
auf. Die Ausgänge der Korrekturschaltung stellen jeweils die Korrekturfaktoren dar, die den Eingängen des als Ausgangssamraier
dienenden Vielfach-Addierwerkabschnittes hinzuzufügen
- 25 -
909830/1176
sind. Die Korrekturfaktoren haben in dem binär codierten
Dezimalsystem die Bewertungen 2, 4, 8 und 10 (OC',).
In Pig. 7 der Zeichnungen ist ein zwei Dezimalstellen umfassendes Vielfach-Addierwerk für binär codierte Dezimalzahlen
angegeben, welches vier binär codierte Dezimalzahlen zu jeweils zwei Dezimalstellen gleichzeitig addieren kann.
Es sei wieder angenommen, daß die vier binär codierten Dezimal· zahlen sämtlich den gleichen Wert, nämlich den Wert
1001 ( xlO) 1001 (xl) haben. Diese binär codierte Dezimalzahl hat den Dezimalwert 99· Die Summe von vier solchen
binär codierten Dezimalzahlen ergibt einen Dezimalwert von 396 und in binär codierter Dezimalschreibweise die
Zahl 0011 (xlOO) 1001 (xlO) 0110 (xl). Das dargestellte Vielfach-Addierwerk für binär codierte Dezimalzahlen ist ,
aus zwei Vielfach-Addierwerkabschnitten 20 und 2Ja aufgebaut,
die hintereinander geschaltet sind. Jeder dieser Vielfach-Addierwerkabschnitte
enthält einen binären Vielfach-Addierwerkabschnitt, der als Korrektursammler dient, ferner eine
Korrekturschaltung und einen weiteren binären Vielfach-. Addierwerkabschnitt, der als Ausgangssammler dient.
Der Vielfach-Addierwerkabschnitt 20 für binär codierte Dezimalzahlen nimmt an seinen Eingängen die dezimalen Einer-
- >26 -
909830/1 17
ι?
stellen der vier binär codierten Zahlen auf, welche zusammengezählt
werden sollen. Die entsprechenden Eingangssignale werden in den Korrektursammler 21 und auch in den Ausgangssammler 23
eingeführt. Die Übertragseingänge zum Korrektursammler und die
Übertragseingänge zum Ausgangssammler sowie auch der Eingangs-Korrekturübertrag
IC' sind für den Vielfach-Addierwerkabschnitt
20 sämtlich gleich Null. Sind sämtliche vier aufzuaddierende binär codierte Dezimalzahlen dem Dezimalwert 9 gleich, so ist
das Summenergebnis des Korrektursammlers 21 des Vielfach-Addierwerkabschnittes
20 dem Dezimalwert 36 gleich. Es kann nun gezeigt werden, daß der Ausgang des Korrektursammlers 21
folgendermaßen anzugeben ist: OC-, = 0, 0Ci_2 ~^>
OC2 = 1, 0 (2n+5) = 0, 0 (2n+2) = 1, 0 (2n+1) - 0 und
0 (2n) = 0. Es ergibt sich nun, daß dies eine ordnungsgemäße
Addition der vier in den als Korrektursammler dienenden Addierwerkabschnitt eingegebenen Binärzahlen ist, da der Dezimalwert
der Summe des durch den Ausgang OCp symbolisierten Wertes 32 und des durch den Ausgang 0 (2n ) symbolisierten Wertes 4
dem Dezimalwert 36 gleich ist. Es ist jedoch zu erkennen, daß
hier noch nicht die richtige binär codierte Dezimalform vorliegt.
Die drei Übertragsausgänge und die den drei höherwertigen
Bitplätzen entsprechenden Ausgänge des Korrektursammlers 21 werden als Eingänge der Korrekturschaltung 22 zugeführt. Diese
erzeugt zwei Korrekturfaktoren. Der erste Korrekturfaktor wird als Binärwert "l" dem Dezimalwert "2" entsprechender
- 27 -
909830/1175
in den dem zweiten Bitplatz entsprechenden Eingang I (2 ) des Ausgangssammlers 2j5 eingegeben. Ein zweiter Korrekturfaktor
wird an einem Übertragskorrekturausgang erster Ordnung OC', erzeugt und an den nächsten Vielfach-Addierwerkabschnitt
für binär codierte Dezimalzahlen weitergegeben.
Es läßt sich zeigen, daß die Ausgänge des Ausgangssammlers
23 unter diesen Bedingungen folgendermaßen anzugeben
sind: OC2 = 1, OC1-1 = 0, OC1-2 = 0, 0 (2n+^) - 0, 0 (2n+2) =
0 (2n+1) = 1 und 0 (2n) = 0.
Der Vielfach-Addierwerkabschnitt 2>a für binär codierte
Dezimalzahlen empfängt an seinen Eingängen die Zehnerstellen der vier aufzuaddierenden binär codierten Dezimalzahlen, ferner
drei Übertragseingänge, die von dem Korrektursammler 21 an den Korrektursammler 24 vielter ge geben werden, weiter drei weitere
Übertragseingänge, die von dem Ausgangssammler 23 an den
Ausgangssammler 26 weitergegeben werden sowie jeweils ein
Korrektur-Eingangssignal, das jeweils den beiden Eingängen zu den niedrigstwertigen Bitplätzen I (2n) sowohl des Korrektursammlers
24 als auch des Ausgangssammlers 26 zugeführt wird. Das Vorhandensein eines notwendigen Korrekturfaktors, welcher
jeweils in den Korrektursammler 24 und in den Ausgangssammler
eingegeben werden muß, erfordert es, daß zu diesem Zwecke einer der Bitplatzeingänge niedrigster Ordnung des betreffenden
binären Addierwerkabschnittes gebraucht wird, sodurch die
- 28 -
909830/117g
SAD ORIGINAL
Anzahl frei verfügbarer Eingänge zu den Bitplätzen der binären Addierwerkabschnitte auf vier begrenzt wird. Aus
diesem Grunde können bei dem vorliegenden Beispiel nur vier binär codierte Dezimalzahlen zusammengezählt werden. Allgemein
läßt sich feststellen, daß ein Vielfach-Addierwerkabschnitt für binär codierte Dezimalzahlen jeweils um eine
solche binär codierte Dezimalzahl weniger verarbeiten kann, als die Anzahl von Binärzahlen angibt, welche von den jeweiligen
binären Vielfach-Addierwerkabschnitten verarbeitet vier'den
können, die zum Aufbau des betreffenden Vielfach-Addierwerkabsehnittes
für binär codierte Dezimalzahlen verwendet worden sind.
Der Korrektursammler 2.4 des Vielfach-Addierwerkabschnittes für binär codierte Dezimalzahlen 2^a nimmt an seinen Eingängen
die vier Dezimalwerte 9 der vier aufzuaddierenden binär codierten Dezimalzahlen auf. Außerdem nimmt der Korrektursammler 24
als Eingänge ein Übertragssignal zweiter Ordnung ICg = 1, zwei
Übertragssignale erster Ordnung mit dem Wert 0 und ein Eingangs-Übertrags-Korrektursignal
erster Ordnung IC^ = 1 auf. Der Dezimalwert der Summe dieser Eingänge ist 59»
Es kann nun gezeigt werden, daß die Ausgänge des Korrektursammlers
24 folgendermaßen lauten: OCp = 1, OC,_■, = 0,
PC1-2 = 0, 0 (2n+?) = 0, 0 (2n+2) = 1, 0 (2n+1) = 1 und
0 (2n) = 1. Die drei Übertragsausgänge und die drei den Bit-
- 29 -
909830/1178
BAD OBlGlNAL
platzen höherer Ordnung entsprechenden Ausgänge des"Korrektursammlers
24 werden als Eingänge in die Korrekturschaltung 25 eingegeben. Die Korrekturschaltung 25 erzeugt einen
ersten Korrekturfaktor mit der Bewertung 2, der in Form
einer binären 1 in den Eingang I (2n ) zum zweiten Bitplatz
des Ausgangssamrnlers 26 eingegeben wird. Außerdem erzeugt die Korrekturschaltung ein Ausgangs-Übertragskorrektursignal
erster Ordnung OC',.
Der Ausgangssammler 26 nimmt als Eingänge ebenfalls die
vier Dezimalwerte 9 der vier zu addierenden binär codierten
Dezimalzahlen, ferner ein Übertragssignal zweiter Ordnung
ICp = 1, einen in den Eingang zum zweiten Bitplatz I (2n" )
eingegebenen Korrekturfaktor und schließlich ein Übetrags korrektursignal
erster Ordnung IC', auf, das in den Eingang zum ersten Bitplatz I (2n) eingespeist wird. Es kann wieder
gezeigt werden, daß der Ausgangssammler 26 alle diese Eingänge
gleichzeitig addiert und an seinen Ausgängen folgendes Ergebnis liefert: OC2 = 1, OC1-1 = 0, OC1-2 = O, 0 (2n+^) - 1, '
) ο (2n+2) = 0, 0 (2n+1) «OundO (2n) = 1,-
Um das Vielfach-Addierwerk für binär codierte Dezimalzahlen
zu vervollständigen, ist es notwendig, die drei Übertrags aus gänge und das Ausgangs-Übertragskorrekturslgnal OC1
desjenigen Vielfach-Addierwerksbschnittes für binär codierte Dezimalzahlen zu untersuchen, welcher der höchsten Dezimalstelle
- 20 -
9098 30/117 6
8AD ORiGiNAL
der aufzuaddierenden binär codierten Dezimalzahlen zugeordnet
ist.
Dies geschieht wie aus Fig. 1J der Zeichnungen ersichtlich
ist, durch eine Voll-Additionsstufe 27 und eine HaIb-Additionsstufe
28. Die Voll-Additionsstufe 27 addiert sämtliche
Übertragssignale erster Ordnung, die von dem Vielfach-Addierwerkabschnitt
2^a für binar codierte Dezimalzahlen abgegeben
werden. Die Haib-Additionsstufe 28 addiert den Übertragsausgang
zweiter Ordnung 0Cp des Vielfach-Addierwerkabschnittes 2^a
und das Übertragssignal erster Ordnung C, der Voll-Additionsstufe 27» Der Ausgang niedrigster Ordnung S der Voll-Additionsstufe
27 gibt den niedrigsten Bitplatz O (2n) der höchsten
Dezimalstelle des binär codierten Dezimalergebnisses an, das durch Summation der eingegebenen binär codierten Dezimalzahlen
erhalten wird. Der niedrigstwertige Ausgang S.der Halb-Additionsstufe
28 gibt den zweiten binären Bitplatz O (2n+ ) an und
der Übertragsausgang C, erster Ordnung der Halb-Additionsstufe
gibt schließlich den dritten binären Bitplatz O (2 ) der höchsten Dezimalstelle der resultierenden binär codierten Dezimalzahl
wieder.
Im vorliegenden Beispiel empfängt die Voll-Additionsstufe von dem Übertragskorrekturausgang OC-, ' erster Ordnung einen
- 31 -
909830/1176
8AD ORIGINAL
Binärwert 1 und außerdem Binärwerte O von den beiden Übertragsausgängen
OCii 1^d OC'i ρ erster Ordnung jeweils von
dem Vielfach-Addierwerkabschnitt 23a her". Die Ausgänge der
Voll-Additionsstufe 27 lauten S=I und hinsichtlich des Übertragssignales erster Ordnung C, = 0. Die Halb-Additionsstufe
28 empfängt an ihren Eingängen eine binäre 1 als Übertragssignal zweiter Ordnung von dem Ausgangssammler 26 der
Vielfach-Addierwerkstufe 23a sowie eine binäre 0 vom Übertragsausgang erster Ordnung C, der Voll-Additionsstufe 27. Der
Ausgang der Halb-Additionsstufe 28 lautet daher S=I und
C1 = 0.
Als Summenergebnis der Addition der vier binär codierten Dezimalzahlen mit dem Dezimalwert 99 ergibt sich also eine
binär codierte Dezimalzahl, welche folgendermaßen lautet: 0011 (xlOO) 1001 (xlO) 0110 (xl), was dem Dezimalwert von
entspricht. Dieser Wert entspricht dem zu Beginn der Erläuterung dieses Beispieles vorausgesagten Ergebnis.
Es kann also zusammenfassend als Ergebnis des durchgeführten Rechenbeispieles festgehalten werden, daß aus binären
Vielfach-Addierwerkabschnitten binäre Vielfach-Addierwerke aufgebaut
werden können, indem mehrere binäre Vielfach-Addierwerkabschnitte hintereinandergesetzt werden. Weiter ergibt sich,
daß sich durch Kombination zweier binärer Vielfach-Addierwerkabschnitte mit einer entsprechenden Korrekturschaltung ein
- 32 -
909830/1171
SAD ORIGINAL
Vielfach-Addierwerkabschnitt für binär codierte Dezimalzahlen
aufbauen läßt. Schließlich ist gezeigt worden, daß ein Vielfach-Addierwerk für binär codierte Dezimalzahlen erhalten
wird, indem mehrere Vielfach-Addierwerkabsehnitte für
binär codierte DezimalzahlenhLntereinandergesetzt vrerden,
wobei jeder dieser Addierwerkabsehnitte wieder binäre Vielfach-
Addierwerkabschnitte der Type 1 enthält.
Es sei nun ein zweites AusfUhrungsbeispiel der Erfindung
beschrieben, wobei ein vier Bitplätze umfassender binärer Addierwerkabschnitt mit einer Vielzahl paralleler Eingänge
zu den Bitplätzen erläutert werden soll, der einer zweiten Bauart angehört und, wie bereits erwähnt, mit MIBAS-2 zu bezeichnen
ist. Das zweite Ausführungsbeispiel der Erfindung zeigt die Möglichkeit, wie sich die Eingänge zu den binären
Vielfach-Addierwerkabsehnitten am besten ausnützen lassen. Die
bei dem vorliegenden Ausführungsbeispiel erfüllte Forderung lautet, daß jeweils nur ein Eingang zu jeder Addierzelle als
Übertragseingang verwendet werden darf.
Aus Fig. 8 der Zeichnungen ist zu ersehen, daß der
binäre Vielfach-Addierwerkabschnitt Type 2 aus Addierzellen, Halb-Additionsstufen und Voll-Additionsstufen aufgebaut ist.
909830/117S
6AO OFUGiMAL
Der Aufbau und/die Wirkungsweise von Halb-Additlonsstufen
und Voll-Additionsstufen .ist bekannt und kann zusammen
mit dem zugehörigen Schaltplan beispielsweise-dem Buch "Logic
Design of Transistor Digital Computers" von Maley und Earle,
Seiten l6l bis 164., entnommen werden. Der Aufbau der Addierzellen
ist zuvor bereits im Zusammenhang'mit dem ersten Ausführungsbeispiel
angegeben worden und bedarf keiner nochmaligen Beschreibung.
Zur Vereinfachung der Beschreibung sei wieder angenommen,
daß unter einem binären Vielfach-Addierwerkabschnitt stets
ein solcher der Type 2 zu verstehen ist. Ferner sei angenommen, daß alle in dem vorliegenden Ausführungsbeispiel zur Anwendung
kommenden Addierzellen einer Bauart angehören, welche sieben Eingänge und drei Ausgänge aufweist.
Aus der Zeichnung ist ersichtlich, daß ein binärer Vielfach-
Addierwerkabschnitt aus vier Addierzellen 10, 11, 12 und
1J5 aufgebaut ist, .die so miteinander verbunden sind, daß sich
ein vier Bitplätze umfassendes binäres' Addierwerk ergibt, das von einer sozusagen vorausschauenden Übertragstechnik Gebrauch
macht. Jede der vier Addierzellen ist jeweils .einem Eingangs-Bitplatz
der einzugebenden Zahlen zugeordnet.
Die Addierzelle 10 stellt das Addierwerk für den Bitplatz
niedrigster Ordnung dar. Die Addierzelle 10 nimmt an ihren
09830/117S
BAD ORIGINAL
Eingängen die sechs jeweils den ersten Bitplätzen der sechs binären Zahlen entsprechenden Eingangssignale I (2 ) sowie
ein Übertragssignal IC, von dem vorausgehenden Vielfach-Addierwerkabschnitt
auf. Von dem Ausgang S der Addierzelle kann das Ausgangsbit niedrigster Ordnung der Summe der aufzuaddierenden
sechs Binärzahlen abgenommen werden.
Um eine größere Vielseitigkeit der Schaltung zu erreichen.,
wird geforderte daß jeweils nur ein Eingang der Gesamtzahl der Paralleleingänge zu jeder Addierzelle 10, 11, 12 und IJ>
als Übertragseingang verwendet wird. Es ist daher notwendig, eine vorausschauende Übertragstechnik anzuwenden. Diese beruht
auf der Erkenntnis, daß dann, wenn ein Übertrag in eine bestimmte Addierzelle von mehr als einer Quelle herkommen kann,
dieser Übertrag in die betreffende Addierzelle tatsächlich nicht erforderlich ist. Es sei beispielsweise angenommen, daß
ein Übertragssignal für eine bestimmte Addierzelle an drei Stellen erzeugt werden kann. Es ergeben sich dann die folgenden
Möglichke iten:
1) Wenn an sämtlichen Stellen kein Übertragssignal erzeugt wird, dann ist selbstverständlich kein
Übertrag zu der betreffenden Addierzelle notwendig j
2) erzeugt irgendeine der drei Stellen ein Übertragssignal, so muß ein übertrag zu der betreffenden
Addierzelle stattfinden;
" ^5.909030/1175
8AD ORIGINAL
3) wird an beliebigen zwei der drei Stellen ein
Übertragssignal erzeugt, so ist kein Übertrag zu der betreffenden Addierzelle notwendig,
sondern es muß ein Übertragssignal zur nächsthöheren Addierzelle gegeben werden, da zwei
Übertragssignale erster Ordnung einem Übertragssignal zweiter Ordnung entsprechen;
4) wenn sämtliche drei Stellen bzw. Erzeugungsquellen
ein Übertragssignal hervorbringen, so muß sowohl zu der betreffenden Addierzelle als auch zu der
nächsthöheren Addierzelle ein Übertrag vorgenommen werden, da zwei der Übertragssignale erster
Ordnung ein Übertragssignal zweiter Ordnung bilden, während das dritte Übertragssignal erster Ordnung
als solches erhalten bleibt.
Man kann also feststellen, daß durch Bildung der binären Summe der Übertragssignale für jede Addierzelle bestimmt werden
kann, ob ein Übertragssignal für die betreffende Zelle erforderlich ist und ob ein Übertragssignal an eine Zelle höherer
Ordnung weitergegeben werden muß.
Diese Technik eines vorausschauenden Übertrages wird in dem binären Vielfach-Addierwerkabschnitt der Type 2 verwendet.
909830/1175
Die Halb-Additionsstufe 14 nimmt an ihrem Eingang das Übertragssignal erster Ordnung von der Addierzelle 10 und
das Eingangs-Übertragssignal zweiter Ordnung ICp von dem vorausgehenden binären Vielfach-Addierwerkabschnitt auf. Der
Ausgang niedrigster Ordnung S der Halb-Additionsstufe 14 ist als Übertragseingang mit der Addierzelle 11 verbunden.
Der höherwertige Ausgang C. der Halb-Additionsstufe 14 ist mit einem Eingang einer Addierzelle 15 verbunden, die als
Addierwerk für die Übertragssignale dient, welche der Addierzelle 12 zuzuführen sind.
Weitere Eingänge zu der Addierzelle 15 bilden das Übertragssignal
zweiter Ordnung Cp der Addierzelle 10, das Übertragssignal
erster Ordnung C, der Addierzelle 11 und das Eingangs-Übertragssignal dritter Ordnung IC, des vorausgehenden
binären Vielfach-Addierwerkabschnittes. Der niedrigstwertige
Ausgang S der Addierzelle 15 liefert ein Übertragssignal an
die Addierzelle 12. Der Ausgang zweiter Ordnung C, der Addierzelle
15 wird einer Addierzelle l6 als Eingang zugeführt, welche als Addierwerk für diejenigen Übertragssignale dient,
aus denen sich schließlich der Übertrag zu der Addierzelle I5
ergibt. Der höchstwertige Ausgang Cp der Addierzelle I5 ist
mit einem Eingang einer Addierzelle I7 verbunden, welche als
Addierwerk -für alle diejenigen Übertragssignale dient, aus denen
sich-der Ausgangs-Übertrag erster Ordnung OC, des betreffenden,
- yi -
909 830/1175
vier Bitplätze umfassenden binären Vielfach-Addierwerkabschnittes
ergibt.
Weitere Eingangssignale zu der Addierzelle 16 sind das Übertragssignal erster Ordnung C1 von der Addierzelle 12, das
Übertragssignal zweiter Ordnung Cp von der Addierzelle 11 und
das Eingangs-Übertragssignal vierter Ordnung IC1, von dem
vorausgehenden binären Vielfach-Addierwerkabschnitt. Der Ausgang niedrigster Ordnung S der Addierzelle 16. gelangt als
Übertragssignal zu der Addierzelle 13 und der Ausgang nächster
" Ordnung C, ist mit der Addierzelle 17 verbunden, welche'als
Addierwerk für sämtliche Übertragssignale dient, aus denen das Ausgangs-Übertragssignal erster Ordnung OC des binären Vielfach-Addierwerkabschnittes
gebildet wird. Der Ausgang dritter Ordnung C? der Addierzelle Ιβ ist mit der Voll-Additionsstufe
verbunden, die als Addierwerk für sämtliche Übertragssignale dient, aus denen schließlich das Ausgangs-Übertragssignal
zweiter Ordnung OCp des binären Vielfach-Addierwerkabschnittes
gebildet wird.
Weitere Eingänge zu .der Addierzelle 17 sind das Übertragssignal
C, erster Ordnung von der Addierzelle 13 her und
ein Übertragssignal zweiter Ordnung Cp von der Addierzelle 12
her. Der niedrigstwertige Ausgang S der Addierzelle 17 liefert das Ausgangs-Übertragssignal erster Ordnung OC1 des betreffenden
binären Vielfach-Addierwerkabschnittes, der Ausgang der nächsten
909830/1175
Ordnung C1 liefert ein Eingangssignal für die Voll-Additionsstufe
18, die als Addierwerk für sämtliche Signale dient, aus denen sich das Ausgangs-Übertragssignal zweiter Ordnung OCp
des binären Vielfach-Addierwerkabschnittes ergibt, und schließlich
ist der drittwertige Ausgang C2 der Addierzelle 17 mit
der Halb-Additionsstufe 19 verbunden, die sämtliche Übertragssignale zusammenzählt, aus denen dann das Ausgangs-Übertragssignal
dritter Ordnung OC^ und das Ausgangs-Übertragssignal
vierter Ordnung OCj, des binären Vielfach-Addierwerkabschnittes
bestimmt werden.
Die Voll-Additionsstufe 18 nimmt an ihrem weiteren Eingang
das Übertrags signal zvjeiter Ordnung Cp der Addierzelle IjJ auf.
Der niedrigstwertige Ausgang S der Voll-Additionsstufe 18 stellt das Ausgangs-Übertragssignal zweiter Ordnung OCp des binären
Vielfach-Addierwerkabschnittes dar und der Ausgang C1 der
zweiten Ordnung der Additionsstufe 1.8 beliefert den zweiten Eingang der Halb-Additionsstufe 19, welche zur Bestimmung des
Ausgangs-Übertragssignales dritter Ordnung OC-, und des Ausgangs-Übertragssignales
vierter Ordnung OCj, des binären Vielfach-Addierwerkabschnittes
dient. Demgemäß liefert der niedrigstwertige Ausgang S der Halb-Additionsstufe 19 das Ausgangs-Übertragssignal
dritter Ordnung OC^, für den nächstfolgenden
binären Vielfach-Addierwerkabschnitt und der nächsthöherwertige
Ausgang C1 der Halb-Additionsstufe 19 liefert das
Ausgangs-Übertragssignal vierter Ordnung OC^ für den nächsten
- 59 -
Ö09830/1175
BAD ORJGiNAt
Addierwerkabschnitt. · v
Die Addierzelle 10 nimmt an ihren Eingängen die sechs Bits der jeweils ersten Bitplätze der sechs Binärzahlen und außerdem
das Eingangs-Übertragssignal erster Ordnung IO2 auf, das von
dem vorausgehenden binären Vielfach-Addierwerkabschnitt herbeigeführt
wird. Der niedrigstwertige Ausgang S der Addierzelle liefert das Ausgangsergebnis hinsichtlich des ersten Bitplatzes
des betreffenden binären Vielfach-Addierwerkabschnittes. Die Addierzelle 11 nimmt eingangsseitig die dem jeweils nächsten
w Bitplatz entsprechenden Bits und außerdem ein Übertragssignal
von der Halb-Additionsstufe 14 her auf. Der niedrigstwertige
Ausgang S der Addierzelle 11 liefert das Ergebnis bezüglich des nächsthöherwertigen Bitplatzes des binären Vielfach-Addierwerkabschnittes.
Den Eingängen der Addierzelle 12 werden die Bits des jeweils dritten Bitplatzes der sechs aufzuaddierenden
Binärzahlen und außerdem ein Übertragssignal von der Addierzelle 15 her zugeführt. Der niedrigstwertige Ausgang S der
Addierzelle 12 stellt das Ergebnis hinsichtlich des Bitplatzes der dritten Ordnung des binären Vielfach-Addierwerkabschnittes
dar. Schließlieh werden den Eingängen der Addierzelle Ij5 die
sechs jeweils den vierten Bitplätzen der sechs zu addierenden Binärzahlen entsprechenden Bits und ein Übertragssignal von der
Addierzelle l6 her zugeführt. Der niedrigstwertige Ausgang S
der Addierzelle IJ> gibt dann das Ergebnis hinsichtlich des
vierten Bitplatzes des betreffenden binären Vielfach-Addierwerkabschnittes an.
-40-
909830/1175
In Figur 9 der Zeichnungen ist das logische Schaltzeichen
für ein vier Bitplätze umfassendes binäres Vielfach-Addierwerk
angegeben. Man sieht, daß das Blocksymbol vier Übertragseingänge IC,* ICp, ICL und IC2, von dem jeweils vorausgehenden
binären Vielfach-Addierwerkabschnitt her, ferner vier Übertragsausgänge OC,, OCp, OC^ und OCh zu dem jeweils nächstfolgenden
bihären Vielfach-Addierwerkabschnitt hin, weiter vier entsprechenden Bitplätzen zugeordnete Bitausgänge zur
Darstellung des Suramenergebnisses der sechs zu addierenden Binärzahlen und schließlich vier Gruppen paralleler Biteingänge
aufweist, wobei jede dieser Gruppen jeweils sechs Paralleleingänge
enthält, welche jeweils von den jeweils sechs Eingängen zu den entsprechenden vier Addierzellen 10, 11, 12 und I^ ansteigender
Ordnung gebildet werden.
Zur Erläuterung der Wirkungsweise eines binären Vielfach-Addierwerkes
sei ein besonderes Beispiel näher betrachtet. Aus Fig. 10 der Zeichnungen ist zu ersehen, daß ein binäres Vielfach-Addierwerk
mit einem Umfang von 8 Bitplätzen dadurch aufgebaut werden kann, daß zwei jeweils vier Bitplätze umfassende Vielfach-Addierwerkabschnitte
der Type 2 hintereinandergeschaltet werden.
Die Übertragsausgänge OC1, OC2, OC, und OC2^ des binären
Vielfach-Addierwerkabschnittes 30 sind mit den Übertragsein-.gangen
IC1, IC2, IC- und IC^ des binären Vielfach-Addierwerk-.
absohnittes 4o verbunden. Die Übertrag-Ausgangsleitungen OC1,
OCp, OC, und OC1, dieses zuletzt genannten Viel fach-Addierwerk-
909830/1175
abschnittes 40 haben die- Funktion der vier Bitausgänge letzter
Ordnung des Summenergebnisses der sechs jeweils acht Bits umfassenden,
aufzuaddierenden Binärzahlen. Die vier Ubertragseingänge
IC1, IQ2, IO, und IC^ des binären Vielfach-Addierwerkabschnittes
j50 werden nicht verwendet.
Es sei nun angenommen, daß die sechs jeweils acht Bits umfassenden Binärzahlen, welche addiert werden sollen, sämtlich
gleich sind und durch die Binärzahl 11111111 gebildet werden. h Werden diese Binärzahlen zusammengezählt, so muß die binäre
Summe folgende Zahl ergeben: 101 Uli 1010. Es sei nun Fig.
der Zeichnungen betrachtet und angenommen, daß die in dieser Zeichnungsfigur dargestellte Schaltung für den binären Vielfach-Addierwerkabschnitt
^O gelte. Zunächst ist zu bemerken, daß sämtliche Übertragseingänge IC1, ICp, IC., und IC;, Eingangssignale der Bedeutung "Null" führen, da kein vorausgehender
binärer Vielfach-Addierwerkabschnitt vorhanden ist..
Die Addierzelle 10 nimmt von dem vorausgehenden binären
Vielfach-Addierwerkabschnitt über den Übertragseingang IC1
erster Ordnung sechs Eingangssignale der Bedeutung "l" und ein
Eingangssignal der Bedeutung "0". auf. Die Ausgänge der Addierzelle
10 lauten: S = O, C1 = 1 und C2 = .1... Der Bitausgang
erster Ordnung des binären Vielfach-Addierwerkes zeigt daher
das Ergebnis "O".
9 09830/1175
BAD ORIGINAL
Die Halb-Additionsstufe 14 empfängt als Eingangssignal
cine 11I" von dem Übertragsausgang C, erster Ordnung der Addierzelle
10 und eine "θ" von dem Übertragseingang zweiter Ordnung ICp des vorausgehenden binären Vielfach-Addierwerkabschnittes.
Die Ausgänge der Halb-Additionsstufe I4 lauten
dann S=I und C1 = O.
Die Addierzelle 11 nimmt aufgrund der eingegebenen Zahlen
sechs Eingänge der Bedeutung 11I" sowie ein Übertragssignal 11I"
von dem Ausgang erster Ordnung S der Halb-Additionsstufe 14 her auf. Die Ausgänge der Addierzelle 11 lauten S = 1, CV= 1
und Cp = 1. Hieraus ergibt sich, daß das Ergebnis am Bitplatz
zweiter Ordnung des binären Vielfach-Addierwerkes "l" lautet.
Hinsichtlich der, der Addierzelle 12 zuzuführenden Übertragssignale
ist die Addierzelle 15 zu untersuchen. Die Addierzelle
15 nimmt ein Eingangssignal der Bedeutung "1" von dem Übertragsausgang erster Ordnung C, der Addier zelle 11 her., ferner
ein Eingangssignal der Bedeutung "l" von dem Übertragsäusgang
zweiter Ordnung Cp der Addierzelle 10 her, weiter ein Eingangssignal
der Bedeutung "θ" von der Halb-Additionsstufe 14 her und schließlich noch ein Eingangssignal der Bedeutung "θ" von
dem Übertragseingang dritter Ordnung IC7 des vorausgehenden
binären Vielfach-Addierwerkabschnittes auf. Die Ausgänge der
Addierzelle 15 lauten dann S=O, C, = 1 und Cp = 0.
Die Addierzelle 12 nimmt aufgrund der eingegebenen sechs
Binärzahlen sechs Eingangssignale der Bedeutung "l" und außerdem
-4^- 909830/1175
Ί-f-
ein Übertragssignal "θ" von der Addierzelle 15 her auf. Die
Ausgänge der Addierzelle 12 lauten S=O, C, = 1, Cp = O.
Man sieht also, daß. das Ausgangssignal am Bitplatz dritter
Ordnung des binären Vielfach-Addierwerkes "θ" lautet.
Hinsichtlich des der Addierzelle I^ zuzuführenden Übertragssignales
muß nun wiederum die Addierzelle 16 untersucht werden. Diese nimmt ein Eingangssignal der Bedeutung "l" von
dem Übertragsausgang erster Ordnung C, der Addierzelle 12 her,
ferner ein Eingangssignal der Bedeutung "l" von dem Übertrags-P
ausgang zweiter Ordnung Cp der Addierzelle 11 her, weiter ein
Eingangssignal der Bedeutung "1" von dem Übertragsausgang
erster Ordnung C-, der Addierzelle 15 her und schließlich noch
ein Übertragssignal der Bedeutung "ö" von dem Übertragseingang vierter Ordnung ICj, des vorausgehenden Addierwerkabschnittes
auf. Die Ausgänge der Addierzelle 16 lauten dann S=I, C, =
und C2 = O.
Die Addierzelle Ij? nimmt aufgrund der sechs zu addierenden
Binärzahlen sechs Eingangssignale "l" und außerdem ein Übertragssignal
"1" von dem Ausgang der Addierzelle ΐβ her auf. Die Ausgangssignale, der Addierzelle 1J>
lauten S=I, C, =1 und Cp = 1. Das Ausgangssignal-am Bitplatz vierter Ordnung des
binären Vielfach-Addierwerkes lautet demgemäß "1".
Die Addierzelle 17 bestimmt das Übertragssignal erster
Ordnung zum nächsten binären Vielfach-Addierwerkabschnitt.
9098 30/1175
Als Eingangssignale nimmt die Addierzelle 17 eine "θ" vom
Ausgang Cp der Addierzelle 15 her, ferner eine "l" vom Ausgang
C, der Addierzelle 1β her, weiter eine "l" vom Ausgang"C,
der Addierzelle 1> her und schließlieh eine "l" vom Ausgang C2
der Addierzelie 12 her auf. Die Ausgänge der Addierzelle 17
lauten dann S = I3 C, = 1 und Cp = O. Das Übertragssignal
erster Ordnung OC, zu dem binären Vielfach-Addierwerkabschnitt 40 lauten daher "1".
Die Voll-Addltionsstufe l8 bestimmt das Übertragssignal
zweiter Ordnung 0C? zu dem binären Vielfach-Addierwerkabschnitt
40. Als Eingangssignale nimmt die Voll-Additionsstufe
18 ein Signal der Bedeutung "1" von dem Übertragsausgang
zweiter Ordnung Cp der Addierzelle IJ her, ferner ein
Signal der Bedeutung "l" von dem Übertragsausgang erster
Ordnung C, der Addierzelle 17 her und ein Signal der Bedeutung
"O" von dem Übertragsausgang zweiter Ordnung Cp der Addierzelle
16 her auf. Die Ausgänge der Voll-Additionsstufe l8 lauten S = 0 und C, = 1. Als Übertragsausgang zweiter Ordnung
OCp zu dem nächsten binären Vielfach-Addierwerkabschnitt 40
erhält man eine "O". ·
Die Halb-Additionsstufe I9 bestimmt den Übertragsausgang
dritter Ordnung OC-, und den Übertragsausgang vierter Ordnung
OC2, zum nächsten binären Vielfach-Addierwerkabschnitt. Eingangssignale
zu der Halb-Additionsstufe 19 bilden eine "l"
vom Übertragsausgang erster Ordnung C, der Voll-Additionsstufe 18 her sowie eine "O" von dem Übertragsausgang zweiter
909830/i 17 5
Ordnung C2 der Addierzelle 17 her. Die Ausgangssignale der
Halb-Additionsstufe I9 lauten S. = 1 und C1 = O. Demgemäß
lautet der zum nächsten Addierwerkabschnitt 40 abzugebende
Übertragsausgang dritter Ordnung OCV im vorliegenden Falle "l"
und der Übertragsausgang vierter Ordnung OC2, lautet "θ". Es
sei nun weiter angenommen, daß die in Fig. 8 gezeigte Schaltung auch in dem binären Vielfach-Addierwerkabschnitt 4o nach Fig.
der Zeichnungen enthalten sei. Die Addierzelle 10 dieses Schaltungsteiles addiert nun die sechs Signale der Bedeutung
"1", die sich aus den Bitplätzen fünfter Ordnung der sechs
aufzuaddierenden Binärzahlen ergeben und außerdem das Eingangssignal der Bedeutung "l" zusammen, welches als Eingangs-übertrags signal erster Ordnung IC1 von dem binären Vielfach-Addierwerkabschnitt
30 herbeigeführt wird. Die Ausgänge der
Addierzelle 10 lauten S=I, C1 = 1 und C3= 1. Es ergibt sich
also als Ausgangesignal für den Bitplatz fünfter Ordnung des
binären Vielfach-Addierwerkes eine "l".
Zu der Halb-Additionsstufe l4 gelangen als Eingangssignale
eine "l" von dem Übertragsausgang erster Ordnung C1 der Addierzelle
10 her sowie eine "θ" von dem Übertragseingang zweiter
Ordnung IC2 her, der von dem binären Vielfach-Addierwerkabschnitt
JO herbeigeleitet ist. Die Ausgangssignale der Halb-Additionsstufe
14 lauten S=I und C1 = O.
Die Addierzelle 11 zählt die sechs Eingangssignale der
Bedeutung "l", welche sich jeweils aus den Bitplätzen sechster
' -" ^6 " 909830/1 175
Ordnung der sechs zusammenzuzählenden, eingegebenen Binärzahlen ergeben, sowie das Eingangssignal der Bedeutung "l" zusammen,
v;elch letzteres als Übertrag von der Halb-Additionsstufe 14
her eingegeben wird. Die Ausgangswerte der Addierzelle 11 lauten dann S = 1, C1 = 1 und Cg = 1. Hieraus ergibt sich, daß das Ausgangs
signal, am Bitplatz sechster Ordnung des binären Vielfach-Addierwerkes
"l" lautet.
Die Addierzelle 15 empfängt als Eingangssignale eine "θ"
vom Übertragsausgang erster Ordnung C1 der Halb-Additionsstufe
14 her, ferner eine 11I" als Eingangs-Übertrags signal dritter
Ordnung IC, von dem vorausgehenden binären Vielfach-Addierwerkabschnitt
her, vreiter eine "l" vom Übertragsausgang zweiter
Ordnung Cp der Addierzelle 10 her und schließlich eine "1" vom
Übertragsausgang erster Ordnung C. der Additionszelle 11 her. Die Ausgangssignale lauten S = 1, C' = 1 und Cp = O.
3;n ähnlicher Weise läßt sich zeigen, daß den Eingängen der
Addierzelle 12 sieben Eingangssignale der Bedeutung "1" zugeführt
werden und daß die Ausgänge folgendermaßen anzugeben sind: S = 1, C, = 1 und Cp = 1. Demgemäß ist das Ausgangssignal am
Bitplatz siebter Ordnung des binären Vielfach-Addierwerkes eine "l",
Die Addierzelle 1β empfängt an ihren Eingängen eine 11I" von
dem Übertragsausgang erster Ordnung C. der Addierzelle 15 her,
ferner eine "l" von dem Übertragsausgang erster Ordnung C. der
- 47 -
9 0 9 8 3 0/1175
8AD OftlGINAL
Addierzelle 12 her j vielter eine "l" von dem Übertragsausgang
zweiter Ordnung Cp der Addier zelle 11 her und schließlich eine
"O" als Eingangs-Übertragssignal vierter.Ordnung ICh von dem
•vorausgehenden binären Vielfach-Addierwerkabschnitt her. Die
Ausgangssignale lauten S=I, C, =1 und Cp - O.
Auch die Addierzelle 13 nimmt an ihren Eingängen sieben
Signale der Bedeutung "l" auf und liefert daher die Ausgangssignale
S = 1, C, = 1 und Cp = 1. Hieraus ergibt sich, daß das
Ausgangssignal an dem Bitplatz achter Ordnung des binären Vielfach-Addierwerkes
"l" lautet.
Als Eingänge zu der Addierzelle 17 ergeben sich eine "1"
vom Über tragsaus gang erster Ordnung C, der Addierzelle Ij5 her,
ferner eine "l" vom Übertragsausgang zweiter Ordnung Cp der
Addierzelle 12 her, weiter eine "l" vom Übertragsausgang erster
Ordnung C, der· Addierzelle 16 her und schließlich eine "O" vom
Übertragsausgang zweiter Ordnung Cp der Addierzelle 15 her, Als
Ausgangssignale der Addierzelle 17 erhält man S=I, C^ = 1 und
Cp = O. Das binäre Vielfach-Addierwerk bietet daher als Ausgangsübertragssignal
erster Ordnung OC, bzw. in diesem Falle als dem Bitplatz neunter Ordnung entsprechendes Aus gangs signal eine f'l"
dar.
Die Voll-Additionsstufe 18 empfängt als Eingangssignale
eine "1" vom Übertragsausgang zweiter Ordnung C? der Addierzelle
IJ her, ferner eine "l" vom Übertragsausgang erster
- 48 -
909830/117 5
-* v SAD ORIGINAL
Ordnung C1 der Addierseile 17 her und schließlich eine "θ"
vom Übertragsausgang zweiter Ordnung C0 der Addierzelle 16
her. Die Ausgangssignale lauten S=O und C1 = 1. Das binäre
Vielfach-Addierwerk liefert also als Ausgangs-Übertragssignal zweiter Ordnung OC0 bzw. in diesem Falle als dem zehnten Bitplatz
entsprechendes Ausgangssignal eine "θ".
Die Halb-Additionsstufe 19 nimmt als Eingangssignale eine
"1" von dem Übertragsausgang erster Ordnung C, der VoIl-Additionsstufe
18 her und eine "θ" von dem Übertragsausgang swelter Ordnung C0 der Addierzelle 17 her auf. Die Ausgangssignale
der Halb-Additionssttife 19 lauten S = I und C1 = 0.
Demgemäß ergibt sich als Ausgangs-Übertragssignal dritter Ordnung QO-, bzw. in diesem Falle als dem elften Bitplatz des
binären Vielfach-Addierwerkes entsprechendes Ausgangssignal eine "1". In ähnlicher Weise bildet eine "θ" das Ausgangs-Übertragssignal
vierter Ordnung OCw bzw. das dem zwölften Bitplatz des binären Vielfach-Addierwerkes entsprechende Ausgangssignal.
Zusammenfassend ist also festzustellen, daß die von den vier Bitausgängen des binären Vielfach-Addierwerkabschnittes ~j>0
und den vier Bitausgängen zusammen mit den vier Übertragssignalausgängen des binären Vielfach-Addierwerkabschnittes 40
abgegebene Ausgangszahl das von dem binären Vielfach-Addierwerk
gelieferte Ergebnis darstellt. Im vorliegenden Beispiel lautet
-49-
909830/1175
SAD
diese Zahl "OlOllllllOlO". Dies ist aber diejenige Binärzähl,
welche oben als Ergebnis'der Addition der sechs jeweils acht
Binärstellen umfassenden in das -Addierwerk eingegebenen Zahlen vorausgesagt worden war.
Es ist also festzuhalten,, daß ein binäres Vielfach-Addierwerk
beliebiger Stellenzahl aufgebaut werden kann, indem mehrere binäre Vielfach-Addierwerkabschnitte hintereinandergeschaltet
werden, wobei die Bitausgänge jedes binäres Vielfaeh-Addierwerkabschnittes
jeweils ein einem Bitplatz des binären t Ergebnisses entsprechendes Ausgangssignal liefern und wobei die
Ausgangs-Übertragssignale des jeweiligen binären Vi.elfach-Addierwerkabschnittes
höchster Ordnung die höchsten vier Bitplätze des binären Ergebnisses des Addierwerkes angeben.
Ein weiteres Anwendungsbeispiel der Erfindung bildet der
Aufbau eines Vielfach-Addierwerkabschnittes für binär codierte Dezimalzahlen unter Verwendung der oben beschriebenen Type
eines binären Vielfach-Addierwerkabschnittes. Da ein binärer Vielfach-Addierwerkabschnitt der zuvor beschriebenen Art Ms
zu sechs Binärzahlen addieren kann, ist anzunehmen, daß ein
Vielfach-Addierwerk für binär codierte Dezimalzahlen aufgebaut werden kann, welches sechs binär codierte Dezimalzahlen aufaddiert,
indem man sich der binären Vielfach-Äddlerwerkabschnitte
bedient. Letztere sind zum Aufbau eines Vielfaeh-Addierwerkabschnittes für binär codierte Dezimalzahlen besonders
■ - 50-
909830/1175
8AO ORIGINAL
geeignet, da jeder binäre Vielfach-Addierwerkabschnitt
jeweils vier binäre Bitplätze umfaßt, also genau diejenige Zahl von Bitplätzen, welche zur Wiedergabe einer Dezimalstelle
einer binär codierten Dezimalzahl erforderlieh sind. Ferner kann festgestellt werden, daß durch Kombination eines binären
Vielfach-Addierwerkabschnittes mit einer geeigneten Korrektur-
und Ausgangsschaltung ein Vielfach-Addierwerkabschnitt für
binär codierte Dezimalzahlen aufgebaut werden kann, der einer
einzelnen Dezimalstelle einer binär codierten Dezimalzahl zugeordnet ist. ?ür die Umwandlung eines binären Vielfach-Addier-•
erkabschnittes in einen Vielfach-Addierwerkabschnitt für binär
codierte Dezimalzahlen ist also nur die Schaffung einer geeigneten
logischen Korrektur- und Ausgangsschaltung notwendig.
Zunächst ist festzuhalten, daß die höchste Zahl, welche innerhalb einer bestimmten Dezimalstelle einer binär codierten
Dezimalzahl darzustellen ist,- die Ziffer "9" ist, die in binärer Schreibweise "lOOl" lautet. Die größte Dezimalzahl, welche daher
in einem Vielfach-Addierwerkabschnitt für binär codierte Dezirnalzahlen
verarbeitet werden muß, ist β χ 9 = 54 zuzüglich
gewisser Korrekturgrößen, die über die vier Übertragseingänge IC,,
IC,,, ICU und TGk eingegeben werden können.
Der größte Übertrag, welcher zu einem Vielfach-Addier-'■rerkabschnitt
für binär codierte Dezimalzahlen vorgenommen vrerden kann, läßt sich bestimmen, indem man die Einerstelle
einer binär codierten Dezimalzahl untersucht. Die vier Eingangs-
- 51 ~
909830/1175
BAD ORIGINAL
Überträge, die zu dem der Einerstelle, der -binär codierten
Dezimalzahl zugeordneten Vielfach-Addierwerkabschnitt'für binär
codierte Dezimal zahl en vorgenommen werden., sind jeweils gleich
Null. Die in dem Vielfach-Addierwerkabschnitt für binär codierte Dezimalzahlen wiederzugebende größte Dezimalzahl ist die
Zahl 5^ oder, in binär codierter Dezimalschreibweise die
Zahl 0101 (x 10) 0100 (x l). Der Ausdruck 0100 (x 1) wird von den vier Bitausgängen des Vielfach-Addierwerkabschnittes für
binär codierte Dezimalzahlen dargestellt.. Der Ausdruck 0101 (x 10) wird von den Übertragsausgängen OC1, OCg, OC-, und OCu des betreffenden
Addierwerkabschnittes wiedergegeben. Man sieht, daß der Dezimalwert des Übertragssignales von der Einerstelle zur
Zehnerstelle der binär codierten Zahl höchstens 50 beträgt. Die
größte in einem Vielfach-Addierwerkabschnitt für binär codierte Dezimalzahlen einspeisbare Dezimalzahl entspricht also dem
Wert 59, wobei 5^ von den sechs zu addierenden, binär codierten
Dezimalzahlen herrühren, während höchstens ein Wert 5 durch die Übertragseingänge IC,, ICp, IC, und IC^ hinzukommt.
Geht man nochmals auf Fig. h der Zeichnungen zurück, in
welcher die Bestimmung der Korrekturfaktoren angegeben ist, die
in der Korrektur- und Ausgangsschaltung gebildet iverden müssen,
um das Summenergebnis des binären Vielfach-Addierwerkabschnittes in die binär codierte der binären Ausgangszahl des betreffenden
binären Vielfach-Addierwerkabschnittes entsprechende Dezimalform umzusetzen, so sieht man, daß der Korrekturfaktor für einen
52 -
909830/ 1 17 5
BAD ORiGlNAL
maximalen Dezimalwert von 54 und von 59 jexfeils der gleiche
ist. Die 'Korrekturschaltung, welche daher für die Einerstelle
der binär codierten Dezimalzahl vorgesehen v/erden muß, ist also genauso auszubilden wie die für jede andere Dezimalstelle
der binär codierten Dezimalzahl benötigte Korrektursahaltung. Es sei hier wieder bemerkt, daß die zu verarbeitenden Korrekturfaktoren
sämtliche logische Verknüpfungen bis hinauf einschließlich der höchsten zu korrigierenden Zahl umfassen.
Ein und dieselbe Bauart eines Vielfach-Addierwerkabschnittes für binär codierte Dezimalzahlen kann daher an einer
beliebigen Dezimalstelle eines aus mehreren hintereinandergeschal
te ten Addierwerkabschnitten zusammengesetzten Vielfaeh-Addierwerkes
für binär codierte Dezimalzahlen eingebaut und verwendet werden.
Fig. 4 zeigt in der Tabelle auch die entsprechende binär
codierten Dezimalformen von Additionsergebnissen, Vielehe am Ausgang des jeweiligen binären Vielfach-Addierwerkabschnittes
auftreten können. Außerdem gibt die Tabelle von Fig. 4 die
Korrekturfaktoren wieder, die erforderlich sind, um die Binärzahlen des binären Vielfach-Addierwerkabschnittes jeweils in
die richtige binär codierte Dezimalschreibweise der betreffenden Zahl umzusetzen.
909830/117 5
BAD ORiGlNAL
Wie bereits oben ausgeführt -wurde, gibt die Tabelle von
Fig. K jur jeweils gerade Dezimal zahl en- an, da eine richtige
binär codierte. Dezimalzahl nicht dadurch zu einer unrichtiger
binär codierten Dezimalzahl wird, daß- zu der richtigen, geradzahligen,
binär codierten Dezimalzahl eine eins hinzugezählt
wird. Dies läßt sich auch daraus erkennen, daß in der ISinerstelle
einer binär codierten Dezimal zahl niemals ein Korrekturfaktor
mit der Bedeutung "l" eingeführt werden rnu.C.
Um die richtige Korrektur vornehmen zu können, verf"Iirt
P man normalerweise auch hier derart,., daß die Ausgänge eines
binären Registers untersucht werden, um so den Korrekturf al-: tor
zu bestimmen, der jeweils dem Ausgang des Binärregisters beigegeben
werden muß, um die richtige Darstellung in binär codier ter Dezimalschreibweise zu erhalten. Im vorliegenden AusführungsBeispiel
wird dieser Gedanke nochmals verwendet und es ist daher erforderlich, die von den vier Bit Eisgängen und den
vier Übertragsausgängen OC,, OC2^ OCx und OC1J des binären 7ielfach-Addiervjerkabschnittes
dargebotene Binärzahl zu unterT suchen, um so den richtigen Korrekturfaktor zu bestimmen, der
zu der genannten Binärzahl hinzuaddiert werden muß, um zur . binär codierten Dezimalschreibweise dieser Zahl zu gelangen.
Hierzu sei nochmals auf Fig. 4 der Zeichnungen Bezug genommen, in deren Tabelle die Kriterien zur Bestimmung des
Korrekturfaktors durch Angabe der jeweiligen logischen Verknüpfungen
ausgedrückt sind, wobei ein Punkt wiederum eine
909830/1175 8AD ORiGiNAt
Konjunktion und ein Pluszeichen wiederum eine Disjunktion
bedeuten. Mit OC1 ißt ein Übertragsausgang erster Ordnung
su dem nächsthöheren binären Vielfach-Addierwerkabschnitt bezeichnet
. In gleicher Weise bedeuten OC und 0Cv die Übertragsausgänge
zweiter und dritter Ordnung zum nächsthöheren Addiervrerkabschnitt.
Ist der logische Ausdruck für eine Summe von 10 bis 19
erfüllt, so muß zu den vier 3itausgängen des binären Vielfach-Addierwerkabschnittes
ein entsprechender Korrekturfaktor den Werten 4 und 2 hinzugefügt werden. Ist der logische Ausdruck
für eine Summe von 20 bis 29 erfüllt, so muß zu den vier Bitausgängen
des betreffenden Addierwerkabschnittes ein den V/erten 3 und 4 entsprechender Korrekturfaktor hinzuaddiert
werden. Ist weiter der logische Ausdruck für eine Summe von JO bis 39 erfüllt, so ist den vier Bitausgängen und den vier
Übertragsausgangen des betreifenden Addierwerkabschnittes ein
Ausgangsübertragssignal erster Ordnung OC, und ein dem Wert "2" entsprechendes Korrektursignal beizugeben. Ist weiter der
logische Ausdruck für eine Summe von 40 bis 49 erfüllt, so ist
zu den vier Bitausgängen und den vier Übertragsausgängen des Addierwerkabschnittes ein Ausgangs-Übertragssignal erster
Ordnung und ein dem Wert "8" entsprechendes Signal hinzuzuaddieren.
Ist schließlich der logische Ausdruck für eine Summe von 50 bis 59 erfüllt, dann müssen zu den vier Bitausgängen
und den vier Übertragsausgangen des binären Vielfach-Addier-
- 55 -
909830/1175
8AD ORlGlMAt
werkabschnlttes ein Ausgangs-Übertragssignal erster Ordnung OC.
sowie den Werten 8, 4 und 2 entsprechende Korrektursignale
hinzugezählt werden.
Dem Fachmann bereitet es keine Schwierigkeiten, die angegebenen
logischen Verknüpfungsbedingungen durch eine logische
Schaltung zu verwirklichen. Fig. 12 der Zeichnungen zeigt eine solche Korrektur- und Ausgangsschaltung (COC). Die innerhalb
der Fläche 50 befindliche Schaltung stellt die logische
Schaltungsform zur Bestimmung der Korrekturfaktoren dar. Eine
ins einzelne gehende Beschreibung der Schaltung erübrigt sich, da der Fachmann den grundsätzlichen logischen Schaltungsaufbau
ohne weiteres versteht und da im übrigen derselbe logische Ausdruck auch durch eine Vielzahl anderer Schaltungsmöglichkeiten
zu verwirklichen ist. Die dargestellte Schaltung stellt also nur ein 'besonderes Beispiel für die Verwirklichung des
logischen Ausdruckes dar und dient zur Vervollständigung der Beschreibung der Erfindung.
Die Korrekturfaktoren an den Stellen 2, k, 8 und OC- werden
von dem bestimmenden Schaltungsteil 50 der Korrektur-' und
Ausgangsschaltung abgeleitet. Es ist dann notwendig, diese Korrekturfaktoren zu den Ausgängen des binären Vielfach-Addierwerkabschnittes
hinzuzufügen. Zu diesem Zwecke ist innerhalb der Korrektur- und Ausgangsschaltung ein funktionelles binäres
- 56 -
©09830 / 117S
Addierwerk vorgesehen. Dieses Addierwerk besteht aus einer
Halb-Additionsstufe 60, Voll-Additionsstufen 62, 63, 6K
und 65 und einer ODER-Schaltung 66. Die Halb-Additionsstufe 61 addiert den von dem Ausgang der ODER-Schaltung 5I herrührenden
Korrekturfaktor der Bedeutung "2" zu dem Ausgangssignal entsprechend dem Bitplatz zweiter Ordnung O (2) der binären Ausgangszahl
des binären Vielfach-Addierwerkabschnittes hinzu. In gleicher Weise addiert die Voll-Additionsstufe 62 den vom
Ausgang der ODER-Schaltung 52 dargebotenen Korrekturfaktor mit der Bedeutung "4", ferner das von dem binären Vielfach-Addierwerkabschnitt
dargebotene dem Bitplatz dritter Ordnung O (4) entsprechende Ausgangssignal und schließlich das von der Halb-Additionsstufe
6l dargebotene Übertragssignal C1 zusammen, wodurch
ein korrigierter Wert für das dem Bitplatz dritter Ordnung des Vielfach-Addierwerkabschnittes für binär codierte Dezimalzahlen
entsprechende Ausgangssignal erhalten wird. Die VoIl-Additionsstufe
65 zählt den vom Ausgang der ODER-Schaltung 55
dargebotenen Korrekturfaktor mit der Bedeutung "8", ferner das dem Bitplatz· vierter Ordnung 0 (8) des binären Vielfach-Addierwerkabschnittes
entsprechende Ausgangssignal sowie das von der
Voll-Additionsstufe 62 dargebotene Übertragssignal C1 zusammen,
so daß sich das korrigierte dem Bitplatz vierter Ordnung des betreffenden Vielfach-Addierwerkabschnittes für binär codierte
Dezimalzahien entsprechende Ausgangssignal ergibt.
Es ist aber auch notwendig, die vier Ausgangs·? Über trags-"-■
' - 57 -
80883.0/1176
BAD ORIGINAL
signale OC1, OC2, 00, .und OC^ zu korrigieren. Der Voll-Additionsstufe
64 werden als Eingangesignale einmal das von dem
binären Vielfach-Addierwerkabschnitt herrrührende Ausgangsübertragssignal erster Ordnung OC1,. ferner das korrigierte,
von der ODER-Schaltung 54 dargebotene Ausgangssignal OC1 und
schließlich das von der Voll-Additionsstufe 65 dargebotene
Übertragssignal C1 zugeführt, woraus das korrigierte Ausgangsübertragssignal
erster Ordnung OC1., gebildet wird. In ähnlicher
Weise zählt die Halb-Additionsstufe 65 das von der Voll-Additionsstufe
64 dargebotene Übertragssignal C, und das von dem
binären Vielfach-Addierwerkabschnitt dargebotene Ausgangs-Übertrags
signal zweiter Ordnung OC2 zusammen und bildet so das korrigierte Ausgangs»·Übertragssignal zweiter Ordnung OC'?.
Schließlich erfüllt das ODER-Schaltglied 64 eine Disjunktionsfunktion zwischen dem Ausgangs-Übertragssignal dritter Ordnung OC
des binären Vielfach-Addierwerkabschnittes und dem Übertragssignal C1 der Halb-Additionsstufe, 65, woraus sich das korrigierte
Ausgangs-Übertragssignal dritter Ordnung OC1, ergibt.
Es sei darauf hingewiesen, daß der Übertrags ausgang OC2^
vierter Ordnung für den binären Vielfach-Addierwerkabschnitt nicht benötigt wird, da der größte erforderliche Übertrag
kleiner ist als für die Ausführung des Übertrages beim Übertragsausgang
vierter Ordnung notwendig wäre. Ferner sei darauf hingewiesen, daß das Ausgangs-Übertragssignal dritter Ordnung OG
98307 1 176
des binären Vielfach-Addierwerkabschnittes nur einer Disjunktion
mit Bezug auf das Übertragssignal C, der Halb-Additionsstufe
65 unterzogen wird, da nur einer der beiden Fälle zu einer bestimmten Zeit auftreten kann. Die in Fig. 12 der
Zeichnungen gezeigte Schaltung stellte also in ihrer Gesamtheit die Korrektur- und Ausgangsschaltung dar.
Fig. 11 der Zeichnungen zeigt das logische Schaltzeichen bzw. Blocksymbol für die Korrektur- und Ausgangsschaltung COC.
Man sieht ohne weiteres, daß die sieben Eingänge zu der Korrektur- und Ausgangsschaltung von den vier Bitausgängen und
von jeweils drei der vier Übertragsausgänge eines binären
Vielfach-Addierwerkabschnittes gebildet werden. Weiter ist zu
sehen, daß die Korrektur- und Ausgangsschaltung drei korrigierte Übertragsausgänge OC1,, OC'2 und OC1·, sowie vier Bitausgänge
aufvjeist, welche die Dezimalzahl in den Dezimalstellen, welche
jeweils den betreffenden Addierwerkabschnitten für binär codierte Dezimalzahlen zugeordnet sind, in binärer Schreibweise
wiedergeben.
Zum besseren Verständnis der Wirkungsweise des zuvor beschriebenen
Vielfach-Addierwerkes für binär codierte Dezimalzahlen sei wiederum ein bestimmtes Beispiel betrachtet. Hierzu
sei auf Fig. Ij5 der Zeichnungen Bezug genommen, in welcher ein
zwei Dezimalstellen umfassendes Addierwerk für binär codierte Dezimalzahlen dargestellt ist, das gleichzeitig sechs binär
- 59 -
Θ09830/1175
SAD ORlGiNAt
codierte Dezimalzahlen mit jeweils zwei Dezimalstellen
zusammenzählen kann. Es sei' wieder angenommen, daß die sechs zu addierenden, binär codierten Dezimalzahlen den gleichen
Wert aufweisen, der folgendermaßen anzugeben ist: 1001 (xlO) 1001 (xl). Der Dezimalwert dieser binär codierten Dezimalzahl
ist 99· Die-Summe der sechs binär codierten Dezimalzahlen,
ergibt einen Dezimal viert von 59^ und in binär codierter Dezimalschreibweise
einen folgendermaßen lautenden Wert: 0101 (xlOO) 1001 (xlO) 0100 (xl).
Das dargestellte Vielfach-Addierwerk für binär codierte Dezimalzahlen ist aus zwei binären Vielfach-Addierwerkabschnitten
80 und 90 aufgebaut, welche hintereinandergesehaltet
sind. Die korrigierten Übertragsausgänge OC',/ OC'2 und OC'v
der innerhalb des Vielfach-Addierwerkabschnittes 90 angeordneten Korrektur- und Ausgangsschaltung 92 sind als Übertragseingänge
IC,, ICp und IC^, an den binären Vielfach-Addierwerkabschnitt
81 des Addierwerkabschnittes 80 für binär codierte Dezimalzahlen angeschlossen.
Werden sechs binär codierte Dezimalzahlen mit einem Dezimalwert
von jeweils 9 eingegeben, so liefert der binäre Vielfach-Addierwerkabschnitt
91 des Vielfach-Addierwerkabschnittes für binär codierte Dezimalzahlen einen dem Dezimalwert 54 entsprechenden
Summenwert. Dieses Ausgangsergebnis des binären
- 60 -
8 0 9 8 3 Ü / 1 1 7 S
BAD ORlGiNAU
V/l
■Addierwerkabschnittes 91 tritt in folgender Form auf: Der
Übertragsausgang dritter Ordnung OC, lautet "o", der Übertrags
aus gang zweiter Ordnung OC2 lautet "1", der Übertragsausgang
erster Ordnung OC1 lautet "1", das dem Bitplatz vierter
Ordnung O (8).entsprechende Ausgangssignal lautet "O", das
dem Bitplatz dritter Ordnung O (4) entsprechende Ausgangssignal lautet "1", das dem Bitplatz zweiter Ordnung O (2) entsprechende
Ausgangssignal lautet "1" und schließlich ist das dem Bitplatz erster Ordnung O (1) entsprechende Ausgangssignal
dem Viert "θ" gleich. Werden diese Werte in die Korrektur- und
Ausgangsschaltung 92 des Vielfach-Addierwerkabschnittes 90 für
binär codierte Dezimalzahlen eingespeist, so werden Korrekturfaktoren
für einen Übertragsausgang erster Ordnung QC, sowie entsprechend den Werten 8, 4- und 2 erzeugt und zu den Ausgängen
des binären Vlelfach-Addierwerkabschnittes 91 hinzuaddiert.
Betrachtet man nun Fig.. 12 der Zeichnungen, so sieht man, daß der dem ersten Bitplatz O (1) entsprechende Ausgang
erster Ordnung des binären Vielfach-Addierwerkabschnittes 91
als dem Bitplatz erster Ordnung der binär codierten' dezimalen
Ergebniszahl des Vielfach-Addierwerkabschnittes 90 entsprechender
Ausgang durchverbunden ist. Da der Bitausgang erster Ordnung O (1) dem Wert "O" gleich war, beträgt auch das
Bit der ersten Ordnung in der binär codierten dezimalen Ergebniszahl·
"0".
Die Halb-Additionsstufe 61, der als Eingänge eine von dem
- 61 -
809030/1176
t! ι ti
ODER-Schaltglied 51 der. Korrekturschaltung 50 erzeugte "1
und eine an dem Bitausgang zweiter Ordnung 0 (2) des binären Vielfach-Addierwerkabschnittes 91 auftretende "l" zugeführt
werden, liefert einen Ausgang erster Ordnung 8 = 0, wodurch
das Ausgangssignal am Bitplatz zweiter Ordnung des Vielfach-Addierwerkabschnittes
90 für binär codierte Dezimalzahlen festgelegt
ist.
Der Ausgang zweiter Ordnung C1 der Halb-Additionsstufe 6l
gelangt als Übertragssignal zu der Voll-Additionsstufe 62. Diese empfängt als weitere Eingänge vom Ausgang der ODER-Schaltung
52 der Korrekturschaltung 50 her eine "l" mit der
Korrekturbedeutimg "4" sowie ein weiteres Signal mit der Bedeutung "1" von dem,, dem Bitplatz dritter Ordnung 0 (4) des
binären Vielfach-Addierwerkabschnittes 9I entsprechenden Ausgang
her. Der niedrigstwertige Ausgang der Voll-Additionsstufe 62 lautet S=I, wobei es sich hier gleichzeitig um das
dem Bitplatz dritter Ordnung des Vielfach-Addierwerkabschnittes 90 für binär codierte Dezimalzahlen entsprechende Ausgangssignal
handelt. Der Ausgang zweiter Ordnung C1 der
Additionsstufe 62 wird als Übertrag der Voll-Additionsstufe 6^
zugeführt. Weitere Eingangesignale zu der Voll-Additionsstufe
6> bilden eine vom Ausgang des ODER-Schaltgliedes 52 der
Korrekturschaltung 50 dargebotene "1" und eine von dem, dem Bitplatz vierter Ordnung des binären Vielfach-Addierwerkabschnittes
91 entsprechenden Ausgang dargebotene "θ". Als
- 62 -
80983Ö/117S
BAD ORIGINAL
Ausgang erster Ordnung der Yoll-Additlonsstufe 6j ergibt
sich S-O, womit der Bitausgang vierter Ordnung des Vielfach-
Addierwerlcabschnittes 90 für binär codierte Dezimalzahlen
angegeben ist.
Die Voll-Additionsstufe 64 nimmt als Eingangssignale
eine vom "über tragsaus gang erster Ordnung OC, des binären
Vielfach-.'.ddiervierkabschnittes 93 dargebotene bintlre "l"\,
ferner eine als korrigierter Übertragsaμsgang von dem
ODER-Schaltglied 54 der Korrekturschaltung 50 dargebotene
"l" und schließlich eine "l" vom Übertragsausgang C1 der
Voll-Additionsstufe 65 her auf. Die Voll-Additionsstufe
liefert einen Ausgang erster Ordnung S = I3 welcher ein
korrigiertes Ausgangs-Übertragssignal erster Ordnung OC, darstellt. Die Voll-Additionsstufe 64 liefert noch ein Ausgangssignal
zweiter Ordnung C, welches als Übertragssignal in die Halb-Additionsstufe 65 eingegeben wird. Das andere
Eingangssignal für die Halb-Additionsstufe 65 ist eine binäre "1", die von dem Ausgangs-Übertragssignal zweiter
Ordnung OCp des binären Vielfach-Addierwerkabschnittes 9I
gebildet wird. Die Halb-Additionsstufe 65 liefert einen Ausgang
erster Ordnung S = 0, so daß das korrigierte Ausgangs-Übertragssignal
zweiter Ordnung OC2' gleich Null ist. Das
Ausgangssignal zweiter Ordnung C der Halb-Additionsstufe
lautet "1" und gelangt zu dem ODER-Sehaltglied 66, an dessen
Ausgang als korrigiertes Ausgangs-Übertragssignal dritter Ordnung 0C-z' der Wert "l" erscheint.
309830/1178
BAD QRJöiNM.
Geht man nun wiederum auf Fig. \J der Zeichnungen über, so sieht man, daß der binäre Vielfach-Addierwerkabschnitt
des Vielfach-Addierwerkabschnittes 80 für binär codierte Dezimalzahlen aufgrund der acht zu addierenden binär
codierten Dezimalzahlen dem Dezimalwert 5^ entsprechende
Eingangssignale und wegen der Eingangs-Übertragungssignale
einen Wert "5" aufnimmt, so daß sich insgesamt der Dezimalwert 59 ergibt. Als Ausgangssignale des binären Vielfach-Addierwerkabschnittes
8l erhält man das Ausgangs-Übertragssignal dritter Ordnung OC^- - 0, das Ausgangs-Übertragssignal
zweiter Ordnung 0C.p = 1, das Ausgangs-Übertragssignal erster Ordnung OC, = 1, das dem Bitplatz vierter Ordnung
entsprechende Ausgangssignal 0 (8) = 1, das dem Bitplat.--:
dritter Ordnung entsprechende Ausgangssignal O (4) = O,
das dem Bitplatz zweiter Ordnung entsprechende Ausgangssignal O (2) = 1 und schließlich das dem Bitplatz .der
ersten Ordnung entsprechende Ausgangssignal O (l) = 1. Werden
diese Signale als Eingangssignale der Korrektur- und Ausgangsschaltung
82 des Addierwerkabschnittes 80 zugeführt, so erzeugt die Schaltung 50 der Korrektur- und Ausgangsschaltung
einen Korrekturfaktor. Es handelt sich dabei um an dem Über-_
tragsausgang OC, erscheinende Ausgangssignale, die den Werten 8, 4 und 2 entsprechen.
Nimmt man zur weiteren Untersuchung der Schaltung wiederum Fig. 12 der Zeichnungen zur Hand, so sieht man, daß der
- 64 -
8 0 S 8 2 0 / 1 1 7 S
8AD ORIGINAL
dem Bitplatz erster Ordnung O (i) des binären Vielfaoh-Addierwerkabschnittes
Sl entsprechende Ausgang als dem
Bitplatz erster Ordnung der binär kodierten dezimalen Srgebnissahl
entsprechender Bitausgang dur diver burden ist und den
Ausgangsuert "l" liefert. Ea sei nochmals darauf hingevrLesen,
daß diese jeweils von der Korrekturschaltung 50 der Korrektur-
und Ausgangsschaltung 82 erzeugten Korrelcturfa'.torc-n su den
binaren Ausgängen des binaren Viel:!"ach-Addierv.'erkabs.-.hriittes Sl
hinzuaddiert vrerden müssen.
Der Halb-Additio:i5stufe öl gehen viiederum alc £ingangssignale
eine binäre "l" aufgrund des /lorrelcturfalrtors mit der
Bedeutung "2" vom Ausgang des ODER-Schaltgliedes 5-1 h-sr sowie
eine binäre "1" von dem, dem Bitplatz zweiter Ordnung 0 (2) entsprechendem Ausgang her au, woraus sich am Ausgang der HaIb-Additionsstufe
6l ein niedrigstwertiges Ausgangssignal 8=0 ergibt, das gleichzeitig das dem Bitplatz zweiter Ordnung des
Vielfach-Addierwerkabschnittes 80 für binär codierte Dezimalzahlen entsprechende Ausgangssignal ist. Der Ausgang ^weiter
Ordnung C der Halb-Additionsstufe 6l liefert eine binäre "l"
und ist zur Abgabe eines Übertragssignales mit der VoIl-Additionsstufe
62 verbunden. Letztere nimmt als weitere Eingangssignal vom Ausgang des ODER-Schaltgliedes 52 der
Korrekturschaltung 50 her eine binäre "1" mit der Bedeutung eines Korrekturfaktoi'S "4" und ferner eine binäre "θ" von
- 65 -
909830/1176
BAD ORiGlNA.
dem, dem Bitplatz dritter Ordnung O (4) des binären Vielfach-Addierwerkabsehnittes
8l entsprechendem Ausgang auf und liefert als Ausgang niedrigster Ordnung S = O, wodurch zugleich
das dem B.tplatz dritter 0-dnung des Vielfach-Addierwerkabschnittes
So für binär codierte Dezimalzahlen entsprechende
Ausgangssignal festgelegt ist. Der nächst wertige Ausgang C
der Voll-Additionsstufe 62 liefert eine binäre "l", die als
Übertragssignal der Voll-Additionsstufe öj5 zugeht. Die Voil-
™ Additionsstufe 6j5 empfängt als weitere Eingangssignale
aufgrund des Korrekturfaktors mit der Bedeutung "8" vom Ausgang
des ODER-Schaltgliedes 53 der Korrekturschaltung 50 her eine
binäre "l" und ferner eine binäre "1" von dem, dem Bitplatz
vierter Ordnung 0 (8) des binären Vielfach-Addierwerkabschnittes 8l entsprechenden Ausgang her. Das am niedrigstwertigen
Ausgang dargebotene Ausgangssignal lautet dann S=I, was zugleich das dem Bitplatz vierter Ordnung des Vielfach-Addierwerkabschnittes
80 für binär radierte Dezimalzahlen
entsprechende Aus gangs signal ist. Das von dem. Ausgang C der Voll-Additionsstufe 63 abnehmbare Übertragssignal
lautet "1" und wird als Übertrag in die Voll-Additionsstufe eingeführt. Weitere Eingangssignale zu dieser Voll-Additionsstufe
werden von dem Ausgangs-Übertragssignal erster Ordnung OC, des binären Vielfach-Addierwerkabschnittes 8l her
in Form einer binären "l" und durch.eine weitere binäre "l" ·
- 66 909830/1175
SAD ORIGINAL
aufgrund des Ausgangs-Übertragssignales erster Ordnung OC1
von dem ODER-S ehalt glied 54 her gebildet. Der Ausgang
niedrigster Ordnung der Voll-Additionsstufe 64 lautet wiederum
S ---- !..Dieses niedrigstwertige Ausgangsbit stellt normalerweise
ein korrigiertes Ausgangs-Übertragssignal erster Ordnung OC1^
dar. Ja es si-;h aber hier um die höchste Stufe des Vielfach-Addierwerkes
für binär codierte Dezimalzahlen handelt, wird dieses korrigierte Ausgangs-Übertragssignal erster Ordnung OC'
zu dem, dem ersten Bitplatz der höchsten Dezimalstelle im
binär codierten dezimalen Ergebnis entsprechenden Ausgangssignal.
Dieser erste Bitplatz der Dezimalstelle lautet im vorliegenden Falle "l".
Der Ausgang höherer Ordnung C der. Voll-Additionsstufe
liefert ebenfalls eine binäre "1", die als Übertragssignal
au der Halb-Additionsstufe 65 gelangt. Das andere Eingangssignal
für die Halb-Additionsstufe 65 ist eine binäre "l",
die vom Übertragsausgang zweiter Ordnung OCp des binären
Vielfach-Addierwerkabschnittes 8l dargeboten wird, so daß sich
am niedrigstwertigen Bitausgang der Halb-Additionsstufe 65 ein Signal S=O ergibt. Normalerweise hat wiederum der
niedrigstwertige Ausgang der Halb-Additionsstufe 65 die Bedeutung des korrigierten Ausgangs-Übertragssignales zweiter
- 67 -
909830/1175
8AD ORIGINAL
Ordnung 0C'2· Da es sich aber um die'höchste Stufe des
Addierwerkes handelt, hat das Signal 4 die dem Ausgangsbit des zweiten Bitplatzes der höchsten Dezimalstelle innerhalb
der binar codierten Dezimalzahl entsprechende Bedeutung und dieses Bit lautet "O".
Der Höherwertige Ausgang C der Halb-Additionsstufe 65
liefert eine binäre "l", so daß das korrigierte Ausgangs-Übertragssignal
dritter Ordnung OC', an und für sich "l"
lauten würde. Entsprechend dem oben Gesagten hat auch hier das von dem letzten Vielfach-Addierwerkabschnitt für binär
codierte. Dezimal zahlen erzeugte Übertragssignal dritter Ordnung OC'
die Bedeutung eines dem Bitplatz dritter Ordnung in der höchsten Dezimalstelle der binär codierten Dezimalzahl entsprechenden
Ausgangssignales und dieses Bit lautet "l".
Zusammenfassend ist festzustellen, daß die am Ausgang
erhaltene, binär codierte Dezimalzahl folgendermaßen lautet: 0101 (xlOO), 1001 (xlO) 0100 (xl). Dies ist aber genau die
binär kodierte Dezimalzahl, welche oben als Ergebnis vorausgesagt
wurde, wenn in dem Vielfach-Addierwerk für binär codierte Dezimalzahlen sechs solche binär codierte Dezimalzahlen gleichzeitig
zusammengezählt werden. Es ist also festzustellen, daß
Vielfach-Addierwerke für binär codierte Dezimalzahlen be-
- 68 -
80983071 176
8AD ORIGlNAl.
liebiger Länge aufgebaut werden können, indem mehrere Vielfach-Addierwerkabschnitte
für binär codierte Dezimalzahlen hintereinander geset-zt werden, die jeweils einen binären Vielfach-Addierwerkabschnitt
und eine Korrektur- und Ausgangsschaltung enthalten.
Des Vielfach-Addierwerk für binär codierte Dezimalzahlen
hat zusätzlich die Fähigkeit, Binärzahlen unmittelbar in die binär codierte Dezimalschreibweise umzusetzen. Dies kann
unter Berücksichtigung der Tatsache erreicht werden, daß sämtliche Eingänge zu dem Vielfach-Addierwerk für binär
codierte Dezimalzahlen verwendet werden können, wobei die
Korrekturschaltung innerhalb der Korrektur- und Ausgangsschaltung so erweitert wird, daß die aus Fig. 4 entnehmbaren
notwendigen Korrekturfaktoren eingeführt v/erden.
Normalerweise weiß der Konstrukteur nicht, welche Werte von binär codierten Dezimalzahlen in das betreffende Vielfach-Addierwerk
für diese Zahlen eingegeben werden sollen und daher ist jeweils ein Eingang zu jedem Bitplatz innerhalb jeder
Dezimalstelle für jedes Eingangssignal vorzusehen. Es sei
darauf hingewiesen, daß man dann, wenn man die einzugebenden, binär codierten Dezimalzahlen kennt, nur diejenigen Komponenten
- 69 -
909830/1175
in dem Vielfach™Addierwerk für binär codierte Dezimalzahlen
vorgesehen zu sein brauchen, welche dann bei der Verarbeitung der binär codierten Dezimalzahlen wirklich gebraucht werden.
Es sei ferner darauf hingewiesen, daß auch die Übertragseingänge
zu dem für die Einerstellen des Vielfach-Addierwerkes für binär codierte Dezimalzahlen vorgesehenen
fc Addierwerkabschnitt verwendet werden können, so daß jeder
der den vier Bitplätzen jeweils zugeordneten vier Addierzellen tatsächlich sieben Eingangssignale, zugeführt
v/erden können.
Aus der Tabelle von Fig. 14- der Zeichnungen ist zu
ersehen, daß jede Potenz des Argumentes 2 einen entsprechenden binär codierten Dezimalwert besitzt. Ein Umsetzer für die
Umwandlung von Binärzahlen in binär codierte Dezimalzahlen
läßt sich daher in der Weise bilden, daß Jeweils eine bestimmte Potenz von 2, die in einem binären Speicherregister
durch einen bestimmten Bitplatz wiedergegeben ist, als entsprechende Gruppe von binär kodierten Dezimalkomponenten
dem Vielfach-Addierwerk für.binär codierte Dezimalzahlen zugeleitet wird.
■ - 70 -
909830/117
8AD ORIGINAL
■'.'■! g '·■· ■■■;■" ü ■
Beispielsweise hat die sechste Potenz von 2,
nämlich 2r, die binär codierten Dezimalkomponenten kO,
20 und 4. Die eine Potenz von 2 darstellende Signalleitung rird also als Eingang zweiter und dritter Ordnung I (2 " )
und I (2J '" ) des betreffenden Addierwerkabschnittes für
die Zehnerstelle innerhalb des Addierwerkes und als Eingang dritter Ordnung I (2 ) des betreffenden Addierwerkabschnittes
für die Einerstelle innerhalb des Addierwerkes für binär codierte Dezimalzahlen mit diesem verbunden.
Man sieht also, daß Binärzahlen mit bis zu 16 Bitplätzen
mit Hilfe eines Vielfach-Addierwerkes für binär codierte Dezimalzahlen, welches aus fünf hintereinander
geschalteten Addierwerkabschfiitten besteht, in die binär codierte Dezimalschreibweise umgesetzt werden können.
Dem Fachmann bietet sich im Rahmen der Erfindung noch eine Vielzahl von Abwandlungsmöglichkeiten der hier nur
beispielsweise beschriebenen Ausfuhrungsformen der Erfindung
sowohl im gesamten Aufbau als auch in den Einzelheiten.
- 71 -
909830/1175
BAD
Claims (12)
1. Binärer Vielfach-Addierwerkabschnitt zur gleichzeitigen
Addition mehrerer binärer Zahlen mit jeweils η Bitplätzen, gekennzeichnet durch eine Gruppe nebeneinander betriebener,
jeweils den η Bitplätzen zugeordneter Addierzellen (1, 2, J5,
4), die jeweils einen Ausgang (S) erster Ordnung, der jeweils
™ ein die an dem der betreffenden Addierzelle jeweils entsprechenden
Bitplatz dargebotene Summe angebendes Ausgangssignal liefert, sowie außerdem mehrere Ausgänge (C1, C2)
höherer Ordnung aufweisen, welche jeweils Übertragssignale
unterschiedlicher Ordnung liefern.
2. Addierwerk mit mehreren binären Vielfach-Addierwerkabschnitten
nach Anspruch 1, dadurch gekennzeichnet, daß die Addierzellen in Gruppen zu jeweils vier, jeweils einer
\ gleichen Zahl von Bitplätzen zugeordneten Addierzellen (1,
2, 5, 4) eingeteilt sind, daß ferner diese vier Addierzellen
jeder Gruppe über Verbindungsleitungen mit mehreren Übertragseingängen bestimmter Ordnung (IC, ,, IC1-2* 10P^ vom Jeweils
vorausgehenden Addierwerkabschnitt her verbunden sind und
daß weitere Verbindungsleitungen vorgesehen sind, über welche die Übertragssignale darbietenden Ausgänge (C1, C2) jeder
Addierzelle der betreffenden Gruppe entweder als Elngangs-
. 72 - ■
600130/1171-
8AD ORiGlNAi.
signal der dem nächsthöheren Bitplatz zugeordneten Addierzelle
derselben Gruppe oder als Übertragssignal bestimmter Ordnung
(OC1-1, 0Ci„.2J 0C2^ dem 3eweils nächsthöheren Addierwerkabschnitt
dargeboten werden.
3. Addierwerk nach Anspruch 2, dadurch gekennzeichnet,
daß eine Mehrzahl von Additionsstufen vorgesehen ist, welche zur Addition aller derjenigen Übertragssignale (OC, ,, OC, p,
OCg ...) dienen, deren Ordnung größer als die höchste Ordnung
der η Bitplätze ist, derart, daß die binäre Summe dieser Übertragssignale höherer Ordnung erhalten wird.
4. Addierwerk nach Anspruch J>, dadurch gekennzeichnet,
daß auch diese Additionsstufen durch Addierzellen der genannten Art gebildet sind.
5. Addierwerk mit mehreren binären Vielfach-Addierwerkabschnitten
nach Anspruch 1, dadurch gekennzeichnet, daß die Übertragsausgänge (OC1-2, OC1-1, OC2) eines bestimmten
Addierwerkabschnittes jeweils mit den Übertragseingängen entsprechender Ordnung (IC, o, IC1 ,, IC9) des Addierwerkabschnittes
der jeweils nächsthöheren Ordnung verbunden sind.
6. Vielfach-Addierwerkabschnitt für binär codierte Dezimalzahlen
zur gleichzeitigen Addition einzelner Dezimalstellen mehrerer solcher Zahlen, mit binären Vielfach-Addierwerkabschnitton
nach Anspruch 1 , gelrermaelehnet durch einen von
609 8 30/ 1 1.7 5·.
BAD ORIGINAL
einem binären Vielfach-Addierwerkabschnitt gebildeten Korrektursammler
(21), welcher vier Bit aus gänge (0 (2n),· 0 (.2n+1.}, ,
0 (2n ), 0 (2n+-5)) sowie Übertragsausgänge verschiedener ._
Ordnung (OC1-1,...) aufweist, die über entsprechende Verbindungsleitungen
mit einer Korrekturschaltung (22) verbunden sind, sowie durch einen von einem weiteren binären
Vielfach-Addierwerkabschnitt gebildeten Ausgangssammler (2^),
dessen Eingänge über weitere Verbindungsleitungen mit den jeweils Korrekturfaktoren unterschiedlicher Bewertung (2, 4, 8)
darbietenden Ausgängen der Korrekturschaltung verbunden sind (Fig. 7).
7. Viel fach-Addierwerk für binär codierte Dezimal.zahlen
zur Addition mehrerer solcher Zahlen mit jeweils η Dezimalstellen, mit Vielfach-Addierwerkabschnitten für binär codierte
Dezimalzahlen nach Anspruch 6, dadurch gekennzeichnet, daß mehrere solche Addierwerkabschnitte (20, 2^a) hintereinandergeschaltet
sind (Fig. 7).
8. Binärer Vi'elfach-Addierwerkabschnitt nach Anspruch 1, dadurch gekennzeichnet, daß die Übertragsausgänge unterschiedlicher
Ordnung (C1, C2) der den jeweiligen Bitplätzen zugeordneten
Addierzellen (10, 11, 12, 13) über Verbindungsleitungen
mit einem Übertrags-Rechenwerk (14, 15, .16., 17,- 18, 19) verbunden
sind, das die jeweils notwendigen Übertrags-Eingangssignale
zu den einzelnen Addierzellen erzeugt (Fig. 8).
9. Addierwerkabschnitt nach Anspruch 8, dadurch gekenn-30/1175
?lj
8AD ORIGINAL
zeichnet, daß das Übertrags-Rechenwerk eine Anzahl von Addierzellen -(14, 15, 16, 17) enthält (Fig. 8).
'■■■:H. >
10. Binärer Vielfach-Addierwerkabschnitt nach Anspruch
mit einem Umfang von vier Bitplätzen zur gleichzeitigen Addition mehrerer binärer Eingänge zu Je einem der vier Bitplätze
zusammen mit mehreren Übertrags-Eingängen von dem
jeweils vorausgehenden Addierwerkabschnitt, dadurch gekennzeichnet,
daß das Übertrags-Rechenwerk (14, 15, 16, 17, 18, 19) über Verbindungsleitungen einmal mit den Ausgängen höherer
Ordnung (C,, Cp) der den vier Bitplätzen jeweils zugeordneten
Addierzellen und zum anderen mit den Übertrags-Eingängen verschiedener
Ordnung (ICp, IC-,, ICh) von dem jeweils vorausgehenden
Addierwerkabschnitt her verbunden ist und sowohl die notwendigen Übertragseingänge zu den entsprechenden vier
Addierzellen als auch die notwendigen Übertragsausgänge (OC.,
OCp, OC-,, OCh) zum jeweils nächstfolgenden Addierwerkabschnitt
hin erzeugt (Fig. 8).
11. Binäres Vielfach-Addierwerk mit mehreren Vielfach-Addierwerkabschnitten
nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, daß die Addierwerkabschnitte (30, 40)
hintereinandergeschaltet sind, indem jeweils die Übertrags-Ausgänge (OC1, OCoi OC-Z, OCh) eines bestimmten Addierwerkabschnittes
mit den Übertrags-Eingängen (IC1, ICg, IC^, IC^)
des jeweils nächsthöheren Addierwerkabschnittes verbunden sind und daß der den jeweils höchstwertigen vier Bitplätzen für
die eingegebenen, miteinander zu addierenden Binärzahlen
909830/1175 -75-
zugeordnete Addierwerkabschnitt (4o) die' den höchstwertigen
Bitplätzen des binären Summenergebnisses entsprechenden Signale als Übertrags-Ausgänge (OC,., OG2, OC.,, OCO darbietet
(Fig. 10).
12. Vielfach-Addierwerkabschnitt für binär codierte
Dezimalzahlen mit einem binären Vielfach-Addierwerkabschnitt nach einem der Ansprüche 8 bis 10 zur gleichzeitigen Addition
jeweils einzelner Dezimalstellen mehrerer binär codierter
Dezimalzahlen, dadurch gekennzeichnet, daß ein binärer Vielfach-Addierwerkabschnitt
zur Addition von den betreffenden Dezimalstellen entsprechenden Biteingängen (I (2 ), I (2 ),*..)
mit von dem vorausgehenden Vielfach-Addierwerkabschnitt für binär kodierte Dezimalzahlen (91) herrührenden korrigierten
Übertrags-Eingangssignalen (IC1, IC2, IC,) dient und daß
eine Korrektur- und Ausgangsschaltung (82) vorgesehen ist,
welche jeweils die anden vier Bitausgängen (0 (1), 0 (2),
0 (4), 0 (8)) und den Übertrags-Ausgängen verschiedener Ordnung (OC1, OC2, 00,) des jeweils zugehörigen binären
Vielfach-Addierwerkabschnittes (81) dargebotenen Signale in vier Ausgangsbits einer binäre codierten Dezimalzahl sowie
in mehrere korrigierte Übertrags»Ausgänge verschiedener
Ordnung (OC, ί, 0C0 1, OC.,1) umsetzt (Flg.
Ij5i Vielfach-Addierwerk für binar codierte Dezimalzahlen
mit mehreren Vielfach-Addierwerkabschnitten nach Anspruch 12, dadurch gekennzeichnet, daß die korrigierten Übertrags-Ausgänge
verschiedener Ordnung (OC, *, OG2 s, 0^1) jeweils eines
0 9 8 3 0/117 S
■ - 76 -
BAD ORIGINAL
Addierwerkabschnittes mit entsprechenden Übertrags-Eingängen (IC1, ICgi ICU) des jeweils nächsthöheren Addierwerkabschnittes
verbunden sind und daß die korrigierten Übertrags-Ausgänge des der jeweils höchsten Dezimalstelle
der miteinander zu addierenden, binär codierten Dezimalzahlen zugeordneten Addierwerkabschnittes die der jeweils
höchsten Dezimalstelle des Summenergebnisses der addierten binär codierten Dezimalzahlen entsprechenden Bitausgänge
darbieten (Fig.'13). .
- 77 -
809830/Π75
8AD ORIGINAL
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US68319867A | 1967-11-15 | 1967-11-15 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE1809219A1 true DE1809219A1 (de) | 1969-07-24 |
Family
ID=24742971
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19681809219 Pending DE1809219A1 (de) | 1967-11-15 | 1968-11-15 | Binaeres Vielfach-Addierwerk zur gleichzeitigen Addition mehrerer binaerer Zahlen |
Country Status (4)
Country | Link |
---|---|
US (1) | US3535502A (de) |
DE (1) | DE1809219A1 (de) |
FR (1) | FR1593058A (de) |
GB (1) | GB1218630A (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3607045A1 (de) * | 1985-03-04 | 1986-09-11 | Raytheon Co., Lexington, Mass. | Digitale addier- und subtrahierschaltung |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3675001A (en) * | 1970-12-10 | 1972-07-04 | Ibm | Fast adder for multi-number additions |
US3711692A (en) * | 1971-03-15 | 1973-01-16 | Goodyear Aerospace Corp | Determination of number of ones in a data field by addition |
US3751650A (en) * | 1971-06-28 | 1973-08-07 | Burroughs Corp | Variable length arithmetic unit |
JPS5731042A (en) * | 1980-07-31 | 1982-02-19 | Toshiba Corp | Multiplaying and dividing circuits |
EP0051079B1 (de) * | 1980-11-03 | 1984-09-26 | Deutsche ITT Industries GmbH | Binäres MOS-Ripple-Carry-Parallel-Addier/Subtrahierwerk und dafür geeignete Addier/Subtrahierstufe |
US4399517A (en) * | 1981-03-19 | 1983-08-16 | Texas Instruments Incorporated | Multiple-input binary adder |
US4644489A (en) * | 1984-02-10 | 1987-02-17 | Prime Computer, Inc. | Multi-format binary coded decimal processor with selective output formatting |
EP0344226B1 (de) * | 1987-08-25 | 1993-05-05 | Hughes Aircraft Company | Anordnung zur schnellen addition von binärzahlen |
US5148388A (en) * | 1991-05-17 | 1992-09-15 | Advanced Micro Devices, Inc. | 7 to 3 counter circuit |
US5210711A (en) * | 1992-02-26 | 1993-05-11 | Sony Corporation Of America | Very fast variable input multi-bit adder |
US5978827A (en) * | 1995-04-11 | 1999-11-02 | Canon Kabushiki Kaisha | Arithmetic processing |
US5883825A (en) * | 1997-09-03 | 1999-03-16 | Lucent Technologies Inc. | Reduction of partial product arrays using pre-propagate set-up |
US6578063B1 (en) * | 2000-06-01 | 2003-06-10 | International Business Machines Corporation | 5-to-2 binary adder |
DE10117041C1 (de) * | 2001-04-05 | 2002-07-25 | Infineon Technologies Ag | Carry-Ripple Addierer |
DE10139099C2 (de) * | 2001-08-09 | 2003-06-18 | Infineon Technologies Ag | Carry-Ripple Addierer |
US7213043B2 (en) * | 2003-01-21 | 2007-05-01 | Lsi Logic Corporation | Sparce-redundant fixed point arithmetic modules |
DE10305849B3 (de) * | 2003-02-12 | 2004-07-15 | Infineon Technologies Ag | Carry-Ripple Addierer |
US7424507B1 (en) * | 2004-09-30 | 2008-09-09 | National Semiconductor Corporation | High speed, low power, pipelined zero crossing detector that utilizes carry save adders |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US2923474A (en) * | 1953-09-02 | 1960-02-02 | Hughes Aircraft Co | Multiple input binary-coded decimal adders and subtracters |
US2888202A (en) * | 1953-11-25 | 1959-05-26 | Hughes Aircraft Co | Multiple input binary adder-subtracters |
US2907526A (en) * | 1956-11-02 | 1959-10-06 | Ibm | Electronic accumulator |
US2941720A (en) * | 1958-08-25 | 1960-06-21 | Jr Byron O Marshall | Binary multiplier |
US3267268A (en) * | 1961-12-26 | 1966-08-16 | Ibm | Superconductive binary full adders |
-
1967
- 1967-11-15 US US683198A patent/US3535502A/en not_active Expired - Lifetime
-
1968
- 1968-10-08 FR FR1593058D patent/FR1593058A/fr not_active Expired
- 1968-11-06 GB GB52477/68A patent/GB1218630A/en not_active Expired
- 1968-11-15 DE DE19681809219 patent/DE1809219A1/de active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3607045A1 (de) * | 1985-03-04 | 1986-09-11 | Raytheon Co., Lexington, Mass. | Digitale addier- und subtrahierschaltung |
Also Published As
Publication number | Publication date |
---|---|
FR1593058A (de) | 1970-05-25 |
GB1218630A (en) | 1971-01-06 |
US3535502A (en) | 1970-10-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE1809219A1 (de) | Binaeres Vielfach-Addierwerk zur gleichzeitigen Addition mehrerer binaerer Zahlen | |
DE3144015C2 (de) | ||
DE69632978T2 (de) | Multi-Operand-Addierer, der Parallelzähler benutzt | |
DE2640157C2 (de) | Verfahren und Anordnung zum redundanzvermindernden Codieren von Bildern | |
DE19839627B4 (de) | Digitaler Signalprozessor | |
DE2321112C2 (de) | Signalverarbeitungsanlage | |
DE1956209C3 (de) | Multipliziervorrichtung | |
DE2712224A1 (de) | Datenverarbeitungsanlage | |
DE1549584C3 (de) | Datenverarbeitungsanlage | |
DE1524162A1 (de) | Einrichtung zur parallel-simultanen Verarbeitung zusammengehoeriger Gruppen von Daten | |
DE1162111B (de) | Gleitkomma-Recheneinrichtung | |
DE2803425A1 (de) | Digitaleinrichtung zur ermittlung des wertes von komplexen arithmetischen ausdruecken | |
EP0049216B1 (de) | Rechenwerkeinheit mit einer parallelen bidirektionalen Schiebeeinrichtung | |
DE2018452A1 (de) | Arithmetische Einrichtung | |
DE1549477B1 (de) | Einrichtung zur schnellen akkumulation einer anzahl mehr stelliger binaerer operanden | |
DE2913327A1 (de) | Multiplizierer fuer binaerdatenwoerter | |
DE4101004A1 (de) | Paralleler multiplizierer mit sprungfeld und modifiziertem wallac-baum | |
DE2758130C2 (de) | Binärer und dezimaler Hochgeschwindigkeitsaddierer | |
DE2405858A1 (de) | Normalisierendes verschiebezaehlernetzwerk | |
DE2222197A1 (de) | Anordnung zur Auf- bzw. Abrundung von Zweierkomplement-Zahlen | |
DE2232222A1 (de) | Funktionsgeneratormodul | |
DE1549508B2 (de) | Anordnung zur uebertragsberechnung mit kurzer signallaufzeit | |
DE1803222B2 (de) | Verfahren zum zusammenfassen pulscodierter nachrichten | |
DE2826773A1 (de) | Verfahren und schaltungsanordnung zum feststellen der wertigkeit von ziffern in arithmetischen operationen mit dezimalrechnern | |
DE3447634C2 (de) |