DE2619418C2

DE2619418C2 - Einrichtung zum Umsetzen einer Binärzahl in eine Zahl Modulo M

Info

Publication number: DE2619418C2
Application number: DE2619418A
Authority: DE
Inventors: Chandrakant Ratilal Audubon Pa. Vora
Original assignee: Burroughs Corp
Current assignee: Unisys Corp
Priority date: 1975-05-09
Filing date: 1976-05-03
Publication date: 1986-05-15
Also published as: GB1513229A; JPS5284937A; US3980874A; NL7603875A; BE838859A; GB1513102A; FR2310592A1; DE2619418A1; CA1075818A; GB1513103A; JPS5932817B2; BR7602549A; FR2310592B1

Description

Jl 40 Gegenstand der Erfindung ist eine Einrichtung zum Umsetzen einer Binärzahl in eine Zahl Modulo M, die ΐ| kleiner als die in mindestens zwei Bitsegmente aufgeteilte Binärzahl ist, deren erstes niederwertiges Bitsegment

%, in der Regel kleiner als die in einem Speicherglied gespeicherte Zahl Mist

Ig Eine derartige Einrichtung ist aus der US-PS 31 37 788 bekannt und bezieht sich auf ein Fehlerprüfsystem

!' unter Verwendung einer Zahlendarstellung im Restklassensystem. Der bekannten Einrichtung werden binäre

Ü; 45 Signale zugeführt, die im Binär/Dezimai-Kode kodierten Dezimalzahlen entsprechen. Die den Dezimalzahlen |5 entsprechenden Binärziffern werden in mehreren, mit einem Ringzähler verbundenen Pufferspeichern an der

];;;. dem betreffenden Ziffernwert zugeordneten Stelle gespeichert. Vor den Pufferspeichern wird die eingegebene

vf Zahl parallel zu mehreren Restwert-Kodiervorrichtungen übertragen, wobei die Übertragung unter Steuerung

<f des Ringzählers in der Weise erfolgt, daß die den betreffenden Dezimalzahlen entsprechenden binären Signale

% 50 seriell in mehrere Kodiervorrichtungen übertragen werden, so daß das den Einem entsprechende Binärsignal als §8 letztes und das beispielsweise den Zehntausender entsprechende Binärsignal als erstes in die zugeordnete

H Kodiervorrichtung übertragen wird. Jede Kodiervorrichtung gibt an ihren Ausgängen eine Binärzahl ab. die den

$5 Rest der durch eine bestimmte Modulo-Zahl geteilten Eingangszahl darstellt, wobei die den einzelnen Kodier-

Vh vorrichtungen zugeführten Modulo-Zahlen voneinander verschieden sind und keinen gemeinsamen Teiler auf-

5>| 55 weisen. Die von den Kodiervorrichtungen abgegebenen, den Restwerten entsprechenden Signale werden über p weitere Pufferspeicher an Datenverarbeitungseinheiten abgegeben, die eine weitere Bearbeitung der eingege-

$ benen Ziffern unter Verwendung der dem betreffenden Datenkanal zugeordneten Modulo-Zahl vornehmen. Die

'■ Ί bearbeiteten Zahlen werden schließlich durch die betreffende Modulo-Zahl geteilt, so daß die abgegebenen

ii Binärzahlen entsprechend zusammengestellt werden können. Die Kodiervorrichtungen enthalten Adressenspei-

;;' 60 eher zur Speicherung der zur Berechnung von Modulo-Zahlen dienenden Zahlenwerte sowie arithmetische Einheiten und Multiplikationskreise zur Restwertberechnung der eingegebenen Zahlen. Werden mit der bekannten Vorrichtung in Binärziffern umgewandelte Dezimalzahlen mit einer großen Stellenzahl bearbeitet, so muß eine entsprechend große Anzahl Speicher- und Kodiervorrichtungen vorgesehen werden, die die Vorrichtung insgesamt aufwendig und damit teuer machen und darüber hinaus eine erhebliche Zeit für die Bearbeitung der eingegebenen Zahlen bedingen.

Aufgabe der vorliegenden Erfindung ist es, eine Einrichtung zum Umsetzen einer großen Binärzahl in eine Zahl Modulo M mit einer geringen Anzahl digitaler Bausteine zu schaffen, bei der die Bearbeitung der eingegebenen Zahlen in geringstmögiicher Zeit sichergestellt ist.

Diese Aufgabe wird erfindungsgemäß durch einen binären Modulo-Addierer, dessen erster Binäreingang mit. dem ersten Bitsegment, dessen zweiter Binäreingang über einen von dem Binärsegment adressierbaren Speicher mit einem weiteren Bitsegment und dessen dritten Binäreingang mit der binär kodierten Zahl M beaufschlagt ist und der einen ersten, die Binärzahlen des ersten und zweiten Binäreingangs addierenden Addierers, einen zweiten die Binärzahlen des ersten und zweiten Binäreingangs abzüglich der binär kodierten Zahl M addieren- s den Addierer und einen Multiplexer enthält, dessen Eingänge mit den Ausgängen des ersten und zweiten Addierers verbunden sind und der in Abhängigkeit von dem Vorzeichen des Ausgangs des zweiten Addierers das binäre Ausgangssignal des zweiten Addierers abgibt, wenn dieses positiv ist und der das Ausgangssignal des ersten Addierers abgibt, wenn das A.usgangssignal des zweiten Addierers negativ ist, gelöst

Die erfindungsgemäße Lösung macht eine nur geringe Anzahl digitaler Bausteine erforderlich, um eine schnelle und vollständige Umsetzung der eingegebenen Ziffer und damit Bearbeitung auch bei sehr großen Digital- bzw. Dezimalzahlen zu ermöglichen.

Anhand eines in der Zeichnung dargestellten Ausführungsbeispieles soll der der Erfindung zugrundeliegende Gedanke näher erläutert werden.

Es zeigt

F i g. 1 ein Blockschaltbild einer Einrichtung zum Umsetzen einer Binärzahl in eine Zahl Modulo M für eine vorzeichenbehaftete, 23 Bit umfassende Binärzahl und M = 67;

Fig.2 eine Tabelle für einen Lesespeicher gemäß Fig. 1 zur Speicherung von Modulo Af-Umsetzungen in Abhängigkeit von bestimmten binären Eingangssignalen;

F i g. 3 ein Blockschaltbild eines in der Einrichtung gemäß F i g. 1 verwendeten Addierers;

Fig.4 ein Blockschaltbild einer Einrichtung zum Umsetzen einer mit einem Vorzeichen v.\;sehenen, 15 Bits umfassenden Binärzah! in einer Zahl Modulo M und

F i g. 5 ein Blockschaltbild einer Einricteung zum Umsetzen einer positiven, 23 Bits umfassenden Binärzahl in eine Zahl Modulo M.

Die Umsetzung einer Binärzahl in eine Zahl Modulo M wird dadurch ausgeführt, daß die Binärzahl in Gruppen von Bits aufgeteilt wird, die unabhängig umgesetzt und danach mit einer Modulo Λί-Addiuon zum Endergebnis zusammengesetzt werden. Beispielsweise kann die Dereichsweise Aufteilung wie folgt geschehen:

\B\_m = \bnbn-\...bo\_m

Dabei bedeuten B eine Binärzahl der Länge n, bn das Binärbit (entweder eine 1 oder einen 0) an der men Stelle und B_n, die Modulo Λί-Umsetzung der Binärzahl B, wobei Mganzzahlig ist und die Modulo M-Umsetzung dem Rest gleicht, der bei der Division B durch M verbleibt.

Nachstehend werden spezielle Beispiele, die auf unterschiedliche Längen von Binärzahlen bei festem M angewandt sind, angegeben.

Gemäß F i g. 1 wird eine mit Vorzeichen versehene 23 Bit umfassende Binärzahl 11 in eine Zahl Mcdulo fs7 mit Hilfe zweier Speicher 13 und 15 und 256 χ 7 Bit, zweier Modulo-Addierer 17 und 19 und einem Addiererglied 21 umgesetzt. Wie aus dem Nachfolgenden weiter deutlich wird, findet eine derartige Umsetzung innerhalb einer minimalen Taktzeit statt.

Die Bits der Binärzahl 11 werden in drei Abschnitte unierteilt. Die acht höher-wertigen Bits adressieren einen 256 χ 7 Speicher 13, die acht Bits mittlerer Position adressieren einen 256 χ 7 Speicher 15 und die sechs niederwenigen Bits sind mit einem ersten Eingang 29 des Modulo-Addierers 19 verbunden. Eine Beschreibung der Betriebsweise und der konkreten Ausführungsform des Modulo-Addierers 19 schließt sich an die Erörterung der Speicher 13 und 15 an.

Die Speicher 13 und 15 sind übliche Lesespeicher mit 256 (= 2⁸) Adressen und einer erforderlichen Wortlänge von 7 Bits für die Modulo 65-Umsetzungen, da 67 kleiner als 128 ( = 2⁷) und mehr als 64 ( = 2⁶) ist. Jeder Lesespeicher oder auch beide Lesespeicher zusammen können auf einem einzigen LSI-Chip hergestellt werden.

Die Speicher 13 und 15 werden durch ausgewählte acht Bitsegmente der Binärzähler 11 adressiert und geben vorbestimmte Modulo-Umformungen für die gewählten acht Bit Binäradressen aus. Der Speicher 15 wird durch die achi Bits adressiert, die die äquivalenten Dezimalwerte von 128x/ repräsentieren, wobei / alle ganzen Zahlen zwischen 0 und 255 einschließlich bedeutet. F i g. 2 zei;n alle 256 Modulo-67 Ausgänge für die acht Bits, die dem Speicher 15 eingegeben werden. Als Beispiel beträgt der Ausgang für die dezimal äquivalente Adresse 128x2 = (256), nämlich 55 (= 256—3x67). Die anderen 255 Speicherausg2;ige sind in ähnlicher Weir« vorbestimmt und in dem Speicher 15 gespeichert. Die Modulo-Ausgänge für den Speicher 13 sind in ähnlicher Weise bestimmt, werden jedoch für die Werte 32768mal / berechnet, wobei /alle genannten Zahlen zwischen 0 und 255 einschließlich bedeutet.

Der Speicher 15-Ausgang wird zu einem zweiten Eingang 31 des Modulo-Addierers 19. Der Modulo-Addierer 19 summiert sämtliche Eingänge und gibt das Modulo M Resultat aus. Da beide Eingänge 29 und 31 für den Modulo-Addierer 19 kleiner als das Modulo M von 67 sind, ist die Modulo-Addition lediglich die Sumne der Eingänge oder die Summe der Eingänge minus 67, wenn die Eingangssumme größer oder gleich 67 ist. Die Modulo-Addition könnte daher auch dadurch ausgeführt werden, daß die Eingänge summiert, die Summe mit 67 verglichen und 67 von der Summe subtrahiert wird, wenn dies sich aus dem Vergleich ergibt.

Wie jedoch Fig.3 zeigt, findet die bevorzugte Ausführungsform der Modulo-Addition dadurch statt, daß parallel die Eingänge summiert und die Eingänge minus 67 summiert werden und dann entweder die direkte Eingangssumme oder die Eingangssumme minus 67 ausgegeben wird, je nachdem ob die letztere negativ oder

positiv ist. Der Modulo-Addierer 19 mit den Eingängen 29 und 31 summiert diese Eingänge in einem ersten Addierer 33 mit laufendem Übertrag.

Parallel mit der direkten Summierung der Eingänge wird das Summieren der Eingänge minus 6/ in einem zweiten Addierer 35, 37 durchgeführt, der sich aus einem Addierer 35 mit gesondertem Übertrag und einem weiteren Addierer 37 mit fortlaufendem Übertrag zusammensetzt.

Die Ausgänge 39 und 41 des erste"» Addierers 33 sowie des zweiten Addierers 37 stellen Eingänge für einen Multiplexer 43 dar, der entweder den \usgang 39 oder den Ausgang 41 durchschaltet, je nachdem ob Ausgang 41 negativ oder positiv ist, wie das der Jteuereingang 44 anzeigt.

Wie man der F i g. 1 entnimmt, wird der Ausgang 45 des Multiplexers 43 als ein Eingang dem Modulo-Addierer 17 zugeführt, der ebenso wie der Modulo-Addierer 19 arbeitet. Ein zweiter Eingang für den Modulo-Addierer 17 kommt vom Ausgang 47 des Speichers 13. Der Speicher 13 speichert die Modulo 67-Umsetzungen für die höchststelligen acht Bits der mit Vorzeichen versehenen Binärzahl 11, ebenso wie der Speicher 15 die Modulo 67-Umsetzungen für die mittleren acht Bits speichert. Die Modulo 67-Umsetzungen für den Speicher 13 sind in ähnlicher Weise vorbestimmt unter Anwendung des Verfahrens, das zur Festlegung der Modulo 67-Umsetzungen für den Speicher 15 wie oben erwähnt dient.

Der Ausgang des Modulo-Addierers 17 wird als erster Eingang einem Addierglied 21 zugeführt. Der zweite Eingang 51 stellt die Modulo-Zahl 67 dar. Ein Steuereingang 53 wird durch das Vorzeichen-Bit 55 der Binärzahl 11 gebildet. Wenn das Vorzeichen-Bit 55 positiv ist, dann wird der erste Eingang 49 praktisch direkt durch das Addiererglied 21 zum Addierer-Ausgang 57 durchgeleitet, der die fertige Binär/Moduio 67-ümsetzung repräsentiert. Wenn andererseits das Vorzeichenbit 55 negativ ist, dann wird der erste Eingang 49 vom zweiten Eingang 51, der die Zahl 67 darstellt, subtrahiert, und das Ergebnis wird ausgegeben, das dann die fertige Umsetzung darstellt.

Einige im Handel erhältliche Addierer/Subtrahierer führen die Subtraktionen einfach durch Komplementieren eines Eingangs und nachfolgendes Addieren aus. Das Ergebnis ergibt den richtigen Differenzwert minus 1. In solchem Fall muß die Zahi 68 dem zweiten Addierereingang zugeführt werden, um die richtige Binär/Modulo 67-Umsetzungen zu gewährleisten.

Wie aus dem vorstehenden entnommen werden kann, wird dann, wenn die umzusetzende Binärzahl stets positiv ist, das Addierglied 21 nicht benötigt, da der Ausgang-M&aiilo 67 die vollständige Umsetzung darstellt. Zur Erläuterung werden zwei weitere Beispiele von Modulo 67-Umsetzungen nachstehend erläutert.
Zunächst wird gemäß F i g. 4 eine Binärzahl 59 mit 15 Bit und Vorzeichen in eine Zahl-Modulo 67 umgesetzt, wobei nur ein Lesespeicher, ein Modulo-Addierer und ein Einfach-Addierer benötigt werden. Durch Vergleich mit F i g. 1 ergibt sich deutlich, daß die Umsetzung der mit Vorzeichen behafteten 15 Bit-Binärzahl in gleicher Weise abläuft wie die Umsetzung der Vorzeichen behafteten, 23 Bit umfassenden Binärzahl, jedoch ohne Speicher 13 und ohne Modulo-Addierer 17, die zum Umsetzen der 15 Bit-Zahl nicht erforderlich sind.
Gemäß F i g. 5 ist weiter eine stets positive, 23 Bit umfassende Binärzahl 61 in Modulo 67 umgesetzt, wobei nur zwei Lesespeicher, zwei Modulo-Addierer und ein Einfach-Addierer sowie ein Multiplexer verwendet werden. Durch Vergleich mit Fig.! ergibt sich, daß die Umsetzung der stets positiven 23 Bit-Binärzah! in gleicher Weise abläuft wie die Umsetzung der mit beliebigem Vorzeichen versehenen Binärzahl mit 23 Bits mit Ausnahme der Umsetzung der niedrigstelligen 7 Bits. 7 Bits können die Zahlen von O bis 127 darstellen. Daher ist die Modulo 67-Umsetzung entweder direkt die Binärzahl, wenn diese nur von 0 bis 66 reicht, oder die Binärzahl minus 67. wenn ihr Wert zwischen 67 und 127 liegt. Die Zahl 67 wird von den letzten sieben Bits 63 im Addierer 65 subtrahiert. Der Ausgang des Addierers 65 wird als erster Eingang 69 dem Multiplexer 71 zugeführt. Die niedrigststelligen sieben Bits 63 bilden den zweiten Eingang 73 für den Multiplexer 71. Der Ausgang 75 des Multiplexers 71 ist identisch entweder mit ersten Eingang 69 oder mit dem zweiten Eingang 73, je nachdem, ob das Ergebnis aus dem Addierer 65 negativ oder positiv ist. Ein Steuereingang 77 für den Multiplexer 71 kommt von dem Addierer 65 und stellt den Multiplexer 71 vom ersten Eingang 69 auf den zweiten Eingang 73 oder entgegengesetzt um. Die Beendigung der Modul 67-Umsetzung für die positive 23 Bit Binärzahl 61 findet in ähnlicher Weise wie oben beschrieben für 23 Bit umfassende, mit Vorzeichen behaftete Binärzahl 11 statt.

Insgesamt wird die Modulo Λί-Umsetzung an einer großen Binärzahl von η Bits dadurch ausgeführt, daß die Binärzahl in zusammenhängenden Gruppen von jeweils ungefähr k Bits unterteilt wird, daß die Modulo M R»ste für jede k Bitgruppe in einem eigenen zugehörigen Lesespeicher vorgespeichert werden, und daß die Modulo Λί-Reste für das zugehörige k Bitsegment der Binärzahl aus dem zugehörigen Speicher ausgelesen und eine Modulo-M-Addition an den ausgelesenen Resten ausgeführt wird. Auf diese Weise wird die Modulo M-Umsetzung einer positiven Zahl in n/k Modulo jVf-Addition und einer Tabellen-Nachschau ausgeführt, wobei die Tabelle in n/k Lesespeichern gespeichert ist. Eine nachfolgende Modulo M Subtraktion wird ausgeführt, wenn die Binärzah! negativ ist.

Hierzu 3 Blatt Zeichnungen

Claims

Patentansprüche:

1. Einrichtung zum Umsetzen einer Binärzahl in eine Zahl Modulo M, die kleiner als die in mindestens zwei Bitsegmente aufgeteilte Binärzahl ist, deren erstes niederwertiges Bitsegment in der Regel kleiner als die in einem Speicherglied gespeicherte Zahl M ist, gekennzeichnet durch einen binären Modulo-Addierer (17; 19), dessen erster Binäreingang mit dem ersten Bitsegment, dessen zweiter Binäreingang über einen von dem Binärsegment adressierbaren Speicher mit einem weiteren Bitsegment und dessen dritter Binäreingang mit der binär kodierten Zahl M beaufschlagt ist und der einen ersten, die Binärzahlen des ersten und zweiten Binäreingangs addierenden Addierer (33), einen zweiten die Binärzahlen des ersten und zweiten

ίο Binäreingangs abzüglich der binär kodierten Zahl M addierenden Addierer (35, 37) und einen Multiplexer (43) enthält, dessen Eingänge mit den Ausgängen des ersten und zweiten Addierers (33; 35,37) verbunden sind und der in Abhängigkeit von dem Vorzeichen des Ausgangs des zweiten Addierers (35,37) das binäre Ausgangssignal des zweiten Addierers (35,37) abgibt, wenn dieses positiv ist und der das Ausgangssignal des ersten Addierers (33) abgibt, wenn das Ausgangssigna!:des zweiten Addierers (35,37) negativ ist.

2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß für eine mit einem Vorzeichen versehene Binärzahl ein Addierglied (21) vorgesehen ist, dessen erster Eingang mit dem Vorzeichen (55, 59) der Binärzahl, dessen zweiter Eingang mit dem Ausgang des Modulo-Addierers (17; 19) und dessen dritter Eingang mit dem Ausgang des die Zahl M abgebenden Speichergliedes beaufschlagt ist und dessen Ausgang die Modulo M-Zahl abgibt

3. Einriüitung nach Anspruch 2, dadurch gekennzeichnet, daß für ein weiteres Bitsegment ein eingangsseitig mit dem weiteren Bitsegment über einen weiteren Speicher (13), mit dem die Zahi M abgebenden Speicherglied und mit dem Ausgang des ersten Modulo-Addierers (19) verbundener Modulo-Addierer (17) vorgesehen ist, dessen Ausgang einen Eingang des Addiergliedes (21) beaufschlagt

4. Einrichtung nach Anspruch 1 für eine vorzeichenlose Binärzahl, dadurch gekennzeichnet, daß der erste Binäreingang des Modulo-Addierers (19) über einen Addierer (65) und einen Multiplexer (71) mit dem ersten Bitsegment verbunden ist, wobei der Addierer sowohl mit dem ersten Bitsegment als auch mit dem Ausgang des die Zahl M speichernden Speichergliedes verbunden ist und an seinem Ausgang die Differenz zwischen der Zahl M und dem ersten Segment der Binärzahl sowie das Vorzeichen des Subtraktionsergebnisses an seinem Ausgang abgibt und der Multiplexer (71) den Ausgang des Addierers (65) weitergeleitet, wenn das Ausgangssignal des Addierers (65) positiv ist und das erste Binärsigment weiterleitet, wenn der Ausgang des Addierers (65) negativ ist.

5. Einrichtung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß der erste Addierer (33) des Modulo-Adaierers (17; 19) aus einem carry propagate-Addierer mit mitlaufendem Übertrag und der zweiten Addierer (35,37}des Modulo-Addierers (i7; 19) aus einer Reihenschaltung eines carry save-Addie-

rers mit gesondertem Übertrag (35) und einem Addierer mit mitlaufendem Übertrag (37) besteht.