DE2623986A1 - Parallelrechenwerk - Google Patents

Description

Böblingen, 26. Mai 1976

Anmelderin: International Business Machines

Corporation, Armonk, N.Y. 10504

Amtliches Aktenzeichen: Neuanmeldung Aktenzeichen der Anmelderin: PO 974 027

Parallelrechenwerk

Die Erfindung betrifft ein Parallelrechenwerk mit Übertragsvorausschauschaltungen sowie mit Schaltungen zur Erzeugung von Bitfunktionen, die den Übertragsvorausschauschaltungen und den SummenerZeugungsschaltungen zugeführt werden.

Es sind binäre Paralleladdierer bekannt, die Schaltungen zur schnellen übertragsverarbeitung aufweisen. Diese Schaltungen führen in Abhängigkeit von den Operandenbitpaaren der einzelnen Addierwerkstellen eine weitgehend parallele übertragsverarbeitung durch. Zu diesem Zweck werden Bitfunktionen gebildet, die für jede Addierwerkstelle anzeigen, ob diese Stelle einen übertrag erzeugt oder einen von der nächst niedrigeren Stelle einlaufenden übertrag unverändert an die nächst höhere Stelle weiterleitet. Dies geschieht parallel für alle Stellen des Addierwerks oder wenigstens jeweils für eine bestimmte Gruppe von Addierwerkstellen. Man nennt diesen Typ von Addierwerken "Übertragsvorausschauaddierer¹¹ (USA-Patent 2 879 001 und "A One Microsecond Adder Using One Megacycle Circuitry" von A. Weinberger und J. L. Smith, IRE Transactions On Electronic Computers, Juni 1956, Seiten 65 bis 73).

Ähnliche Schaltungen zur Übertragsvorausschau sind auch für parallele Dezimaladdierer bekannt, denen die einzelnen Operandenziffern in binärdezimaler Codierung zugeführt v/erden (USA-Patent 3 629 565

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und "High Speed Decimal Addition" von M. S. Schmookler lind A. Weinberger, ΪΕΕΕ Transactions On Computers, August 1971, Seiten 862 bis 866).

Beim Betrieb digitaler Computer ist es häufig notwendig, in Abhängigkeit vom Vorliegen einer Nullsumme bestimmte Steueroperationen, z. B. Programiuverzweigungen, auszuführen. Unter einer Nullsumme wird das Resultat einer Addition oder Subtraktion verstanden, das in allen Ziffernstellen den Wert Null enthält. Des weiteren, wenn auch weniger häufig, ist es erforderlich, gleichartige oder andere Steueroperationen auszuführen, wenn die Summe einen Viert aufweist, der um 1 kleiner ist als die verwendete Zahlenbasis, beispielsweise, wenn ein Binäraddierer eine Summe liefert, die in allen Bitstellen den Wert Eins aufweist, oder wenn die Summenbits eines Dezimaladdierers alle den Wert Neun haben. Es ist bekannt, solche Bedingungen dadurch festzustellen, daß man zunächst die Addition bzw. Subtraktion im Addierwerk bzw. Subtrahierwerk des Computers ausführt und danach in einem separaten Operationsschritt das Resultat auf das Vorliegen des gesuchten Wertes abtastet. Diese Abtastung kann dadurch erfolgen, daß das Resultat und eine der Zahl der Resultatstellen entsprechend der Anzahl von Nullen einer UND-Verknüpfung zugeführt wird, deren Resultatsignal die gewünschte Anzeige ergibt. Anstelle der Nullen kann hierbei auch eine entsprechende Anzahl von Neunen oder Einsen Verwendung finden.

Diese Anordung hat den Nachteil, daß die Feststellung einer derartigen Summe erst dann möglich ist, wenn die Additionsoperation (Subtraktionsoperation) beendet ist. Da bei vielen Rechengeräten mit der Beendigung der Additionsoperation ein Maschinenzyklus zu Ende geht, ist ein weiterer Maschinenzyklus notwendig, um die oben erläuterte Resultatsprüfung durchzuführen. Hierdurch tritt eine unerwünschte Verzögerung bei der Einleitung und Ausführung der Operationen im Computer ein, die in Abhängigkeit vom Vorliegen bestimmter Summen auszuführen sind.

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Aufgabe der Erfingung ist es, ein Rechenwerk anzugeben, das unter Vermeidung dieser Nachteile eine Erkennung von Sondersummen bereits während der Additions- bzw. Subtraktionsoperation gestattet und damit wertvolle Operationszeit des Computers einspart. Diese Aufgabe wird durch die im Anspruch 1 angegebenen Maßnahmen gelöst. Verschiedene vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind aus den übrigen Ansprüchen ersichtlich.

Nachfolgend sind verschiedene Ausführungsbeispiele der Erfindung anhand von Zeichnungen erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild eines bekannten Addierwerkes

mit einer übertragsvorrausschauschaltung;

Fign. 2A, 2B logische Schaltungen, wie sie im Addierwerk und 2C von Fig. 1 verwendet werden;

Fig. 2D eine Schaltung zur Erläuterung der Wirkungsweise der NAND/UND-PUNKT-Schaltungstechnik;

Fig. 3 ein Blockschaltbild eines Binäraddierers als

erstes Ausführungsbeispiel der Erfindung;

Fign. 4 bis 8 Blockschaltbilder von verschiedenen weiteren

Ausführungsbeispielen der Erfindung;

Fig. 9 das Blockschaltbild eines bekannten Übertragsvorausschauaddierers für die Zahlenbasis r;

Fig. 10 das vereinfachte Blockschaltbild eines erfindungsgemäß abgewandelten Übertragsvorausschauaddierers für die Zahlenbasis r;

Fig. 11 eine logische Schaltung zur Weiterverarbeitung

der von der Schaltung gemäß Fig. 10 gelieferten

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Ziffernfunktionen, um ein Nullsummenanzeigesignal zu erzeugen;

Fig. 12 eine Schaltung nach der Art von Fig. 11 zur Erkennung einer Summe, deren Wert der verwendeten Zahlenbasis minus Eins entspricht;

Fig. 13 das Blockschaltbild eines bekannten dezimalen

Übertragsvorausschauaddierers;

Fig. 14 eine Schaltung zur Ableitung von Ziffernfunktionen, die zur Feststellung von Summen dienen, die in allen Ziffernstellen den Wert Null oder in allen Ziffernstellen den Wert Neun enthalten;

Fig. 15 eine logische Schaltung, welche die von der

Schaltung in Fig. 14 gelieferten Ziffernfunktionen zur Erzeugung eines Nullsuitsnen-Anzeigesignals benutzt;

Fig. 16 eine Schaltung ähnlich der von Fig. 15 zur Erzeugung eines Lauter-Neunen-Anzeigesignals und

Fig. 17 eine alternative Ausführungsform zur Schaltung

von Fig. 14.

Bevor auf die Erläuterung der Schaltung eingegangen wird, sollen die diesen Schaltungen zugrunde liegenden mathematischen Beziehungen beschrieben werden. Hierbei wird auf einen Addierer mit 32 Bitstellen Bezug genommen, obgleich diese Beschränkung nicht zwingend ist. Die Beschreibung wird anhand eines Binäraddierers begonnen und danach auf Addierer mit höheren Modul-Werten erweitert.

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I. Der Binäraddierer

Bei einem 32 Bits umfassenden Addierer wird der aus den Bitstellen O bis 31 bestehende Addend mit A und der aus entsprechenden Bitstellen nur bis 31 bestehende Augend mit B bezeichnet gemäß der folgenden Beziehung

A = (A_Q, Α., ..., A-.) = Addend
B = (B_Q, B , ..., B. ) = Augend

Hierin beziehen sich die Indizes auf die Bitpositionen 0 bis 31 in der Reihenfolge von der höchsten zur niedrigsten Wertstelle.

Es ist bekannt, daß bei der Ausführung von Additionen verschiedene Funktionen der einzelnen Bitstellen sowohl zur Analyse der mathematischen Beziehungen als auch zum Aufbau der elektronischen Schaltungen verwendbar sind. Eine derartige Funktion drückt die Bedingung einer Halbsumme oder der EXCLUSIV-ODER-Verknüpfung der zwei Bits einer Bitstelle aus. Mit anderen Worten bedeutet dies, daß die zwei einzelnen Bits der gleichen Bitstellen im Addenden und im Augenden addiert werden und wenn eines dieser Bits und nur eines den Wert Eins einnimmt, dann entspricht das Resultat der arithmetischen Halbsumme oder der logischen EXCLUSIV-ODER-Verküpfung. Diese Beziehung wird wie folgt ausgedrückt:

H_x= A_x, V B₇= A₁. . B_v + A_x, . B_x, = Halbsumme der Bitstelle K

X\ J\ x\ J\ JK. J\ J\

Die Funktion H ist somit gleich einer EXCLUSIV-ODER-Verknüpfung zwischen A und B an der Bitstelle K und damit auch gleich der Beziehung Ä . B + A . B.

Eine zweite sehr nützliche Funktion der einzelnen Bitstellen ist die übertragserzeugungsfunktion G, welche die Bedingung bezeichnet, daß beide Bits A und B im Eins-Zustand stehen. Dies wird durch

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_₆_

die folgende Beziehung ausgedrückt:

G = A^ . B = übertragserzeugungsfunktion der Bitstelle K Diese Funktion liefert den Übertrag zur nächst höheren Bitstelle.

Eine dritte wichtige Funktion der einzelnen Bitstellen ist die übertragsausbreitungsfunktion P, die durch die ODER-Verknüpfung der Bits A und B ausgedrückt wird:

P_R = A^ + B = übertragsausbreitungsfunktion der Bitstelle K

Diese Funktion wird als übertragsausbreitungsfunktion bezeichnet, da sie einen von der nächst niedrigeren Bitsstelle in die Bitstelle K einlaufenden Übertrag in die nächst höhere Bitstelle überträgt.

Die oben angegebenen Funktionen können in eine mathematische Beziehung zueinander gebracht werden. Z. B. kann die Funktion H ausgedrückt werden durch die Angabe: Wenn die Funktion B mit der Negation der Funktion G durch UND verknüpft wird nach der Beziehung H = P . G, erhält man das Ergebnis 1, sofern jeweils nur eines der beiden Bits im Eins-Zustand steht.

Ebenso kann die Funktion G mit den Funktionen H und B in Beziehung gesetzt werden. Die Funktion G stellt die Bedingung dar, in j der sowohl das Bit A als auch das Bit B im Eins-Zustand stehen. Die Funktion H stellt die Bedingung dar, wenn nur ein Bit im Eins-Zustand steht, und P stellt die Bedingung dar, wenn ein Bit oder beide Bits im Eins-Zustand sind. Die Funktion H ist die Negation \ von H und drückt die Bedingung aus, in der entweder beide Bits Null oder beide Bits Eins sind. Die UND-Verknüpfung von H und B ergibt G gemäß G=H . P, da diese Verknüpfung anzeigt, daß jeweils beide Bits im Eins-Zustand sind.

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—· 7 "■

Um die Beziehlang der Funktionen H und G zur Funktion P auszudrücken, wird in Erinnerung gerufen, daß P einen Eins-Sustand anzeigt, wenn eines oder beide Bits im Eins-Zustand sind. H zeigt die Bedingung an, daß nur eins der beiden Operandenbits im Eins-IZustand steht und G die Bedingung, daß beide Bits den Eins-Zujstand einnehmen. Aufgrund dieser Anzeige kann die Beziehung P durch eine ODER-Verknüpfung von H und G der folgenden Form P = H + G ausgedrückt werden.

Die oben erläuterten Beziehungen und ihre Komplemente werden nachfolgend zusammen gefaßt wiedergegeben:

11K	= ρκ '	ΗΚ = Ρ	κ + GK J\ Xv
GK	= Ηκ ,	GK - H	κ + ρκ XV XV
ρκ	= Ηκ H	Ρκ = H	κ · δκ Xv XV
• GK
' ρκ
hGK

Zusätzlich zu den 32 Bitpositionen der zu addierenden Operanden existiert ein zusätzliches Eingangsbit der vorausgehenden Addition darstellt.

existiert ein zusätzliches Eingangsbit, das den übertrag C. von

Die obigen Funktionen H, G und P werden zur Analyse der Additionsoperationen zum Zwecke der Sondersummenerkennung benutzt. Beispielsweise ist eine Früherkennung bei der Summenerzeugung möglich, wenn alle Operandenstellen Null sind. In diesem Falle wird die Summe festgestellt, noch bevor die Summierungsoperation beendet ist. Es gibt drei verschiedene Bedingungen, die zu einer derartigen Null-Summe führen können. Eine dieser Bedingungen besteht darin, daß alle Eingangswerte Null sind, d. h., daß lalle A-Bitpostionen und alle B-Positionen Null sind und daß auch das Übertragseingangsbit Null ist. In diesem Falle gilt P und C. . Die zweite Bedingung liegt dann vor, wenn der Eingangsübertrag Null ist, wenn die höchste Bitstelle des Operanden A und des Operanden B jeweils im Eins-Zustand steht und alle

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übrigen Bitstellen beider Operanden Null sind. In diesem Falle entsteht bei der Addition in der höchsten Summensteile eine Null, und es wird ein Ausgangsübertrag erzeugt. Die zweite Bedingung liegt auch vor, wenn die Bits der zweithöchsten Operandenstelle der Operanden A und B im Eins-Zustand stehen und eines der beiden höchststelligen Bits der Operanden A und B Eins ist, während alle anderen Bitstellen und der Eingangsübertrag Null sind. In diesem Falle wird wiederum eine Nullsumme erzeugt mit einem Ausgangsübertrag von der höchsten Bitstelle. Die zweite Bedingung liegt ferner vor, wenn die beiden Operanden in der dritthöchsten Bitstelle jeweils eine Eins aufweisen, und in der zweithöchsten Bitstelle sowie in der höchsten Bitstelle jeweils nur einer der beiden Operanden Eins ist, während alle übrigen Operandenstellen einschließlich des Eingangsübertrages Null sind. In diesem Falle erzeugt die dritthöchste Ziffernstelle einen übertrag, der sich über die beiden höchsten Ziffernstellen ausbreitet, wobei die entsprechenden Summenstellen auf Null gesetzt werden und ein Ausgangsübertrag entsteht. Diese Art der Nullsummenbildung gilt auch für alle übrigen Bitstellen des Addierwerkes.

Die dritte Bedingung, bei der eine neue Summe erzeugt wird, liegt vor, wenn der Eingangsübertrag Eins ist und in allen Operandenbitstellen nur jeweils eines der beiden Operandenbits im Eins-Zustand steht. In diesem Falle bereitet sich der Eingangsübertrag über alle Bitstellen aus und hinterläßt Nullen in den entsprechenden Summenstellen.

Die oben erläuterten drei Bedingungen können wie folgt ausgedrückt werden:

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— y —

NULLEN -P₀ . P₁ . P₂ P₃₁ . _C±n

+ G₀ . P₁ . P₂ P₃₁ . C

^{+ H}0 ' ^Gl ' *2 ^f31 ' ^

^{+ H}0 " ^Hl * ^H2 ^G31 * ^Cin

+ H₀ . H₁ . H₂ H₃₁ . C_1n

Hierin stellt die erste Zeile den ersten Fall dar, wo alle Eingänge Null sind. Die zweite Zeile bezieht sich auf die zweite Bedingung und zwar auf den Fall, daß die beiden höchsten Bitstellen jeweils im Eins-Zustand sind, während alle anderen Operandenbits einschließlich des Eingangsübertrages Null sind. Die dritte Zeile zeigt einen weiteren Fall der zweiten Bedingung, bei dem beide Bits der zweithöchsten Bitstelle Eins sind, eines der beiden Bits der höchsten Bitstelle Eins ist und alle anderen Bits einschließlich des Eingangsübertrages Null sind. Die übrigen Fälle der Bedingung 2 sind nicht ausgeschrieben mit Ausnahme des letzten Falls, der in der vorletzten Zeile dargestellt ist. Hierbei sind die beiden Bits der niedrigsten Operandenbitstelle jeweils Eins, während in den übrigen Operandenbitstellen jeweils nur eines der beiden Bits im Eins-Zustand steht und der Eingangsübertrag Null ist. Die letzte Zeile bezieht sich schließlich auf die dritte Bedingung, bei der ein Eingangsübertrag vorliegt und in allen 32 Bitstellen des Addierers jeweils nur eins der beiden Operandenbits im Eins-Zustand steht.

Zum Aufbau einer Schaltung, die die Gleichung (1) ausführt, ist es erwünscht, so viel Ausdrücke wenn möglich miteinander zu kombinieren, um den Schaltungsaufwand gering zu halten und eine hohe Schaltgeschwindigkeit zu gewährleisten. Es kann festgestellt wer-

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den, daß P ein gemeinsamer Faktor für alle Bitspositionen in den Zeilen 1 und 2 ist, während (P + G_Q) einen Faktor darstellt, der nicht gemeinsam ist. Da der Faktor (P_Q + G_Q) - Ü_Q, kann H dafür eingesetzt werden. Werden daher die beiden ersten Ausdrücke von Gleichung (1) in der oben angegebenen Weise miteinander kombiniert, ergibt sich die folgende Gleichung (2):

NULLEN

P₂ P₃₁ . _1n

+ TT TT TT /t

^{+ Η}0 · ^Η1 · ^Η2 ^Η31 * ^Cin

Die nächste Verdichtung der Ausdrücke umfaßt die ersten beiden Zeilen in Gleichung (2). Da P ein gemeinsamer Faktor für alle Bitpositionen in beiden Zeilen ist, kann geschrieben werden: (H~_o . P) + (H . G₁). Dieser Faktor kann umgeschrieben werden in der folgenden Weise: (H + P.) . (H_n + G.), woraus sich die Gleichung (3) in der folgenden Form ergibt, wobei H₀ + H₀ = G₁ . P₁ = O: j

ι NULLEN = (H₀ + G₁) . (H_Q + Ρ_χ) .P₃ P₃₁ . C_1n

0 12 31 in ₍₃₎ ;

G₃₁ . C_±n

H₂ H₃₁ .

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Der Prozeß der Kombination der ersten zwei Ausdrücke der Gleichung (3) wird mehrmals wiederholt, bis nur noch ein einzelner Ausdruck übrigbleibt, wie es die Gleichung (4) zeigt:

I NULLEN = (H₀ + G₁ + ... + G₃₁ + C_1n) . (H_Q + Ρ_χ) .

I (H₁₊P₂) (H₃₀ + P₃₁) . (H₃₁ + C_1n) ;

ι !

Die Gleichung (4) gibt schließlich die Beziehung an, nach der eine Schaltung aufgebaut werden kann, die sehr wirtschaftlich ist und eine hohe Schaltgeschwindigkeit besitzt. Es besteht jedoch die Möglichkeit, diese Schaltung zu vereinfachen, indem der Ausdruck (G₁ + ... + G₃₁ + C. ) durch den Ausgangsübertrag C . des Addierers ersetzt wird. Die Schaltungen zur Erzeugung von Ausgangsüberträgen sind für sich bei ÜbertragsVorausschauaddierern bekannt. Die dementsprechend abgeänderte Gleichung lautet:

NULLEN = (C_out + P₀) .(H_{0 +} P₁) (H₃₀ + P₃₁) .

(H₃₁ + C_1n) <⁵>

Der abgeänderte Ausdruck beruht auf dem Umstand, daß in der Gleichung (4) eine Anzahl von Ausdrücken G existiert. Da die , Funktion G anzeigt, wenn beide Operandenbits A und B im Eins-Zustand sind, stellt sie gleichzeitig die Situation dar, in wel- j eher ein Ausgangsübertrag von der betreffenden Bitstelle erzeugt ,wird. Es ist daher möglich, den Ausdruck von Gleichung (4), der < eine ODER-Schaltung mit einer großen Anzahl von Eingängen erfor- j dert, durch den einfacheren Ausgangsübertragsausdruck zu ersetzen. Dies ist in Gleichung (5) dargestellt. Da es möglich ist, den Ausgangsübertrag durch die Übertragsvorausschautechnik vor der eigentlichen Summenbildung zu bestimmen, stellt die Gleichung (5) eine bevorzugte Realisierungsform für die Schaltung zur Nullsummenerkennung dar. Es ist zu bemerken, daß die auf Gleichung (5) beruhende Schaltung wenigstens eine zusätzliche Logikstufe (und

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damit auch zusätzliche Zeit) benötigt, um die Nullsumme zu bilden, jedoch ist die Zahl der erforderlichen Schaltelemente kleiner als im Falle der Gleichung (4).

Bei der Ableitung der Gleichung (5) ist festzustellen, daß C wie folgt ausgedrückt werden kann:

^Cout ^{= G}0

^H0 ' ^Gl (6)

^{+ H}o ' ^Hl ^H31 ' ^Cin

Die Gleichung (6) enthält eine vollständige Liste aller Bedingungen, welche die Erzeugung eines Ausgangsübertrages C . zur Folge haben. In der Gleichung (1) stellen diejenigen Faktoren, die einen Ausdruck G enthalten, die Bedingungen dar, bei denen ein in einer bestimmten Bitstelle erzeugter übertrag zu einem Ausgangsübertrag des Rechenwerkes führt, der während seiner Ausbreitung durch die verschiedenen Η-Funktionen Nullen hinterläßt. Dies kann dadurch ausgedrückt werden, daß für jeden Faktor G der in Gleichung (6) dargestellte Ausdruck für den Übertragsausgang eingesetzt wird. Wenn z. B. die Gleichung (6) für G_Q in die Gleichung (1) eingesetzt wird, geht der erste Ausdruck von C . nämlich G_Q, direkt ein. Der zweite Ausdruck ist H . G₁ . P-. Wird für P. das Produkt H₁ . G₁ eingesetzt, enthält der Ausdruck die Faktoren G₁ . G₁, die den Ausdruck zu Null reduzieren. In ähnlicher Weise enthalten als Folge einer derartigen Erweiterung auch die anderen Ausdrücke das Produkt G_v . G_T., wodurch sich für

J\ JS.

diese Ausdrücke der Wert Null ergibt mit Ausnahme des ersten Ausdruckes, der G ist. Die Substitution von C . in die Gleichung

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(1) ergibt daher eine einfache Ersetzung von C . für jeden Ausdruck G_T, in der Erweiterung. Das Ergebnis einer solchen Substitution zeigt die Gleichung (7):

NULLEN = P₀ . P₁ . P₂ P₃₁ . C_in

^{+ C}out * ^Pl * ^P2 ^P31 * ^Cin

^{+ H}0 ^{# C}out * ^P2 ^P31 ' ^Cin (7)

+ H₀ . H₁ . H₂ C_out .

+ H_Q . H₁ . H₂ H₃₁ .

Die Gleichung (7) kann iterativ verdichtet werden durch Vereinigung der ersten zwei Ausdrücke in der gleichen Weise, wie es vorausgehend für die Gleichung (1) zur Erzeugung der Gleichung (4) beschrieben wurde. Beispielsweise können die ersten zwei Ausdrücke der Gleichung (7) in der folgenden Weise kombiniert werden:

^(Cout ^{+ P}0^} * ^Pl ' ^P2 ^P31 * °in

Wenn alle Terme in dieser Weise miteinander kombiniert werden, erhält man einen Ausdruck in Form der Gleichung (5).

Bei einer Realisierung der Gleichung (5) ist zunächst der Wert C . zu erzeugen, wonach die Schaltung die von Gleichung (5) angegebenen Operationen ausführt.

Diese Operationen können durch folgende Umformungen beschleunigt wer di

werden. C enthält G_ als einen Term entsprechend der Gleichung

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^(Cout^{+ 1}V = ^(Cout ^{+ G}0 ^{+ P}0> - ^{Cout ⁺ V

so daß

NULLEN = (C_out+ H₀) . (Hq₊P₁) (H₃₀ + P₃₁) . ,g.

<^H3X ^{+ 5}In'

Die Gleichung (8) kann in der folgenden Weise umgeschrieben werden:

NULLEN = C_out .(H_{0 +} P₁) (H₃₀ + P₃₁) . (H₃₁ + C^)

+ H₀ . (H₀ + P₁) (H₃₀ + P₃₁) .

(H₃₁ + C_1n) (9)

Die Gleichung (9) ist eine wertvolle Form der Gleichung (5), da eine Addierschaltung im allgemeinen die Einzelbitfunktionen H, P und G früher erzeugt als C . Eine gemäß Gleichung (9) aufgebaute Schaltung gestattet daher die Verzögerung zwischen der Erzeugung des Signals C . und der Erzeugung der Funktion NULLEN auf eine Logikstufe zu reduzieren.

Es ist zu bemerken, daß die Funktion NULLEN sowohl als Funktion eines Zwischenübertrages als auch als Funktion des Ausgangsübertrages ausgedrückt werden kann. Dies wird durch die folgende Gleichung (10) deutlich:

NULLEN = (H₀ + G₁ + ... + G^₁ + C_R) . (H_Q + Ρ_χ)

(H₃₀ + P₃₁) . (H₃₁ + C_1n)

Die Gleichung (10) gibt dem Schaltungtechniker die Möglichkeit, einen Zwischenübertrag zur Erkennung der Nullsumme zu benutzen. Da die Zwischenüberträge vor dem Ausgangsübertrag erzeugt werden, kann die Operation erneut schneller gemacht werden, obwohl hier-

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zu zusätzliche logische Schaltungen benötigt werden. B. Erweiterung für Addierer mit der Basis > 2

Die hierin beschriebene Methode zur Erkennung von Nullsummen kann bei Zahlensystemen unterschiedlichster Basis Anwendung finden. Sie ist besonders vorteilhaft bei Dezimalzahlen anwendbar. Unter der Annahme, daß

r = ein ganzzahliger Wert mit der Basis >^ 2

A = (A₀, ..., A ,) = Addend eines Addierers mit n-Ziffernsteilen

B = (B_Qf ..., ^B _n«j) ⁼ Augend eines Addierers mit n-Ziffernsteilen

C. = Eingangsübertrag des Addierers sind,

worin die Indizes O bis n-1 die Ziffernstellen von der höchsten bis zur niedrigsten Stelle bezeichnen.

Es werden die folgenden Funktionen einer Ziffernstelle K benutzt: (K) . = die normalisierte algebraische Summe A_K + B_K

der Ziffernposition K, die r-1 entspricht (das

Gewicht der Ziffernposition K ist normalisiert

auf r_Q = 1),
(K) = die normalisierte algebraische Summe A^ + B_R

der Ziffernposition K, die r entspricht, (K)₀ = die normalisierte algebraische Summe A^ + B„

der Ziffernposition K, die dem Stellenwert 0

entspricht.

Für das binäre Zahlensystem (r=2) entsprechen die Funktionen (K)_17-1, (K)_r, (K)₀ den Funktionen H_R, G^, P_R.

Die Bedingungen zur Erzeugung einer Summe von lauter Nullen sind in Gleichung (11) angegeben:

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NULLEN = (O)^ . (I)_n . (2)„ (n-1)^ . C.

0 0 0 0 in ₍₁₁₎

+ (0)_r . (I)₀ . (2)₀ <»-1)₀ * ^in

+ (O)_17-1 . (l)_r . (2)₀ to"¹*ο * ^Ln

(n-D_r

Die Gleichling (11) zeigt, daß die Nullensumme jeweils bei einer von drei Bedingungen auftritt. Die erste Bedingung besteht darin, daß die algebraische Summe eines jeden Addenden/Augenden-Paars Null ist und C. = O. Die zweite Bedingung ist erfüllt, wenn die normalisierte algebraische Summe Eins und nur Eins ist, wenn das Addenden/Augenden-Paar dem Wert von r entspricht (im Falle des Dezimalsystems ist dies 10) und ein übertrag in der betreffenden Ziffernstelle erzeugt wird. In jeder der zurückliegenden Ziffernstellen erzeugt das Addenden/Augenden-Paar die algebraische Summe Null, wobei C. ebenfalls Null sein muß. In jeder führenden Ziffernstelle erzeugt das Addenden/Augenden-Paar die normalisierte algebraische Summe von r-1 (im Falle des Dezimalsystems ist dies 9), die eine Ausbreitung des Übertrages ermöglicht unter Zurücklassung von Nullen in den betreffenden Ziffernstellen. Die dritte Bedingung liegt vor, wenn C. den Wert 1 hat und in jeder Ziffernstelle die normalisierte algebraische Summe r-1 erzeugt wird. Hierdurch wird es dem Eingangsübertrag ermöglicht, sich über die Ziffernstellen auszubreiten unter Zurücklassung von Nullen.

Als nächstes kann eine Verdichtung der Terme in Gleichung (11) ausgeführt werden in ähnlicher Weise wie dies mit Bezug auf die Gleichung (1) erläutert wurde. Die ersten zwei Terme der Gleichung

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(11) werden miteinander kombiniert, und der resultierende Term wird mit dem nächsten Term kombiniert usw., bis nur noch ein einzelner Term übrig bleibt, wie dies die folgende Gleichung (12) zeigt:

NULLEN = [(O)₀ + (l)_r + ... + (n-l)_r + C^] . (12)

worin (0) die normalisierte algebraische Summe (A + B) bedeutet, die entweder ο oder r ist.

Auf der Grundlage der Gleichung (12) können Schaltungen zur Nullsummenerkennung für jede beliebige Zahlenbasis ausgeführt werden.

Die abweichende Ausführungsform, die vom Ausgangsübertrag C . oder einem Zwischenübertrag Gebrauch macht, ist nicht anwendbar, wenn eine Basis größer als 2 benutzt wird. Der Grund hierfür ist ersichtlich, wenn man dies für r=2 untersucht:

(K) _>r = (K)_r, wobei für r>2, (K) _>χ ? (K)_r·

^Cout = ⁽⁰⁾>r

>r

' ^Cin

(K)_> bedeutet, daß die normalisierte algebraische Summe

(A_K~+ B) gleich oder größer r ist mit einem möglichen Maximal-

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wert von 2(r-l).

Eine gemäß Gleichung (12) aufgebaute Schaltung erkennt somit die Nullsumme unabhängig von der verwendeten Zahlenbasis und kann unter Benutzung der von den Übertragsvorausschau-Schaltungen erzeugten Funktionen nicht weiter vereinfacht werden. Eine Ausnahme hiervon bildet der Fall des Binäraddierers.

C. Der Dezimaladdierer

Für den Dezimaladdierer mit der Zahlenbasis 10 ergibt sich aus Gleichung (12) der folgende Ausdruck:

NULLEN = [(O)₀^₁₀ + (D₁₀ + ... + (n-D₁₀ + C_1n] . (13)

[(O)₉ + (I)₀] [(n-2)₉ + (n-l)₀] .

[Cn-I)_{9 +}C_in]

Es wird angenommen, daß A_ß, A., A₂ und A. der dezimale Addend in binärcodierter Darstellung ist und daß B„, B-, B₂, B. der dezimale Augend in binärcodierter Darstellung ist. Die Indizes 8, 4, 2 und 1 beziehen sich auf die Stellenwerte der Bits innerhalb der Dezimalziffern. Unter dieser Annahme gilt die folgende Beziehung:

(K)₀ = (A₈ . Bg) . (A₄ . B₄) . (A₂ . B₂) . (A₁ . B₁) (14) (K)_g =U(Ag V B₈) . (A₄ . B₄) + (A₄ .B₄)] . (A₂ . B₃)

+ (A₄ V B₄) . (A₂ . B₂)) . (A₁ V B₁) (15)

(K)₁₀={[(A₈ V Bg) . (A₄ . B₄) + (A₄ .B₄)] . (A₂ . B₃)

+ (A₄ VB₄) . (A₂ . B₂)) . (A₁ . B₁) ₍₁₆₎

+ [ (Ag V Bg) . (A₄ . B₄) + (A₄ . B₄) ] . (A₂ V B₃)

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Die Gleichungen (14), (15) und (16) sind die einzelnen Ziffernfunktionen. Sie können in einfacher Weise aus einer Wahrheitstabelle abgeleitet und wie folgt beschrieben werden. Wenn im Falle der Gleichung (14) das Addenden/Augenden-Paar einer jeden Bitstelle Null ist, ist auch die Summe der Ziffernstelle Null. Wenn im Falle der Gleichung (15) entweder das Addendenbit oder das Augendenbit, aber niemals beide in der Bitstelle 8 den Wert Eins annehmen und wenn keines der beiden Bits in der Bitstelle 4 den Wert Eins einnimmt, trägt der Dezimalwert 8 zur Summenbildung bei. Der gleiche Beitrag liegt vor, wenn in der Bitstelle 4 beide Bits auf Eins stehen. Wenn dieser Wert 8 addiert wird, sofern die beiden Bits der Bitstelle 2 den Wert Null einnehmen aber eines der beiden Bits in der Bitstelle 1 den Eins-Wert einnimmt, ergibt sich das Resultat Neun. Das gleiche Resultat wird erhalten, wenn die Bitstelle 4 den Beitrag 4, die Bitstelle 2 den Beitrag 4 und die Bitstelle 1 den Beitrag 1 liefern. Eine gleichartige Analyse kann für die Gleichung (16) durchgeführt werden.

Schnelle Erkennung einer Summe, deren Ziffern alle gleich der Zahlenbasis minus 1 sind

Die folgende Beschreibung liefert die mathematische Basis für diejenigen Schaltungen, die in der Lage sind zu erkennen, ob eine Summe von 2 Operanden aus Ziffern besteht, deren Wert um 1 kleiner ist als die Basis des verwendeten Zahlensystems. Auch hierbei handelt es sich um eine Sondersumme. Die mathematische Analyse ist ähnlich der oben beschriebenen für die Erkennung einer aus lauter Nullen bestehenden Summe. Wie im Nullsummenfall besteht das Ziel darin, Schaltungen zu entwickeln, welche die "Basis minus !"-Bedingung unabhängig von der gebildeten Summe feststellen. Bevor die entsprechenden Erkennungsschaltungen beschrieben werden, sollen die mathematischen Beziehungen, auf denen diese Schaltungen basieren, erläutert werden. Dies geschieht anhand eines Addierers mit 32 Bitstellen, ohne daß die dargelegten Prinzipien auf diese Stellenzahl beschränkt sind.

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Die folgende mathematische Analyse beginnt mit dem Binäraddierer und wird danach ausgedehnt auf Addierer mit einer größeren Zahlenbasis, insbesondere der dezimalen Zahlenbasis.

A. Der Binäraddierer

Die verwendeten Bezeichnungen entsprechen den oben bei der Erläuterung der Nullsummenerkennung verwendeten. Z. B. gilt:

A = (A_n, A₁, ..., A,..) = Addend")

^{u L J} f eines 32-Bit-Addierers

B = (A_n, A₁, ..., A₃₁) = AugendJ

worin die Indizes die Bitstellen 0 bis 31 von der höchsten zur niedrigsten Stelle angeben.

Die Halbsumme H, die Übertragserzeugungsfunktion G und die Übertragsausbreitungsfunktion P der einzelnen Bitstellen haben die oben erläuterte Bedeutung und werden in der nachfolgenden Beschreibung zur Erkennung einer Summe von 32 Bits benutzt, die aus lauter Einsen besteht. Auch für den Eingangsübertrag wird in der folgenden Erläuterung die gleiche Bezeichung C. benutzt.

Es ist festzustellen, daß es drei Bedingungen gibt, unter denen eine Summe aus lauter Einsen auftritt. Eine dieser Bedingungen liegt vor, wenn alle Zifferneingänge Eins sind (G und C. ), so daß jede Bitposition einen Übertrag aufnimmt und hieraus die Summenziffer 1 bildet.

Die zweite Bedingung liegt vor, wenn eine und nur eine Bitposition ein Addenden/Augenden-Paar aufweist, das den Wert Null hat (P), wodurch ein in diese Bitstelle eintretender Übertrag zu einer Summenziffer von 1 führt und ein Austritt aus dieser Bitstelle in die nächst höhere Bitstelle verhindert wird. Zur gleichen Zeit weisen die Eingänge der nachfolgenden Bitstellen und der Eingangs-

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übertrag lauter Eins-Werte auf, so daß sie eine Serie von Eins-Summenbits erzeugen und einen übertrag in die Bitposition der Be dingung P verursachen. Desgleichen muß jede der Bitstellen, die in Bezug auf ihren Stellenwert über der betrachteten Bitstelle liegt, eine Halbsumme H erzeugen, die ein Summenbit von 1 bei Abwesenheit eines Übertrages aufweist.

Die dritte Bedingung besteht schließlich darin, daß der Eingangs übertrag Null ist und alle Bitpositionen eine Halbsumme H von 1 erzeugen, so daß keine Überträge gebildet werden und alle Bitpositionen den Summenwert Eins behalten.

Die vorher erwähnten drei Bedingungen werden mathematisch in der folgenden Weise ausgedrückt:

EINSEN = G₀ . G₁ . G₂ G₃₁ . C_1n

+ P₀ . G₁ . G₂ G₃₁ . C_1n

+ H₀ . P₁ . G₂ G₃₁ . C_1n

+ H₀ . H₁ . H₂ P₃₁ .

+ H_Q . H₁ . H₂ H₃₁ .

Da (G₀ + Pq) = H, können die ersten zwei Terme der Gleichung (17) kombiniert werden, um die Gleichung (18) zu bilden:

EINSEN = H_n . G₁ . G₀ ...... G,. . C.

0 1_ 2 31 in ₍₁₈₎

+ H₀ . P₁ . G₂ G₃₁ . C_1n

^Ho ' ^Hl * ^H2 ^P31 * ^Cin

H₀ . H₁ . H₂ H₃₁ . C_1n

^PO974027 609851/0785

Unter Berücksichtung der Beziehung H₀ . H=P. . G. = O können die ersten zweit Terme der Gleichung (18) miteinander kombiniert werden, um die Gleichung (19) zu bilden:

EINSEN - (H₀ + P₁) . (H₀ + G₁) . G₂ G₃₁

+ H₀ . H₁ . P₂ G₃₁ . C_1n

(19) + H_Q . H₁ . H₂ P₃₁ . C_1n

Das Verfahren der Kombination der ersten zwei Ausdrücke wird wiederholt, bis nur noch ein einzelner Ausdruck übrig bleibt, wie es die Gleichung (20) zeigt.

EINSEN = (H₀ + P₁ + ... + P₃₁ + C_1n) . (H_Q + G₁)

(H₃₀ + G₃₁) . (H₃₁ + c_in) _(2o)

Auf der Grundlage der Gleichung (20) kann eine schnell arbeitende Schaltung aufgebaut werden. Eine hiervon abweichende Ausführungsform, die eine zusätzliche logische Ebene erfordert und daher etwas langsamer arbeitet, aber dafür weniger Schaltelemente benötigt, benutzt die von den Übertragsvorausschauschaltungen erzeugten Funktionen. Diese alternative Ausfuhrungsform verwendet außerdem den Ausgangsübertrag C , um den Ausdruck (P₁ + ... + P₃₁ + C_1n)

von Gleichung (20) zu ersetzen.

Der Ausgangsübertrag kann früh erzeugt werden, d. h. vor Bildung der Summe, so daß die Funktion "lauter Einsen" gleichzeitig oder früher als die Summe verfügbar ist. Die abgewandelte Gleichung hat die folgende Form:

^PO974027 609851/0765

EINSEN = (C₀₁₁₁. + G₀) . (H₀ + 6_χ) (H₃₀ + G₃₃,) .

Sie wird in der folgenden Weise erhalten, wobei zunächst C . wie in Gleichung (22) ausgedrückt wird;

^Cout ^{= P}0

^H0 * ^Pl (22)

^{+ H}o · ^Hl ^H31 ' ^Cin

Die Gleichung (22) wird nun für jeden Term P_Q, P-, ... in die Gleichung (20) eingesetzt, um die Gleichung (23) zu erhalten. Bei jeder Ersetzung eines P^. durch C .ist nur der entsprechende

is. OUu

Term in Gleichung (22) von Bedeutung, d. h. der P_, enthaltende Term, während die anderen Terme ausfallen, da H , P_R und G_. sich wechselseitig ausschließen.

EINSEN = G_n . G₁ . G, ..... G-, . C.

0_ 1 2 31 in ₍₂₃₎

^{+ C}out · ^Gi · ^G2 ^G31 ' ^Cin

^{+ H}0 · ^Cout * ^G2 ^G31 · ^Cin

+ H₀ . H₁ . H₂ . C_out .

+ H₀ . H₁ . H₂ H₃₁ . C_Qut

Die Gleichung (23) wird nun iterativ reduziert durch Kombination der jeweils ersten zwei Terme, bis nur ein einzelner Term übrig bleibt. Der sich hierbei ergebende Ausdruck hat die folgende

^PO974027 609SS1/0785

Form:

EINSEN = (C_out + H₀) . (H₀ + G₁) (H₃₀ + G₃₁) .

(H₃₁ + C_1n) (24)

worin (C . + H) austauschbar ist mit (C . + G_Q), da P und

G_n + L = L in C . enthalten sind,
uoo out

Im allgemeinen erzeugt eine Addierschaltung die Einzelbitfunktionen H, P und G früher als den Ausgangsübertrag C .. Die Gleichung (24) kann daher in die Gleichung (25) umgeschrieben werden, um eine Verzögerung von einer einzelnen logischen Ebene zwischen der Erzeugung von C , und der Erkennung der "lauter Einsen"-Bedingung zu gestatten:

EINSEN = C_out . (H_{0 +} G₁) (H₃₀ + G₃₁) . (H₃₁ + C^)

+ H₀ . (H_{0 +} G₁) (H₃₀ + G₃₁) .

^(H31 ^{+ 0}W

"EINSEN" kann auch als Funktion von Zwischenüberträgen C ausgedrückt werden:

EINSEN =

+ P^₁ + C_R)

(H₃₀ + G₃₁) . (H₃₁ +

B. Erweiterung auf Addierer mit der Zahlenbasis > 2

Die oben erläuterte Methode zur Erkennung von Summen, die aus lauter Einsen bestehen, kann in der folgenden Weise auf Zahlensysteme mit der Basis > 2 erweitert werden. Es ist zu erkennen, wann jede Summenziffer einen Wert einnimmt, welcher der Zahlenbasis minus 1 entspricht, unter der Voraussetzung einer Normalisierung nach der niedrigsten Ziffernstelle (Basis = 1).

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809851/0783

2623386

Zur Erläuterung soll folgendes gelten:

r = ganzzahlige Basis >_ 2
₀,

A = (A₀, ..., A_n-1) = Addend"^ eines Addierers mit η B = (B₀, ..., B_n-1) = AugendJ) Ziffernstellen

C. = Eingangsübertrag

worin die Indizes 0 bis n-1 sich wiederum auf die Ziffernstellen beziehen in der Reihenfolge von der höchsten zur niedrigsten Ziffernstelle.

Es werden die folgenden Funktionen einer Ziffernstelle K benutzt:

)₂/ ,» = die normalisierte algebraische Summe (A + B_K)

ist gleich 2 (r-1),
(K) _o = die normalisierte algebraische Summe (A₁^ + B_v)

ist gleich 2 (r-2),
(K)^₁ = die normalisierte algebraische Summe (A_R + B_R)

ist gleich (r-1)

Für das binäre Zahlensystem (r=2) entsprechen die Funktionen ^(K)2(r-l)' ^(K)r-2' ^(K)r-l ^{den Funktionen G} _K» ^_K' ^Η _κ·

Die Bedingungen zur Erzeugung einer Summe, deren Ziffern alle den Wert "Zahlenbasis minus 1" aufweisen, sind in Gleichung (27) ausgeführt, worin SDRLO die Funktion "Summenziffern = Zahlenbasis minus 1" bezeichnet:

^PO974027 809851/0765

SDRLO= (O)₂^₁J . (D₂(^₁, . (2)_2(r._1}

⁽ⁿ-¹⁾2(r-l) * ^Cin

• ^Cin

' ^Cin

Die Funktion SDRLO wird erzeugt, wenn eine der drei folgenden Bedingungen erfüllt sind:

1. In jeder Ziffernstelle der normalisierten algebraischen Summe (A_x + B_R) liegt der Wert 2(r-1) vor und c_±n = 1. Jede Ziffernposition erzeugt einen Übertrag mit einem Rest von r-2, der mit dem in diese Ziffernstelle eintretenden Übertrag kombiniert v/ird, so daß eine Endsumme von r-1 erzeugt wird.

2. Die normalisierte algebraische Summe (A^ + B_R) in einer und nur einer Ziffernstelle hat den Wert r-2. In jeder niedrigeren Ziffernstelle ist die normalisierte algebraische Summe 2(r-1) und erzeugt einen Übertrag C. = 1. In jeder höheren Ziffernstelle ist die normalisierte algebraische Summe r-1. Der entsprechende übertrag, der in eine der niedrigeren Ziffernstellen sowie in die Ziffernstelle K eintritt, erzeugt eine Summenziffer r-1. Da in der Ziffernstelle K kein Übertrag erzeugt wird, behalten die höheren Ziffernstellen den Summenwert r-1.

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3. C. = O und die normalisierte algebraische Summe (A„ + B) hat in jeder Ziffernstelle den Wert r-1.

Der nächste Schritt besteht in der Verdichtung der Gleichung (27) durch Kombination der ersten zwei Terme. Dieser Vorgang vereinfacht die Gleichung (27) und wird wiederholt, bis die Gleichung nur noch einen einzelnen Term enthält:

SDRLO = t(0)_2(r-1) + (0)_r_₂ + ... + (n-l)_r_₂

t⁽ⁿ~²⁾r-l

Auf der Grundlage der Gleichung (28) können Schaltungen aufgebaut werden für jede beliebige Zahlenbasis zur Erkennung der Bedingung "alle Summenziffern haben einen Wert, der um 1 kleiner ist als die verwendete Zahlenbasis¹¹.

Die alternative Ausführungsform, die vom Ausgangsübertrag C_QUt oder von einem Zwischenübertrag Gebrauch macht, ist für eine Zahlenbasis größer als 2 nicht anwendbar. Der Grund hierfür wird deutlich aus Gleichung (29). Für die Basis = 2 gilt,

^(K)<(r-l) ^{= (K)}r-2' ^{während für die} Basis > 2 gilt, (r-l) + ^(K)r-2·

₁^₁ . (D^₁ (n-l)_M - C_1n

Die Bezeichnung (K)_<. _» bedeutet, daß die normalisierte alge braische Summe (Aj. + B_R) der Ziffernstelle K kleiner ist als

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2623988

r-1 bei einem Minimum von 0.
C. Der Dezimaladdierer

Für das Dezimalsystem (r=10) bekommt die Gleichung (28) die folgende Form:

SDRLO = [(O)₁₈ + (O)₈ + ... + (n-l)₈ + C_1n] .

[(O)₉ + (I)₁₈] [(n-2)₉ + (n-l)_l8] _(3Q)

. [(H-I)₉ + C_1n]

Für die folgende Erläuterung wird wiederum angenommen, daß Ag, A-, A„, A₁ der Addend in binär codierter Dezimalform ist und Β«, B-, B_, B der Augend in der gleichen Darstellung ist. Die Indizes 8, 4, 2 und 1 beziehen sich auf den Stellenwert der Bitsteilen innerhalb der Dezimalziffern. Mit dieser Annahme gelten die folgenden Ausdrücke:

(K)₉ = {[(Ag V B₈) . (A₄ . B₄) + (A₄ . B₄)]

. (A₂ . B₂) + (A₄ V B₄) . (A₂ . B₂)} ^lJi; . (A₁ V B₁)

(K)₈ « U(A₈ V B₈) . (A₄ . B₄) + (A₄ . B₄)]

. (A₂ . B₂) + (A₄ V B₄) . (A₂ . B₂) } (32)

+ (A₈ . B₈) . (A₄ V B₄) . (A₂ V B₂) . (A₁ . B₁)
₁₈ = (A₈ . B₈) . (A₁ . B₁) ⁽³³⁾

Die Gleichungen (31, 32 und 33) sind die einzelnen Zifferfunktionen, die in einfacher Weise mit Hilfe einer Wahrheitstabelle abgeleitet werden können. Hierbei wird angenommen, daß eine Eingangsziffer einen Wertebereich von 0 bis 9 aufweist und die Werte

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10 bis 15 unbeachtet bleiben, d. h.
A₈ . (A₄ + A₂) = B₈ . (B₄ + B₂) = 0.

Schaltungsausführungen zur Sondersummenerkennung A. Der Binäraddierer

Die Fig. 1 gibt eine vereinfachte Darstellung eines parallelen Binäraddierers mit 32 Bitstellen, der eine Übertragsvorausschau-Schaltung aufweist. Die Augendenbits und die Addendenbits einer jeden Bitposition werden den Eingängen von Funktionsschaltungen 10, 11 und 12 zugeführt. Die Ausgänge dieser Einzelbit-Funktionsschaltungen sind die Übertragserζeugungsfunktion G, die Übertragsausbreitungsfunktion P und die Halbsummenfunktion H, wie sie oben beschrieben wurden. Die Signale G und P einer jeden Bitposition werden einer übertragsvorausschauschaltung 13 zugeführt, welche die Übertragssignale erzeugt. Diese Übertragssignale werden mit den vorausgehend gebildeten Halbsummensignalen H zu Endsummen der einzelnen Bitpositionen vereinigt. Die Schaltungsanordnung von Fig. 1 ist im Detail bekannt, so daß hier auf eine ins Einzelne gehende Erläuterung verzichtet werden kann. Die Fign. 2A bis 2D zeigen jedoch, wie die einzelnen Bitpositionen unter Benutzung einer Schaltungstechnik erzeugt werden können, die unter der Bezeichnung NAND/UND-PUNKT (NAND/AND-DOT) bekannt ist.

In der Fig. 2D sind zwei Eingangsleitungen V und W mit einer NAND-Schaltung 15 verbunden, und zwei Eingangsleitungen X und Y sind mit einer NAND-Schaltung 16 verbunden. Die Ausgänge dieser beiden NAND-Schaltungen sind bei 17 punktiert. Das resultierende Signal ist (V . W) . (X . Y). Der UND-PUNKT 17 ist eine Vereinigung der beiden Ausgänge von den Schaltungen 15 und 16. Das bei 17 auftretende Signal kann auch in der folgenden Weise geschrieben werden: (V + W) . (X + Y) = (V . W + X . Y).

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Die Schaltung von Fig. 2A dient zur Erzeugung der Summe der Ziffernstelle K aus den Operanden JL. und B . Wie oben erläutert wurde, ist G Eins, wenn sowohl A als auch B Eins ist. Dementsprechend sind A und B durch UND miteinander zu verknüpfen. Da jedoch hierzu eine NAND-Schaltung verwendet werden soll, wird als Ausgangssignal die Punktion G erhalten. Wie oben in den Definitionen der Übertragsausbreitungsfunktion P erklärt wurde, hat diese Punktion den Eins-Wert, wenn eines der beiden Operandenbits einer Bitposition auf Eins steht, aber nicht beide. Die Funktion P kann daher durch eine NAND/üND-PUNKT-Schaltung ausgeführt werden, indem der Operand A einer NAND-Schaltung 19 zugeführt wird, die als Ausgangssignal Ä liefert, während der Operand B einer NAND-Schaltung 20 zugeführt wird, die als Ausgangssignal B liefert. Die Ausgänge der Schaltungen 19 und 20 werden bei 21 punktiert und damit durch UND verknüpft zur Funktion P, die ihrerseits in einem Inverter 22 in den echten Wert P umgeformt wird. Wie oben erläutert wurde, ergibt die UND-Verknüpfung von P und G die Funktion H. Diese Funktion wird in der NAND-Schaltung 23 gebildet, die als Ausgangssignal den Komplementwert H liefert. Die gleiche UND-Verknüpfung kann ohne Inversion einfach durch Zusammenfassung der Signale G und P erhalten werden, wie sie in Form der Leitergruppe 24 dargestellt ist. Die UND-Verknüpfung erfolgt hier am Eingang der nachfolgenden NAND-Schaltung 27.

Die Halbsumme H und deren Komplement H wird nun mit dem Eingangsübertrag verknüpft zur Bildung der Endsumme des Addend/Augend-Paares der betreffenden Ziffernstelle, Ein Inverter 25 dient zur Inversion des Eingangsübertrages. Der Ausgang dieses Inverters wird zusammen mit dem Ausgang der NAND-Schaltung 23 einer weiteren, NAND-Schaltung 26 zugeführt, deren Ausgang mit dem Ausgang der NAND-Schaltung 27 punktiert ist, um die Summe der Ziffernstelle K zu bilden.

Die Schaltung von Fig. 2B ist identisch mit der von Fig. 2A mit einer Ausnahme. In Fig. 2B wird das Komplement der Operanden,

PO 974 027 _ _w

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nämlich h^ und B benutzt zusammen mit dem ebenfalls invertierten Eingangsübertrag. Das Resultat der ausgangsseitigen NAND/UND-PUNKT-Schaltung liefert das Komplement der Summe der betreffenden ,Ziffernstelle.

Die Fig. 2C zeigt eine andere Schaltungsanordnung des Addierers, bei dem die Operanden sowohl in echter als auch in komplementierter Form zugeführt werden. Hierdurch wird eine höhere Arbeitsgeschwindigkeit auf Kosten von zusätzlichen logischen Schaltungen (erhalten. Ein Vergleich der dargestellten drei Schaltungen zeigt, daß die Schaltungen von Fign. 2A und 2B fünf logische Ebenen A, B, C, D und E benötigen und zwar zusätzlich zu den logischen Ebenen, die zur Erzeugung der Überträge über die hierfür ohnedies notwendigen zwei logischen Ebenen hinaus benötigt werden (Fig. 2D). Die Schaltung von Fig. 2C sieht dagegen nur zwei logische Ebenen vor zusätzlich zu den logischen Ebenen, die zur Erzeugung der Überträge notwendig sind. Diese Verringerung der logischen Ebenen erhöht die Arbeitsgeschwindigkeit des Addierers. Hinsichtlich des Aufwandes benötigen die Fign. 2A und 2B fünf logische Schaltungen 18, 19, 20, 22 und 23, um die Funktionen G, P und H zu erzeugen, während bei der Schaltung von Fig. 2C zehn logische Schaltungen notwendig sind, die alle der logischen Ebene A angehören.

B. Schaltungen des binären Nullsummenaddierers

In der Fig. 3 ist eine Schaltung gemäß Gleichung (4) zur Erkennung von Nullsummen (Nullsummendetektorschaltung) dargestellt. Die Anordnung enthält verschiedene Schaltungsbeschränkungen der folgenden Art: (1) die maximale Anzahl von Eingangsleitungen eines jeden Schaltelementes ist 8, (2) die maximale Leitungszahl für die ODER-Punktierung ist ebenfalls 8 und (3) die maximale Ausgangsleitungszahl ist gleich 11 minus der Zahl von NAND-Schaltungen in den Punktierungen.

Die Schaltung von Fig. 3 macht Gebrauch von der de Morgan-Regel,

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die darin besteht, daß die ODER-Verknüpfung von zwei Funktionen die Umkehrung der UlID-Verknüpfung der beiden Funktionen ist. Dementsprechend stellen die Eingangssignale der ersten logischen Ebene der Schaltung von Fig. 3 die Komplemente der in Gleichung (4) angegebenen Funktionen dar. Die ODER-Funktionen von Gleichung (4) werden daher in UND-Funktionen konvertiert zur Realisierung durch die Familie der NAlTD-Logik-Schaltungen, wie sie zum Aufbau der hierin beschriebenen Schaltungen benutzt wird. Da die maximale Zahl der Eingangsleitungen pro Schaltung 8 sein soll, weist eine Schaltung 100 acht Exngangsleitungen auf. Ebenso besitzen logische Schaltungen 101, 102 und 103 je 8 Eingangsleitungen. Wenn logische Schaltungen Verwendung finden sollen, die eine höhere Anzahl von Eingangsleitungen zu lassen, können die Schaltungen 100 bis 103 durch eine einzige derartige Schaltung ersetzt werden.

Die erste logische Ebene A kombiniert die Impulse H und P in der NAND-Schaltung 104. Die NAND-Sehaltung 105 erhält die Eingangssignale H₁ und Ώ zugeführt. Ähnliche NAND-Schaltungen, die in Fig. 3 nicht dargestellt sind, v/erden für jeden der 32 Faktoren von Gleichung (4) der H- und P-Verknüpfung verwendet. Der letzte Faktor der Kette wird in der NAND-Schaltung 136 gebildet, der die Signale H- und C. zugeführt werden.

Gemäß Gleichung (4) werden die Resultate der UND-Verknüpfungen der Signale H und P einer ODER-Verknüpfung zugeführt. Dementsprechend sind die Ausgänge der NAND-Schaltungen 104, 105, ..., 136, die das Resultat der Verknüpfung der Signale H und P in invertierter Darstellung liefern, durch eine logische UND-Verknüpfung miteinander verbunden, die durch die Punktierungen 137 bis 142 realisiert sind. Obwohl die Schaltung eine Punktierung von 8 Leitungen zulassen würde, wird dieses Maximum in der Schaltung von Fig. 3 nicht ausgeschöpft, da die dritte Eigenart der Schaltung fordert, daß die maximale Anzahl Ausgangsleitungen gleich 11 minus der Zahl von NAND-Verknüpfungen in der Punktierung ist. Bei Betrachtung der zweiten logischen Ebene B ist er-

PO 974 027 _A

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/^ γ* <~\ <~η r~ rs λ.

2 6 2 j a 8 6

- 33 -

kennbar, daß von jeder punktierten Leitung 5 Eingangsleitungen zu versorgen sind, da diese logische Ebene 5 NAND-SchaItungen aufweist. Die maximale Punktierung kann sich daher auf 6 Leitungen erstrecken gemäß der oben genannten Schaltungsbeschränkung (3). Die NAND-Schaltungen 143 bis 147 liefern ein UND-Signal als Inversion der entsprechenden ODER-Verknüpfung von Gleichung (4). Jede dieser Schaltungen enthält 7 Eingangsleitungen, so daß die Schaltungsbeschränkung (1) eingehalten wird. Die Ausgänge der Schaltungen 143 bis 147 werden einer UND-Verknüpfung zugeführt, welche durch die Punktierung 163 gebildet wird und welche das invertierte Nullsummensignal liefert. Die Schaltung von Fig. 3 bildet das Nullsummensignal vollkommen unabhängig von den Übertragsvorausschauschaltungen des Addierers. Nachdem einmal die Signale H und G erzeugt worden sind, werden lediglich noch zwei zusätzliche logische Ebenen benötigt, um festzustellen, daß die Resultate aus lauter Nullen bestehen. Diese Erkennungsoperation wird ausgeführt, während die Übertragsvorausschauschaltungen die Überträge erzeugen. Die Erkennungsoperation ist daher beendet, bevor die Endsumme gebildet wird.

Die Fig. 4 zeigt ein weiteres Ausführungsbeispiel einer Nullsummenschaltung. Dieses Ausführungsbeispiel beruht auf der Gleichung (9) und macht Gebrauch von den Übertragsvorausschauschaltungen des Addierers, insbesondere vom Endübertrag C .. Diese Schaltung sieht die geringste Anzahl zusätzlicher logischer Schaltungen in einem Addierer vor, um eine frühe Erkennung einer Nullsumme zu ermöglichen. Ein Vergleich dieser Schaltung mit der Schaltung von Fig. 3 macht den einfacheren Schaltungsaufbau deutlich. Die Schaltung von Fig. 4 erfordert jedoch eine zusätzliche Verzögerung bei der Erkennung der Nullsummen, da die Erkennungsoperation erst dann vollständig ausgeführt werden kann, wenn das Signal C . von der Übertragsvorausschauschaltung des Addierers als Eingangssignal der Erkennungsschaltung vorliegt. Die Fig. 4 benutzt zur Erkennung der Nullsummen lediglich eine logische Ebene nach Erzeugung des Signals C .. Die Erkennungsoperation wird daher

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262398B

gleichzeitig mit der Summierung der Operanden A und B und der erzeugten Übertragsbits ausgeführt.

Die Signale H und P werden gemäß Gleichung (9) einer UND-Verknüpfung zugeführt, wozu die NAND-Schaltungen 150 der logischen Ebene A in Fig. 4 dienen. Die dabei erhaltenen Faktoren sind Gegenstand einer UND-Verknüpfung mit dem Signal C . in der Schaltung 151 und mit dem Signal H in der Schaltung 152 der logischen Ebene B. Die Ausgangsleitungen dieser beiden Schaltungen sind bei punktiert, wodurch eine UND-Verknüpfung der Ausgangssignale erzielt wird, um das Komplement des Nullsummensignals zu bilden. Die NAND/UND-PUNKT-Schaltungen von Fig. 4 unterliegen den gleichen Schaltungsbeschränkungen, wie sie oben anhand von Fig. 3 erläutert wurden.

Die Fig. 5 stellt eine weitere Ausführungsform der Nullsummenerkennungsschaltung dar. Die Schaltung von Fig. 5 beruht auf der Gleichung (10) und benutzt die Übertragsvorausschau-Schaltungen des Addierers zur Bildung der Nullsumme. Hierbei werden jedoch anstelle des Signals C . die Zwischenüberträge verwendet. Im Prinzip kann hierzu jeder Zwischenübertrag dienen, jedoch beschränkt sich die Fig. 5 auf die Verwendung des Übertrags in die 24. Bitstelle des 32 Bitstellen aufweisenden Addierers. Der Vorteil der Verwendung von Zwischenüberträgen besteht darin, daß die Nullsummenerkennung früher möglich ist als bei Verwendung des Signals C . · Zur Verdeutlichung dieses Umstandes wird auf

OUw

die Publikation "A One Microsecond Adder Using One Megacycle Circuitry¹¹ von A. Weinberger und J. L. Smith, IRE Transactions On Electronic Computers, Juni 1956, Seiten 65 bis 73 Bezug genommen. Betrachtet man die Fig. 10 dieses Artikels, so wird ersichtlich, daß in der dort dargestellten Schaltung die Übertragsbits der 4 niedrigen Bitstellen eine logische Ebene früher erzeugt werden als alle anderen Übertragsbits. Die Übertragbits der nächsten 16 Bitstellen werden in der nächsten logischen Ebene erzeugt, und die übrigen Übertragsbits werden am Schluß erzeugt.

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Bei Verwendung der hierin beschriebenen Schaltungstechnik werden die Überträge der 7 niedrigsten Bitstellen im ersten Taktzyklus (erste logische Ebene) der Übertragsvorausschauschaltung erzeugt, da die erläuterten Schaltungseinsehränkungen nur ein Maximum von 8 Eingangsleitungen zulassen. Das Signal C₃₄ wird demzufolge in der ersten logischen Ebene der Übertragsvorausschauschaltung gebildet, weshalb dieses Signal als Zwischenübertrag zur Realisierung der Schaltung von Fig. 5 ausgewählt wurde. In dieser Schaltung wird die Verknüpfung der Signale H und P in den logischen Schaltungen 160 und die Verknüpfung der Signale H und G in den Schaltungen 161 ausgeführt. Die Resultate dieser Verknüpfungen sind daraufhin Gegenstand von UND-Verknüpfungen mit dem Zwischenübertrag C₂^ in den Schaltungen 162. Die ausgangsseitige UND-Verknüpfung wird durch die Punktierung 16 3 ausgeführt zur Bildung des Komplements des Nullsummensignals.

C. Sondersummen-Erkennungsschaltungen für den binären Addierer (Schaltungen zur Erkennung einer Summe, die um 1 kleiner ist als die verwendete Zahlenbasis)

Die Fign. 6,7 und 8 geben Ausführungsbeispiele zur Erzeugung des Signals SDRLO. Diese Schaltungen folgen dabei den oben anhand der Fign. 3 bis 5 erläuterten Schaltungsprinzipien. Die Schaltung von Fig. 6 entspricht der von Fig. 3, die Schaltung von Fig. 7 entspricht der von Fig. 4 und die Schaltung von Fig. 8 entspricht der von Fig. 5.

Die Fig. 6 ist eine Realisierung der Gleichung (20); sie sieht eine Früherkennung einer aus lauter Einsen bestehenden Summe eines Binäraddierers vor. Es gelten die oben erläuterten Schaltungsbeschränkungen. Die Signale H und P sind Gegenstand einer UND-Verknüpfung in NAND-Schaltungen 170. Die Signale H, G, C. werden einer UND-Verknüpfung zugeführt, wozu 32 NAND-Schaltungen 171 dienen. Die Ausgänge der Schaltungen 170 und 171 werden durch UND verknüpft. Dies geschieht in 5 NAND-Schaltungen 172. Die aus-

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— Jo —

gangsseitige UND-Verknüpfung erfolgt durch die Punktierung 173, an der das Komplement des Einsen-Erkennungssignals erhalten wird. Die NAND-Schaltungen 170 haben maximal 8 Eingangsleitungen. Da 5 Schaltungen 172 zur Verarbeitung der Ausgangssignale von den Schaltungen 170 und des Signals C. benötigt v/erden, umfaßt die AusgangsleitungsVersorgung der Schaltungen 171 5 Leitungen. Die maximal zulässige Punktierung für die Ausgänge der Schaltungen 171 erstreckt sich unter diesen Umständen auf 6 Leitungen.

Die Fig. 7 zeigt ein Ausführungsbeispiel für die Eins-Summen-Erkennung, wenn hierzu das Signal C _fc benutzt wird, wie dies die Gleichung (25) vorschreibt. Diese Schaltung ist wiederum langsamer als die Schaltung von Fig. 6, erfordert dafür aber weniger Schaltelemente. Es gilt daher für diese Schaltung das für die Fig. 4 Gesagte, wobei die Verknüpfung der Signale H und G in NAND-Schaltungen 167 erfolgt, deren Ausgangssignale zusammen mit dem Signal C . NAND-Schaltungen 168 zugeführt werden.

Die Fig. 8 stellt eine Realisierung der Gleichung (26) dar, gemäß der ein Zwischenübertrag zur Bildung der Einsen-Summe verwendet wird. Im Beispiel von Fig. 8 wurde wiederum der Übertrag C₃₄ gewählt, wie dies bereits in Fig. 5 der Fall war. Es liegen somit die gleichen Verhältnisse vor, wie dort beschrieben. Die Schaltung besteht aus eingangsseitigen NAND-Schaltungen 177 und 178 zur Verknüpfung der Signale H, P und H, G sowie aus nachgeschalteten NAND-Schaltungen 179.

D. Schaltungen für beliebige Zahlensysteme

Die Fig. 9 zeigt einen typischen Paralleladdierer, der eine übertragsvorausschau-Schaltung aufweist, η Ziffernstellen umfaßt und im Zahlensystem der Basis r arbeitet. Die Schaltung der Fig. 9 ist ähnlich der Schaltung von Fig. 1, die einen binären Übertragsvorausschauaddierer zeigt. Die Eingangsoperanden, nämlich der Augend A und der Addend B werden Ziffernfunktionsschaltungen 10', 11' und 12¹ zugeführt, die im Prinzip den Schaltungen 10,

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COPY

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II und 12 von Fig. 1 entsprechen. Aufgrund der verallgemeinerten Zahlenbasis haben die von diesen Schaltungen erzeugten Signale die bei den Leitungen 30 und 31 dargestellte Bedeutung. Diese Leitungen und die entsprechenden Leitungen von den Schaltungen

II^I und 12' werden einer Übertragsvorausschauschaltung 13' zugeführt. Die Ausgangssignale dieser Schaltung 13' werden zu den Summierungsschaltungen zurückgeführt, um die Endsumme zu bilden, ähnlich wie es in Fig. 1 geschieht.

Die Fig. 10 ist eine vereinfachte Darstellung der Schaltung von Fig. 9 mit einer Sondersummen-Erkennungsschaltung 181 zur Erkennung von Sonde rs unimen des Nullsummentyps und zur Erkennung von Sondersummen, die der Zahlenbasis minus 1 entsprechen. Hierbei werden die Überträge der Übertragsvorausschauschaltungen weder zur Bildung des Nullsummensignals noch zur Bildung des Zahlenbasis minus 1-Signals benutzt. Die 5 zu bildenden Erkennungssignale sind bei 180 dargestellt. Von diesen Funktionen wird die Null-Funktion der Ziffernstelle K als Erkennungssignal der Nullsumme verwendet zusammen mit der Funktion r der Ziffernstelle K und der Funktion r-1 der Ziffernstelle K. Zur Erkennung der Summe r-1 für alle Ziffernstellen sind die Funktion r-2 der Ziffernsteile K, die Funktion 2(r-1) der Ziffernstelle K und die Funktion r-1 der Ziffernstelle K erforderlich. Damit ist die Funktion r-1 der Ziffernstelle K bei den Erkennungsschaltungen gemeinsam.

Die Fig. 11 zeigt die Schaltungen zur Realisierung der Gleichung (12), um die Nullsummen im Falle einer beliebigen Zahlenbasis unter Benutzung der drei benötigten Signale vom Ausgang 180 der Schaltung (10) zu bilden. Zur logischen Verknüpfung der Eingangssignale dienen NAtJD-Schaltungen 183.

Die Schaltung von Fig. 12 gibt ein Ausführungsbeispiel zur Realisierung der Gleichung (28) für die Zahlenbasis-minus-1-Summe an und ist ähnlich der Fig. 11. Es werden ebenfalls die drei erforderlichen Ausgangssignale vom Ausgang 180 der Schaltung von Fig. 10

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als Eingangssignale benutzt. Die Fign. 10, 11 und 12 können in NAND/UND-PUNKT-Schaltungen ausgeführt werden.

E. Der Dezimaladdierer

Die Fig. 13 gibt die Schaltung eines bekannten Übertragsvorausschau-Addierers mit 8 Ziffernstellen (32 Bitstellen) an. Die Ditfunktionsschaltungen und die Ziffernfunktionsschaltungen sind mit 10¹¹, II¹¹ und 12" bezeichnet. Die Operandeneingänge dieser Schaltungen umfassen je 4 Bits für einen Augenden und je 4 Bits für einen Addenden, die beide binärdezimal codiert sind. Die Übertragsvorausschauschaltungen tragen die Bezeichnung 13''. Aufbau und Funktion der Schaltung von Fig. 13 ergibt sich aus den eingetragenen Signalbezeichnungen und aus den obigen Erläuterungen.

Die Fig. 14 zeigt die Ziffernfunktionsschaltungen, die in einem parallelen Dezimaladdierer, der in NAND/UND-PUNKT-Schaltungstechnik ausgeführt ist, zur Erzeugung der Erkennungssignale für den Zustand "lauter Nullen" und "lauter Neunen" benötigt v/erden. Zum Verständnis dieser Schaltungen ist zu bemerken, daß in der Ziffernstelle K die Funktion für 2(r-l) einen Test für den tatsächlichen Dezimalwert 18 darstellt und daß die Funktion G die Bedingung anzeigt, bei der beide Operanden (Addend und Augend) Eins-Bits in der Binärstelle 8 des Binärdezirnalcodes der betrachteten Ziffernstelle aufweisen. Wenn hierzu noch Eins-Werte der G Funktion in der Bitstelle 1 des betreffenden Binärdezimalcodes treten, ergibt die Summierung der Signale G_g und G die folgende Summe: 8+8+1+1=18. Die NAND-Schaltung 200, welche eine UND-Verknüpfung der Signale G₈ und G₁ herstellt, zeigt somit die Anwesenheit des Dezimalwertes 18 in der Ziffernstelle K an.

Die Schaltung von Fig. 14 prüft weiterhin, ob die Ziffernstelle K den Wert 10 aufweist. Dies kann in verschiedener Weise geschehen, durch Kombination der Bitstellen im Binärdezimalcode des Addenden und des Augenden. Z. B. kann die Erkennung des Wertes 10 dadurch geschehen, daß die Signale P und G für die Bitstelle

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8 abgetastet werden. Diese Signale zeigen an, daß entweder das Augendenbit oder das Addendenbit dieser Bitstelle den Wert Eins aufweist, jedoch niemals beide. Der angezeigte Zustand entspricht daher dem Dezimalwert 8. Wenn ein Eingangssignal von 8 (Pg . Gq) zu einem Eingangssignal 2 addiert wird, wird als Resultat 10 erhalten. Die 2 wird durch das Signal G. dargestellt, da dieses die Bedingung anzeigt, bei der sowohl der Addend als auch der Augend in der niedrigsten Bitstelle einen Eins-Beitrag leisten. Zur gleichen Zeit liefern die Bitstellen 4 und 2 den Beitrag 0, was durch die Signale P₄ und P„ angezeigt wird. Die Bedingung P_g . Gg . P. . P_ . G. wird in der Schaltung 201 erkannt.

Eine weitere Möglichkeit zur Erkennung des Wertes 10 besteht darin, eine UND-Verknüpfung des Signals P_ß, das den Wert 8 anzeigt, und des Signals P₂, das den Wert 2 anzeigt, entweder für den Addenden oder für den Augenden durchzuführen. Es ist zu bemerken, daß die UND-Verknüpfung P_g . P_ bedeutet, daß mindestens ein Bit beider Operanden in der Bitstelle 8 sowie in der Bitstelle 2 den Wert Eins aufweist. Dies schließt andererseits auch die Aussage ein, daß nicht mehr als ein Bit in der Bitstelle 8 und in der Bitstelle 2 den Wert Eins aufweisen, da eine Dezimalziffer den Wert 9 nicht überschreiten kann, d. h. ein Bit 8 kann nicht gleichzeitig mit einem Bit 4 oder einem Bit 2 auftreten. Die Bitstellen 4 und 1 liefern den Beitrag Null, was durch die Signale P₄ und P. angezeigt wird. Die Bedingung P_ß . P. . P₂ . P, wird in der Ziffernfunktionsschaltung 204 geprüft.

Weitere zwei Möglichkeiten zur Feststellung des Wertes 10 sind •die folgenden. Beide Bits in der Bitstelle 4 weisen den Viert 1 auf und ergeben damit die Summe 8. Dies wird angezeigt durch das 'Signal G.. Die 8 wird zu einer 2 addiert, um den Wert 10 zu erreichen. Diese 2 kann von jeder der beiden Bitstellen 1 allein stammen und durch das Signal G₁ angezeigt werden, während P. ein !Null-Signal führt. Die entsprechenden Bedingungen Ig₄ . P₂ . G₁ + G₄ . P₂ · ^2 * ^i ^werden durch die Schaltungen PO 974 027

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202 und 205 geprüft. Die fünfte Möglichkeit zur Erreichung des Wertes 10 liegt vor bei einem Beitrag 4 von der 4. Bitstelle (P. . G.) und einem Beitrag von 4 von der zweiten Bitstelle (G₂) sowie einem Beitrag von 2 von der ersten Bitstelle (G.). Wiederum umfaßt G₂ die Bedingung P_g. Die Bedingung P. . G. . G₂ . G. wird von der logischen Schaltung 203 geprüft. In ähnlicher Weise werden für die Ziffernstelle K diejenigen Funktionen geprüft, welche das Vorliegen des Dezimalwertes 9, des Dezimalwertes 8 und des, Wertes O geprüft, wie dies in Fig. veranschaulicht und nachfolgend in Form logischer Gleichungen beschrieben ist.

Es folgt eine Liste von Gleichungen, welche die Bedingungen darstellen, welche die 5 benötigten Funktionen liefern. Die Ziffernfunktionsschaltungen von Fig. 14 sind von dieser Liste ableitbar.

(K)	O	* P8	' P4	' P2	• pi	• Gi ■	Gl
(K)	9	= P8	' G8	' P4	. P2 ,	. G4	+ P4 '
		G4	. P2	• pi	. G1 -	+ G4 .
(K)	10	= P8	• G8	• P4	' P2 '	' P2 '
		G4	. G2	• Gi	+ p8 ,		+
		G4	• P2	. G2"	• pi	+ G4 .	-G2-G1
(K)	8	= P8	• G8	• P4	Φ ir η i	' P4 '
		P4	• G4	• G2	. P1-
(K)	18	= G8	* Gl
• pi	• G2 '
«■Ρ4	• P2 '
• Gi	. P1H
• P4
	. P2 .
• pi	. G4 .
hP8
• ρι·
■ Gi
l·
• pi
• P2

In der Schaltung von Fig. 15 ist die Gleichung (13) verkörpert zur Erkennung einer Nullsumme für den Dezimalfall. Diese Schaltung stellt einen Addierer mit 8 Ziffern dar und benutzt NAND/UND-PUilKT-Schaltungen mit den oben erläuterten Schaltungseinschränkungen. Die notwendigen Funktionen zur Erkennung des Nullsummen-■zustandes sind die Funktionen für den Wert 0, den Wert 10 und den Wert 9. Diese Funktionen stellen die Eingangssignale der Erken-

po 974 027 609851/0765

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nungsschaltung 231 von Fig. 15 dar und werden von der in Fig. 14 dargestellten Schaltung geliefert.

Die Fig. 16 zeigt eine Ausführungsform für die Gleichung (30) zur Erkennung einer aus lauter Neunen bestehenden Summe. Auch hier werden die benötigten Funktionen vom Ausgang der Schaltung in Fig. 14 erhalten und als Eingangssignale der Erkennungsschaltung 232 von Fig. 16 zugeführt. Die Funktionen, die zur Erkennung des Zustandes "lauter Neunen" benötigt werden, sind die Funktionen für die Dezimalwerte 18, 8, 9.

F. Eine alternative Ausführungsform der Dezimaladdiererschaltung

Die Fig. 17 zeigt ein anderers Ausführungsbeispiel für den Fall des Dezimaladdierers. Diese Schaltung ist mit weniger logischen Schaltungen aufgebaut als die in den Fign. 14, 15, 16 angegebenen Schaltungen. Bei der Schaltung von Fig. 17 wird Gebrauch gemacht von den Gemeinsamkeiten in der Erzeugung der Ziffernfunktionen, die von den Übertragsvorausschauschaltungen benötigt werden, und der Ziffernfunktionen, die für die Erkennung von Nullsummen oder Neunersummen benötigt v/erden. Während die erzeugten Überträge nicht zur Vereinfachung der Schaltung für die Erkennung von Nullsummen oder Neunersummen beitragen, wird in der Schaltung von Fig. 17 der Schaltungsaufwand durch gemeinsame Erzeugung bestimmter Funktionen reduziert, die sowohl bei der Übertragserzeugung als auch bei der Erkennung von Nullsummen oder Neunersummen benötigt werden. Dies wird erreicht durch eine Unterteilung der Ziffern- j funktionen in eine Summierung der drei hochstelligen Bits 8, 4 i und 2, unabhängig von der Summierung des niedrigstelligen Bits.

Die Fig. 17 sieht vor, daß die echten Eingangssignale des Addenden und des Augenden einer Einzelbit-Funktionsschaltung 300 zugeführt werden. Es werden jeweils nur die echten Signale oder nur die komplementierten Signale der Einzelbitfunktionen benötigt; ι in der Fig. 17 wurden die komplementierten Funktionen G und P ι für die dort ausgestellte Ausführungsform gewählt.

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In der nächsten logischen Ebene 301 befindet sich eine erste Gruppe von drei NMID-Schaltungen 303, 304 und 305, welche die Ziffernfunktion zur Anzeige dafür liefert, daß die Summe der Bits 8, 4 und 2 gleich oder größer als 12 ist. Eine zweite Gruppe von zwei NAND-Schaltungen 306 und 307 erzeugen aus diesen drei Bits eine Ziffernfunktion, die einen Wert größer als 10 anzeigt. Zwei weitere logische Schaltungen 310, 311 in der Ebene 301 erzeugen für die gleichen drei Bits eine Ziffernfunktion, deren Summe gleich oder größer als 8 ist. Die Schaltung 310 bildet zusammen mit einer NAND-Schaltung 312 eine weitere Gruppe, die für die drei hochstelligen Bits eine Funktion erzeugt, die eine Summe größer als 6 anzeigt. In der Ebene 301 wird außerdem eine Ziffernfunktion gebildet, die anzeigt, daß die Summe aller Bits dem Wert 18 entspricht, sowie eine Ziffernfunktion, die anzeigt, daß die Summe aller Bits 0 ist. Des weiteren werden durch die Ebene 301 die Komplemente der Funktionen G und P geleitet.

In der nächsten logischen Ebene 302, welche den eigentlichen Ziffernfunktionsteil der Sondersummen-Erkennungsschaltung darstellt, werden die vorausgehend erläuterten Funktionen zur Erzeugung der Ziffernfunktionen benutzt, die zur Übertragsvorausschau und zur Erkennung.der Bedingungen "lauter Nullen" und "lauter Neunen" benötigt werden. Die Schaltungen der Ebene 302 sind eine Realisierung der folgenden Gleichungen;

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<^(K>sum_fl , ^10^}+{(K)sum_R , ^8>· ^Gl (34)

₄₂^8>· ^pl (35)

^{= Ρ}8 * ^Ρ4 * ^Ρ2 * ^Ρ1

worin

^(K)sum_{8 4 2}>12 ^{= G}8 ^{+ Ρ}8 ' ^Ρ4 ^{+ G}4 " ^G2 (39)

= (P₈ + G₄) . (P₈ + G₂) . (G₈ + P₄)

- ^G8 ^{+ P}8 · <^P4 ^{+ P}2> ^{+ G}4 · ^P2 (40)

= (P₈ + G₄) . (P₈ + P₂) . (G₈ +P₄₊ P₂)

=^P8^+G4^+P4 · ^G2 (41) ,

= (P₈ + P₄) . (Pg + G₄ + G₂)

>fi ^{= P}fi ^{+ G}4 ^{+ P}4 * ^P9 ^{= iP}R ^{+ P}4⁾ « 8,4,2*⁶ 8 4 4 2 8 4 ₍₄₂₎

(P₈ + G_{4 +} P₂) j

Beispielswelse beschreibt die Gleichung (39) die Funktion der ' Ziffernstelle K zur Anzeige dafür, daß die Summe der Bits 8, 4 ; und 2 dieser Ziffernstelle gleich oder größer als 12 ist. Die einzigen drei Bedingungen, die diese Funktion erfüllen, sind: (1) wenn beide Bits in der Bitstelle 8 den Wert Eins aufweisen,

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was einen Beitrag von 16 ergibt, (2) wenn ein Bit in der Bitstelle 8 den Viert Eins aufweist und ein Bit in der Bitstelle 4 den Wert Eins aufweist, was zusammen einen Beitrag von 12 ergibt, und (3) wenn beide Bits der Bitstelle 4 den Wert Eins aufweisen, was einen Beitrag von 8 ergibt, und beide Bits in der Bitstelle 2 den Wert Eins aufweisen, was einen weiteren Beitrag von 4 ergibt. Dies sind die einzigen drei Bedingungen, welche die Gleichung (39) erfüllen. Es ist zu bemerken, daß die Verknüpfung P_p . G„ nicht möglich ist, da eine Dezimalziffer nicht größer als neun sein kann und da der obige Ausdruck eine IO als Augendenziffer oder als Addendenziffer einschließt. In ähnlicher Weise sind die Gleichungen 40, 41 und 42 zu bewerten.

Mit den Schwellwert-Ziffernfunktionen aus den Gleichungen (39, 40, 41 und 42) ist es nun möglich, die von den Übertragsvorausschauschaltungen benötigten Funktionen zu erzeugen, wie dies anhand der Gleichungen (34 und 35) ersichtlich ist. Gemäß Gleichung (34) wird eine Ziffernfunktion erzeugt, die einen Wert gleich oder größer als 10 anzeigt, wenn sich dieser aus der Summierung der Beiträge aus den drei hochstelligen Bitstellen ergibt. Wenn die oberen drei Bitstellen wenigstens den Beitrag 8 liefern und die niedrige Bitstelle den Beitrag 2, ist diese Ziffernfunktion ebenfalls erfüllt. Die Gleichung (35) dient zur Erzeugung einer Ziffernfunktion, die einen Wert gleich oder größer 9 anzeigt, der auftritt, wenn die Summe aus den Beiträgen der drei hochstelligen Bits gleich oder größer 8 ist und wenigstens eine Eins von der niedrigsten Bitstelle geliefert wird.

ähnliche Gleichungen können aufgestellt werden für die Erzeugung

der Ziffernfunktionen, die für die Erkennung der Bedingung ^wlauterj Nullen" und "lauter Neunen" benötigt werden. Beispielsweise kann die Ziffernfunktion, die den Wert 10 anzeigt, aus der Gleichung (36) erhalten werden, die erfüllt ist, wenn die Beiträge von den ; drei hochstelligen Bits kleiner als 12 aber wenigstens gleich 10 sind und der Beitrag von der niedrigsten Bitstelle 0 ist, womit

r ;

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alle Bedingungen für die Einzelziffernfunktion zur Anzeige des Wertes 10 erfüllt sind. Die Gleichung (36) zeigt auch, daß der Wert 10 erhalten werden kann, wenn der Beitrag der drei hochstelligen Bits kleiner als 10 aber wenigstens gleich 8 ist und der Beitrag von der niedrigen Ziffernstelle 2 ist, womit die Ziffernfunktion zur Anzeige des Wertes 10 erfüllt ist. Eine entsprechende Analyse kann für die Gleichungen (37 und 38) vorgenommen werden, um zwei weitere Funktionen zu bestimmen, von denen die eine den Ziffernwert 9 und die andere den Ziffernwert 8 anzeigt. Die
Schaltungen zur Realisierung dieser Funktionen sind in Fig. 17 dargestellt.

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Claims (1)

1. PATENTANSPRÜCHE

   Q··) Parallelrechenwerk mit Schaltungen zur Erzeugung von Ziffernfunktionen, die Übertragsvorausschauschaltungen und Summenerzeugungsschaltungen zugeführt werden, dadurch gekennzeichnet,

   daß parallel zu den Übertragsvorausschauschaltungen (13) und den Summenerzeugungsschaltungen (14) eine Sondersummen-Erkennungsschaltung (100 bis 105, 136 bis 136, 143 bis 147) an die Schaltungen (10 bis 12) zur Erzeugung der Ziffernfunktionen angeschlossen ist, und daß die Sondersuramen-Erkennungsschaltung unter Umgehung der Übertragsvorausschauschaltungen und der Summenerzeugungsschaltungen durch logische Verknüpfung der Ziffernfunktionen wenigstens ein Anzeigesignal bildet, das bereits vor oder während der eigentlichen Summenbildung das Vorliegen einer wertmäßig definierten Sondersumme anzeigt.

   2. Rechenwerk nach Anspruch 1, das als binäres Übertragsvoraus schau-Addierwerk ausgebildet ist, dessen Bitfunktionsschaltungen aus den Operandenbitpaaren die Halbsumme H, die übertragserzeugungsfunktion G und die Übertragsausbreitungsfunktion P herstellen, dadurch gekennzeichnet, daß die Sondersummen-Erkennungsschaltung (100 bis 105, 136 bis 147) zur Feststellung einer Nullsumme dient und nach der Gleichung
   NULLEN = (H₀ + G₁ + G_n + C_±n) . (H_Q + Ρ_χ) + ...

   ^(Hn-2 ⁺ Vl> · ^(Hn-l ^{+ S}in>

   oder einem logischen Äquivalent derselben aufgebaut ist, worin C. das Eingangsübertragssignal des Addierwerkes und 0 bis n-1 die Bitpositionen von der höchsten zur niedrigsten Bitstelle sind.

   ^P0 "⁴ °²⁷ 6 0 9 8 51/0 765

   Rechenwerk nach Anspruch 1, das als binäres Übertragsvorausschau-Addierwerk mit η Bitstellen ausgebildet ist, dessen Bitfunktionschaltungen aus den Operandenbitpaaren Halbsummensignale H, übertragserzeugungsfunktionssignale G und Übertragsausbreitungsfunktionssignale P erzeugen, dadurch gekennzeichnet,

   daß die Sondersummen-Erkennungsschaltung (150 bis 153) zur Festellung der Nullsumme dient und nach der Gleichung

   NULLEN = C

   out · <^H0^+Pl> <V2 ⁺ W

   <^Hn-l

   0 · ^(H0 ^{+ f} l> ^(Hn-2 ^{+ 5}n-l^}

   oder einem logischen Äquivalent derselben aufgebaut ist, worin C. das Eingangsübertragssignal des Addierwerkes, C . das Ausgangsübertragssignal des Addierwerkes und 0 bis n-1 die Bitpositionen von der höchsten bis zur niedrigsten Bitstelle sind.

   Rechenwerk nach Anspruch 1, das als binäres Übertragsvorausschau-Addierwerk mit η Ziffernstellen ausgebildet ist, dessen Ziffernfunktionsschaltungen aus den Operandenbitpaaren Halbsummensignale H, übertragserzeugungsfunktionssignale G und übertragsausbreitungsfunktionssignale P erzeugen, dadurch gekennzeichnet,

   daß die Sondersummen-Erkennungsschaltung (160 bis 163) zur Feststellung der Nullsumme dient und nach der Gleichung

   NULLEN = (H₀ + G₁ + G^_-1 + C_K) . (H_Q + Ρ_χ) .

   (H₁ +P₂) .... . (Η_η_₂ + P_n-1) . (H_n-1 + C_1n)

   oder einem Äquivalent derselben aufgebaut ist, worin C. das Eingangsübertragssignal, C„ das Übertragssignal einer

   _
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   zwischen der niedrigsten und der höchsten Bitstelle liegenden Bitstelle K und O bis n-1 die Bitstellen von der höchsten bis zur niedrigsten bezeichnen.

   5. Rechenwerk nach einem der Ansprüche 1 bis 4, das als binäres Übertragsvorausschau-Addierwerk ausgebildet ist, dadurch gekennzeichnet, daß die Sondersummen-Erkennungsschaltung (170 bis 172) zur Feststellung einer Eins-Summe dient und nach der Gleichung

   EINSEN = (H₀ + P₁ + ... + P_n + C_± ) . (H_Q + G₁)

   ^{Hn-2 ^{+ G}n-1> · ^{Hn-l ^{+ C}in>

   oder einem Äquivalent derselben aufgebaut ist, worin G und P die Bitfunktionssignale und C. das Übertragseingangssignal des Addierwerkes ist.

   6. Rechenwerk nach einem der Ansprüche 1 bis 4, das als binäres Übertragsvorausschau-Addierwerk ausgebildet ist, dadurch gekennzeichnet, daß die Sondersummen-Erkennungsschaltung (167, 168) zur Feststellung einer Eins-Summe dient und nach der Gleichung

   EINSEN = (H₀ + P₁ + ... + P_K__X + C_R) . (H_Q + G₁)

   ^(Hn-2 ^{+ G}n-1> * <^Hn-l ^{+ C}in>

   oder einem Äquivalent derselben aufgebaut ist, worin G und P die Bitfunktionssignale, C. das Übertragseingangssignal und C . das Rechenwerksausgangssignal des Addierwerkes sind.

   7. Rechenwerk nach einem der Ansprüche 1 bis 4, das als binäres Übertragsvorausschau-Addierwerk ausgebildet ist, dadurch gekennzeichnet, daß die Sondersummen-Erkennungsschaltung (177 bis 179) zur Feststellung einer Eins-Summe dient und nach der Gleichung

   ^PO974°²⁷ 609851/0765

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   EINSEN = (H,. + P₁ + ... + P_v . + CLj . (H_n + G₁ )

   ^(Hn-2 ^{+ G}n-1> · ^(Hn-l ⁺ °χη^}

   oder einem Äquivalent derselben aufgebaut ist, worin G und P die Bitfunktionssignale und C. das Übertragseingangssignal des Rechenwerkes sind und C„ ein Übertragssignal von einer Bitstelle ist, die sich zwischen der höchsten und der niedrigsten Bitstelle befindet.

   8. Rechenwerk nach Anspruch 1, dadurch gekennzeichnet, daß Bitfunktionsschaltungen (199) vorgesehen sind, die für die Bitstellen der codierten Ziffern durch Verknüpfung der Operandenbitsignale Übertragserzeugungsfunktionssignale (G) und übertragsausbreitungsfunktionssignale

   (P) bilden, daß an die Bitfunktionsschaltungen Ziffernfunktionsschaltungen (200 bis 205) angeschlossen sind, die durch logische Verknüpfung ausgewählter Bitfunktionssignale Ziffernfunktionssignale erzeugen, die für die betreffende Ziffernstelle das Vorliegen einer Sondersummenbedingung anzeigen, und daß die Ziffernfunktionssignale aller Ziffernstellen und der Eingangsübertrag einer weiteren logischen Schaltung (Zusainmenfasserschaltung 231, 232) zugeführt werden, die diese Signale zu wenigstens einem für alle Ziffernstellen geltenden Sondersummensignal zusammenfaßt.

   9. Rechenwerk nach Anspruch 8, dadurch gekennzeichnet,

   daß die Ziffernfunktionsschaltung (200 bis 205) Anzeigesignale erzeugt, die angeben, daß die Summe einer Ziffernstelle 0 ist, gleich der Zahlenbasis ist oder um 1 kleiner als die Zahlenbasis ist.

   10. Rechenwerk nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß die Ziffernfunktionsschaltung (200 bis 205) zusätzlich Anzeigesignale erzeugt, die angeben, daß die Summe

   ^?O974027 609851/0765

   einer Ziffernstelle um 2 kleiner ist als die Zahlenbasis r oder den Maximalwert 2(r-1) einnimmt, wobei r die Zahlenbasis ist.

   11. Rechengerät nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, daß die Zusammenfasserschaltung (231) ein Signal zur Anzeige einer Nullsumme erzeugt und nach der Beziehung

   NULLEN = [(0)_o^_r + (l)_r + ... + (n-l)_r + ]

   C^(O)r-l ^{+ (1)}ol C(n-2

   [Cn-I) _rHL + C_1nI

   oder einem Äquivalent derselben aufgebaut ist, worin r die Zahlenbasis, C. der Eingangsübertrag und (0) bis (n-1) die Ziffernstellen in absteigender Reihenfolge sind,

   12. Rechenwerk nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, daß die Zusammenfasserschaltung (232) ein Signal zur Anzeige einer Summe (SDRLO) erzeugt, die um 1 kleiner ist als die verwendete Zahlenbasis, daß die Zusammenfasserschaltung nach der Beziehung SDRLO = [(0)_2(r__1} + (0)_r_

   _r_₂

   oder einem Äquivalent derselben aufgebaut ist, worin r die Zahlenbasis, C₁ der Eingangsübertrag und (0) bis (n-1) die Ziffernstellen in absteigender Reihenfolge sind.

   13. Rechenwerk nach einem der Ansprüche 8 bis 12, dadurch gekennzeichnet, daß bei Verwendung der Zahlenbasis 10 die Ziffernfunktionsschaltungen (181) für eine Ziffernstelle (K) nach den folgenden Beziehungen

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   (K) O ^{= P}8 • ^P4 ' ^P2 • ^pi . G₁ + .P₁-G₁ (K) 9 ^{= P}8 • ^G8 ' ^P4 • ^G4 . G₂ .G₁₊P₄ ^G4 . P₂ • ^pi . G₁- + G₄ • ^P2 ⁺ (K) 10 ^{= P}8 • ^G8 • ^P4 ' ^P2 • ^pi ^G4 . G₂ . G₁ ^{+ P}8 « . P_{1 +} ^G4 . P₂ . G₂ • ^pi + G₄ . P₂ . p_o . (L
   2 2 (K) 8 ^{= P}8 « ^G8 ' ^P4 . P₂ , • ^P4 • ^G4 ^P4 • ^G4 . G₂ • V (K) 18 = G₈ . G₁ • ^pi ^hP4 • ^Gi • ^f4 • ^pi ^hP8

   oder einem Äquivalent derselben aufgebaut sind, worin G und P die Bitfunktionssignale der Ziffernstelle darstellen und ihre Indexwerte den jeweiligen Bitstellenwert angeben.

   14. Rechenwerk nach einem der Ansprüche 8 bis 12, dadurch gekennzeichnet, daß bei Anwendung der Zahlenbasis 10 mit binärdezimal verschlüsselten Operanden durch Schwellwertschaltungen (303 bis 307, 310 bis 312) aus den Operandenbits der Bitstellen 8, 4 und 2 einer Ziffernstelle Schwellwert-Funktionssignale (K ) erzeugt werden zur Anzeige,

   SuIU

   daß die Operandensumme vorgegebene Grenzwerte (12, 10, 8, 6) erreicht oder überschreitet, und daß die Schwellwert-Funktionssignale einerseits den übertragsvorausschau-

   ' Schaltungen (13¹¹) des Addierwerks und andererseits zusammen mit den Bitfunktionen der niedrigsten Bitstelle der gleichen Ziffernstelle den Ziffernfunktionsschaltungen

   ; (302) zugeführt werden.

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   609851 /0765

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   15. Rechenwerk nach Anspruch 14, dadurch gekennzeichnet, daß bei Anwendung der Zahlenbasis 10 die Ziffernfunktionsschaltungen (302) für die Ziffernstelle (K) und die Schwellwerts chaltungen (301) für die gleiche Ziffernstelle nach den folgenden Beziehungen
   Ziffernfunktionen:

   , ^S >· ^Gl

   ^{K)>9 ^{β {(E)}sum_{R & 9}>8^}· ^Pl

   8,4,2

   ^(K)18 ^{= G}8 * ^Gl

   ^(K)10 ^{β {(K)}suiru _{& 9}>12^} Bunu ,

   ^(K)8 - ^t(K'_Sum_R ,

   <^K>0 ^{= f}8 · ^f4 · ^?2 ■ ⁵I

   S chwellwertfunktionen:

   - ^G8 ^{+ P}8 · ^P4 ^{+ G}4 ' ^G2

   = (P₈ + G₄) . (P₈ + G₂) . (G₈ + P₄)

   - ^G8 ^{+ P}8 · i^p4 ^{+ P}2^ ^{+ G}4 · ^P2

   = (P₈ + G₄) . (P₈ + P₂) . (G₈ +P₄₊ P₂)

   = (P₈ + P₄) . (P₈ + G_{4 +} G₂)

   ^(K)suia_R . ,* = ^P8 ^{+ G}4 ^{+ P}4 · ^P2 = ^(P8 ^{+ P}4⁾ '

   (P₈ +G₄₊ P₂)

   oder einem Äquivalent derselben aufgebaut sind, wobei

   G und P Bitfunktionssignale der Ziffernstelle K sind und ihre Indizes die Bitstellenwerte angeben, po 974 027 60985 1/0765