DE2727051A1 - Einrichtung zur binaeren multiplikation einer zahl mit einer summe aus zwei zahlen - Google Patents
Einrichtung zur binaeren multiplikation einer zahl mit einer summe aus zwei zahlenInfo
- Publication number
- DE2727051A1 DE2727051A1 DE19772727051 DE2727051A DE2727051A1 DE 2727051 A1 DE2727051 A1 DE 2727051A1 DE 19772727051 DE19772727051 DE 19772727051 DE 2727051 A DE2727051 A DE 2727051A DE 2727051 A1 DE2727051 A1 DE 2727051A1
- Authority
- DE
- Germany
- Prior art keywords
- multiplier
- multiplicand
- summands
- binary
- numbers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
- G06F7/5336—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
Description
ZELLENTIN
ZWEIBRUCKENSTR. 15
8OOO MÜNCHEN 22
Instytut Maszyn Matematycznych 14. Juni 1977
Warszawa / Polen PL 2469
Einrichtung zur binären Multiplikation einer Zahl mit einer Summe aus zwei Zahlen
Die Erfindung betrifft eine Einrichtung zur binären Multiplikation einer Zahl mit einer
Summe aus zwei Zahlen.
In bekannten Lösungen für schnelle digitale Multiplikationsschaltungen läßt sich die schnelle
Durchführung der binären Multiplikation einer Zahl mit einer Summe aus zwei Zahlen durch eine schnelle
Addition dieser Summanden und darauffolgender schneller Multiplikation dieser Zahl mit dem
Ergebnis der Addition erreichen. Eine hohe Geschwindigkeit der Addition wird in den Rechenmaschinen
durch Anwendung von parallelen Addierern erzielt, welche mit zusätzlichen, oft sehr
komplexen, die Ubertragsfortpflanzungszeit, d.h. die Zeit für eine Änderung des Übertrags
809851/0398
verkürzenden Schaltungen versehen sind. Wesentlicher ist es, die Zeit der Multiplikation, die
wesentlich langer ist als die Addition, zu verkürzen. Eine binäre Multiplikation in den Rechenmaschinen
läßt sich in der Regel durch die Addition einer Reihe von Teilprodukten ausführen,
welche gegeneinander verschobene Mehrfache dee Multiplikanden bilden, die durch Multiplikation
des Multiplikanden mit den Summanden des Multiplikators gewonnen werden, die in den binären
Multiplikationschaltungen durch Bites oder Bitgruppen vertreten sind. Sehr hohe Geschwindigkeiten
der binären Multiplikation werden durch gleichzeitiges, paralleles Addieren von mehreren Teilprodukten
erzielt, von welchen jedes einer Gruppe einiger Binärstellen des Multiplikators entspricht.
Die schnellste bekannte Methode der gleichzeitigen Addition von mehreren Mehrbite teilprodukten
ist aus CS. Wallace, "A Sugestion for a Fast Multiplier", The Institute of Electrical
and Electronics Engineers Transactions of Electronics Computers, Band EC-I3, Seiten 14-17, Februar 1964,
und T.G. Hallin, M.J. Flynn, "Pipelining of
Arithmetic Functions", The Institute of Electrical and Electronics Engineers Transactions
of Electronic Computers", Band EC-21, Seiten 880-886,
August 1972 bekannt. Die Anwendung dieser
809851/0398
Methode in digitalen Schaltungen ist an dem Beispiel mit aus einer großen Anzahl von Addierern
mit Übertragungsspeicherung (carry save adders) zusammengesetzten Schaltung erläutert, wobei
diese Addierer eine Baumstruktur mit an den Ausgang des Addiererbaumes angeschlossenen Addierer
mit Übertragungsfortpflanzung bzw. Übertragungsvermehrung (carry propagating adder) bilden, wobei
der letzte Addierer die die maximal die Übertragungserhöhung (Übertragungsänderung) beschleunigende
Schaltungen aufweist. Die Gesamtzahl der den Ausgängen dieses Addiererbaumes zugeführten und
während der Durchführung der Multiplikation zu addierenden Teilprodukte kann größer als die Zahl
der Multiplikatorbites sein, wenn nur die einzelnen Teilprodukte die einige Bites enthaltenden
Multiplikatorbitegruppen entsprechenden Mehrfachen des Multiplikanden darstellen.
Die verhältnismäßig oft in numerischen Berechnungen vorkommende wechselweise Durchführung der Addition
und der Multiplikation erfordert die Einhaltung einer gewissen Zeitperiode für die Ubertragsfortpflanzung
bzw. Ubertragseitöhung oder -änderung während der Addition. Diese muß nach der
die letzte Multiplikation beendenden Übertrags-
809851/0398
erhöhung erfolgen. Bei Anwendung der beschriebenen sehr schnellen Multiplikationssohaltung kann der
relative Zeitverlust für die Durchführung der Addition bedeutsam sein. Dies stellt einen wesentlichen
Nachteil der bisher bekannten, sehr schnellen Schaltungen dar, welche die binäre Multiplikation einer
Zahl mit einer Summe von Zahlen ausführen.
Der Erfindung liegt die Aufgabe zugrunde, die bei den bekannten Einrichtungen der genannten Art auftretenden
Nachteile und Schwierigkeiten zu beseitigen und die Durchführung der effektiven Addition von zwei die
Summanden von binärenMultiplikationsfaktoren darstellenden Zahlen auszuschließen.
Diese Aufgabe wird erfindungsgemäß durch den Gegenstand des Hauptanspruchs gelöst. Weitere Ausgestaltungen der
Erfindung ergeben sich aus den Unteransprüchen. Erfindungsgemäß werden der durch zwei Summanden in
binärer Darstellung ausgedrückte Multiplikator parallel, ohne diese Summanden effektiv zu addieren, zu einem
redundanten Positionscode mit einem gegenüber Null symmetrischen Ziffernbereich konvertiert wird, wobei
diese Ziffern die Mehrfachen des Multiplikanden für die einzelnen Teilprodukten bestimmen. Es ist eine Baugruppe
vorgesehen, die die Bites der Multiplikatorsummanden darstellenden Signale in die Signale umformt,
809851/0398
welche die Ziffern des redundanten Codes dee Multiplikators
darstellen.
Die erfindungsgemäße Einrichtung eignet sich zur Anwendung
in den Rechenmaschinen und Rechenmaschinensystemen, insbesondere in schnellen, spezialisierten Dateiwerarbeitungseinheiten
für numerische Berechnungen, und in anderen schnellen digitalen Einrichtungen, welche
arithmetische Operationen realisieren.
Erfindungsgemäß wird die binäre Multiplikation einer Zahl mit einer Summe aus zwei Zahlen, bei welcher die
Teilprodukte, welche die gegeneinander verschobenen Mehrfachen des Multiplikanden darstellen und den Gruppen
der nacheinanderfolgenden Binärstellen des Multiplikators mit für Jede von diesen Gruppen bestimmten Stellenzahl
zugeordnet sind, dadurch ausgeführt, daß der durch zwei Zahlen bzw. Summanden in binärer Darstellung ausgedrückte
Multiplikator, parallel, ohne diese Summanden effektiv zu addieren, zum Positionscode mit dem gegenüber Null symmetrischen
Ziffernbereich konvertiert wird. Die Multiplikatorsummanden werden dabei meistens in binärem Komplementcode,
oder im Binärcode in der Zeichen-Modul-Form dargestellt. Ihre Binärstellen werden in den beiden Multiplikatorsummanden
gleichmäßig in bestimmte Stellen aufgeteilt. Vorteilhaft ist die Anwendung der Verteilung der Darstellung der
beiden Multiplikatorsummanden in die Binärstellengruppen mit gleicher Stellenzahl "g" in den einzelnen Gruppen,
809851/0398
mit eventuell geringen Abweichungen von dieser Regel, wenn die Zahl der Stellen des Summanden nicht durch die
angenommene Zahl der Binärstellen in der Gruppe teilbar ist: Vorteilhaft ist, für "g" einen ganzen Wert von 1 bis 4-,
vorzugsweise 2 oder 3 anzunehmen. Dann wird jedem Paar der
g-Bitgruppen derselben Binarstellengruppen der Bites der
beiden Multiplikatorsummanden, welches abhängig von der Art der binären Darstellung eine der ganzen Zahlen aus dem
Bereich von O bis +2S -2, oder von -2ß+1 bis +2g-1, oder
-2g+ +2 bis O darstellt, eine Bitgruppe zugeordnet, welche
eine ganze Zahl aus dem Bereich von -2S~ bis 2B~ darstellt,
wobei diese Zahl das Mehrfache des Multiplikanden für ein Teilprodukt bestimmt. Im besonderen stellen für die Multiplikatorsummanden
in binärem Komplementcode und für den Fall des binären Zeichen-Modul-Codes mit beiden positiven Multiplikatorsummanden,
die Paare von die Zeichenbites nicht umfassenden 2-Bitgruppen von OO und OO bis 11 und 11, die Zahlen
von 0+0=0 bis 3+3=6 dar. Jedem solchen Paar wird eine
Bitgruppe zugeordnet, welche eine Zahl aus dem Bereich von -2 bis +2 darstellt. Für die beiden negativen Multiplikatorsummanden
im binären Zeichen-Modul-Code und für 3-Bitgruppen, können die Paare solcher Gruppen von 111 und 111 bis 000 und
000 die Zahlen von /-7/ + /-7/ - -14 bis 0+0=0 darstellen.
Jedem solchen Paar der 3-Bitgruppen wird eine Bitgruppe zugeordnet, welche eine ganze Zahl aus dem Bereich von -4 bis
it—1 +4 ist. Die die ganzen Zahlen aus dem Bereich von -2B bis
+2ß~ vertretenden Bitgruppen werden durch eine gleichzeitige
und parallele Umwandlung der beiden Multiplikatorsummanden gewonnen, damit bei der Änderung des Wertes der ein-
809851/0398
seinen Bitgruppen sich der Wert des ganzen Multiplikators
nicht ändert. Der umgewandelte bzw. konvertierte Multiplikator wird im Positionscode mit Basis 2^ und einer Zahl verschiedener
Ziffern 2^+1 dargestellt. Es ist dabei nicht
wesentlich, ob die Binärstellenzahl "g" eine Konstante für
alle Gruppen von Binärstellen des Multiplikators ist, oder eine unterschiedliche Zahl für die einzelnen Gruppen ist.
Die Parallelumwandlung der Multiplikatorbitgruppen wird so durchgeführt, daß zur Bestimmung der Bitgruppe, welche
eine das Mehrfache des Multiplikanden bildende und einem Paar der Bitgruppen aus beiden Multiplikatorsummanden zugeordnete
Zahl aus dem Bereich von -28~ bis +2^"" ist,
die den nicht mehr als drei, aufeinanderfolgenden Stellengruppen des jedem Multiplikatosummanden zugeordneten
Bites ausgenutzt werden. Das betrifft den Fall des binären Komplementcodes der MultiplikatorSummanden. Im Falle der
Binärdaratellung dieser Summanden in einer Zeichen-Modul-Form
werden außerdem die Zeichenbites der Multiplikatorsummanden
berücksichtigt. Dann werden die die Teilprodukte darstellenden Mehrfachen des Multiplikanden
ermittelt, wozu man den Multiplikanden oder einige nacheinanderfolgende,
vorher erhaltene ungleiche Mehrfache bzw. Vielfache des Multiplikanden, und die aus der Multiplikatorumwandlung
erhaltenen Bitgruppen, welche die die Mehrfachen des Multiplikanden darstellenden Zahlen
809851/0398
ft—Λ κ—1
aus dem Bereich von -2B bis +26 sind, verwendet.
Pur g=1 und g=2 und für die diesen g-Werten entsprechenden Mehrfachen des Multiplikanden -1,O,+1 und -2,-1,O,+1,+2
reicht zur Ermittlung der Teilprodukte nur ein Multiplikant aus, für g=3 und die Mehrfachen von -4 bis +4
ist daneben ein verdreifachter Multiplikand, und für g=4 und die Mehrfachen von -8 bis +8 ein fünffacher und
ein siebenfacher Multiplikand erforderlich. Die geraden Mehrfachen des Multiplikanden erhält man durch Verschieben der ungleichen oder unpaaren Mehrfachen um eine entsprechende Binärstellenzahl nach links, die negativen
Mehrfachen des Multiplikanden durch Negation der Biteβ
der positiven Mehrfachen und Addition einer Eins zur gültigen Binärstelle der niedrigsten Ordnung des negierten Mehrfachen des Multiplikanden. Die erhaltenen,
gegeneinander verschobenen Mehrfachen des Multiplikanden, welche die Teilprodukte darstellen, werden
addiert, wobei es vorgezogen wird, parallel gleichzeitig alle Teilprodukte, oder gleichzeitig mehrere
Teilprodukte zu addieren. Als Ergebnis der Addition der Teilprodukte erhält man das Endprodukt einer mit der
Summe von zwei Zahlen multiplizierten Zahl.
Erfindungsgemäß werden bei der Umwandlung der g-Bitpaare von Bites der beiden Multiplikatorsummanden in die die ganzen Zahlen aus dem Bereich
809851/0398
von -29""1 bis +2g-1 vertretenden Bitgruppen, die
ausgewählten Biteeeines oder der beiden Multiplikatorsummanden, bzw. deren Teile negiert. Die Negation
der Bites,d.h. Umformung der Null-Bite in die Eins-Bites und der Eins-Bitesin die NuIl-Bitee wird mit
Ausnutzung der Konvertierungsregel des Binärcodes in seinen Äquivalenten,binären Komplementärcode durchgeführt. Nach den Formeln
n-1 n-1
aA 21 - 1 . 2n - -^- /1 - a±/ 21 - 1 . 2°
i-0 i-0
n-1 n-1
t 21 - -1 . 2n + ^l /1-a^ 21 + 1 . 2°
i-0 i-0
kann man nämlich die Bitej-a./i - 0,1
n-1 < η - 1/ in dem Binärcode der Zahl ^* a. 2
i-0 Α
durch ihre Negationen l~a, ersetzen, indem man
gleichzeitig "die Gewichte" dieser Bites von Positiv in Negativ und umgekehrt ändert, und indem
man die Zahlencodes um Korrektuieinheiten auf die niedrigsten und höchsten gültigen Stellen ergänzt. Unabhängig von der Negation der Bitee der
Multiplikatorsummanden werden in den ausgewählten Bitgruppen des Multiplikators die die Werte -1
vertretenden Eins-Bites der höchsten gültigen Stellen in der Gruppe gegen die äquivalentem Eins-Bitgruppen ersetzt, welche II darstellen,
609851/0398
- -ve -
und analog die Werte +1 gegen 11 nach der Regel -1.2«
-1 . 2i+1 + 1 . 21 und der Regel +1 . 21 - +1 . 2i+1 -1.2,
wobei die bedeutsameren Einheiten in den Bitpaaren zu den benachbarten bedeutsameren Gruppen gezählt
werden. Über den Ersatz der Einheiten auf den höchsten gültigen Positionen in den Bitgruppen der Multiplikator-
-+ +- summenden durch die Paare 11 und 11 entscheiden die durch einzelne Paare der Bitgruppen der MultiplikatorSummanden
zusammen mit den höchsten gültigen Bites in benachbarten weniger gültigen Paaren der Bitgruppen der Multiplikatorsummanden
vertretenen Werte. Sowohl die Negation der Bites oder der Bitfolgen in den beiden Multiplikatorsummanden,
wie auch der Ersatz der höchsten gültigen Eine-Biteβ
in den Gruppen durch die Eins-Paare wird nach den oben angegebenen Regeln, also ohne den Wert des ganzen
Multiplikators zu ändern, durchgeführt. Die so erhaltene Bites in den Gruppen, von welchen Jede Bitgruppe eine
e-1 e-1
ganze Zahl aus dem Bereich von -2B bis +2& darstellt,
werden gesondert innerhalb Jeder Gruppe unter Berücksichtigung der durch einzelne Bites zu vertretenden
Gewichte und Zeichen "addiert". Als Ergebnis erhält man eine Folge ganzer Zahlen aus dem Bereich von
-2g~ bis +2^" , welche binär in der geforderten
günstigen Form kodiert sind. Das Kodieren dieser Zahlen wird bevorzugt, damit den einzelnen ganzen Zahlen
von -2e bis +28~ mit Ausnahme von Null einzelne
609851/0398
Eins-Bites entsprechen, oder damit den Modulen dieser
Zahlen einzelne Eins-Bite entsprechen und die Zahlenzeichen "Plus" und "Minus11 in zwei gesonderte Eins-Bite
kodiert werden.
Erfindungsgemäß enthält die digitale Schaltung für binäre Multiplikation einer Zahl mit einer Summe aus
zwei Zahlen zur Anwendung der oben beschriebenen Multi plikationsmethode zwei Register für Multiplikatorsummanden,
ein Register für den Multiplikanden, eine Einheit zur Konvertierung der aus den Registern der Multiplikatorsummanden einzugebenden Zahlen, eine Einheit
zur Vorbereitung der die gegeneinander verschobenen Mehrfachen des Multiplikanden darstellenden Teilprodukte,
in welche der Multiplikand und der konvertierte Multiplikator aus der erwähnten Wandler- oder Konvertierungseinheit
eingeführt werden, und eine Einheit zur Addition der aus der Vorbereitungsbaugruppe der
Teilprodukte einzugebenden verschobenen Mehrfachen des Multiplikanden. Die Additions-Einheit ist dadurch gekennzeichnet,
daß die darin enthaltene Einheit zur Umwandlung der MultiplikatorSummanden, die nicht direkt
miteinander verbundene, parallel arbeitende Schaltkreise enthält, vorzugsweise gleiche logischen
Aufbau für die Gruppen mit konstanter Zahl "g" der Bi närstellen des Multiplikators in den einzelnen Gruppen
809851/0398
JH
aufweist. Als direkte Verbindungen werden hier diejenigen Verbindungen betrachtet, welche zur Übertragung
von Null-Eins-Signalen, die in einem Schaltkreis erzeugt werden, unmittelbar zu einem anderen Schaltkreis dienen.
Jeder Schaltkreis der Vandlereinheiten enthält die Eingänge, welche mit den Ausgängen nicht mehr als drei
aufeinanderfolgenden Binarstellengruppen der beiden Register für Multiplikatorsuinmanden und eventuell
mit den Ausgängen der Zeichenstellen dieser Register geschaltet sind, was z.B. im Falle von Binärcodes
in Zeichen-Modul-Form erfolgt. Jeder dieser Schaltkreise konvertiert die Signale, die die zu nicht mehr als drei,
normal aufeinanderfolgenden Binarstellengruppen jedes der
Multiplikatorsuinmanden gehörende Bit« und eventuell die Zeichenbites der Multiplikatorsuinmanden darstellen. Als
Ergebnis dieser Konvertierung erhält man auf den Ausgängen jeder dieser Schaltkreise die Signale, die eine
das Mehrfache des Multiplikanden für ein Teilprodukt bestimmende ganze Zahl aus dem Bereich von -2Ö bis
+2& ist. Vorzugsweise werden Schaltkreise mit einer Logikstruktur verwendet, welche die Erzeugung solcher
Null-Eins-Ausgangssignale gewährleistet, damit jeder
st—Λ α—Λ
ganzen Zahl außer Null aus dem Bereich von -2B bis +2Ö
ein Eins-Signal auf einem anderen Schaltkreisausgang entspricht, oder damit jedem absoluten Wert einer ganzen
809851/0398
JiS
Zahl außer Null aus dem gegebenen Bereich ein Eins-Signal auf einem anderen Schaltkreisausgang, und Jedem
der Zeichen "Plus" und "Minus" auch ein Eins-Signal auf einem entsprechenden Schaltkreisausgang entspricht.
Bei einer abgewandelten Ausführungsform der Erfindung weist die Einheit zur Konvertierung der Multiplikatorsummanden
zwei oder drei Stufen von unmittelbar miteinander innerhalb derselben Schicht nicht verbundener
Schaltkreise auf. Die Eingänge dieser Schaltkreise sind Jeweils mit solchen Ausgängen der Schaltkreise der aus
den vorhergehenden Schichten und/oder mit solchen Ausgängen der Register für Multiplikatorsummanden geschaltet,
daß die Signale der Ausgänge Jedes Schaltkreises der
letzten Stufe, welche eine das Mehrfache des Multiplikanden für ein Teilprodukt bestimmende Zahl liefern, nur
von den Ausgangssignalen von nicht mehr als drei aufeinanderfolgenden Binärstellengruppen Jedes Registers
für die Multiplikatorsummanden und eventuell von den Ausgangssignalen der Zeichenstellen der beiden Register,
was z.B. bei Binärcodes in Zeichen-Modul-Form der Fall ist, abhängig sind. Die Anwendung von zwei oder
drei Stufen von Schaltkreisen in der Einheit zur Konvertierung der Multiplikatorsummanden hat zum Zweck, die logische
Struktur dieser Einheit zu vereinfachen und einen sparsameren Aufbau dieser Einheit zu ermöglichen. Die
809851/0399
nicht zusammengeschalteten Schaltkreise, die den benachbarten
Binärstellengruppen des Multiplikators zugeordneten Schaltkreise u.a. weisen kleinere oder untergeordnete
Schaltkreise auf, welche dieselbe Logikfunktion realisieren. Die Trennung solcher Schaltungskomponenten
und deren Schaltung in Schaltkreisstufen ermöglicht eine wesentliche Vereinfachung der ganzen Konvertierungseinheit.
Eine weniger sparsame, vorstehend angegebene Lösung wird dann angewandt, wenn es wichtiger ist, die Wirkungszeit
der Wandlereinheit zu verkürzen und die Anzahl der Stufen der Logikelemente zu vermindern, als die Gesamtzahl dieser
Elemente und die Kosten der ganzen Einheit zu vermindern.
Die binäre Multiplikation einer Zahl mit einer Summe aue
zwei Zahlen gestattet mit der erfindungsgemäßen Einrichtung gegenüber den bekannten Lösungen eine sehr schnelle
Summenmultiplikation durch sehr schnelle Addierer. Der Hauptvorteil besteht in der Vermeidung der effektiven
Addition vor der Multiplikation, also in der Einsparung der für die Übertragsvergrößerung bzw. -erhöhung
während dieser Addition bestimmten Zeit. Es ist besondere wesentlich bei sehr schnellen digitalen Schaltungen, in
welchen die Zeit der Ubertragserhöhung einer einfachen Addition einen bedeutsamen Prozentanteil der Multipli-
S09851/0398
kationszeit bildet, d.h. bei den Einheiten, in welchen gleichzeitig parallel alle Teilprodukte, welche
die Summanden des Endproduktes bilden, oder mindestens eine erhebliche Zahl dieser Teilprodukten
addiert wird. Ein anderer Vorteil dieser Summenmultiplikation besteht auch in einer verhältnismäßig kleinen
Zahl der während der Multiplikation zu addierenden Teilprodukte, und sehr kleinen Zahl von verschiedenen
Mehrfachen des Multiplikanden, welche zur Bildung dieser Teilprodukte erforderlich sind. Beispielsweise
entspricht bei der Verteilung der Darstellung der Multiplikatorsummanden in Dreibitgruppen einem
Gruppenpaar aus den beiden Summanden, also den sechs Bites der Multiplikatorsummenden, nur ein Teilprodukt.
Um jedes solches Teilprodukt zu erzeugenv genügt es,
außer dem Multiplikanden nur den verdreifachten Multiplikanden zu bilden und zu speichern. Durch
Verschiebung und Negation der Bites dieses Multiplikanden kann man 9 nacheinanderfolgende Mehrfache des
Multiplikanden, ausgedrückt mit den ganzen Zahlen: -4, -3, -2, -1, O, +1, +2, +3, +4 erhalten. Analog
entsprechen den Paaren von Zweibitgruppen der Multiplikatorsummanden,
also den Vierbitgruppen der Multiplikatorsummanden die Produkte, welche das Mehrfache des
809851/0398
Multiplikanden aus den -2, -1, O, +1, +2-Vielfachen
bilden. Diese Mehr- oder Vielfachen können durch Verschiebung und Negation eines einfachen Multiplikanden
erhalten werden.
Die Erfindung wird näher anhand eines Zahlenbeispielβ
erklärt, in welchem die nachfolgenden Schritte der binären Multiplikation einer Zahl mit einer Summe
aus zwei Zahlen angegeben sind, darunter insbesondere die Konvertierung von zwei Multiplikatorsummanden in
eine Folge von ganzen Zahlen aus dem Bereich von -2& bis +2B für die Doppelstellentoitgruppen, d.h. für die
ganzen Zahlen von -2 bis +2.
Im folgenden wird eine bevorzugte Ausführungsform der Erfindung anhand von Zeichnungen näher erläutert. Es zeigen:
Fig. 1 ein Blockschaltbild der erfindungsgemäßen Einrichtung,
Fig. 2 ein Blockschaltbild der Einheit zur Umwandlung
Fig. 2 ein Blockschaltbild der Einheit zur Umwandlung
des Multiplikatorsummanten, Fig. 3 eine Abwandlung der in Fig. 2 gezeigten Einheit,
und,
Fig. 4a, 4b logische Schaltungen des Schaltungsteils D2^.
Fig. 4a, 4b logische Schaltungen des Schaltungsteils D2^.
In dem die folgenden Schritte der Multiplikation darstellenden Zahlenbeispiel wird angenommen, daß der Multiplikand
von einer Summe aus zwei Summanden "a" und "b" gebildet wird, wobei ein Summand
809851/0398
|
O
1 |
1 O
O O |
1 O
1 1 |
1 1
1 1 |
O O
O O |
O O
O 1 |
des Multiplikators a ·= +688, und der zweite Summand
des Multiplikators b = -783. Diese Zahlen sind im binären Komplementcode dargestellt, in welchem
sie folgende Form haben:
a - 0 10 1 0 1 10 0 0 0 +688 b - 1 0 0.1 1 1 1 0 0 0 1 -783 Die Binärstellen dieser Zahlen werden gleichmäßig in den beiden Summanden in bestimmte Gruppen und mit gleicher Stellenzahl g - 2 in den einzelnen Gruppen verteilt. Man erhält den Multiplikatorcode
a - 0 10 1 0 1 10 0 0 0 +688 b - 1 0 0.1 1 1 1 0 0 0 1 -783 Die Binärstellen dieser Zahlen werden gleichmäßig in den beiden Summanden in bestimmte Gruppen und mit gleicher Stellenzahl g - 2 in den einzelnen Gruppen verteilt. Man erhält den Multiplikatorcode
a + b -
in welchem die nachfolgenden Bitgruppen aus den beiden Summanden die ganzen Zahlen
-1, +2, +5, +6, 0, +1
In dem hier angenommenen Zahlencode, und zwar im binären Komplementcode, sind, ausser dem ersten
Bitpaar von links, welche die Zahlen2eicher>
sind, die restlichen Bitgruppenpaare die
Ov 1
ganzen Zahlen aus dem Bereich von 0 bis +2^ -2,
also für g«2 aus dem Bereich von 0 bis 6. Die angegebene Folge von ganzen Zahlen drückt
den Multiplikatorwert in der Darstellung mit der Basis 2g - 4, d.h. im Vierercode nach der Formel
-1 . 45 + 2 . 44 * 5 . 43 + 6 . 42 + 0 . 41 ♦
♦ 1 . 4° - -95
au·, was dem angenommenen Wert des Multiplikators
609851/0398
- 16- -
SiO
a + b = +688 - 783 - -95
entspricht.
entspricht.
Die Bitgruppenpaare sollen Jetzt in die Zahlen aus dem
Bereich von -2g~1 - -2 bis +2g~1 - +2, welche die Vielfachen
des Multiplikanden ausdrücken werden, darstellenden Bitgruppen konventiert werden. Diese Umwandlung
soll derart ausgeführt werden, daß sich der Wert des ganzen Multiplikators nicht ändert. Beim Binärkomplementcode
kann sich z.B. eine solche Konvertierung aus den zwei nachstehend beschriebenen Operationen ergeben. Die
erste dieser Operationen ist die Negation des Vorzeichenbits des Summanden "a" und aller Zeichenbits des Summanden
"b", wobei die Umwandlung bzw. Konvertierung des Binärcodes
in sein binäres Komplement erfolgt und wobei die Subtraktion einer zusätzlichen Eins an der niedrigsten,
bedeutenden Stelle erforderlich ist. Nach dieser Operation nehmen die Bitgruppen der Multiplikatorsummanden folgende
Form an
i O
1 O
O O
O O
1 1
O O
0 O
1 1
O O
1 O
wo die erste Bitenreihe die positiven Werte, und die zweite und dritte Reihe die negativen Werte darstellt.
Die obigen Bitgruppen entsprechen den ganzen Zahlen
O, -1, +2, +3, -3, -3
welche im Vierercode dem Multiplikatorwert
welche im Vierercode dem Multiplikatorwert
809851/0398
ν, . -, _i.4T + 2.4->
+ 3.i*-3.4~3.4« -95
entsprechen.
In einer übersichtlicheren Form kann der Multiplikator a + b durch mit Vorzeichen versehenen Einsen und Nullen
folgendermaßen wiedergegeben werden:
O 1
Die zweite Operation besteht im Ersatz von den die Werte -1 und +1 darstellenden Eins-Bites in einigen Multiplikatorbit
gruppen durch äquivalente Eins-Bitpaare, welche 11 und 11 vertreten und in welchen die wichtigeren Einheiten
zu den benachbarten, wichtigeren (bedeutenden) Gruppen gezählt werden. Die Ziffern 1 mit großer Bedeutung
in den Gruppen werden ersetzt, wenn der Inhalt der zwei benachbarten weniger bedeutenden Binärstellen negativ
ist, und die mehr bedeutenden Ziffern 1 in den Gruppen, wenn der Inhalt der zwei benachbarten weniger bedeutenden
Binärstellen positiv ist. In dem Beispiel genügen dieser Bedingung alle vier der oben mit Kreisen angedeuteten
Einheiten. Diese Einheiten werden durch Eins-Paare mit verschiedenen Vorzeichen ersetzt, welche nachfolgend angegeben
und auch durch Kreise gekennzeichnet sind: a + b - 0
|
0 1
d |
31 | 0 | 1 |
1
J |
Λ | 1 | 1 | 0 |
| 1 | 1 | 1 | ||||||
809851/0398
Dadurch wird eine Änderung des Inhalts der einzelnen Multiplikatorstellengruppen erreicht und man erhält
in jeder Gruppe die ganzen Zahlen aus dem Bereich von -26"1 - -2 bis +28"1 - +2.
Der vorstehend angegebene Multiplikatorcode kann auch
Der vorstehend angegebene Multiplikatorcode kann auch
a + b-00001100001
dargestellt werden, wobei die nacheinanderfolgenden
Gruppen die ganzen Zahlen
O, 0, -1, -2, 0 (+1
sind, deren Folge im Vierercode den Multiplikatorwert 0 · 45 + 0 . 44 - 1 . 45 - 2 · 42 + 0 · 41 + 1 . 4° darstellt.
Die besprochene parallele Umwandlung der Bitgruppen der Multiplikatorsummanden wurde so durchgeführt, daß bei
der Ermittlung des dem gegebenen Bitgruppenpaar aus den beiden Multiplikatorsummanden zugeordneten Vielfachen
des Multiplikanden die Bits ausgenutzt wurden, welche zu nicht mehr als drei nacheinanderfolgenden Stellengruppen
jedes Multiplikatorsummanden gehören, waa ein für die Erfindung wesentliches Merkmal ist.
Für den Ersatz der Ziffer 1 durch das Paar 11 und der
Ziffer 1 durch das Paar 11 haben die zwei vorangehenden Ziffern entschieden,
809851/0398
von welchen die weniger bedeutende zu der vorhergehenden
weniger bedeutenden Gruppe gehört , und von welcher die mehr bedeutende Ziffer von den
+- -+
Paaren 11 und 11 abhängig war, welche schon zu der nächsten mehr bedeutenden Gruppe gezählt wurde.
Paaren 11 und 11 abhängig war, welche schon zu der nächsten mehr bedeutenden Gruppe gezählt wurde.
Die erhaltenen Zahlen
O, O, -1, -2, 0, +1
O, O, -1, -2, 0, +1
stellen die ganzen Vielfachen des Multiplikanden dar, welche zur Ermittlung eines Mehrfachen des
Multiplikanden für die einzelnen Teilprodukte dienen. Diese Mehrfachen des Multiplikanden werden
derart ermittelt, daß den positiven Zahlen +1 und +2 der Multiplikand und der um eine Binärstelle
nach links verschobene Multiplikand, und den Zahlen -1 und -2 die Negation des Multiplikanden
und die um eine Stelle nach links verschobene Negation des Multiplikanden zugeordnet wird,
wobei bei der Negation des Multiplikanden die Addition einer Korrektur-Eins auf der gültigen Multiplikandenstelle
der niedrigsten Ordnung erforderlich ist. Der Bereich der Merhfachen oder Potenzen des MuI-tiplikanden
von -2B bis +2B , welcher in dem besprochenen
Beispiel, d.h. für g « 2, die Zahlen -2, -1, 0, +1, +2 umfaßt, macht nicht die Berechnung der
nacheinanderfolgenden ungleichen Mehrfachen bzw. Potenz·
werte des Multiplikanden erforderlich, wie z.B. die
Θ09851/0398
- 22 -
Berechnung des verdreifachten Multiplikanden, welche für
g - 3» d.h. für die Verteilung der Multiplikatorsummanden in Dreibitgruppen erforderlich ist. Wenn der Multiplikand
c ■ +1000 und im binären Komplementcode folgende Form aufweist
c-01111101000 /+1000/
werden die drei Mehrfachen bzw. Vielfachen des Multiplikanden
addiert, welche den drei vorher erhaltenen, nicht Null darstellenden Zifferngruppen des Multiplikanden a ♦ b entsprechen .
a + b
öl o öl
O 1
11110 0 0 0 0 10 111
11111000001011
1 Ol 0 Ol 0 1
00000000001111101000
11101000110011101000
Die aufeinanderfolgenden Stimmenden der obigen Addition sind die Multiplikandennegation, eine Korrektur-Eins,
Multiplikandennegation, Korrektur-Eins und ein nicht negierter Multiplikand. Bei der Addition wurden die Vielfachen
des Multiplikanden, welche den Nullgruppen der Multiplikatorbits entsprechen, nicht geschrieben. Mit Pfeilen sind in vorstehender Darstellung die gültigen Ziffern
809851/0398
der niedrigsten Ordnung der den einzelnen Einheiten des umgewandelten Multiplikatorcode entsprechenden Vielfachen
des Multiplikanden gezeigt. Die als Ergebnis erhaltene Binärzahl stellt im binären Komplementcode die Zahl -95000
dar, welche das Ergebnis der Multiplikation des Multiplikanden c - 1000 mit der Summe der Multiplikatorsummanden a - +688 und b « -783 bildet.
Eine Ausführungsmöglichkeit der erfindungsgemäßen Einrichtung zur Binärmultiplikation einer Zahl mit einer Summe
au8 zwei Zahlen ist in Fig. 1 gezeigt. Die Einrichtung
enthält zwei parallele Multiplikatorsummanden-ßegister A, B, ein paralleles Multiplikanden-Register C, eine Einheit
D zur Parallelumwandlung der von den Registern A, B erhaltenen Multiplikatorsummanden, eine Einheit P zur Vorbereitung der die zueinander verschobenen Vielfachen des
Multiplikanden darstellenden Teilprodukte, in welche der Multiplikand aus dem Register C und der transformierte
Multiplikator aus der Einheit D parallel zueinander eingegeben werden, und eine Einheit S, welche parallel gleichzeitig alle aus der Einheit P eingeführten Teilprodukte
addiert.
Die Einheit D zur Umwandlung der Multiplikatorsummanden, welche die miteinander nicht direkt verbundenen Schaltkreise enthält, ist in Fig. 2 teilweise dargestellt. Diese
809851/0398
Wo
Einheit D enthält vier aufeinanderfolgende, den vier auf—
einanderfolgenden Paaren der Doppelstellengruppen der Binärstellen
der Multiplikatorsummanden zugeordnete, gleiche Schaltkreise Dq, Dp, D^, Dg. In Fig. 2 sind mit Bq, Dq,
a^, b^, ..., an, bn, die entsprechenden Ein-Bit-Eingänge
der acht aufeinanderfolgenden Binärstellen der Register A, B, beginnend mit der am meisten bedeutenden Stelle, und mit
^O♦ ^P* ^4· ^6* ^*e Eingänge der parallelen Schaltkreise
Dq, D2, Dm, Dg angegeben. Jeder Schaltkreis Dp. mit i β
0, 1, 2, 3 hat einen solchen logischen Aufbau, daß infolge der von den Ausgängen a2i-3» b2i-3' a2i-2* b2i-2'* *»a2i+1
der Register A, B zu seinen Eingängen geführten Null-Eins-Signale an seinen vier Ein-Bit-Ausgängen, welche mit einer
gemeinsamen Bezeichnung dp.,i=O, 1, 2, 3 angegeben
sind, solche Null-Eins-Signale f^, f^t f2i» f2i eracnei~
nen, daß das Eins-Signal eines der vier Ausgänge einer der Zahlen -2, -1, +1, +2 entspricht. Dieser Schaltkreis D^1
ist nachstehend in Form von Booleschen Gleichungen be-
-2 —1 +1 schrieben, welche gleichzeitig die Signale f2i» ^Pi.» ^21*
Funktion der Zustände der Ausgänge *2i-3» b2i-3*a?i
l>2i-2* ... , Soj./)» bpi+1 * ^er Keßis^er A, B darstellen.
Diese Gleichungen haben folgende Form Xj " ajbj' yj" *j^j' 2J " aj^j V ajbj' "^" 0^'2""
V2i" X2i-1 ^21-2^ Z2i-2 y2i-3 ν ^2X-I Z2i-3 '
W2i- y21-l /x2i-2 V 22i-2 X2i-3 V *2i-2 ZK-l'
r2i* V2i V W2i V
809851/039-8
P2i" X2i-1 /x2i-2 V Z2i-2 V Z2i-2 x2i-3/
" y2i-l /y2i-2 V Z2i-2 ^21-2/
V y2i+l7 22i W2i V X2i+1 22i Z2i-1 V
V Z2i+1 X2i P2i V X2i+1 y2i p2i
f2i ■ /X2i+l V y2i+l/ Z2i V2i-1 V y2i+l Z2i Z2i-1
2i+1
v Z2i+1 y2i q2i V y2i+l X2i q2i
«U - /X2i+i v ar2i+i/ /y2i r2i v Z2i
v Z2i+1/X2i r2i V Z2i
/ y2i+l/ /X2i r2i V Z2i
/y2i r2i V
mit i ■ O, 1, 2, 3» ···· Die Bezeichnungen v bedeuten
in den obigen Booleschen Gleichungen die Disjunktionen, d.h. die diesen Summen in entsprechenden
ODER-Glieder. Die waagerechten Striche über den Buchstaben geben die Negationen an. Die Produkte
und die entsprechenden UND-Glieder sind in den vorstehenden Gleichungen als einfache Produkte in algebraischen
Ausdrücken dargestellt. Alle tiefgestellte Indizes entsprechen den Nummern der Binärstellen des
Multiplikators. Die Eingänge a., b. mit negativen
Werten für den Index j haben einen konstanten Zustand la 0-Zustand. Beispiele der Logikschaltungen, die das
809851/0398
- 36 -
Signal V2. erzeugen und einen Teil des Schaltkreises
Dp. bilden, sind in Fig. 4a und 4b dargestellt.
ist
In Fig. 4aIdie Schaltung für die vorstehend angegebene
Gleichung der Booleschen Funktion v2i gezeigt,
in Fig. 4b die Schaltung für dieselbe Gleichung für die Funktion v2i nach der Multiplikation der in dieser
Gleichung in Klammern angegebenen Ausdrücken mit X2i-1* ^-* ^en Wahlen von ^ b^8 6 sind der Reihe nach
die Eingangssignale X21-1, y2i_2' z2i-2» y2i-3» Z2i-?
und das Auegangssignal Vp. bezeichnet. Mit den Zahlen
von 7 bis 12 sind die UND-Glieder, und mit den Zahlen 13, 14 die ODER-Glieder bezeichnet.
Bei einer abgewandelten Ausführungsform der Erfindung sind nach Fig. 3 bei der Einheit I) die vier aufeinanderfolgenden,
gleichen Schaltkreise der ersten Schaltstufe mit Dq, D2, D^, Dg und die vier aufeinanderfolgenden
gleichen Schaltkreise der zweiten Schaltkreiestufe mit Dq, D2, D*, D^ angegeben. Bei dieser Umwandlungs-
oder Umsetzereinheit D sind die in Jedem Schaltkreis der ersten Stufe erzeugten Signale, welche
den vorstehend angegebenen logischen Funktionen x., yj,8.
mit J ■ 0, 1, 2, 3« ··· entsprechen, zweimal in den zwei benachbarten Schaltkreisen der zweiten Stufe
verwendet·
809851/0398
.27.
Jeder Schaltkreis der ersten Stufe erzeugt die Signale D2i (i =■ O, 1, 2, 3), welche die Werte der
elf Punktionen x2i, y2i, z2i, x2i+1» y2i+V Z2i+1»
v2i+2, w2i+2' P2i+2' ^2i+2» r2i+2 liefern· Die 8echs
ersten Funktionen werden durch die Signale erhalten bzw. dargestellt, welche durch eine parallele Sechsbit-Verbindung
dlj in den zur zweiten Stufe gehörenden
Schaltkreis DiL übertragen werden und die sechs
letzten Funktionen, einschließlich der Funktion z2i+1»
werden durch die Signale dargestellt, welche durch eine parallele Sechsbit-Verbindung d2i in den benachbarten
Schaltkreis Dp. ~ der zweiten Stufe übertragen
werden. Auf dem Vierbit-Ausgang d2. des Schaltkreises
Dp. der zweiten Stufe werden analog vorstehender
Beschreibung die Signale f2^, f2^, f2^, f^ erhalten.
Der logische Aufbau der einzelnen Schaltkreise der beiden Schaltkreisenstufen ergibt sich
durch die beschriebenen logischen Funktionen für die betreffenden Schaltkreise.
Mit der erfindungsgemäßen Einrichtung läßt sich die binäre Multiplikation einer Zahl mit einer Summe aus
zwei Zahlen ausführen, bei welcher die Teilprodukte addiert werden, welche die gegeneinander verschobenen
Vielfachen des Multiplikanden darstellen und den Gruppen von Binärstellen des Multiplikators mit bestimmter
809851/0398
Stellenzahl für jede Gruppe zugeordnet sind, indem der durch zwei Summanden im Binärcode ausgedrückte
Multiplikator parallel, ohne effektive Addition dieser Summanden, in den redundanten Positionscode mit
einem zu Null symmetrischen Zif&rabereich so umgewandelt
wird, daß die Binärstellen des Multiplikators gleichmäßig in den beiden Summanden des Multiplikators
in bestimmte Gruppen aufgeteilt werden, vorzugsweise in die Gruppen mit gleicher Stellenzahl "g", wobei "g"
einer der ganzen Werten 1 bis 4 ist, daß dann jedem Paar von g-Bitgruppen der beiden Summanden des Multiplikators
derselben Gruppe* der Binärstellen, welches abhängig von der Art des Binärcodes eine der ganzen
Zahlen auä dem Bereich von O bis 2g+ -2, oder von -2g+1
bis 2g-1, oder von -2S+1 +2 bis O ist, eine Bitgruppe
zugeordnet wird, welche eine der ganzen Zahlen aus dem Bereich von -2^~ bis 2^~ entsprechend dem
Vielfachen des Multiplikanden für ein Teilprodukt darstellt, was durch gleichzeitige und parallele Umwandlung
der Bitgruppen der beiden Multiplikatorsummanden erreicht wird, damit bei der Änderung der Werte
der einzelnen Bitgruppen der Wert des ganzen Multiplikators unverändert bleibt, wobei diese parallele Umwandlung
so durchgeführt wird, daß zur Ermittlung einer Zahl aus dem Bereich von -28~ bis 26~ , welche
das einem Paar von Bitgruppen aus den beiden Summanden des Multiplikators zugeordnete Vielfache des Multipli-
809851/0398
kanden darstellt, die Bits ausgenutzt werden, die höchstens drei Stellengruppen jedes Summanden des
Multiplikators im Falle des binären Komplementcodes der Summanden des Multiplikators zugeordnet sind;
es werden dabei außerdem die Zeichenbites der Summanden des Multiplikators im Falle des Binärcodes dieser
Summanden in Zeichen-Modul-Form berücksichtigt. Bei der Umwandlung der Bitgruppen der beiden Summanden des
Multiplikators in die die ganzenZahlen aus dem Bereich von -2B bis +2B darstellenden Bitgruppen, werden
die ausgewählten Bits aus einem oder aus den beiden Summanden des Multiplikators, bzw. deren Teile negiert,
wobei die Regel der Umwandlung des Binärcodes in das äquivalente binäre Komplement befolgt wird, und/oder
es werden in den ausgewählten Bitgruppen des Multiplikators die die Werte -1 auf den höchsten gültigen
Stellen in der Gruppe darstellenden Eins-Bits durch
die äquivalenten 11 und die Werte +1 durch 11 nach der
Regel -1 . 21 - -1 . 2i+1 + 1 . 21 und der Regel
+1 . 21 - +1 . 2i+1 -1.2* ersetzt, wobei die mehr
bedeutenden Einheiten in den Bitpaaren zu den benachbarten höherwertigen Stellen gezählt werden.
809851/0398
Claims (2)
1. Einrichtung zur binären Multiplikation einer Zahl
mit einer Summe aus zwei Zahlen, dadurch gekennzeichnet, daß zwei Register für Summanden eines im Binärcode erzeugten
Multiplikators, ein Register (A,B) für den Multiplikanden,
eine Einheit (D) zur Umwandlung der aus den Summanden-Registern abgegebenen Zahlen, eine
Einheit zur Vorbereitung der die zueinander verschobenen Vielfachen des Multiplikanden darstellenden Teil-)
produkte, welcher der Multiplikand aus dem Multiplikanden-Register und der Multiplikator aus der Wandlereinheit
zugeführt werden, und eine Einheit vorgesehen sind, welche die aus der die Teilprodukte vorbereitenden
Einheit erhaltenen, zueinander verschobenen Vielfachen des Multiplikanden addiert, daß die Wandlereinheit
(D) zur Umwandlung der Multiplikatorsummanden nicht direkt miteinander verbundene parallel
wirkende Schaltungen (DQ, D2, D^, D,-) aufweist, daß
Jede Schaltung Eingänge aufweist, die mit den Ausgängen von nicht mehr als drei Gruppen der Binärstellen der
009851/0398
ORIGINAL INSPECTED
beiden Register für die Multiplikatorsummanden
oder mit den Ausgängen für die Vorzeichenstellen
dieser Register verbunden sind, und von welchen Jedes die Signale transformiert, welche nicht mehr als drei Bitgruppen jedes Summanden des Multiplikators zugeordnete Zeichenbits oder die Zeichenbits der Summanden des Multiplikators darstellen, so daß Ausgangssignale erhalten werden, welche die ein Vielfaches
des Multiplikanden eines Teilprodukt bestimmende Zahl darstellen.
oder mit den Ausgängen für die Vorzeichenstellen
dieser Register verbunden sind, und von welchen Jedes die Signale transformiert, welche nicht mehr als drei Bitgruppen jedes Summanden des Multiplikators zugeordnete Zeichenbits oder die Zeichenbits der Summanden des Multiplikators darstellen, so daß Ausgangssignale erhalten werden, welche die ein Vielfaches
des Multiplikanden eines Teilprodukt bestimmende Zahl darstellen.
2. Einrichtung zur binären Multiplikation einer Zahl
mit einer Summe aus zwei Zahlen, dadurch gekennzeichnet, daß die Einheit (D) zur Umwandlung der Multiplikatorsummanden
zwei oder drei Stufen von in jeder
Stufe nicht direkt miteinander verbundenen Schaltungen (Dj, D^, D^, D^ und D*, D*, D*, d|) enthält, daß die
Eingänge jeder Schaltung mit Ausgängen der Schaltungen der vorangehenden Stufen und/oder mit Ausgängen der
Register (A, B) für die Summanden des Multiplikators
verbunden sind, daß die Signale der Ausgänge jeder
Schaltung der letzten Stufen (D^, D|, DjJ, Dg), welche die das Vielfache des Multiplikanden für ein Teilprodukt bestimmende Zahl liefert, von den Ausgangssignalen von höchstens drei Gruppen von Binärstellen jedes Registers (A, B) für die Summanden des Multiplikators oder von den Ausgangssignalen der Zeichenpositionen dieser beiden Register (A, B) abhängig sind.
Stufe nicht direkt miteinander verbundenen Schaltungen (Dj, D^, D^, D^ und D*, D*, D*, d|) enthält, daß die
Eingänge jeder Schaltung mit Ausgängen der Schaltungen der vorangehenden Stufen und/oder mit Ausgängen der
Register (A, B) für die Summanden des Multiplikators
verbunden sind, daß die Signale der Ausgänge jeder
Schaltung der letzten Stufen (D^, D|, DjJ, Dg), welche die das Vielfache des Multiplikanden für ein Teilprodukt bestimmende Zahl liefert, von den Ausgangssignalen von höchstens drei Gruppen von Binärstellen jedes Registers (A, B) für die Summanden des Multiplikators oder von den Ausgangssignalen der Zeichenpositionen dieser beiden Register (A, B) abhängig sind.
609851/0398
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB24175/77A GB1582958A (en) | 1977-06-09 | 1977-06-09 | Digital system for binary multiplication of a number by a sum of two numbers |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| DE2727051A1 true DE2727051A1 (de) | 1978-12-21 |
| DE2727051B2 DE2727051B2 (de) | 1979-10-31 |
| DE2727051C3 DE2727051C3 (de) | 1980-07-17 |
Family
ID=10207599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE2727051A Expired DE2727051C3 (de) | 1977-06-09 | 1977-06-15 | Einrichtung zur binären Multiplikation einer ersten Zahl als Multiplikand mit einer den Multiplikator ergebenden Summe aus einer zweiten und dritten Zahl im Binärcode |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4215419A (de) |
| DE (1) | DE2727051C3 (de) |
| FR (1) | FR2401458A1 (de) |
| GB (1) | GB1582958A (de) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55103642A (en) * | 1979-02-01 | 1980-08-08 | Tetsunori Nishimoto | Division unit |
| US4638449A (en) * | 1983-06-15 | 1987-01-20 | International Business Machines Corporation | Multiplier architecture |
| JPS61114338A (ja) * | 1984-11-09 | 1986-06-02 | Hitachi Ltd | 乗算器 |
| JPS6347874A (ja) * | 1986-08-16 | 1988-02-29 | Nec Corp | 算術演算装置 |
| JPH05265715A (ja) * | 1992-03-19 | 1993-10-15 | Nec Corp | 加算乗算器 |
| WO1996032676A1 (fr) * | 1995-04-12 | 1996-10-17 | Strakhov, Sergei Vitalievich | Procede et dispositif de calcul de sommes de produits |
| KR970016929A (ko) * | 1995-09-25 | 1997-04-28 | 김광호 | 숫자의 표현방법 |
| US5835393A (en) * | 1996-11-19 | 1998-11-10 | Audiologic Hearing Systems, L.P. | Integrated pre-adder for a multiplier |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3691359A (en) * | 1970-07-28 | 1972-09-12 | Singer General Precision | Asynchronous binary multiplier employing carry-save addition |
| US3730425A (en) * | 1971-05-03 | 1973-05-01 | Honeywell Inf Systems | Binary two{40 s complement multiplier processing two multiplier bits per cycle |
| US3761698A (en) * | 1972-04-24 | 1973-09-25 | Texas Instruments Inc | Combined digital multiplication summation |
| US3840727A (en) * | 1972-10-30 | 1974-10-08 | Amdahl Corp | Binary multiplication by addition with non-verlapping multiplier recording |
| US3919535A (en) * | 1974-08-21 | 1975-11-11 | Singer Co | Multiple addend adder and multiplier |
| US4031377A (en) * | 1975-08-25 | 1977-06-21 | Nippon Gakki Seizo Kabushiki Kaisha | Fast multiplier circuit employing shift circuitry responsive to two binary numbers the sum of which approximately equals the mantissa of the multiplier |
-
1977
- 1977-06-09 GB GB24175/77A patent/GB1582958A/en not_active Expired
- 1977-06-13 FR FR7718020A patent/FR2401458A1/fr not_active Withdrawn
- 1977-06-15 DE DE2727051A patent/DE2727051C3/de not_active Expired
-
1978
- 1978-12-14 US US05/969,264 patent/US4215419A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| GB1582958A (en) | 1981-01-21 |
| FR2401458A1 (fr) | 1979-03-23 |
| DE2727051B2 (de) | 1979-10-31 |
| DE2727051C3 (de) | 1980-07-17 |
| US4215419A (en) | 1980-07-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE2619418C2 (de) | Einrichtung zum Umsetzen einer Binärzahl in eine Zahl Modulo M | |
| DE3854321T2 (de) | Populationszählung in Rechnersystemen. | |
| DE3700991C2 (de) | Digitaler Übertragsvorgriffsaddierer | |
| DE69132517T2 (de) | Gleitkommaprozessor | |
| DE68923262T2 (de) | Zweierkomplementmultiplikation mit einem Vorzeichen-/Grössen-Multiplizierer. | |
| DE19758079A1 (de) | Verfahren und Vorrichtung zur Galoisfeld-Multiplikation | |
| DE69424329T2 (de) | 4:2-Addierer und diesen verwendende Multiplizierschaltung | |
| DE1956209C3 (de) | Multipliziervorrichtung | |
| DE4101004C2 (de) | Paralleler Multiplizierer mit Sprungfeld und modifiziertem Wallac-Baum | |
| DE3503508C2 (de) | ||
| DE69506045T2 (de) | Logikschaltung zur parallelen Multiplikation | |
| DE69025182T2 (de) | Digitaler prozessor für zweierkomplementberechnungen | |
| DE1549584A1 (de) | Datenverarbeiter zum Erhalt komplexer Fourierreihe-Koeffizienten | |
| DE2524749C2 (de) | Digitale Filteranordnung | |
| DE3037359A1 (de) | Rechenwerkeinheit, insbesondere fuer gleitkomma-operationen | |
| DE102007056104A1 (de) | Verfahren und Vorrichtung zur Multiplikation von Binäroperanden | |
| DE2727051A1 (de) | Einrichtung zur binaeren multiplikation einer zahl mit einer summe aus zwei zahlen | |
| DE4019646C2 (de) | Vorrichtung und Verfahren zum Multiplizieren von Datenwörtern in Zweier-Komplement-Darstellung | |
| DE19718224A1 (de) | Digitaler Neuroprozessor | |
| DE3434777C2 (de) | ||
| DE69032391T2 (de) | Mehrere Bit umkodierender Multiplizierer | |
| DE10219158A1 (de) | Vorrichtung und Verfahren zum Berechnen eines Ergebnisses einer modularen Multiplikation | |
| DE2750212A1 (de) | Einrichtung zur bildung und akkumulation von produkten | |
| DE3303269A1 (de) | Verfahren und vorrichtung zur division von bcd-zahlen | |
| DE3424078A1 (de) | Dezimalmultiplikations-einrichtung |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OAP | Request for examination filed | ||
| OD | Request for examination | ||
| C3 | Grant after two publication steps (3rd publication) | ||
| 8339 | Ceased/non-payment of the annual fee |