JPH02301097A - ダイナミック型ランダムアクセスメモリ - Google Patents
ダイナミック型ランダムアクセスメモリInfo
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体メモリに係り、特にダイナミック型ラ
ンダムアクセスメモリ（以下、ＤＲＡＭと略記する）に
おけるビット線電位読出回路部に関する。
ンダムアクセスメモリ（以下、ＤＲＡＭと略記する）に
おけるビット線電位読出回路部に関する。
（従来の技術）
従来、大容量のＤＲＡＭは、メモリセルデータの続出時
にビット線対に生じた電位差をビット線センスアンプに
より高速にセンス増幅するために、第１図に示すように
、ビット線対（ＢＬ。
にビット線対に生じた電位差をビット線センスアンプに
より高速にセンス増幅するために、第１図に示すように
、ビット線対（ＢＬ。
ＢＬ）とビット線センスアンプＮＡとの間に絶縁ゲート
型電界効果トランジスタ（ＭＯＳトランジスタ）からな
る電荷転送トランジスタ（ＮＴＩ・ＮＴ２）が接続され
ている。
型電界効果トランジスタ（ＭＯＳトランジスタ）からな
る電荷転送トランジスタ（ＮＴＩ・ＮＴ２）が接続され
ている。
即ち、第１図において、ＢＬおよびＢＬはＤＲＡＭのメ
モリセルアレイにおける各カラムのビット線対をなす第
１のビット線および第２のビット線である。ＭＣ１（ｉ
＝ｏ〜２５５）・・・は各ビット線ＢＬおよびＢＬにそ
れぞれ複数個づつ接続されているダイナミック型メモリ
セル、ＤＣｏおよびＤＣｌは各ビット線ＢＬおよびＢＬ
にそれぞれ１個づつ接続されているダミーセル、ＷＬｉ
（ｉ−◎〜２５５）・・・はメモリセルＭＣｉ・・・の
電荷転送トランジスタＴＭのゲートに接続されているワ
ード線、ＤＷＬｏおよびＤＷＬｌはダミーセルＤＣ，お
よびＤＣｌの電荷転送トランジスタＴＤのゲートに接続
されているダミーワード線、ＴＷｏおよびＴＷｌはダミ
ーセルＤＣｏおよびＤＣｌにダミーセル書込電圧ＶＤＣ
を書込むダミーセル書込みトランジスタであり、プリチ
ャージ信号ＥＱＬ （ビット線プリチャージ・ダミーセ
ル書込信号）により活性化制御される。
モリセルアレイにおける各カラムのビット線対をなす第
１のビット線および第２のビット線である。ＭＣ１（ｉ
＝ｏ〜２５５）・・・は各ビット線ＢＬおよびＢＬにそ
れぞれ複数個づつ接続されているダイナミック型メモリ
セル、ＤＣｏおよびＤＣｌは各ビット線ＢＬおよびＢＬ
にそれぞれ１個づつ接続されているダミーセル、ＷＬｉ
（ｉ−◎〜２５５）・・・はメモリセルＭＣｉ・・・の
電荷転送トランジスタＴＭのゲートに接続されているワ
ード線、ＤＷＬｏおよびＤＷＬｌはダミーセルＤＣ，お
よびＤＣｌの電荷転送トランジスタＴＤのゲートに接続
されているダミーワード線、ＴＷｏおよびＴＷｌはダミ
ーセルＤＣｏおよびＤＣｌにダミーセル書込電圧ＶＤＣ
を書込むダミーセル書込みトランジスタであり、プリチ
ャージ信号ＥＱＬ （ビット線プリチャージ・ダミーセ
ル書込信号）により活性化制御される。
ＰＲは各ビット線対（ＢＬ、ＢＬ）をプリチャージ電圧
ＶＥＩＬ（例えば電源電圧Ｖｃｃの１／２に設定されて
いる）にプリチャージおよびイコライズするためのプリ
チャージ・イコライズ回路であり、プリチャージ信号Ｅ
ＱＬにより活性化制御される。ＰＡはゲート・ドレイン
がクロス接続された２個のＰチャネルＭＯＳトランジス
タＰ１およびＰ２の各ドレインが各ビット１ｉＢＬおよ
び「Ｔに対応して接続されてなるビット線リストア用の
Ｐチャネルセンスアンプであり、Ｐチャネルセンスアン
プ活性化信号ＳＡＰ ｊにより活性化制御される。ＮＡ
はゲート・ドレインがクロス接続された２個のＮチャネ
ルのＮ、およびＮ２の各ドレイン（一対のセンスノード
ＳＮおよびＳＮ）が対応して第１の電荷転送トランジス
タＮＴ１およびｆｆ１２の電荷転送トランジスタＮＴ２
の各他端に接続され、Ｎチャネルセンスアンプ活性化信
号スアンプである。
ＶＥＩＬ（例えば電源電圧Ｖｃｃの１／２に設定されて
いる）にプリチャージおよびイコライズするためのプリ
チャージ・イコライズ回路であり、プリチャージ信号Ｅ
ＱＬにより活性化制御される。ＰＡはゲート・ドレイン
がクロス接続された２個のＰチャネルＭＯＳトランジス
タＰ１およびＰ２の各ドレインが各ビット１ｉＢＬおよ
び「Ｔに対応して接続されてなるビット線リストア用の
Ｐチャネルセンスアンプであり、Ｐチャネルセンスアン
プ活性化信号ＳＡＰ ｊにより活性化制御される。ＮＡ
はゲート・ドレインがクロス接続された２個のＮチャネ
ルのＮ、およびＮ２の各ドレイン（一対のセンスノード
ＳＮおよびＳＮ）が対応して第１の電荷転送トランジス
タＮＴ１およびｆｆ１２の電荷転送トランジスタＮＴ２
の各他端に接続され、Ｎチャネルセンスアンプ活性化信
号スアンプである。
電荷転送トランジスタ（ＮＴ、 、ＮＴ２）は、ゲート
に電荷転送トランジスタ駆動回路（図示せず）から駆動
信号φｒｊが与えられ、ＮチャネルセンスアンプＮＡが
活性化される直前から一定期間オフになるように制御さ
れる。
に電荷転送トランジスタ駆動回路（図示せず）から駆動
信号φｒｊが与えられ、ＮチャネルセンスアンプＮＡが
活性化される直前から一定期間オフになるように制御さ
れる。
ビット線センスアンプＮＡの一対のセンスノードＳＮお
よびＳＮは、一対のカラム選択トランジスタ（Ｃｒｔ
、Ｃ７０）を介したのち、複数のカラムに共通に接続さ
れた一対のデータ線（ＤＱＩ、ＤＱ２）およびデータバ
ッファＤＱＢを介して一対のデータバス（ＤＬｌ、ＤＬ
、２ ）に接続されている。
よびＳＮは、一対のカラム選択トランジスタ（Ｃｒｔ
、Ｃ７０）を介したのち、複数のカラムに共通に接続さ
れた一対のデータ線（ＤＱＩ、ＤＱ２）およびデータバ
ッファＤＱＢを介して一対のデータバス（ＤＬｌ、ＤＬ
、２ ）に接続されている。
以下、上記した従来のＤＲＡＭの動作について第７図に
示す波形を参照して説明する。いま、前記ビット線対の
うちの一方、例えば第１のビット線ＢＬ側に接続されて
いるあるメモリセルＭＣ１にＯｖ（“Ｌ”レベル）の電
位が書込まれている場合において、このメモリセルＭＣ
，に対する読出しおよび再書込みの動作について説明す
る。
示す波形を参照して説明する。いま、前記ビット線対の
うちの一方、例えば第１のビット線ＢＬ側に接続されて
いるあるメモリセルＭＣ１にＯｖ（“Ｌ”レベル）の電
位が書込まれている場合において、このメモリセルＭＣ
，に対する読出しおよび再書込みの動作について説明す
る。
このＤＲＡＭは、Ｖｃｅ電位が例えば５ｖであり、ビッ
ト線対をＶＢＬ−Ｖｃｅ／２なる電圧にプリチャージす
る方式を採用しているので、ワード線が選択されるまで
の期間は第１のビット線ＢＬも第２のビット線ＢＬも等
しくＶｃｅ／２に保たれている。アドレス入力としてロ
ウアドレスおよびカラムアドレスが順次入力し、ロウア
ドレス入力後にロウアドレスストローブ（ＲＡＳ）信号
が活性化するとロウアドレスを取込み、メモリチップ内
部でロウアドレスが確定する。これにより、ロウアドレ
スがデコードされ、第１のビット線ＢＬ側の選択ワード
線ＷＬ１が選択されて選択メモリセルＭＣ１の電荷転送
トランジスタＴＭがオンになり、このメモリセルＭＣ，
のキャパシタＣ，からＬ”レベルが読出され、第１のビ
ット線ＢＬの電位はＶｃｅ／２から僅かに下がる。
ト線対をＶＢＬ−Ｖｃｅ／２なる電圧にプリチャージす
る方式を採用しているので、ワード線が選択されるまで
の期間は第１のビット線ＢＬも第２のビット線ＢＬも等
しくＶｃｅ／２に保たれている。アドレス入力としてロ
ウアドレスおよびカラムアドレスが順次入力し、ロウア
ドレス入力後にロウアドレスストローブ（ＲＡＳ）信号
が活性化するとロウアドレスを取込み、メモリチップ内
部でロウアドレスが確定する。これにより、ロウアドレ
スがデコードされ、第１のビット線ＢＬ側の選択ワード
線ＷＬ１が選択されて選択メモリセルＭＣ１の電荷転送
トランジスタＴＭがオンになり、このメモリセルＭＣ，
のキャパシタＣ，からＬ”レベルが読出され、第１のビ
ット線ＢＬの電位はＶｃｅ／２から僅かに下がる。
これに対して、上記したように第１のビット線ＢＬ側の
選択ワード線が選択されると同時に第２ビツト線ＢＬ側
のダミーワードＩＩＤＷＬｏが選択され、ダミーセルＤ
Ｃ，の電荷転送トランジスタＴＤがオンになる。ここで
、ダミーセルＤＣ，にはＶｏｃ（例えばＶｃｅ／２）な
る電位が予め書込まれているので、電荷転送トランジス
タＴＤがオンになってダミーセルＤＣｏのキャパシタＣ
８と第２のビット線ＢＬとが短絡しても、両者は同電位
であるので第２のビット線ＢＬの電位はＶ ｃｃ／２の
まま変化しない。
選択ワード線が選択されると同時に第２ビツト線ＢＬ側
のダミーワードＩＩＤＷＬｏが選択され、ダミーセルＤ
Ｃ，の電荷転送トランジスタＴＤがオンになる。ここで
、ダミーセルＤＣ，にはＶｏｃ（例えばＶｃｅ／２）な
る電位が予め書込まれているので、電荷転送トランジス
タＴＤがオンになってダミーセルＤＣｏのキャパシタＣ
８と第２のビット線ＢＬとが短絡しても、両者は同電位
であるので第２のビット線ＢＬの電位はＶ ｃｃ／２の
まま変化しない。
そして、上記したようにメモリセルのデータが第１のビ
ット線ＢＬに現われて、ビット線対（ＢＬ、、ＢＬ）に
微少な電位差がΔＶＢＬが現われるまでの遅延時間τ１
の後に、電荷転送トランジスタ駆動信号φ１ｊが一定時
間τ２ だけＶＳＳ電位になり、電荷転送トランジスタ
（ＮＴ、。
ット線ＢＬに現われて、ビット線対（ＢＬ、、ＢＬ）に
微少な電位差がΔＶＢＬが現われるまでの遅延時間τ１
の後に、電荷転送トランジスタ駆動信号φ１ｊが一定時
間τ２ だけＶＳＳ電位になり、電荷転送トランジスタ
（ＮＴ、。
ＮＴ２）が一定時間オフになり、ビット線対（ＢＬ、Ｂ
Ｌ）はＮチャネルセンスアンプＮＡから一定時間切り離
される。この電荷転送トランジスタ（ＮＴ、 、ＮＴ２
）が完全にオフになるまでの遅延時間τ３の後に、Ｎチ
ャネルセンスアンプ活性化信号５ＡＮｊがＶｓｓ電位に
なり、ＮチャネルセンスアンプＮＡが活性化される。
Ｌ）はＮチャネルセンスアンプＮＡから一定時間切り離
される。この電荷転送トランジスタ（ＮＴ、 、ＮＴ２
）が完全にオフになるまでの遅延時間τ３の後に、Ｎチ
ャネルセンスアンプ活性化信号５ＡＮｊがＶｓｓ電位に
なり、ＮチャネルセンスアンプＮＡが活性化される。
これにより、ＮチャネルセンスアンプＮＡの一対のセン
スノード（ＳＮ、ＳＮ）の微少な電位差がセンス増幅さ
れ、センスノードＳＮの電位はＯＶまで引き落とされる
。この、後、信号φｒｊがＶｃｅ電位に戻って電荷転送
トランジスタ（ＮＴ、、ＮＴ２）がオフからオンに戻る
と、ビット線対（ＢＬ、、ＢＬ）とＮチャネルセンスア
ンプＮＡのセンスノード（ＳＮ、ＳＮ）とが接続され、
第１のビット線ＢＬの電位はＯＶ側に引き下げられる。
スノード（ＳＮ、ＳＮ）の微少な電位差がセンス増幅さ
れ、センスノードＳＮの電位はＯＶまで引き落とされる
。この、後、信号φｒｊがＶｃｅ電位に戻って電荷転送
トランジスタ（ＮＴ、、ＮＴ２）がオフからオンに戻る
と、ビット線対（ＢＬ、、ＢＬ）とＮチャネルセンスア
ンプＮＡのセンスノード（ＳＮ、ＳＮ）とが接続され、
第１のビット線ＢＬの電位はＯＶ側に引き下げられる。
さらに、信号ＳＡＰ ｊがＶｃｅ電位になってＰチャネ
ルセンスアンプＰＡが活性化し、Ｐチャネルセンスアン
プＰＡにより第２のビット線ＢＬの電位がＶ ｃｃ？！
を位側に引き上げられる。
ルセンスアンプＰＡが活性化し、Ｐチャネルセンスアン
プＰＡにより第２のビット線ＢＬの電位がＶ ｃｃ？！
を位側に引き上げられる。
この後、カラムアドレスストローブ（ＣＡＳ）信号が活
性化して、カラムアドレスがデコードされてカラム選択
トランジスタ対（ＣＴ、 、ｃ”ｒ２）がオンになると
、センスアンプＮＡの一対のセンスノード（ＳＮＳＳＮ
）の電位が一対のデータ線（ＤＱＩ 、ＤＱ２ ）を経
たのち、データバッフｙＤＱＢにより再増幅されて一対
のデータバス（ＤＬｌ、ＤＬ２）に出力される。また、
選択メモリセルＭＣ，には“Ｌ＠レベルが、ダミーセル
ＤＣｏには“Ｈ°レベルが再書込みされた後、ワード線
ＷＬ、およびダミーワード線ＤＷＬｏが非選択状態に戻
る。この再書込動作終了後、プリチャージ信号ＥＱＬが
Ｖ ｃｃｔＩ位になり、ビット線対（ＢＬ、ＢＬ）ｉｉ
Ｖａ Ｌ−ダミーセルＤＣ８およびＤＣ，はＶＤＣなる
電圧にプリチャージされる。
性化して、カラムアドレスがデコードされてカラム選択
トランジスタ対（ＣＴ、 、ｃ”ｒ２）がオンになると
、センスアンプＮＡの一対のセンスノード（ＳＮＳＳＮ
）の電位が一対のデータ線（ＤＱＩ 、ＤＱ２ ）を経
たのち、データバッフｙＤＱＢにより再増幅されて一対
のデータバス（ＤＬｌ、ＤＬ２）に出力される。また、
選択メモリセルＭＣ，には“Ｌ＠レベルが、ダミーセル
ＤＣｏには“Ｈ°レベルが再書込みされた後、ワード線
ＷＬ、およびダミーワード線ＤＷＬｏが非選択状態に戻
る。この再書込動作終了後、プリチャージ信号ＥＱＬが
Ｖ ｃｃｔＩ位になり、ビット線対（ＢＬ、ＢＬ）ｉｉ
Ｖａ Ｌ−ダミーセルＤＣ８およびＤＣ，はＶＤＣなる
電圧にプリチャージされる。
上記したＤＲＡＭにおいては、Ｎチャネルセンスアンプ
ＮＡの動作時にセンスノード（ＳＮ。
ＮＡの動作時にセンスノード（ＳＮ。
ＳＮ）からビット線対（ＢＬ、ＢＬ）の容量が完全に切
り離されているので、センスノード（ＳＮ。
り離されているので、センスノード（ＳＮ。
ＳＮ）の負荷が著しく軽減され、高速にセンス増幅する
ことが可能になる。
ことが可能になる。
しかし、センスノードＳＮおよびＳＮに不可避的に生じ
る各種の非対称性に対して弱く、センスノードＳＮおよ
びＳＮのＳ／Ｎ比が低下し、センスアンプＮＡの誤動作
を招くことが判明した。
る各種の非対称性に対して弱く、センスノードＳＮおよ
びＳＮのＳ／Ｎ比が低下し、センスアンプＮＡの誤動作
を招くことが判明した。
以下、この誤動作について、センスノード（ＳＮ、ＳＮ
）の電位の動きおよびビット線対（ＢＬ％ＢＬ）の電位
の動きを拡大して示す第８図を参照しながら説明する。
）の電位の動きおよびビット線対（ＢＬ％ＢＬ）の電位
の動きを拡大して示す第８図を参照しながら説明する。
ＮチャネルセンスアンプＮＡのセンスノードＳＮおよび
ＳＮの容量は、電荷転送トランジスタ駆動信号φＴｊが
Ｖｓｓ電位に落ちた後は非常に小さくなり、センスノー
ドＳＮおよびＳＮの非対称性に対して非常に敏感になる
。従って、Ｎチャネルセンスアンプ活性化信号５ＡＮｊ
がＶＳＳ電位に落ちると、センスノードＳＮおよびＳＮ
の非対称性の影響を受けてセンスノードＳＮおよびＳＮ
の各電位が逆転することがあり、この状態でＮチャネル
センスアンプＮＡが動作すると、誤ってセンスノードＳ
Ｎ側がＯｖ側に引き下げられてしまい、Ｎチャネルセン
スアンプＮＡの誤動作を招いてしまう。
ＳＮの容量は、電荷転送トランジスタ駆動信号φＴｊが
Ｖｓｓ電位に落ちた後は非常に小さくなり、センスノー
ドＳＮおよびＳＮの非対称性に対して非常に敏感になる
。従って、Ｎチャネルセンスアンプ活性化信号５ＡＮｊ
がＶＳＳ電位に落ちると、センスノードＳＮおよびＳＮ
の非対称性の影響を受けてセンスノードＳＮおよびＳＮ
の各電位が逆転することがあり、この状態でＮチャネル
センスアンプＮＡが動作すると、誤ってセンスノードＳ
Ｎ側がＯｖ側に引き下げられてしまい、Ｎチャネルセン
スアンプＮＡの誤動作を招いてしまう。
ここで、非対称性の主なものとしては、Ｎチャネルトラ
ンジスタとしてライトリイ・ドープト・ドレイン（ＬＤ
Ｄ）構造のＮチャネルトランジスタを用いる場合、この
ＬＤＤトランジスタの形成時における低濃度不純物領域
形成のためのイオン注入に際して、第９図に示すような
斜めイオン注入が引き起こすものがある。第９図におい
て、９０はＰ型シリコン基板、９１および９２はドレイ
ン・ソース領域の高濃度不純物（ｎ十）領域および低濃
度不純物（ｎ−）領域、９３はゲート電極（例えばポリ
シリコン）である。シリコン基板９０の表面に対してイ
オン（例えばＡｓ”）注入を垂直に行うとチャネリング
現象が起こり、注入される不純物イオンがシリコン基板
９０内の深くまで入り過ぎ、所望の不純物プロファイル
を形成することができない。そこで、ｎ−領域９２形成
のためのイオン注入は、シリコン基板９０の表面に対し
て通常７℃の傾きを持たせて行っている。
ンジスタとしてライトリイ・ドープト・ドレイン（ＬＤ
Ｄ）構造のＮチャネルトランジスタを用いる場合、この
ＬＤＤトランジスタの形成時における低濃度不純物領域
形成のためのイオン注入に際して、第９図に示すような
斜めイオン注入が引き起こすものがある。第９図におい
て、９０はＰ型シリコン基板、９１および９２はドレイ
ン・ソース領域の高濃度不純物（ｎ十）領域および低濃
度不純物（ｎ−）領域、９３はゲート電極（例えばポリ
シリコン）である。シリコン基板９０の表面に対してイ
オン（例えばＡｓ”）注入を垂直に行うとチャネリング
現象が起こり、注入される不純物イオンがシリコン基板
９０内の深くまで入り過ぎ、所望の不純物プロファイル
を形成することができない。そこで、ｎ−領域９２形成
のためのイオン注入は、シリコン基板９０の表面に対し
て通常７℃の傾きを持たせて行っている。
これにより、ゲート電極９３の陰でイオンが注入されな
い部分が生じ、ＬＤＤトランジスタは非対称な形になり
、電気的な特性に非対称性が現われるようになる。
い部分が生じ、ＬＤＤトランジスタは非対称な形になり
、電気的な特性に非対称性が現われるようになる。
なお、イオン注入の方向を９０°回転してトランジスタ
のチャネル幅Ｗに平行にしたり、あるいは、イオン注入
角度を０９とすることにより前記したような非対称性を
軽減することが可能になるが、工程のばらつきにより何
等かの非対称性の発生は避けられない。
のチャネル幅Ｗに平行にしたり、あるいは、イオン注入
角度を０９とすることにより前記したような非対称性を
軽減することが可能になるが、工程のばらつきにより何
等かの非対称性の発生は避けられない。
（発明が解決しようとする課８）
上記したようにセンスアンプが活性化される直前から一
定期間オフになるように、電荷転送トランジスタが制御
される方式のＤＲＡＭは、高速にセンス増幅することが
可能であるが、センスノードの負荷を軽くした時にセン
スアンプのセンスノードの非対称性の影響を受は易く、
センスアンプの誤動作を招くおそれが強くなるという問
題がある。
定期間オフになるように、電荷転送トランジスタが制御
される方式のＤＲＡＭは、高速にセンス増幅することが
可能であるが、センスノードの負荷を軽くした時にセン
スアンプのセンスノードの非対称性の影響を受は易く、
センスアンプの誤動作を招くおそれが強くなるという問
題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、ビット線センスアンプのセンスノードに不可
避的に非対称性が発生していても、センスノードの負荷
を軽くした時に上記非対称性の影響を受は難く、センス
アンプの誤動作を招くおそれがなくなり、しかも、高速
センスが可能なダイナミック型ランダムアクセスメモリ
をｔｉｔｔｃすることにある。
の目的は、ビット線センスアンプのセンスノードに不可
避的に非対称性が発生していても、センスノードの負荷
を軽くした時に上記非対称性の影響を受は難く、センス
アンプの誤動作を招くおそれがなくなり、しかも、高速
センスが可能なダイナミック型ランダムアクセスメモリ
をｔｉｔｔｃすることにある。
［発明の構成］
（課題を解決するための手段）
本発明は、ダイナミック型メモリセルのアレイにおける
各カラムのビット線対とビット線センスアンプの一対の
センスノードとの間にそれぞれ電荷転送回路が接続され
ており、前記ビット線対を所定のタイミングで所定の電
圧にプリチャージする回路を有するダイナミック型ラン
ダムアクセスメモリにおいて、前記電荷転送回路は、と
ツトせんとセンスノードの二端子間の電位差によりイン
ピーダンスが変化するとともに、第三の端子と前記二端
子の電位の一方との差の電位によってオフ状態になる素
子がビット線側端子およびビット線センスアンプ側端子
の間に接続されており、メモリセルの信号がビット線に
読出された後に前記ビット線センスアンプが活性化され
、このビット線センスアンプの動作後に前記電荷転送回
路がオフ状態に制御されることを特徴とする。
各カラムのビット線対とビット線センスアンプの一対の
センスノードとの間にそれぞれ電荷転送回路が接続され
ており、前記ビット線対を所定のタイミングで所定の電
圧にプリチャージする回路を有するダイナミック型ラン
ダムアクセスメモリにおいて、前記電荷転送回路は、と
ツトせんとセンスノードの二端子間の電位差によりイン
ピーダンスが変化するとともに、第三の端子と前記二端
子の電位の一方との差の電位によってオフ状態になる素
子がビット線側端子およびビット線センスアンプ側端子
の間に接続されており、メモリセルの信号がビット線に
読出された後に前記ビット線センスアンプが活性化され
、このビット線センスアンプの動作後に前記電荷転送回
路がオフ状態に制御されることを特徴とする。
（作 用）
例えば、第１のビット線伸「に接続されている０ｖの電
位が書込まれているメモリセルに対する読出しおよび再
書込みの動作に際して、ＲＡＳ信号の活性化時点からワ
ード線が選択レベルになるまでの期間は第１のビット線
も第２のビット線も等しくビット線プリチャージ電圧に
保たれている。
位が書込まれているメモリセルに対する読出しおよび再
書込みの動作に際して、ＲＡＳ信号の活性化時点からワ
ード線が選択レベルになるまでの期間は第１のビット線
も第２のビット線も等しくビット線プリチャージ電圧に
保たれている。
上記ワード線が選択されると、選択メモリセルのＯＶが
読出され、第１のビット線の電位は前記プリチャージ電
圧から僅かに下がる。これによりり、第１のビット線の
電位と第２のビット線の電位とに微少な電位差が生じた
時点で、ビット線センスアンプが活性化し、前記微少な
電位差がセンス増幅され、第１のセンスノードの電位は
ＯＶ側に引き下げられる。この後、電荷転送回路が一定
時間オフにされ、ビット線対はビット線センスアンプか
ら一定時間切り離される。そして、選択メモリセルに第
１のビット線の電位が再書込みされた後、前記ワード線
が非選択状態に戻される。さらに、プリチャージ信号が
活性化してビット線対はそれぞれプリチャージされる。
読出され、第１のビット線の電位は前記プリチャージ電
圧から僅かに下がる。これによりり、第１のビット線の
電位と第２のビット線の電位とに微少な電位差が生じた
時点で、ビット線センスアンプが活性化し、前記微少な
電位差がセンス増幅され、第１のセンスノードの電位は
ＯＶ側に引き下げられる。この後、電荷転送回路が一定
時間オフにされ、ビット線対はビット線センスアンプか
ら一定時間切り離される。そして、選択メモリセルに第
１のビット線の電位が再書込みされた後、前記ワード線
が非選択状態に戻される。さらに、プリチャージ信号が
活性化してビット線対はそれぞれプリチャージされる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、本発明のＤＲＡＭの一部を示しており、第７
図を参照して前述したような電荷転送トランジスタ駆動
方式（ＮチャネルセンスアンプＮＡが活性化される直前
から一定期間オフになるように、電荷転送トランジスタ
ＮＴ、およびＮ１３を制御する方式）を採用した従来の
ＤＲＡＭと比べて、電荷転送トランジスタＮＴ。
図を参照して前述したような電荷転送トランジスタ駆動
方式（ＮチャネルセンスアンプＮＡが活性化される直前
から一定期間オフになるように、電荷転送トランジスタ
ＮＴ、およびＮ１３を制御する方式）を採用した従来の
ＤＲＡＭと比べて、電荷転送トランジスタＮＴ。
およびＮ１３がオフに制御されるタイミングが異なり、
電荷転送トランジスタ駆動信号φＴｊ がＶｓｓ電位に
落ちるタイミングとＮチャネルセンスアンプ活性化信号
５ＡＮｊがＶｓｓ電位に落ちるタイミングとの前後関係
が逆転しており、回路構成は前述した通りあるのでその
説明を省略する。
電荷転送トランジスタ駆動信号φＴｊ がＶｓｓ電位に
落ちるタイミングとＮチャネルセンスアンプ活性化信号
５ＡＮｊがＶｓｓ電位に落ちるタイミングとの前後関係
が逆転しており、回路構成は前述した通りあるのでその
説明を省略する。
即ち、４２図のＤＲＡＭは、メモリセルの信号がビット
線に読出された後にＮチャネルセンスアンプＮＡが活性
化され、このＮチャネルセンスアンプＮＡのセンス増幅
動作後に電荷転送トランジスタＮＴ、およびＮ１３がオ
フ状態に制御されることを特徴とする。
線に読出された後にＮチャネルセンスアンプＮＡが活性
化され、このＮチャネルセンスアンプＮＡのセンス増幅
動作後に電荷転送トランジスタＮＴ、およびＮ１３がオ
フ状態に制御されることを特徴とする。
第２図は、上記したような電荷転送トランジスタ駆動方
式を採用した、例えば４ＭビットＤＲＡＭにおける駆動
信号供給系の一部を概略的に示している。メモリセルア
レイＭＡは、上位３つのアドレスＡ７ Ｒｓ Ａ８ Ｒ
ｓ Ａ９ Ｒの組合わせに対応して８つのブロックＢＬ
、−ＢＬ７に分割されており、各ブロック（５１２にの
セルを含む）の列方向中央部にはセンスアンプ・カラム
デコーダ５Ａ−ＣＤが配置され、各ブロックの行方向一
端部にはロウデコーダＲＤが配置されており、１回のサ
イクルで同時に２ブロツクが活性化されるようになって
いる。なお、２１〜２３はそれぞれ遅延回路、２４およ
び２５はノアゲート、２６はナントゲート、２７および
２８はインバータ、２９および３０はブロックデコーダ
である。
式を採用した、例えば４ＭビットＤＲＡＭにおける駆動
信号供給系の一部を概略的に示している。メモリセルア
レイＭＡは、上位３つのアドレスＡ７ Ｒｓ Ａ８ Ｒ
ｓ Ａ９ Ｒの組合わせに対応して８つのブロックＢＬ
、−ＢＬ７に分割されており、各ブロック（５１２にの
セルを含む）の列方向中央部にはセンスアンプ・カラム
デコーダ５Ａ−ＣＤが配置され、各ブロックの行方向一
端部にはロウデコーダＲＤが配置されており、１回のサ
イクルで同時に２ブロツクが活性化されるようになって
いる。なお、２１〜２３はそれぞれ遅延回路、２４およ
び２５はノアゲート、２６はナントゲート、２７および
２８はインバータ、２９および３０はブロックデコーダ
である。
−次に、上記ＤＲＡＭの動作の一例について第３図に示
す波形を参照して説明する。いま、前記ビット線対のう
ちの一方、例えば第１のビット線ＢＬ側に接続されたあ
るメモリセルＭＣ１にＯｖ（“Ｌ’ レベル）の電位が
書込まれている場合において、このメモリセルＭＣ１に
対する読出しおよび再書込みの動作について説明する。
す波形を参照して説明する。いま、前記ビット線対のう
ちの一方、例えば第１のビット線ＢＬ側に接続されたあ
るメモリセルＭＣ１にＯｖ（“Ｌ’ レベル）の電位が
書込まれている場合において、このメモリセルＭＣ１に
対する読出しおよび再書込みの動作について説明する。
このＤＲＡＭは、ｖｃｃ電位が例えば５ｖであり、ビッ
ト線対をＶＢＬ−Ｖｃｃ／２なる電圧にプリチャージす
る方式を採用しているので、ワード線が選択されるまで
の期間は、プリチャージ信号ＥＱＬが活性状態になって
いて第１のビット線ＢＬも第２のビット線ＢＬも等しく
Ｖｃｃ／２に保たれている。アドレス入力としてロウア
ドレスおよびカラムアドレスが順次入力し、ロウアドレ
ス入力後にロウアドレスストローブ（ＲＡＳ）信号が活
性化した後にプリチャージ信号ＥＱＬが非活性状態にな
る。上記ＲＡＳ信号の活性化により、ロウアドレスを取
込み、メモリチップ内部でローアドレスが確定する。こ
れにより、ローアドレスがデコードされ、第１のビット
線ＢＬ側の選択ワード線ＷＬ１が選択されて選択メモリ
セルＭＣ１の１転送トランジスタＴＭがオンにな一部、
このメモリセルＭＣ，のキャパシタＣ１から“Ｌ“レベ
ルが読出され、第１のビット線ＢＬの電位はＶ ｃｃ／
２から僅かに下がる。
ト線対をＶＢＬ−Ｖｃｃ／２なる電圧にプリチャージす
る方式を採用しているので、ワード線が選択されるまで
の期間は、プリチャージ信号ＥＱＬが活性状態になって
いて第１のビット線ＢＬも第２のビット線ＢＬも等しく
Ｖｃｃ／２に保たれている。アドレス入力としてロウア
ドレスおよびカラムアドレスが順次入力し、ロウアドレ
ス入力後にロウアドレスストローブ（ＲＡＳ）信号が活
性化した後にプリチャージ信号ＥＱＬが非活性状態にな
る。上記ＲＡＳ信号の活性化により、ロウアドレスを取
込み、メモリチップ内部でローアドレスが確定する。こ
れにより、ローアドレスがデコードされ、第１のビット
線ＢＬ側の選択ワード線ＷＬ１が選択されて選択メモリ
セルＭＣ１の１転送トランジスタＴＭがオンにな一部、
このメモリセルＭＣ，のキャパシタＣ１から“Ｌ“レベ
ルが読出され、第１のビット線ＢＬの電位はＶ ｃｃ／
２から僅かに下がる。
これに対して、上記したように第１のビット線ＢＬ側の
選択ワード線が選択されると同時に第２のビット線ＢＬ
側のダミーワード線ＤＷＬｏが選択され、ダミーセルＤ
Ｃ，の電荷転送トランジスタＴＤがオンになる。ここで
、ダミーセルＤＣ０にはＶｏｃ（例えばＶ ｃｃ／ ２
）なる電位が予め書込まれているので、電荷転送トラ
ンジスタＴＤがオンになってダミーセルＤＣｏのキャパ
シタＣ。
選択ワード線が選択されると同時に第２のビット線ＢＬ
側のダミーワード線ＤＷＬｏが選択され、ダミーセルＤ
Ｃ，の電荷転送トランジスタＴＤがオンになる。ここで
、ダミーセルＤＣ０にはＶｏｃ（例えばＶ ｃｃ／ ２
）なる電位が予め書込まれているので、電荷転送トラ
ンジスタＴＤがオンになってダミーセルＤＣｏのキャパ
シタＣ。
と第２のビット線ＢＬとが短絡しても、両者は同電位で
あるので第２のビット線ＢＬの電位はＶｃｃ／２のまま
変化しない。メモリセルのデータがビット線に現われて
、ビット線対に微少な電位差がΔＶＢＬが現われるまで
の遅延時間τ４の後に制御信号ＳＡＮがＶ ｓｓｍ位に
落ちる。これにより、ブロックデコーダ２９で上位３つ
のアドレスＡ７Ｒ＝Ａ９Ｒがデコードされてセンスアン
プ活性（［Ｈ号ＳＡＮ、 〜５ＡＮ７ （これらの甲
の１つがＮチャネルセンスアンプ活性化信号５ＡＮｊに
相当する）が択一的にＶＳＳ電位になり、選択されたブ
ロックにおけるＮチャネルセンスアンプＮＡが活性化さ
れ、センス増幅動作が行われ、第１のセンスノードＳＮ
の電位はＯｖ側に引き下げられる。
あるので第２のビット線ＢＬの電位はＶｃｃ／２のまま
変化しない。メモリセルのデータがビット線に現われて
、ビット線対に微少な電位差がΔＶＢＬが現われるまで
の遅延時間τ４の後に制御信号ＳＡＮがＶ ｓｓｍ位に
落ちる。これにより、ブロックデコーダ２９で上位３つ
のアドレスＡ７Ｒ＝Ａ９Ｒがデコードされてセンスアン
プ活性（［Ｈ号ＳＡＮ、 〜５ＡＮ７ （これらの甲
の１つがＮチャネルセンスアンプ活性化信号５ＡＮｊに
相当する）が択一的にＶＳＳ電位になり、選択されたブ
ロックにおけるＮチャネルセンスアンプＮＡが活性化さ
れ、センス増幅動作が行われ、第１のセンスノードＳＮ
の電位はＯｖ側に引き下げられる。
この後、遅延時間τ５の後に、制御信号φＴｊが一定時
間完全だけＶＳＳ電位に落ちる。これにより、ブロック
デコーダ３０で上位３つのアドレスＡ７Ｒ＝Ａ９Ｒがデ
コードされて、電荷転送トランジスタ駆動信号φＴＯ〜
φＴ７ （これらの中の１つが前記電荷転送トランジ
スタ駆動信号φＴｊに相当する）のうちの１個が択一的
に一定時間Ｖｓｓ電位になり、選択されたブロックにお
ける電荷転送トランジスタＮＴ、およびＮ１３が一定時
間オフになり、ビット線対（ＢＬ、ＢＬ）はＮチャネル
センスアンプＮＡから一定時間切り離される。電荷転送
トランジスタＮＴ１およびＮ１３がオフからオンに戻る
と、ビット線対（ＢＬ、ＢＬ）とビット線センスアンプ
ＮＡの一対のセンスノード（ＳＮ、、ＳＮ）とが接続さ
れ、第１のビット線ＢＬの電位はＯｖまで低下する。さ
らに、信号ＳＡＰ ｊがｖｃｃ電位になってＰチャネル
センスアンプＰＡが活性化し、Ｐチャネルセンスアンプ
ＰＡにより第２のビット線ＢＬの電位がＶｃｃ電位側に
引き上げられる。
間完全だけＶＳＳ電位に落ちる。これにより、ブロック
デコーダ３０で上位３つのアドレスＡ７Ｒ＝Ａ９Ｒがデ
コードされて、電荷転送トランジスタ駆動信号φＴＯ〜
φＴ７ （これらの中の１つが前記電荷転送トランジ
スタ駆動信号φＴｊに相当する）のうちの１個が択一的
に一定時間Ｖｓｓ電位になり、選択されたブロックにお
ける電荷転送トランジスタＮＴ、およびＮ１３が一定時
間オフになり、ビット線対（ＢＬ、ＢＬ）はＮチャネル
センスアンプＮＡから一定時間切り離される。電荷転送
トランジスタＮＴ１およびＮ１３がオフからオンに戻る
と、ビット線対（ＢＬ、ＢＬ）とビット線センスアンプ
ＮＡの一対のセンスノード（ＳＮ、、ＳＮ）とが接続さ
れ、第１のビット線ＢＬの電位はＯｖまで低下する。さ
らに、信号ＳＡＰ ｊがｖｃｃ電位になってＰチャネル
センスアンプＰＡが活性化し、Ｐチャネルセンスアンプ
ＰＡにより第２のビット線ＢＬの電位がＶｃｃ電位側に
引き上げられる。
ＮチャネルセンスアンプＮＡのセンス増幅動作後に、カ
ラムアドレスストローブ（ＣＡＳ）信号が活性化してカ
ラムアドレスがデコードされてカラム選択トランジスタ
対（ＣＴｌ、ＣＴ２ ）がオンになると、センスアンプ
ＮＡの一対のセンスノード（ＳＮ、ＳＮ）の電位が一対
のデータ線（ＤＱｌ、ＤＱ２）を経たのち、データバッ
フｙＤＱＢにより再増幅されて一対のデータバス（ＤＬ
Ｉ 、ＤＬ２ ）に出力される。
ラムアドレスストローブ（ＣＡＳ）信号が活性化してカ
ラムアドレスがデコードされてカラム選択トランジスタ
対（ＣＴｌ、ＣＴ２ ）がオンになると、センスアンプ
ＮＡの一対のセンスノード（ＳＮ、ＳＮ）の電位が一対
のデータ線（ＤＱｌ、ＤＱ２）を経たのち、データバッ
フｙＤＱＢにより再増幅されて一対のデータバス（ＤＬ
Ｉ 、ＤＬ２ ）に出力される。
そして、選択メモリセルに第１のビット線ＢＬの“Ｌ＃
レベルが再書込みされ、ダミーセルＤＣｏには“Ｈルベ
ルが再書込みされた後、ワード線ＷＬ１およびダミーワ
ード線ＤＷＬ、が非選択状態に戻される。さらに、プリ
チャージ信号ＥＱＬが活性化してビット線対（ＢＬ、Ｂ
Ｌ）はｖＢ Ｌ ｓダミーセルＤＣ８およびＤＣｌはＶ
ＯＣなる電圧にそれぞれプリチャージされる。
レベルが再書込みされ、ダミーセルＤＣｏには“Ｈルベ
ルが再書込みされた後、ワード線ＷＬ１およびダミーワ
ード線ＤＷＬ、が非選択状態に戻される。さらに、プリ
チャージ信号ＥＱＬが活性化してビット線対（ＢＬ、Ｂ
Ｌ）はｖＢ Ｌ ｓダミーセルＤＣ８およびＤＣｌはＶ
ＯＣなる電圧にそれぞれプリチャージされる。
上記ＤＲＡＭにおいては、第１のビット線ＢＬの電位と
第２のビット線ＢＬの電位とに微少な電位差ΔＶＢＬが
生じた時点で、ＮチャネルセンスアンプＮＡが活性化し
てセンス増幅動作が行われ、この後に、電荷転送トラン
ジスタＮＴ、およびＮ１３が一定時間オフにされ、ビッ
ト線対（Ｂ Ｌ。
第２のビット線ＢＬの電位とに微少な電位差ΔＶＢＬが
生じた時点で、ＮチャネルセンスアンプＮＡが活性化し
てセンス増幅動作が行われ、この後に、電荷転送トラン
ジスタＮＴ、およびＮ１３が一定時間オフにされ、ビッ
ト線対（Ｂ Ｌ。
ＢＬ）の容量がＮチャネルセンスアンプＮＡから一定時
間完全に切り離される。これにより、センスノード（Ｓ
Ｎ、ＳＮ）の負荷が直ちに軽くなり、この時点からセン
スノードＳＮの電荷の引き抜き速度が一気に高速化され
、高速にセンス増幅することが可能になる。
間完全に切り離される。これにより、センスノード（Ｓ
Ｎ、ＳＮ）の負荷が直ちに軽くなり、この時点からセン
スノードＳＮの電荷の引き抜き速度が一気に高速化され
、高速にセンス増幅することが可能になる。
また、ＮチャネルセンスアンプＮＡのセンスノード（Ｓ
ＮＳＳＮ）に不可避的に非対称性が発生していても、セ
ンスノード（ＳＮ、ＳＮ）の負荷が軽くなった時には、
既にＮチャネルセンスアンプＮＡが活性化しているので
、センスノード（ＳＮＳＳＮ）の容量が小さ過ぎること
はなく、上記非対称性の影響を受は難く、Ｎチャネルセ
ンスアンプＮＡの誤動作を招くおそれがなくなる。
ＮＳＳＮ）に不可避的に非対称性が発生していても、セ
ンスノード（ＳＮ、ＳＮ）の負荷が軽くなった時には、
既にＮチャネルセンスアンプＮＡが活性化しているので
、センスノード（ＳＮＳＳＮ）の容量が小さ過ぎること
はなく、上記非対称性の影響を受は難く、Ｎチャネルセ
ンスアンプＮＡの誤動作を招くおそれがなくなる。
次に、センスノード（ＳＮ、ＳＮ）の電位の動きおよび
ビット線対（ＢＬ、ＢＬ）の電位の動きについて、第３
図中の波形を拡大して示した第４図を参照して説明する
。即ち、Ｎチャネルセンスアンプ活性化信号５ＡＮｊが
接地電位Ｖｓｓになると、センスノード（ＳＮ、ＳＮ）
の各電位がセンスノード（ＳＮ、ＳＮ）の非対称性の影
響を受けて逆転することがある。しかし、この時は、電
荷転送トランジスタＮＴ１およびＮＴ２が未だオフにさ
れていないので、少し時間が経つと、センスノード（Ｓ
Ｎ、ＳＮ）の電位は容量が大きいビット線対（ＢＬ、Ｂ
Ｌ）の電荷により補償されてビット線対（ＢＬ、ＢＬ）
の電位側に引きつけられ、ンスノード（ＳＮ、ＳＮ）の
各電位が再び逆転し、活性化初期とほぼ同じ電位差ΔＶ
８Ｌが復活する。
ビット線対（ＢＬ、ＢＬ）の電位の動きについて、第３
図中の波形を拡大して示した第４図を参照して説明する
。即ち、Ｎチャネルセンスアンプ活性化信号５ＡＮｊが
接地電位Ｖｓｓになると、センスノード（ＳＮ、ＳＮ）
の各電位がセンスノード（ＳＮ、ＳＮ）の非対称性の影
響を受けて逆転することがある。しかし、この時は、電
荷転送トランジスタＮＴ１およびＮＴ２が未だオフにさ
れていないので、少し時間が経つと、センスノード（Ｓ
Ｎ、ＳＮ）の電位は容量が大きいビット線対（ＢＬ、Ｂ
Ｌ）の電荷により補償されてビット線対（ＢＬ、ＢＬ）
の電位側に引きつけられ、ンスノード（ＳＮ、ＳＮ）の
各電位が再び逆転し、活性化初期とほぼ同じ電位差ΔＶ
８Ｌが復活する。
信号５ＡＮｊが接地電位Ｖｓｓになってから遅延時間τ
５の後、電荷転送トランジスタ駆動信号φ工ｊが一定時
間Ｖｓｓ電位に落ちると、電荷転送トランジスタＮＴ、
およびＮＴ２が一定時間オフにされ、ビット線対（ＢＬ
、ＢＬ）はＮチャネルセンスアンプＮＡから一定時間切
り離され、これによりセンスノード（ＳＮ、ＳＮ）の負
荷が軽くなり、正しく高速にセンス増幅することが可能
になる。
５の後、電荷転送トランジスタ駆動信号φ工ｊが一定時
間Ｖｓｓ電位に落ちると、電荷転送トランジスタＮＴ、
およびＮＴ２が一定時間オフにされ、ビット線対（ＢＬ
、ＢＬ）はＮチャネルセンスアンプＮＡから一定時間切
り離され、これによりセンスノード（ＳＮ、ＳＮ）の負
荷が軽くなり、正しく高速にセンス増幅することが可能
になる。
信号５ＡＮｊが接地電位Ｖｓｓにな９てからセンスノー
ド（ＳＮ、ＳＮ）に活性化初期とほぼ同じ電位差ΔＶＢ
Ｌが復活するまでに必要な遅延時間τ５は、センスノー
ド（ＳＮＳＳＮ）の容量が１００ｆＦ弱の非常に小さい
値であるので、最悪でも３〜４ｎｓと短く、はぼ無視す
ることができる。
ド（ＳＮ、ＳＮ）に活性化初期とほぼ同じ電位差ΔＶＢ
Ｌが復活するまでに必要な遅延時間τ５は、センスノー
ド（ＳＮＳＳＮ）の容量が１００ｆＦ弱の非常に小さい
値であるので、最悪でも３〜４ｎｓと短く、はぼ無視す
ることができる。
なお、上記実施例では、電荷転送トランジスタ（ＮＴ＋
、ＮＴ２）をオフ状態にする時に、電荷転送トランジ
スタ駆動信号φｒｊをＶｃｃ電位からＶＳＳ電位に落と
したが、Ｖｃｃ電位とＶＳＳ電位との中間電位ｖＭへ落
とすように変更してもよい。
、ＮＴ２）をオフ状態にする時に、電荷転送トランジ
スタ駆動信号φｒｊをＶｃｃ電位からＶＳＳ電位に落と
したが、Ｖｃｃ電位とＶＳＳ電位との中間電位ｖＭへ落
とすように変更してもよい。
以下、電荷転送トランジスタ（ＮＴ１、ＮＴ２ ）を′
オフ状態にする時に電荷転送トランジスタ駆動信号φＴ
ｊを中間電位■８へ落とすような電荷転送トランジスタ
駆動方式を採用したＤＲＡＭについて詳述する。この中
間電位ｖＭ鍵、ビット線プリチャージ電位をＶ Ｂ Ｌ
ｓ Ｎチャネルの電荷転送トランジスタ（ＮＴ１、Ｎ
Ｔ２ ）の閾値電圧をｖｌＮで表わすと、ＶＴＮ≦ｖＭ
≦ｖＢＬ＋ＶＴＮであり、Ｖ、は例えばＶｃｃ／ ２−
２． ５ Ｖに設定される。
オフ状態にする時に電荷転送トランジスタ駆動信号φＴ
ｊを中間電位■８へ落とすような電荷転送トランジスタ
駆動方式を採用したＤＲＡＭについて詳述する。この中
間電位ｖＭ鍵、ビット線プリチャージ電位をＶ Ｂ Ｌ
ｓ Ｎチャネルの電荷転送トランジスタ（ＮＴ１、Ｎ
Ｔ２ ）の閾値電圧をｖｌＮで表わすと、ＶＴＮ≦ｖＭ
≦ｖＢＬ＋ＶＴＮであり、Ｖ、は例えばＶｃｃ／ ２−
２． ５ Ｖに設定される。
このＤＲＡＭに対する読出しおよび再書込みの動作は、
前記実施例の動作に準じて行われるが、前記実施例とは
次の点が異なる。即ち、メモリセルおよびダミーセルか
らビット線に信号が読出され、第１のビット線ＢＬの電
位と第２のビット線ＢＬの電位とに微少な電位差ΔＶＢ
Ｌが生じた時点で、ＮチャネルセンスセンスアンプＮＡ
が活性化して初期増幅が行われた後、信号φＴｊが中間
電位ｖＭになり、電荷転送トランジスタ（ＮＴ、、ＮＴ
２）がオフになり、ビット線対（ＢＬ、ＢＬ）はＮチャ
ネルセンスアンプＮＡから切り離される。
前記実施例の動作に準じて行われるが、前記実施例とは
次の点が異なる。即ち、メモリセルおよびダミーセルか
らビット線に信号が読出され、第１のビット線ＢＬの電
位と第２のビット線ＢＬの電位とに微少な電位差ΔＶＢ
Ｌが生じた時点で、ＮチャネルセンスセンスアンプＮＡ
が活性化して初期増幅が行われた後、信号φＴｊが中間
電位ｖＭになり、電荷転送トランジスタ（ＮＴ、、ＮＴ
２）がオフになり、ビット線対（ＢＬ、ＢＬ）はＮチャ
ネルセンスアンプＮＡから切り離される。
そして、中間電位ｖＭと第１のセンスノードＳＮとの間
の電位差がＶＴＮ以上に大きくなると、この二端子間型
位差に応じて電荷転送トランジスタＮＴｌのインピーダ
ンスが徐々に小さくなるので、Ｎチャネルセンスアンプ
ＮＡが第１のビット線ＢＬの電荷を引き始め、第１のビ
ット線ＢＬの電位が下がり始める。これにより、第１の
センスノードＳＮには第１のビット線ＢＬの電荷が流入
し始めるので、第１のセンスノードＳＮの電位降下速度
は急に遅くなる。
の電位差がＶＴＮ以上に大きくなると、この二端子間型
位差に応じて電荷転送トランジスタＮＴｌのインピーダ
ンスが徐々に小さくなるので、Ｎチャネルセンスアンプ
ＮＡが第１のビット線ＢＬの電荷を引き始め、第１のビ
ット線ＢＬの電位が下がり始める。これにより、第１の
センスノードＳＮには第１のビット線ＢＬの電荷が流入
し始めるので、第１のセンスノードＳＮの電位降下速度
は急に遅くなる。
この時点より以後は、第１のセンスノードＳＮと第１の
ビット線ＢＬとは、電位が近付きながら徐々にＯｖまで
低下していく。これにより、選択メモリセルＭＣ１には
第１のビット線ＢＬの電位が再書込みされ、ダミーセル
ＤＣｏには第２のビット線ＢＬの電位が再書込みされる
。
ビット線ＢＬとは、電位が近付きながら徐々にＯｖまで
低下していく。これにより、選択メモリセルＭＣ１には
第１のビット線ＢＬの電位が再書込みされ、ダミーセル
ＤＣｏには第２のビット線ＢＬの電位が再書込みされる
。
また、上記再書込動作の終了前（あるいは終了後でもよ
い）に、信号φｙｊがＶｃｃ電位に戻されて電荷転送ト
ランジスタ、（ＮＴＩ ５ＮＴ２ ）はオン状−態に戻
される。この電荷転送トランジスタＮＴ１がオン状態に
戻されると、第１のセンスノードＳＮと第１のビット線
ＢＬとは急に電荷の再分配が行われ、容量が小さい方の
第１のセンスノードＳＮの電位が多少浮き上がるが、既
に第１のセンスノードＳＮと第１のビット線ＢＬとは電
位がかなり接近しており、第１のセンスノードＳＮの電
位が急に大きく浮き上がることはない。
い）に、信号φｙｊがＶｃｃ電位に戻されて電荷転送ト
ランジスタ、（ＮＴＩ ５ＮＴ２ ）はオン状−態に戻
される。この電荷転送トランジスタＮＴ１がオン状態に
戻されると、第１のセンスノードＳＮと第１のビット線
ＢＬとは急に電荷の再分配が行われ、容量が小さい方の
第１のセンスノードＳＮの電位が多少浮き上がるが、既
に第１のセンスノードＳＮと第１のビット線ＢＬとは電
位がかなり接近しており、第１のセンスノードＳＮの電
位が急に大きく浮き上がることはない。
上記したようなりＲＡＭの読出動作において、第１のセ
ンスノードＳＮに第１のビット線ＢＬの電荷が流入し始
めて第１のセンスノードＳＮの電位降下速度が急に遅く
なる時点では、一対のセンスノード（ＳＮ、ＳＮ）の電
位差はＶＴＮ以上開いているので（ｖＭ−１／２ｖＣＣ
の場合）、この状態の時にカラム選択トランジスタ対（
ＣＴ１、ＣＴ２）がオンになっても、一対のセンスノー
ド（ＳＮ、ＳＮ）電位差をデータ線対（ＤＱｌ。
ンスノードＳＮに第１のビット線ＢＬの電荷が流入し始
めて第１のセンスノードＳＮの電位降下速度が急に遅く
なる時点では、一対のセンスノード（ＳＮ、ＳＮ）の電
位差はＶＴＮ以上開いているので（ｖＭ−１／２ｖＣＣ
の場合）、この状態の時にカラム選択トランジスタ対（
ＣＴ１、ＣＴ２）がオンになっても、一対のセンスノー
ド（ＳＮ、ＳＮ）電位差をデータ線対（ＤＱｌ。
ＤＱ２）を介してデータバッファＤＱＢにより再増幅す
るのに必要なレベルは十分な余裕があり、高速アクセス
が可能になる。
るのに必要なレベルは十分な余裕があり、高速アクセス
が可能になる。
また、たとえ第１のセンスノードＳＮの電位が多少浮き
上がった状態の時点でカラム選択トランジスタ対（ＣＴ
、 、ＣＴ２ ）がオンになっても、Ｎチャネルセンス
アンプＮＡの能力低下は少なく、十分高速にデータ線Ｄ
Ｑ１の電荷を引き抜くことができ、データバッファＤＱ
Ｂによる誤動作を避けることができる。
上がった状態の時点でカラム選択トランジスタ対（ＣＴ
、 、ＣＴ２ ）がオンになっても、Ｎチャネルセンス
アンプＮＡの能力低下は少なく、十分高速にデータ線Ｄ
Ｑ１の電荷を引き抜くことができ、データバッファＤＱ
Ｂによる誤動作を避けることができる。
従って、上記したように電荷転送トランジスタ駆動信号
φｒｊをＶｃｅ電位から中間電位ｖＭへ落とすような電
荷転送トランジスタ駆動方式を採用したＤＲＡＭによれ
ば、ＲＡＳ信号の活性化時点からカラムアドレスが入力
するまでの時間ｔＲＡＤがある範囲より短い時または長
い時は勿論のこと、ある範囲内であっても、このカラム
アドレス人力後にＣＡＳ信号が活性化した時にＮチャネ
ルセンスアンプＮＡのセンスノード（ＳＮ。
φｒｊをＶｃｅ電位から中間電位ｖＭへ落とすような電
荷転送トランジスタ駆動方式を採用したＤＲＡＭによれ
ば、ＲＡＳ信号の活性化時点からカラムアドレスが入力
するまでの時間ｔＲＡＤがある範囲より短い時または長
い時は勿論のこと、ある範囲内であっても、このカラム
アドレス人力後にＣＡＳ信号が活性化した時にＮチャネ
ルセンスアンプＮＡのセンスノード（ＳＮ。
ＳＮ）の電位は殆んど浮き上がっていないので、データ
バッファＤＱＢで正しく再増幅できることになる。
バッファＤＱＢで正しく再増幅できることになる。
なお、上記説明テハ、ＶＴＮ ５ＶＭ ≦ＶＢ Ｌ ＋
ＶＴＮとしたが、センスアンプＮＡのセンス動作の初期
に電荷転送トランジスタ（ＮＴ１、ＮＴ２ ）をオフ状
態にし、センスアンプＮＡが完全にセンスする前に電荷
転送トランジスタ（ＮＴ、、ＮＴ２）をオン状態にすれ
ば上記実施例と同様な効果が得られる。従って、カラム
選択トランジスタ（ＣＴ、 、ｃ”Ｔ２）をオンにして
データバッファＤＱＢでセンスするのに必要な電圧をα
、センスノードＳＮまたはＳＮがビット線ＢＬまたはＢ
Ｌの電荷を引き始める電位をβで表わすと、ＶＴＮ＋β
≦ＶＭ ≦ＶＢ Ｌ 十ＶＴ Ｈ−＜ＺＬ段設定ればよ
い。
ＶＴＮとしたが、センスアンプＮＡのセンス動作の初期
に電荷転送トランジスタ（ＮＴ１、ＮＴ２ ）をオフ状
態にし、センスアンプＮＡが完全にセンスする前に電荷
転送トランジスタ（ＮＴ、、ＮＴ２）をオン状態にすれ
ば上記実施例と同様な効果が得られる。従って、カラム
選択トランジスタ（ＣＴ、 、ｃ”Ｔ２）をオンにして
データバッファＤＱＢでセンスするのに必要な電圧をα
、センスノードＳＮまたはＳＮがビット線ＢＬまたはＢ
Ｌの電荷を引き始める電位をβで表わすと、ＶＴＮ＋β
≦ＶＭ ≦ＶＢ Ｌ 十ＶＴ Ｈ−＜ＺＬ段設定ればよ
い。
第５図は、第１図に示したＤＲＡＭの変形例を示してお
り、第１図に示したＤＲＡＭと比べて、Ｎチャネルセン
スアンプＮＡとＰチャネルセンスアンプＰＡとが入れ替
えられ、Ｎチャネルの電荷転送トランジスタ対（ＮＴ１
、ＮＴ２ ）に代えてＰチャネルの電荷転送トランジス
タ対（Ｐ Ｔ １５ＰＴ２）が使用され、電荷転送トラ
ンジスタ駆動信号φｒｊの論理レベルが反転している点
が異なり、その他は同じであるので前記実施例中と同一
符号を付している。
り、第１図に示したＤＲＡＭと比べて、Ｎチャネルセン
スアンプＮＡとＰチャネルセンスアンプＰＡとが入れ替
えられ、Ｎチャネルの電荷転送トランジスタ対（ＮＴ１
、ＮＴ２ ）に代えてＰチャネルの電荷転送トランジス
タ対（Ｐ Ｔ １５ＰＴ２）が使用され、電荷転送トラ
ンジスタ駆動信号φｒｊの論理レベルが反転している点
が異なり、その他は同じであるので前記実施例中と同一
符号を付している。
この場合、電荷転送トランジスタ駆動信号φｒｊは、電
荷転送トランジスタ（ＰＴ、、ＰＴ２）をオフ状態にす
る時にはＶｓｓ電位からＶｃｅ電位または中間電位ｖＭ
へ上げられ、電荷転送トランジスタ（Ｐ Ｔｌ、 Ｐ
Ｔ２ ）をオン状態にする時はＶｓｓ電位に落とされる
。中間電位ｖＭは、ビット線プリチャージ電位をＶＢＬ
％Ｐチャネルの電荷転送トランジスタ（ＰＴ、 、ＰＴ
２）の閾値電圧をｖＴＰで表わすと、ＶＢＬ−ＩＶＴＰ
ｌ、≦ＶＭ ≦Ｖｃｃ −ｌ ＶＴ ｐ ｌである。
荷転送トランジスタ（ＰＴ、、ＰＴ２）をオフ状態にす
る時にはＶｓｓ電位からＶｃｅ電位または中間電位ｖＭ
へ上げられ、電荷転送トランジスタ（Ｐ Ｔｌ、 Ｐ
Ｔ２ ）をオン状態にする時はＶｓｓ電位に落とされる
。中間電位ｖＭは、ビット線プリチャージ電位をＶＢＬ
％Ｐチャネルの電荷転送トランジスタ（ＰＴ、 、ＰＴ
２）の閾値電圧をｖＴＰで表わすと、ＶＢＬ−ＩＶＴＰ
ｌ、≦ＶＭ ≦Ｖｃｃ −ｌ ＶＴ ｐ ｌである。
ここで、電荷転送トランジスタ（ＰＴ、、ＰＴ２）をオ
フ状態にする時に、電荷転送トランジスタ駆動信号φｒ
ｊをＶＳＳ電位から中間電位ｖＭへ上げるような電荷転
送トランジスタ駆動方式を採用したＤＲＡＭの動作は、
上記したような電荷転送トランジスタ駆動信号φＴｊを
Ｖｃｅ電位から中間電位ｖＭへ落とす電荷転送トランジ
スタ駆動信号を採用したＤＲＡＭの動作に準じて行われ
て同様の効果が得られる。
フ状態にする時に、電荷転送トランジスタ駆動信号φｒ
ｊをＶＳＳ電位から中間電位ｖＭへ上げるような電荷転
送トランジスタ駆動方式を採用したＤＲＡＭの動作は、
上記したような電荷転送トランジスタ駆動信号φＴｊを
Ｖｃｅ電位から中間電位ｖＭへ落とす電荷転送トランジ
スタ駆動信号を採用したＤＲＡＭの動作に準じて行われ
て同様の効果が得られる。
即ち、第２のセンスノードＳＮから第２のビット線ＢＬ
に電荷が流入し始めて第２のセンスノードＳＮの電位上
昇速度が急に遅くなる時点では、一対のセンスノード（
ＳＮ、ＳＮ）の電位差は１Ｖｒｐ１以上開Ｌ’テイル（
７）テ（ＶＭ ＝ １ ／ ２ＶＣＣの場合）、この状
態の時にカラム選択トランジスタ対（ＣＴ１、ＣＴ２）
がオンになっても、−一対のセンスノード（ＳＮ％ＳＮ
）の電位差をデータ線対（ＤＱ＋ −ＤＱ２ ）を介し
てデータバッファＤＱＢにより再増幅するのに必要なレ
ベルは十分な余裕があり、高速アクセスが可能になる。
に電荷が流入し始めて第２のセンスノードＳＮの電位上
昇速度が急に遅くなる時点では、一対のセンスノード（
ＳＮ、ＳＮ）の電位差は１Ｖｒｐ１以上開Ｌ’テイル（
７）テ（ＶＭ ＝ １ ／ ２ＶＣＣの場合）、この状
態の時にカラム選択トランジスタ対（ＣＴ１、ＣＴ２）
がオンになっても、−一対のセンスノード（ＳＮ％ＳＮ
）の電位差をデータ線対（ＤＱ＋ −ＤＱ２ ）を介し
てデータバッファＤＱＢにより再増幅するのに必要なレ
ベルは十分な余裕があり、高速アクセスが可能になる。
また、電荷転送トランジスタＰＴ２がオン状態に戻され
ると、第２のセンスノードＳＮと第２のビット線ＢＬと
は急に電荷の再分配が行われ、容量が小さい方の第２の
センスノードＳＮの電位が多少落ち込むが、たとえこの
落ち込んだ状態の時点でカラム選択トランジスタ対（Ｃ
ＴＩ 、ＣＴ２ ）がオンになっても、Ｐチャネルセン
スアンプＰＡの能力低下は少なく、データバッファＤＱ
Ｂによる誤動作を避けることができる。
ると、第２のセンスノードＳＮと第２のビット線ＢＬと
は急に電荷の再分配が行われ、容量が小さい方の第２の
センスノードＳＮの電位が多少落ち込むが、たとえこの
落ち込んだ状態の時点でカラム選択トランジスタ対（Ｃ
ＴＩ 、ＣＴ２ ）がオンになっても、Ｐチャネルセン
スアンプＰＡの能力低下は少なく、データバッファＤＱ
Ｂによる誤動作を避けることができる。
なお、上記説明では、ＶＢＬ−ＩＶＴＰ Ｉ ≦Ｖ
Ｍ ≦Ｖｃｃ −ｌ ＶＴ ｐ Ｉとしたが、センスア
ンプＰＡのセンス動作の初期に電荷転送トランジスタ（
ＰＴｌ、ＰＴ２）をオフ状態にし、センスアンプＰＡが
完全にセンスする前に電荷転送トランジスタ（ＰＴＩ
、ＰＴ２ ）をオン状態にすれば上記実施例と同様な効
果が得られる。従って、カラム選択トランジスタ（ＣＴ
１、ＣＴ２ ）をオンにしてデータバッファＤＱＢでセ
ンスするのに必要な電圧をα、センスノードＳＮまたは
ＳＮがビット線ＢＬまたはＢＬの電荷を引き始める電位
をβで表わすと、Ｖｓ Ｌ Ｉ ＶＴ ｐ ｌ ＋
ａ≦Ｖ）４ ≦ＶｃｃＩＶＴＰＩ−βに設定すればよい
。
Ｍ ≦Ｖｃｃ −ｌ ＶＴ ｐ Ｉとしたが、センスア
ンプＰＡのセンス動作の初期に電荷転送トランジスタ（
ＰＴｌ、ＰＴ２）をオフ状態にし、センスアンプＰＡが
完全にセンスする前に電荷転送トランジスタ（ＰＴＩ
、ＰＴ２ ）をオン状態にすれば上記実施例と同様な効
果が得られる。従って、カラム選択トランジスタ（ＣＴ
１、ＣＴ２ ）をオンにしてデータバッファＤＱＢでセ
ンスするのに必要な電圧をα、センスノードＳＮまたは
ＳＮがビット線ＢＬまたはＢＬの電荷を引き始める電位
をβで表わすと、Ｖｓ Ｌ Ｉ ＶＴ ｐ ｌ ＋
ａ≦Ｖ）４ ≦ＶｃｃＩＶＴＰＩ−βに設定すればよい
。
また、上記したような電荷転送トランジスタ駆動信号φ
□ｊをＶｃｃ電位から中間電位ｖＭへ落とす、あるいは
、電荷転送トランジスタ駆動信号φ□ｊをＶＳＳ電位か
ら中間電位ｖＭへ上げるような電荷転送トランジスタ駆
動方式を採用したＤＲＡＭにおける一対のビット線（Ｂ
Ｌ、ＢＬ）と一対のセンスノード（ＳＮ、ＳＮ）との間
ｉこは、電荷転送トランジスタ（Ｎ Ｔ １ 、Ｎ Ｔ
２またはＰＴ、 、ｐ’ｒ２）に限らず、上記電荷転送
トランジスタと同等な特性を有する電荷転送回路を接続
することができる。
□ｊをＶｃｃ電位から中間電位ｖＭへ落とす、あるいは
、電荷転送トランジスタ駆動信号φ□ｊをＶＳＳ電位か
ら中間電位ｖＭへ上げるような電荷転送トランジスタ駆
動方式を採用したＤＲＡＭにおける一対のビット線（Ｂ
Ｌ、ＢＬ）と一対のセンスノード（ＳＮ、ＳＮ）との間
ｉこは、電荷転送トランジスタ（Ｎ Ｔ １ 、Ｎ Ｔ
２またはＰＴ、 、ｐ’ｒ２）に限らず、上記電荷転送
トランジスタと同等な特性を有する電荷転送回路を接続
することができる。
即ち、この電荷転送回路は、上記電荷転送トランジスタ
と同様に、とフトせんとセンスノードの二端子間の電位
差によりインピーダンスが変化するとともに、第三の端
子と前記二端子の電位の一方との差の電位によってオフ
状態になる素子がビット線側端子およびビット線センス
アンプ側端子の間に接続されており、メモリセルデータ
の続出時にビット線対（ＢＬ、ＢＬ）に微少な電位差が
生じた時点で一時的にオフ状態に制御されるものであれ
ばよい。これにより、ビット線センスアンプの活性化初
期にオフになってビット線対（Ｂ Ｌ。
と同様に、とフトせんとセンスノードの二端子間の電位
差によりインピーダンスが変化するとともに、第三の端
子と前記二端子の電位の一方との差の電位によってオフ
状態になる素子がビット線側端子およびビット線センス
アンプ側端子の間に接続されており、メモリセルデータ
の続出時にビット線対（ＢＬ、ＢＬ）に微少な電位差が
生じた時点で一時的にオフ状態に制御されるものであれ
ばよい。これにより、ビット線センスアンプの活性化初
期にオフになってビット線対（Ｂ Ｌ。
ＢＬ）からセンスノード（ＳＮ、ＳＮ）を切り離し、一
対のセンスノード（ＳＮ、ＳＮ）にある一定以上の電位
差がつくと、インピーダンスが徐々に低下してセンスノ
ードとビット線とを自然にゆっくりとつなぐことができ
、センス動作の高速化およびこの電荷転送回路がオンに
戻った時に一対のセンスノード（ＳＮ、ＳＮ）間の電位
差の一時的な減少を抑制することができる。
対のセンスノード（ＳＮ、ＳＮ）にある一定以上の電位
差がつくと、インピーダンスが徐々に低下してセンスノ
ードとビット線とを自然にゆっくりとつなぐことができ
、センス動作の高速化およびこの電荷転送回路がオンに
戻った時に一対のセンスノード（ＳＮ、ＳＮ）間の電位
差の一時的な減少を抑制することができる。
第６図（ａ）および（ｂ）は、それぞれ上記電荷転送回
路の他の例を示しており、例えばコレクタ・ベース相互
が接続されたバイポーラＮＰＮトランジスタからなるダ
イオードＤが二端子間に接続され、このダイオードＤに
並列にスイッチ回路Ｓが接続され、このスイッチ回路Ｓ
がスイッチング制御されるように構成されている。ビッ
ト線センスアンプの活性化初期にスイッチ回路Ｓがオフ
にされることによって、一対のセンスノード（ＳＮ、Ｓ
Ｎ”）はビット線対（ＢＬ％ＢＬ）から切離され、一対
のセンスノード（ＳＮ、５Ｎ）１．：ある一定以上の電
位差がつくと、ダイオードＤのインピーダンスが徐々に
低下し、ビット線対（ＢＬ、ＢＬ）とセンスノード（Ｓ
Ｎ、丁Ｎ）は共に増幅されてゆき、再びスイッチ回路Ｓ
がオンされればビット線対は充分な振幅になる。
路の他の例を示しており、例えばコレクタ・ベース相互
が接続されたバイポーラＮＰＮトランジスタからなるダ
イオードＤが二端子間に接続され、このダイオードＤに
並列にスイッチ回路Ｓが接続され、このスイッチ回路Ｓ
がスイッチング制御されるように構成されている。ビッ
ト線センスアンプの活性化初期にスイッチ回路Ｓがオフ
にされることによって、一対のセンスノード（ＳＮ、Ｓ
Ｎ”）はビット線対（ＢＬ％ＢＬ）から切離され、一対
のセンスノード（ＳＮ、５Ｎ）１．：ある一定以上の電
位差がつくと、ダイオードＤのインピーダンスが徐々に
低下し、ビット線対（ＢＬ、ＢＬ）とセンスノード（Ｓ
Ｎ、丁Ｎ）は共に増幅されてゆき、再びスイッチ回路Ｓ
がオンされればビット線対は充分な振幅になる。
［発明の効果］
上述したように本発明のＤＲＡＭによれば、ビット線セ
ンスアンプが活性化された後に電荷転送回路が一定期間
オフ状態に制御されるので、センスノードの負荷が軽く
なると一気に高速センス動作が可能になる。また、ビッ
ト線センスアンプのセンスノードに不可避的に非対称性
が発生していても、センスノードの負荷が軽くなった時
に、既にビット線センスアンプが活性化されているので
、センスノードの容量が小さ過ぎることはなく、上記非
対称性の影響を受は難く、センスアンプの誤動作を招く
おそれがなくなる。
ンスアンプが活性化された後に電荷転送回路が一定期間
オフ状態に制御されるので、センスノードの負荷が軽く
なると一気に高速センス動作が可能になる。また、ビッ
ト線センスアンプのセンスノードに不可避的に非対称性
が発生していても、センスノードの負荷が軽くなった時
に、既にビット線センスアンプが活性化されているので
、センスノードの容量が小さ過ぎることはなく、上記非
対称性の影響を受は難く、センスアンプの誤動作を招く
おそれがなくなる。
第１図は本発明の一実施例に係るＤＲＡＭの一部を示す
回路図、第２図は第１図のＤＲＡＭにおける駆動信号供
給系の一部を概略的に示す構成説明図、第３図は第１図
および第２図に示したＤＲＡＭの動作例を示すタイミン
グ図、第４図は第３図中のセンスノードの電位の動きお
よびビット線対の電位の動きを拡大して示す波形図、第
５図は本発明の他の実施例に係るＤＲＡＭの一部を示す
回路図、第６図（ａ）および（ｂ）は第１図のＤＲＡＭ
におけるビット線とビット線センスアンプのセンスノー
ドとの間に接続される電荷転送回路の変形例を示す回路
図、第７図は従来の電荷転送トランジスタ駆動方式を採
用したＤＲＡＭの動作例を示すタイミング図、第８図は
第７図中のセンスノードの電位の動きおよびビット線対
の電位の動きを拡大して示す波形図、第９図はセンスア
ンプの一対のセンスノードの非対称性の原因の主なもの
としてＬＤＤトランジスタの形成時における低濃度不純
物領域形成のためのイオン注入に際しての斜めイオン注
入を説明するために示す図である。 ＢＬ、ＢＬ・・・ビット線、Ｍ Ｃｇ −Ｍ Ｃ２５５
−メモリセル、ＷＬｏ−ＷＬ２ ｓ ｓ・・・ワード線
、ＰＲ・・・ビット線プリチャージ・イコライズ回路、
ＰＡ・・・Ｐチャネルセンスアンプ、ＮＴＩ 、ＮＴ２
。 ＰＴｌ、ＰＴ２・・・電荷転送トランジスタ、ＮＡ・・
・Ｎチャネルセンスアンプ、ＳＮ、ＳＮ・・・センスノ
ード。 出願人代理人 弁理士 鈴江武彦 第４図
回路図、第２図は第１図のＤＲＡＭにおける駆動信号供
給系の一部を概略的に示す構成説明図、第３図は第１図
および第２図に示したＤＲＡＭの動作例を示すタイミン
グ図、第４図は第３図中のセンスノードの電位の動きお
よびビット線対の電位の動きを拡大して示す波形図、第
５図は本発明の他の実施例に係るＤＲＡＭの一部を示す
回路図、第６図（ａ）および（ｂ）は第１図のＤＲＡＭ
におけるビット線とビット線センスアンプのセンスノー
ドとの間に接続される電荷転送回路の変形例を示す回路
図、第７図は従来の電荷転送トランジスタ駆動方式を採
用したＤＲＡＭの動作例を示すタイミング図、第８図は
第７図中のセンスノードの電位の動きおよびビット線対
の電位の動きを拡大して示す波形図、第９図はセンスア
ンプの一対のセンスノードの非対称性の原因の主なもの
としてＬＤＤトランジスタの形成時における低濃度不純
物領域形成のためのイオン注入に際しての斜めイオン注
入を説明するために示す図である。 ＢＬ、ＢＬ・・・ビット線、Ｍ Ｃｇ −Ｍ Ｃ２５５
−メモリセル、ＷＬｏ−ＷＬ２ ｓ ｓ・・・ワード線
、ＰＲ・・・ビット線プリチャージ・イコライズ回路、
ＰＡ・・・Ｐチャネルセンスアンプ、ＮＴＩ 、ＮＴ２
。 ＰＴｌ、ＰＴ２・・・電荷転送トランジスタ、ＮＡ・・
・Ｎチャネルセンスアンプ、ＳＮ、ＳＮ・・・センスノ
ード。 出願人代理人 弁理士 鈴江武彦 第４図
Claims (5)
- （１）ダイナミック型メモリセルのアレイにおける各カ
ラムのビット線対とビット線センスアンプの一対のセン
スノードとの間にそれぞれ電荷転送回路が接続されてお
り、前記ビット線対を所定のタイミングで所定の電圧に
プリチャージする回路を有するダイナミック型ランダム
アクセスメモリにおいて、 前記電荷転送回路は、ビットせんとセンスノードの二端
子間の電位差によりインピーダンスが変化するとともに
、第三の端子と前記二端子の電位の一方との差の電位に
よってオフ状態になる素子がビット線側端子およびビッ
ト線センスアンプ側端子の間に接続されており、 メモリセルの信号がビット線に読出された後に前記ビッ
ト線センスアンプが活性化され、このビット線センスア
ンプの動作後に前記電荷転送回路がオフ状態に制御され
ることを特徴とするダイナミック型ランダムアクセスメ
モリ。 - （２）前記電荷転送回路として電界効果トランジスタを
用い、この電界効果トランジスタのゲートに所定の駆動
信号を供給するようにしてなることを特徴とする請求項
１記載のダイナミック型ランダムアクセスメモリ。 - （３）前記電界効果トランジスタはＮチャネルのＭＯＳ
トランジスタであり、このＭＯＳトランジスタをオフに
する時にはゲートに与える駆動信号を電源電位から電源
電位と接地電位との間の中間電位に落とし、このＭＯＳ
トランジスタをオンにする時にはゲートに与える駆動信
号を電源電位に上げることを特徴とする請求項２記載の
ダイナミック型ランダムアクセスメモリ。 - （４）前記電界効果トランジスタはＰチャネルのＭＯＳ
トランジスタであり、このＭＯＳトランジスタをオフに
する時にはゲートに与える駆動信号を接地電位から接地
電位と電源電位との間の中間電位に上げ、このＭＯＳト
ランジスタをオンにする時にはゲートに与える駆動信号
を接地電位に落とすことを特徴とする請求項２記載のダ
イナミック型ランダムアクセスメモリ。 - （５）前記電荷転送回路としてダイオードとスイッチ回
路とを並列に接続して用い、このスイッチ回路をスイッ
チング駆動するようにしてなることを特徴とする請求項
１記載のダイナミック型ランダムアクセスメモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1121209A JPH02301097A (ja) | 1989-05-15 | 1989-05-15 | ダイナミック型ランダムアクセスメモリ |
| EP19900109122 EP0398244A3 (en) | 1989-05-15 | 1990-05-15 | Dynamic type random-acces memory |
| KR1019900007092A KR900019040A (ko) | 1989-05-15 | 1990-05-15 | 다이나믹형 랜덤억세스메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1121209A JPH02301097A (ja) | 1989-05-15 | 1989-05-15 | ダイナミック型ランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02301097A true JPH02301097A (ja) | 1990-12-13 |
Family
ID=14805577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1121209A Pending JPH02301097A (ja) | 1989-05-15 | 1989-05-15 | ダイナミック型ランダムアクセスメモリ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0398244A3 (ja) |
| JP (1) | JPH02301097A (ja) |
| KR (1) | KR900019040A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0319193A (ja) * | 1989-06-16 | 1991-01-28 | Matsushita Electric Ind Co Ltd | センスアンプ回路 |
| US5684750A (en) * | 1996-03-29 | 1997-11-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with a sense amplifier including two types of amplifiers |
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