JPS6151692A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は記憶装置に関する。

〔背景技術〕

日経マグロウヒル社発行の１９８３年９月２６日付、日
経エレクトロニクス誌１２５頁から１３９頁にも示され
るように、スタティックＲＡＭの大容量化、高速化が進
んでいろ。

本出願人等は、スタティックＲＡＭの大容量化。

高速化の観点から研究を進め、スタティックＲＡＭをバ
イポーラトランジスタ、ＭＯＳ）ランジスタの双方を用
い構成する技術を開発した。その概略を述べると以下の
ようなものである。

すなわち半導体メモリ内のアドレス回路、タイミング回
路゛などにおいて、長距離の信号線を充電および放電す
る出力トランジスタ及びファンアウトの大きな出力トラ
ンジスタはバイポーラトランジスタにより構成され、論
理処理、例えば反転。

非反転、ＮＡＮＤ、ＮＯＲ等の処理を行う論理回路は、
０Ｍ０３回路より構成されている。ＣＭ　Ｏ３回路によ
って構成された論理回路は低消費電力であり、この論理
回路の出力信号は低出力インピーダンスのバイポーラ出
力トランジスタを介して長距離の信号線に伝達される。

低比カイ／ビーダンスであるバイポーラ出力トランジス
タを用いて出力信号を信号線に伝えるようにしたことに
より信号線の浮遊容量に対する信号伝播遅延時間の依存
性を小さくすることができる作用でもって、低消費電力
で高速匹の半導体メモリが得られるというものである。

上記したバイポーラ・０ＭＯ３混在技術を用℃・た高速
、低消費電力のＳＲＡＭ技術にもとづき、本発明者等は
さらにアクセスタイムの高速化を検討した。この結果、
データ読出し時においてワード線およびデータ線を同時
に切換えると、ワード線の切替りにくらべ、データ酷の
切替りがおくれ、このことがアクセスタイムを遅延させ
る原因となることが明らかとなった。

第５図は、本発明前に本発明者によって検討されたスタ
ティックＲＡＭのメモリ・セル部分の回路図であるが、
例えば今、メモリ・セＪｖＭ５が選択されており、次に
メモリ・セルＭ８を選択する場合を考えろ。

メモリ・セルＭ５が選択されている時は、ワード線Ｗ１
がハイレベル（Ｈ）となっており、このためにメモリ・
セルＭ７において、トランスファＭＯ３ＦＥＴｍｌ　８
０．ｍｌ　９０がオンし’−Ｃいる。こ−のためデータ
線Ｄ２．Ｄ２は、メモリ・七ＮＭ７の情報に応じてそれ
ぞれノ・イ（Ｈ）、ロー（Ｌ）レベルとなり、相補デー
タ線対Ｄ２．　Ｄ２の電位差が大きい。次にメモリ・セ
ルＭ８を選択するためにワード線およびデータ線を切換
えたとすると、同図かられかるようにメモリ・セ／Ｉ／
Ｍ８に記憶されたデータは、メモリ・セルＭ７に記憶さ
れたデータとは逆のために、今夏は相補データ線対Ｄ２
．Ｄ２の電位は、メモリ・セルＭ８のデータに応じて、
それぞれロー（Ｌ）、　ノ・イ（Ｈ）レベルへとゆっく
りと反転する。

このために、データ編電位が安定に切替るまでの時間が
遅れアクセスタイムが遅くなるのである。

本発明は、上記した問題点にかんがみてなされたもので
ある。

し発明の目的〕 本発明の目的は、記憶装置の構成をさほど複雑化するこ
となく、アクセス速度を速めた、記憶装置を提供するこ
とにある。

この発明の前記ならびに、そのほかの目的と新規な特徴
については本明細書の記述および添付図面から明らかに
なるであろう。　。

〔発明の概要〕

本発明の代表的なものの概要を簡単に説明すれば下記の
とおりである。

すなわち、谷相補データ線対に、電位等化用のスイッチ
ング回路を設け、これをＹ選択（カラム）選択信号でも
って制御するようになし、非還択状悪にあろ相補データ
線対の電位差を縮小することにより、相補データ線の切
替り速度を速め、これによりアクセスタイムの高速化を
達成するものである。

〔実施例〕

以下、この発明の代表的な実施例を図面を参照しながら
説明する。

第１図には、記憶容量が６４にピットで、入出力が１ビ
ット単位で行なわれるスタティックＲＡＭの内部構成が
示されている。破線ＩＣで囲まれた各回路ブロックは、
半導体集積回路技術によって、１個のシリコンチップに
形成され′１：℃・る。

本実施例のスタティックＲＡＭは、それぞれが１６にビ
ｙ　ト（＝１６３８４ピット）の記憶容量を持つ４つの
マトリックス（メモリ・アレイＭ−ＡＲＹＩ〜Ｍ−ＡＲ
Ｙ４）を有し、これにより合計で６４にビット（＝６５
５３６ビツト）の記憶容量を持つようにされている。４
つのメモリ・アレイＭ−ＡＲＹＩ〜Ｍ−ＡＲＹ４は、互
いに同様な構成にされており、それぞれに＆”！、メモ
リ・セルが１２８列（ロウ）Ｘ１２８行（カラム）に配
置されている。

複数のメモリ・セルを有するメモリ・アレイから／Ｎ望
のメモリ・セルを選択するためのアドレス回路は、アド
レスバッファＡＤＢ、　　ロウデコーダＲ−ＤＣＲＯ，
Ｒ−Ｉ）ＣＲＩ、　Ｒ−ＤＣＲ２，カラムテコ−タＣ−
Ｄ　ＣＲ１〜Ｃ−Ｄ　ＣＲ４、カラムスイッチＣ−３Ｗ
Ｉ〜Ｃ−３Ｗ４等から構成されて（・る。

情報の読出し・啓込みを扱う信号回路は、特に制限され
ないが、データ人カバッファＤＩＢ、データ入力中間ア
ンプＤＩＩＡＩ〜ＤＩＩＡ４．データ出力バンファＤＯ
Ｂ、データ出力中間アンプＤＯＩＡ、センスアンプＳＡ
Ｉ〜５Ａ１６から構成されて℃・る。

情報の読出し・各込みの動作を制御するためのタイミン
グ回路は、特に制限されないが、内部制御信号発生回路
ＣＯＭ　　ＧＥ、センスアンプ選択回路５ＡＳＣから構
成されている。

ロウ系のアドレス選択縁（ワードａＷＬ１１〜ＷＬ１１
２８．ＷＬ２１〜ＷＬ２１２８．ＷＲＩ　１〜ＷＲ１１
２８，ＷＲ２１〜ＷＲ２１２８）には、アドレス信号Ａ
Ｏ〜Ａ８に基づ（・て得られるデコード出力信号がロー
デコーダ）ｔ−ＤＣＲＩ、Ｒ−ＤＣＲ２より送出される
。上記アドレス信号ＡＯ〜Ａ８のうち、アドレス信号Ａ
７．Ａ８は、４つのメモリ・マトリックスＭ−ＡＲＹＩ
〜Ｍ−ＡＲＹ４から１つのメモリ・マトリックスを選択
するために用〜・られる。

アドレスバッファＡＤＨは、アドレス信号ＡＯ〜Ａ１５
を受け、これに基づいた内部相補アドレス信号ａＯ−ａ
１５を形成する。なお、内部相補アドレス信号ａＯは、
アドレス信号ＡＯと同相の内部アドレス信号ａＱと、ア
ドレス信号ＡＯに対して位相反転された内部アドレス信
号ａＱとによって構成され′″ＣＬ・る。残りの内部相
補アドレス信号ａ１〜ａ１５についても、同様に、内部
アドレス信号ａ１〜ａ１５と内部アドレス信号ａ１〜ａ
１５とによって構成されて℃・る。

アドレスバッファＡＤＢによって形成された内部相補ア
ドレス信号ａ　Ｏ−２１５のうち、内部相補アドレス信
号ａ７．ａ８．ａ９〜ａ１５は、カラムデコーダＣ−Ｄ
ＣＲＩ〜Ｃ−ＤＣＲ４に供給される。カラムデコーダＣ
−ＤＣＲＩ〜Ｃ−Ｄ（４４は、これらの内部相補アドレ
ス信号を解読（デコード）し、このドコードによって得
られた選択信号（デコード出力信号）を、カラムスイッ
チＣ−３ＷＩ〜Ｃ−Ｓ　Ｗ　４内のスイッチ用絶縁ゲー
ト型電界効果トランジスタ（以下、ＭＩＳＦＥＴと称す
る）Ｑ１００Ｉ、Ｑ１００Ｉ、Ｑ１１２８゜Ｑ１１２８
．Ｑ２００Ｉ、Ｑ２００Ｉ、　　Ｑ３ｏｏ１゜Ｑ、３０
０１．　　Ｑ４００Ｉ、Ｑ４００Ｉ等のゲート電極に供
給する。

ワード線ＷＬＩＩ〜ＷＬ　１１２８．ＷＬ　２１〜ＷＬ
２１２８．ＷＲｌ　１〜ＷＲ１１２８，ＷＲ２１〜ＷＲ
２１２８のうち、外部からのアドレス信号ＡＯ〜Ａ８の
組合わせによって指定された１本のワード線が上述した
ロウデコーダＲ−ＤＣＲＩ、Ｒ−ＤＣＲ２によって選択
され、上述したカラムデコダＣ−ＤＣＲＩ〜Ｃ−ＤＣＲ
４及びカラムスイッチＣ−８ＷＩ〜Ｃ７５Ｗ４によりて
、外部からのアドレス信号Ａ７．Ａ８．Ａ９〜Ａ１５の
組合わせによって指定された１対の相補データ線対が、
複数ノ相補データｉ対Ｄ１００Ｉ、Ｄ１００Ｉ　〜Ｄ４
１２８．Ｄ４１２８のなかから選択されろ。これにより
、選択されたワード線と選択された相補データ線対との
叉点に位置されたメモリ・セルＭ−ＣＥＬが選択される
。

読み出し動作においては、スイッチ用ＭＩ　ＳＦ内部制
御信号発生回路ＣＯＭ−ＧＥから出力された制御信号に
よりオフ状態にされる。これにより、コモンデー１ｉｃ
ＤＬ１．ＣＤＬＩ〜ＣＤＬ４゜ＣＤＬ４と書き込み信号
入力中間アンプＤＩ工Ａ１〜ＤＩＩＡ４とが電気的に分
離される。選択されたメモリ・セルの情報は、選択され
た相補データ線対を介してコモンデータ線に伝えられる
。コモンデータ線に伝えられたメモリ・セルの情報は、
センスアンプＳＡＩ〜ＳＡＩ　６によりセンスされ、デ
ータ出力中間アンプＤＯＩＡ及びデータ出力バノファＤ
ＯＢを介して外部に出力される。

なお、本実施例では、卆ンスアンブが１６個設ゆられて
−・るが、これらのセンスアンプＳＡＩ〜５Ａ１６のう
ち、１つのセンスアンプ、スなわちその入力端子がコモ
ンデータ線を介して選択された相補データ線対に結合さ
れたセンスアンプがセンスアンプ選択回路５ＡＳＣから
のセンスアンプ選択信号により選択されて、センス動作
を実行する。

書キ込み動作においては、スイッチ用ＭＩＳＦＥＴＱＩ
、Ｑｌ〜Ｑ４１　Ｑ４．　Ｑ、ｓ、　Ｑｓ、　Ｑｌ２゜
Ｑｌ　２．　Ｑｌ　６．　Ｑｌ　６が内部制御信号発生
回路ＣＯＭ−ＧＥからの制御信号によってオン状態にさ
れる。アドレス信号Ａ７〜Ａ１５に従って、例えば、カ
ラムデコーダＣ−ＤＣＲＩがスイッチ用ＭＩＳＦＥＴＱ
、１００１．Ｑ１００Ｉをオン状態にした場合、データ
入力中間アンプＤＩＩＡＩの出力信号は、コモ／データ
線対ＣＤＬＩ、ＣＤＬＩ。

ＭＩＳＦＥＴＱＩ、Ｑｌ、Ｑ１００Ｉ、Ｑ１００Ｉを介
して相補データ線対Ｄ１００１．−Ｄ１００１に伝えら
れる。このとき、ロウデコーダ）ｔ−ＤＣＲＩによって
ワード線ＷＬＩＩが選択されていれば、このワード線Ｗ
ＬＩＩと相補データｉＤ　１００１゜Ｄｌｏｏｌとの叉
点に設けられたメモリ・セルにデータ入力中間アンプＤ
ＩＩＡＩの出力信号に応じた留保が書き込まれる。

コモンデータ線対ＣＤＬＬ、ＣＤＬＬは、特に制限され
ないが、本実施例においては、４組のコモ／データ線対
（サブコモンデータ線対）により構成されている。同図
には、これら４組のコモンデータ線対のうち、２組のコ
モ／データ線対が示され℃いる。残りの２組のコモンデ
ータ線対も、図示されているコモンデータ線対と同様に
、それぞれスイッチ用ＭＩＳＦＥＴＱ２．Ｑ２．Ｑ３゜
ξ３を介してデータ入力中間アンプＤｉＩＡ１に結合さ
れるようにされて−・る。この４組のコモ／データ線対
のそれぞれには、１個のセンスアンプの入力端子と、３
２組のスイッチ用ＭＩＳＦＥＴの一方の入出力電極が結
合されている。すなわち、第１のコモ／データ線対には
、センスアンプＳＡＩの入力端子と、スイッチ用ＭＩＳ
ＦＥＴＱ１００Ｉ。

Ｑ１００１〜Ｑ１０３２．Ｑ１０３２の入出力端子が結
合すれ、第２のコモンデータ線対には、センスアンプＳ
Ａ２の入力端子と、スイッチ用ＭＩＳＦＥＴＱ１０３３
．Ｑ１０３３〜Ｑ１０６４．Ｑ１０６４の入出力端子が
結合され、第３のコモンデータ線対にレマ、センスアン
プＳＡ３の入力端子と、スイッチ用ＭＩＳＦＥＴＱ１０
６５．Ｑ１０６５〜Ｑ１０９６゜Ｑ１０９６の入出力端
子が結合され、第４のコモンデータ線対には、センスア
ンプＳＡ４の入力端子と、スイッチ用ＭＩＳＦＥＴＱ１
０９７．Ｑ１０９７〜Ｑ１１２８．Ｑ１１２８の入出力
端子が結合されている。書き込み動作においては、これ
ら４組のコモ／データ線対は、スイッチ用ＭＩＳＦＥＴ
ＱＩ。

Ｑ１〜Ｑ４．Ｑ４を介して互いに電気的に結合されるが
、読み出し動作においては、互いに電気的に分離される
。これにより、読み出し動作のとき、センスアンプの入
力端子に結合される浮遊容量を減らすことが可能であり
、読み出し動作の高速化を図ることができる。なお、読
み出し動作においては、スイッチ用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ
　Ｔを介して選択されたメモリ・セルからの情報が伝え
られたサブコモンデータ線対に、その入力端子が結合さ
れたところのセンスアンプのみが選択されて、センス動
作を実行するようにされている。他のコモンデータ線対
ＣＤＬ２．ＣＤＬ２〜ＣＤＬ４．ＣＤＬ４についても、
上述したコモンデータ線対ＣＤＬＬ。

ＣＤＬｌと同様な構成にされて℃・る。内部？ｔｉｌ制
御信号発生回路ＣＯＭ−Ｃ）Ｅは、２つの外部制御信号
イトイネーブル信号）を受けて、複数の制御信号Ｃ８Ｉ
、Ｃ３２，Ｃ３３，ＷＥＣ３，ＷＥＣ８゜ＤＯＣ等を発
生する。

センスアンプ選択回路５ＡＳＣは、チップセレクト信号
Ｃ３と、内部相補アドレス信号３７〜ａ１５を受ゆて、
上述したセンスアンプ選択信号と、内部チップセレクト
信号ｃｓ、ｃｓを形成する。

以上簡単に、スタティックＲＡＭの全体構成につき説明
した。ここで江目すべきことは、各相補データ線にデー
タ線間電位差を縮小するためのＭＩ　ＳＦＥＴＱｇｌ〜
ＱＥ４１２８が設けられており、その導通制御がカラム
デコーダ（Ｃ−ＤＣＲＩ〜Ｃ−ＤＣＲ４）から発生する
カラム選択信号によって行なわれるようになっているこ
とである。またカラムスイッチとしてのＭＩ　５ＦＥＴ
Ｑ１００Ｉ。

Ｑ１００Ｉ　〜Ｑ４１２８．Ｑ４１２８は、ｎチャンネ
ルＭＩ　５ＦＥＴ　（ｎ−ＭＩ　Ｓ　）であるのに対し
、データ線間電位差を縮小するためのＭＩＳＦＥＴＱＥ
Ｉ　〜ＱＢ４１２８　は、９ｆヤンネＩＭＩ　ＳＦＥＴ
（ｐ−ＭＩＳ）となっていることである。

すなわち、カラム選択信号によってｐ−ＭＩＳＦ　Ｅ　
ＴＱＥＩ　〜ＱＥ４１２８　トｎ　−ＭＩ　Ｓ　Ｑ　１
００１゜Ｑ１００１〜Ｑ４００１．Ｑ４１２８は、相補
的に導通制御されろ。

従って、その相補データ線対が非選択のときは（すなわ
ちカラム選択信号がローＣＬ）レベルの時は）、データ
線間電位差を縮小するためのｐ−ＭＩＳＦＥＴＱＥＩ〜
ＱＢ４１２８のいずれかがオンし、非選択の相補データ
線対の電位差を縮小する。−万、カラムデコーダ（Ｃ−
ＤＣＲＩ〜Ｃ−ＤＣＲ４）から発生するカラム選択信号
がハイ０レベルになると、カラムスイッチであるｎ−Ｍ
ＩＳＦＥＴＱ１００Ｉ、Ｑ１００１〜Ｑ４００１．Ｑ４
１２８がオンすると、同時に上記データ線間電位差を縮
小するためのＭＩＳＦＥＴＱＫＩ〜Ｑｇ４１２８はオフ
し、これにより相補データ線対の電位等化動作が自動的
に終了するのである。

第２図は、第１図に示される記憶装置の一部をより具体
的に示す回路図である。

同図に示す実施例は、選択された記憶セルに書込まれた
記憶情報を共通データ線ＬＬ、Ｌ２および読出センス回
路ＳＡ５０を介して読出すように構成するとともに、上
記共通データ線Ｉ、１．　　Ｌ２および読出センス回路
５Ａ５０を複数系列に分割して設けている。すなわち、
この６４にビットＲＡＭでは、上記共通データ服Ｌ１．
Ｌ２および上記読出センス回路５０が１６系列に分割さ
れて設ゆられ、そのいずれか１つの系列が選択されて能
動化されるようになっている。第２図における出力側が
黒くマークされた論理シンボルの回路は、出力信号線の
浮遊容量を充電および放電する出方トランジスタがバイ
ポーラトランジスタにより構成され、反転、非反転、Ｎ
ＡＮＤ、ＮＯＲ等の論理処理がＣＭＯ３回路により実行
される準ＣＭＯ８回路であり、通常の論理シンボルの回
路は純ＣＭＯ３回路であることを示している。第２図に
示されるようにアドレスバッファＡＤＢＫは、例えば外
部からＴＴＬレベルのアドレス信号Ａ７〜Ａ１５をその
入力に受け、非反転出力ａ７〜ａ１５と反転出力ａ７〜
ａ１５を相補出力信号線に送出するための非反転９反転
回路０７〜Ｇ１５が配置されている。非反転１反転回路
０７〜Ｇ１５の出力トランジスタは、上述した如く、バ
イポーラトランジスタにより構成されているため、非反
転。

反転回路０７〜Ｇ１５の出力信号線が半導体チップ表面
上で長距離にわたり配置されるとしても、非反転２反転
回路０７〜Ｇ１５を高速度で動作させることが可能であ
る。

次にＹデコーダＹ−ＤＣＲＩについて簡単に説明する。

アドレスバッファＡＤＢから得られた内部アドレス信号
ａ７〜ａ１５．ａ７〜ａ１５が印加される２人力ＮＡＮ
Ｄ回路０７４〜Ｇ７７．０７８〜Ｃ）８１，０８２〜Ｇ
８５と、３人力ＮＡＮＤ回路０８６〜Ｇ９３とを含む。

さらに、ＹデコーダＹ−ＤＣＲＩ内において、これらの
ＮＡＮＤ回路０７４〜Ｇ９３の出力信号線は、長距離で
配置されるとともに多くのＮＯＲ回路０９４〜Ｇ９５０
入力端子に接続されて〜・るため、これらＮＡＮＤ回路
０７４〜Ｇ９３の出力信号線の浮遊容量は大きな容量値
となる。

従って、３人力ＮＡＮＤ回路０８６〜Ｇ９３は、その出
力トランジスタがバイポーラである準ＣＭＯ８・３人力
ＮＡＮＤ回路によって構成され、２人力ＮＡＮＤ回路０
７４〜Ｇ８５は、その出力トランジスタがバイポーラで
ある準ＣＭＯ８・２人力ＮＡＮＤ回路によって構成され
て℃・る。

−万、３人力ＮＯＲ回路Ｇ９４．Ｇ９５の出力信号線は
短距離でインバータＧ１００．ＧＩＯＩの入力に接続さ
れているため、これらの３人力ＮＯＲ回路０９４〜Ｇ９
５の出力信号線の浮遊容量の容量値は小さい。従って、
これらの３人力ＮＯＲ回路０９４〜Ｇ９５は純ＣＭＯ３
・３人力ＮＯＲ回路により構成されている。

さらに、インバータＧ１００．ＧＩＯＩの出力信号線は
短距離で２人力ＮＯＲ回路Ｇ９８．Ｇ９９の入力端子に
接続されているため、これらのインバータＧ１００．　
ＧＩＯＩの出力信号組の浮遊容量の容量値は小さい。従
って、これらのインバータＧ１００．ＧＩＯＩは周知の
純ＣＭ　Ｃ）　Ｓ・インバータにより構成されている。

次にメモリ・アレイＭ−ＡＲＹを構成する１ビツトのメ
モリ・セ＃Ｍ−ＣＥＬにつぎ説明する。

例えばメモリ・セルＭ１を例にとると負荷抵抗Ｒ１，Ｒ
２とｎチャ７ネ＃ＭＩ　Ｓ　ＦＥＴｍ　１５゜ｍ１６か
らなる１対のインバータの入出力を又差結合したスリッ
プ・フロップと、トランスミッション・ゲート用ｎチャ
ンネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　ｍ　１３　。

ｍ１４とにより構成されている。

フリップ・７０ンプは情報の記憶手段として用℃・られ
る。トランスミッション・ゲートはＸデコーダ（ロウデ
コーダ）に接続されたワード線Ｘ１にＥｌ］７１１１さ
れるアドレス信号によって制＃され、相補データ線対Ｄ
１００Ｉ、Ｄ１００Ｉとフリップ・フロップとの間の情
報伝達がこのトランスミッション・ゲートによって制御
されろ。

読出し動作時には、書き込み制御信号ＷＥＣ３によりＭ
Ｏ８電界効果トランジスタｍｌ、ｍ２がオフ状態になさ
れメモリセルに記憶され℃いる情報が、読出しセンス回
路選択回路５ＡＳＣから発生する読出しセンス回路選択
信号Ｙｓ（およびチップセレクト信号Ｃ８）により能動
化された、読出しセンス回路５Ａ５０．データアウトプ
ノトバノファＤＯＢを介して読出される。

また書込み動作時には、ＭＯ８電界効果トランジスタｍ
ｌ、ｍ２がオン状態となり、−万、読出センス回路選択
信号Ｙｓ’により読出センス回路５Ａ５０はオフ状態と
なり、入力データが、データインプットバッファＤ　Ｉ
　Ｂ、データ入力中間増幅回路ＤＩＩＡを介して所定の
メモリ・セルに書込まれる。

今、メモリ・セ／Ｉ／Ｍ１が選択されており、次にメモ
リ・セルｍ４を選択する場合を考える。メモリ・セルＭ
１が選択されている時は、２人力ＮＯＲ回路Ｇ９９の出
力（カラム選択信号）はロー化）レベルとなっており、
相補データ線対の電位差縮小用ｐ−ＭＩ　ＳＦＥＴｍ３
がオンし非選択のデータ線Ｄ１００２．Ｄ１００２の電
位差を縮小する。

次に２人力ＮＯＲ回路Ｇ９９の出力がノ・イ矧になると
相補データ線対Ｄ１００２．Ｄ１００２に接続するｎ−
ＭＩＳＦＥＴｍ３０．ｍ、３２が導通し、これとほぼ同
時にデータ線電位縮小用ｐ−ＭＩＳＦＥＴｍ３１はオフ
し、データの読出しが行なわれる。

第３図は、第２図に示した記憶装置の読出時におけろ動
作例をタイミングチャートによって示すものである。

第３図において、Ａロ１アドレス選択信号、ＸＩ、Ｘ２
はワード線Ｗｌ、Ｗ２を選択するＸ選択信号、Ｙｌ、Ｙ
２はデータ線を選択するＸ選択信号を示す。ここで、選
択信号Ｙ２で選択されるデータ線Ｄ１００２．Ｄ１００
２に着目してみると、先ず、このデータ線Ｄ１００２．
Ｄ１００２が非選択状態にあるときは、上述した電位等
化が定常的に行なわれている。これにより、その非選択
状態にあるデータ線Ｄ１００２．Ｄ１００２の線間電位
差がＶｗ’からＶ、ｗまで縮小される（図中点線は、本
発明を用いない場合のデータ線の電位変化を示す）。

次に、このデータ１Ｄ１００２．Ｄ１００２が選択され
ろと、これと同時に上記電位等化動作が終了させられる
とともにカラムスイッチが導通する。そして、この選択
データ線Ｄ１００２．．Ｄ１００２の各電位が選択記憶
セルＭ４の記憶内容に応じて相補的に変化させられる。

このとき、その選択データ線Ｄ１００２．Ｄ１００２＆
！、−ｔの、ｖｉ間’ｌ差ＶＷが、非選択時にて予め十
分に縮小されて℃・たことによって、小さな電位振暢で
もって選択記憶セルＭ４の記憶内容に応じて、それぞれ
ローの）、ノ・イ（５）しベルへ速やかに変化する。

以上のようにして、非選択状態にあるデータ線だけに電
位等化の操作を行なうことによって、コモンデータ組Ｌ
Ｌ、Ｌ２の電位ＶＬＩ、ＶＬ２は、第３図に示す如（切
替り、選択されたときのデータ線の電位切換わりに要す
る時間をＴｐｄ３からＴｐｄｌにまで短ｇａさせること
ができる。そして、これによって、読出アクセス時間Ｔ
ａａの短縮が可能になる。さらに、ここで注目すべきこ
とは、その電位等化の動作を行なうための時間が特別に
挿入された時間ではなく、データ線が非選択状態にある
いわゆる遊び時間を利用して行なわれるということであ
る。これにより、電位等化のための時間損失をなくして
、読出アクセス時間Ｔａａを大幅に短縮することができ
るようになる。また、電位等化の動作タイミング制御は
、特別なタイミング信号によらずに、データ法を選択す
るためのＹ選択信号によって自動的に行なわせることが
できろ。

これによって、そのタイミング制御のための構成を大幅
に簡略化することができるようになる。又このデータ線
電位等化用ＭＩＳＦＥＴのスイッチングのために、特別
のマージンを設けろ必要がなくこれを設けたからとも・
って何らアクセスタイムが遅くなることがない。

第４図は、この発明の別の実施例を示す。

同図に示す実施例では、電位等化を行なうために、各デ
ータ線対ごとにそれぞれ２つのｐチ・トンネ／Ｌ／ＭＯ
８’Ｆｉ界効果トランジスタｍ　２００．ｍ２００を使
用している。そして、非選択状態のデータ線対Ｄ１．Ｄ
だ汁を例えば電源Ｖｃｃに接続することによっ℃、その
線間電位罷を縮小させるようにしている。このように、
選択データ線対を固定電位に接続するような構成であっ
ても、上述した実施例と同様の効果を得ることができる
。

〔効果〕

（１）選択されたデータ線に現われる電位を検出するこ
とによって選択記憶セルの記憶同容を読出す記憶装置で
あって、非選択状態にあるデータ線の電位を縮小する電
位等化回路を各データ線ごとに設け、これをＹ選択信号
によつ導通制御することにより、比較的簡単な付加的構
成でもって、また電位等化のだめの時間を特に挿入しな
（とも、選択されたデータ線の状態の切換わり時間を短
縮させることができ、これにより読出アクセス時間を効
果的に短縮することができる、という効果が得られる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではな（、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記データ
線対は、そのいずれか−万だけの電位が選択記憶セルの
記憶内容に応じて変化し、その他方は基準電位が与えら
れろダミーであってもよい。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＭＯ８型スタチック
ＲＡＭ技術に適用した場合について説明したが、それに
限定されるものではなく、例えば、ＲＯＭある（・はダ
イナミックＲＡＭなどにも適用できる。少なくとも電位
変化から２択記憶セルの記憶内容を読取る条件のものに
は適用できる。

【図面の簡単な説明】

第１図は、本発明に係る記憶装置の全体回路構成を示す
回路図、 第２図は、第１図に示されろ記憶装置における、要部の
回路構成をより具体的に示す回路図、第３図は、第２図
に示される記憶装置の動作例を示すタイミングチャート
、 第４図は、この発明の他の実施例を示す、記憶装置の要
部の回路図、 第５図は、本発明前に本発明者によって検討された記憶
装置のメモリ・セル部分の回路図である。 Ｍ−ＣＥＬ・・・メモリ・セル、ＡＤＢ、Ｒ−ＤＣＲＯ
，Ｒ−ＤＣＲＩ、）Ｌ−ＤＯＢ２．Ｃ−。 ＤＣＲＩ〜Ｃ−ＤＯＢ４．Ｃ−３ＷＩ〜Ｃ−３Ｗ４・・
・アドレス回路、ＤＩＢ、ＤＩＩＡＩ〜ＤＩＩＡ４゜Ｓ
ＡＩ〜ＳＡＩ　６．ＤＯＩＡ、ＤＯＢ・・・信号回路、
ＣＯＭ−ＧＥ、５ＡＳＣ・・・タイミング回路、。 代理人　弁理士　　高　橋　明　夫 第　　３　　図 ’ｔ＝　７−ｈ　一方 第　　４　　図

Claims (1)

1. 【特許請求の範囲】 １、情報が記憶された複数のメモリ・セルと前記複数の
   メモリ・セルの中から特定のメモリ・セルを選択するた
   めのアドレス回路と前記複数のメモリ・セルに、その一
   端が接続され、他の一端が前記アドレス回路に接続され
   た複数のワード線および複数の相補データ線対とを有し
   、前記アドレス回路から発生する相補データ線対選択信
   号により制御される、非選択状態にある相補データ線対
   の電位差を縮小するための電位差縮小回路を前記各相補
   データ線対ごとに設けたことを特徴とする記憶装置。 ２、相補データ線対を構成する、２本のデータ線の一方
   に、その１端が接続され、その他端がもう一方のデータ
   線に接続されたスイッチング素子によって、電位差縮小
   回路が構成されていることを特徴とする特許請求の範囲
   第１項記載の記憶装置。 ３、スイッチング素子は、絶縁ゲート型電界効果トラン
   ジスタである特許請求の範囲第２項記載の記憶装置。