DE1187402B - Anordnung zum parallelen Addieren dreier binaerer Zahlen - Google Patents
Anordnung zum parallelen Addieren dreier binaerer ZahlenInfo
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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Description
BUNDESREPUBLIK DEUTSCHLAND DEUTSCHES ffflW^ PATENTAMT
Int. CL:
G06f
AUSLEGESCHRIFT
Deutsche Kl.: 42 m -14
Nummer: 1187 402
Aktenzeichen: J 20154IX c/42 m
Anmeldetag: 28. Juni 1961
Auslegetag: 18. Februar 1965 .
Die Erfindung betrifft eine Anordnung zum schnellen parallelen Addieren dreier binärer Zahlen mit in
Serie geschalteten Addierwerken und separater Ubertragsspeicherung.
Das Problem, drei Binärzahlen mit einem» möglichst geringen Zeitverlust parallel zu addieren, tritt
z. B. bei programmgesteuerten Rechenmaschinen auf, wenn bei einer Adressenänderung zu einer gegebenen
Adresse nicht nur ein, sondern zwei Änderungswerte addiert werden sollen. Diese Änderung der Adresse
sollte schnell und möglichst in einem Maschinengang erfolgen.
Üblicherweise .wird eine Paralleladdition von drei Binärzahlen in der Weise durchgeführt, daß erst zwei
der Binärzahlen addiert und danach die gebildete Zwischensumme mit der dritten Zahl addiert wird.
Dieses Verfahren hat den Nachteil, daß es sehr viel Zeit beansprucht, weil im ungünstigsten Falle bei
jeder der Additionen, insgesamt also zweimal, der Übertrag sämtliche Stellen durchlaufen muß. Für
die Addition dreier Dezimalzahlen ist es bekannt, zwei vollständige dezimale Addierwerke in Serie zu
schalten. Dem ersten Addierwerk werden zwei der zu addierenden Zahlen zugeführt, während das
zweite Addierwerk das Resultat des ersten Addierwerkes zu der dritten Zahl addiert. In beiden Addierwerken
sind die binären Überträge zu verarbeiten und ein dezimaler Übertrag zu bilden, der in einem
Zwischenspeicher bis zum nächsten Rechentakt gespeichert wird und dann über Korrekturschaltungen
je einem Eingangswert der beiden Addierwerke hinzugefügt wird. Es sind auch bereits binäre Volladdierer
bekanntgeworden, die einen ähnlichen Aufbau haben. Ein solcher Volladdierer besteht aus
zwei Halbaddierern, die jeweils die Summe und einen Übertrag aus zwei Eingangsgrößen bilden. Dem
ersten Halbaddierer werden die zwei Eingangsgrößen und dem zweiten Halbaddierer die im ersten gebildete
Zwischensumme und der Übertrag aus der nächstniederen Stelle zugeführt. Die beiden Überträge
werden auf die Eingänge einer Oder-Schaltung gegeben, da nicht gleichzeitig Überträge in beiden
Addierern auftreten können. Bei diesem einstelligen Addierwerk stellt die Rechengeschwindigkeit kein
entscheidendes Problem dar, da ein Durchlaufen eines Übertrages durch mehrere Stellen nicht auftreten
kann. Außerdem erscheinen am Ausgang dieser Schaltung eine Summe, in welcher die Überträge
nicht berücksichtigt sind, sowie der Übertrag in die nächsthöhere Stelle, während es für den eingangs
erläuterten Zweck erforderlich ist, daß die Überträge in der Endsumme berücksichtigt sind.
Anordnung zum parallelen Addieren dreier
binärer Zahlen
binärer Zahlen
Anmelder:
International Busmess Machines Corporation,
Armonk, N.Y. (V. St. A.)
Vertreter:
Dipl.-Ing. H. E. Böhmer, Patentanwalt,
Böblingen (Württ), S'indelfinger Str. 49
Als Erfinder benannt:
Ralph W. Pulver jun., Saugerties, N. Y. (V. St. A.)
Beanspruchte Priorität:
V. St. v. Amerika vom 30. Juni 1960 (39 879) - -
Zur schnellen parallelen Addition von mehreren Binärzahlen sind außerdem Addierwerke bekannt,
bei denen die in den einzelnen Addierwerksstellen auftretenden Überträge nicht die übergeordneten
Addierwerksstellen durchlaufen, sondern einem separaten Register zugeführt und dort zwischengespeichert
werden. Zum Erhalt der echten Summe wird der Inhalt dieses Registers mit dem Additionsergebnis aus dem Addierwerk vereinigt. Die Teilsumme
und die Überträge werden dabei üblicherweise über eine größere Anzahl Additionsoperationen getrennt
gehalten und nur dort zur Endsumme zusammengefaßt, wo dies wegen der Weiterverwendung
der Endsumme notwendig ist. Eine solche Arbeitsweise erfordert ein zusätzliches Aufaddieren der
Überträge zwischen den einzelnen Rechengängen und eine zusätzliche zeitliche Verzögerung beim Bilden
der Endsumme, da vor Beginn dieser abschließenden Additionsoperation der Übertragssumme die in der
vorausgehenden Addition entstandenen Überträge hinzuzufügen sind.
Aufgabe der Erfindung ist es, eine zum parallelen Addieren dreier binärer Zahlen geeignete Anordnung
vorzuschlagen, welche unter Vermeidung der vorausgehend genannten Nachteile gegenüber bekannten
gleichartigen Anordnungen eine weitere Verkürzung der Rechenzeit und eine Verringerung
des Aufwandes an Speichermitteln gestattet. Erfindungsgemäß wird dies dadurch erreicht, daß zwei in
Serie geschalteten Addierwerken ohne interne Über-
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tragskopplung pro Wertstelle je ein einstelliges Übertragsspeicherelement gemeinsam zugeordnet ist
und daß die Ausgangssignale aller Übertragsspeicherelemente und die Ausgangssignale des letzten der
beiden Addierwerke einem dritten mit interner Übertragskopplung versehenen Addierwerk zuführbar
sind.
Nachfolgend wird ein Ausführungsbeispiel der ' erfindungsgemäßen Anordnung an Hand einer Zeichnung
erläutert.
Der Übersichtlichkeit halber sind in der Zeichnung die Verbindungsleitungen für die in Parallelform gegebenen mehrstelligen Binärzahlen jeweils
nur einpolig dargestellt. Die drei binären Eingangszahlen werden Eingängen 1, 2 und 3 zugeführt. Die
Eingänge 1 und 2 stellen gleichzeitig die Eingänge für ein .Paralleladdierwerk 4 dar, welches bei der
Addition den Übertrag nicht berücksichtigt. Am einen Ausgang des Addierwerkes 4 erscheint eine
erste Zwischensumme ^1, in der die Überträge nicht
berücksichtigt sind. Diese Zwischensumme wird einem zweiten Addierwerk 5, das in seinem Aufbau
dem Addierwerk 4 gleicht, zugeführt. Der vom Addierwerk 4 gelieferte Übertrag wird einem Register
6 zugeführt. Als zweiter Eingangswert wird dem Addierwerks die dritte binäre Eingangsgröße vom
Eingang3 aus zugeführt. Das Paralleladdierwerks
bildet eine zweite Zwischensumme ^2, in der ebenfalls
Überträge nicht berücksichtigt sind. Die bei dieser Addition gebildeten Überträge U2 werden
ebenfalls dem Register 6 zugeführt. Für jede Stelle benötigt das Register 6 nur je einen Speicherplatz,
da in einer Stelle niemals gleichzeitig Überträge U1
und U2 auftreten können. Die durch die Überlagerung
von U1 und U2 gebildeten Überträge Ü werden
zusammen mit der Zwischensumme ^2 einem Paralleladdierwerk
7 zugeführt, das aus der zweiten
Zwischensumme ^2 und dem Übertragt/ die Endsumme
bildet, wobei jedoch bei dieser Addition die Überträge berücksichtigt werden. Nur bei dieser
letzten Addition im Paralleladdierwerk 7 muß also das zeitraubende Durchlaufen der Überträge, im
ungünstigsten Fall durch sämtliche Stellen, vorgenommen werden.
Die Überträge U1 und U2 können auch in dem in
jeder Rechenmaschine vorhandenen Speicher, der allerdings geringe Zugriffszeit haben muß, zwischengespeichert
werden.
Claims (1)
- Patentanspruch:Anordnung zum schnellen parallelen Addieren dreier Binärzahlen mit in Serie geschalteten Addierwerken und separater Übertragsspeicherung, dadurch gekennzeichnet, daß zwei in Serie geschalteten Addierwerken ohne interne Übertragungskopplung pro Wertstelle je ein einstelliges Übertragsspeicherelement gemeinsam zugeordnet ist und daß die Ausgangssignale aller Übertragsspeicherelemente und die Ausgangssignale des letzten der beiden Addierwerke einem dritten mit interner Übertragskopplung versehenen Addierwerk zuführbar sind.In Betracht gezogene Druckschriften:
Deutsche Patentschrift Nr. 1071383;
»IRE Transactions en Electronic Computers«,
Juni I960, S. 213.Hierzu 1 Blatt Zeichnungen509 509/286 2.65 © Bundesdruckerei Berlin
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US39879A US3249920A (en) | 1960-06-30 | 1960-06-30 | Program control element |
Publications (1)
Publication Number | Publication Date |
---|---|
DE1187402B true DE1187402B (de) | 1965-02-18 |
Family
ID=21907823
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DEJ20154A Pending DE1187402B (de) | 1960-06-30 | 1961-06-28 | Anordnung zum parallelen Addieren dreier binaerer Zahlen |
Country Status (2)
Country | Link |
---|---|
US (1) | US3249920A (de) |
DE (1) | DE1187402B (de) |
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1960
- 1960-06-30 US US39879A patent/US3249920A/en not_active Expired - Lifetime
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1961
- 1961-06-28 DE DEJ20154A patent/DE1187402B/de active Pending
Also Published As
Publication number | Publication date |
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US3249920A (en) | 1966-05-03 |
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