DE1234055B - Anordnung zur Addition oder Subtraktion - Google Patents

Description

BUNDESREPUBLIK DEUTSCHLAND

DEUTSCHES

PATENTAMT

AUSLEGESCHRIFT

Int. Cl.:

G06f

Deutsche Kl.: 42 m3 - 7/50

Nummer: 1234055

Aktenzeichen: J 26818IX c/42 m3

Amneldetag: 5. November 1964

Auslegetag: 9. Februar 1967

Die Erfindung betrifft eine Anordnung zur Addition oder Subtraktion zweier Operanden in einem Zahlensystem beliebiger Basis.

Es ist bereits eine Einrichtung zur Addition zweier Zahlen bekannt, die so arbeitet, daß von zwei Zählern, in denen die Operanden (Äugend und Addend) als Zählstände eingestellt sind, der eine aufwärts und der andere im gleichen Maße abwärts weitergeschaltet wird und daß die Weiterschaltung beendet wird, wenn der zweite Zähler den Zustand Null erreicht hat. Der Zählstand des ersten Zählers gibt dann die zu ermittelnde Summe an. Diese Einrichtung, die in der deutschen Auslegeschrift 1127 634 beschrieben ist, hat den Nachteil, daß eine relativ hohe Anzahl Zählschritte zur Summenbildung notwendig sind. Die Zahl der erforderlichen Schritte wird stets durch den im zweiten Zähler enthaltenen Operanden bestimmt. Insbesondere, wenn dieser Operand hohe Werte einnimmt, ergeben sich daher lange Additionszeiten.

Durch die gleiche Auslegeschrift ist der Vorschlag bekanntgeworden, zur Verkürzung der Additionsdauer die betreffende Einrichtung insofern abzuändern, als die Weiterschaltung der beiden Zähler in Zweierschritten geschieht und jeweils dann beendet wird, wenn im zweiten Zähler der Wert Null oder Eins erreicht ist. Für den Fall, daß die Weiterschaltung bei Eins beendet wird, muß hierbei die im ersten Zähler befindliche Summe durch Aufwärtsschalten dieses Zählers um Eins korrigiert werden. Es wird so zwar die Anzahl der Weiterschaltoperationen reduziert; wenn jedoch hieraus eine echte Einsparung an Additionszeit gewonnen werden soll, müssen teure Spezialzähler verwendet werden, die entweder die doppelte Zählfrequenz gestatten oder einen Spezialcode verwenden bzw. eine schnellarbeitende Zählschritt-Uberspringeinrichtung aufweisen müssen.

Es ist ferner allgemein bekannt, bei der Ausführung von Multiplikationen durch fortgesetzte Addition ein abgekürztes Verfahren anzuwenden, nach dem vor Beginn der Wiederholungsrechungen ermittelt wird, ob der dezimale Multiplikator größer als 4 ist. Ist dies der Fall, so werden an Stelle einer den Wert des Multiplikators entsprechenden Anzahl Additionen des Multiplikanden eine dem Zehnertomplement des Multiplikators entsprechende Anzahl Subtraktionen ausgeführt, um das Produkt zu bilden. Als Aufgabe vorliegender Erfindung wird es anjesehen, eine nach dem oben erläuterten Zählprinzip irbeitende Additions- oder Subtraktionsanordnung inzugeben, die unter Vermeidung der bekannten Einrichtungen gleicher Art eine Verkürzung der Addi-Anordnung zur Addition oder Subtraktion

Anmelder:

IBM Deutschland
Internationale Büro-Maschinen
Gesellschaft m. b. H.,
. Sindelf ingen, Tübinger Allee 49

Als Erfinder benannt:

Roger Edwin Abernathy, Stuttgart;

Roland Geng, Schönaich;

Walter Newton Onwiler, Böblingen;

Robert Taranto, Sindelfingen

tionszeit bei gleichzeitiger Geringhaltung des Schaltungsaufwandes gestattet. Dies wird gemäß der Erfindung im wesentlichen dadurch erreicht, daß eine Zähleinrichtung wahlweise für eine Aufwärtszählung vom einen und eine Abwärtszählung vom anderen Operandenwert oder umgekehrt steuerbar ist, daß eine Vergleichsschaltung für wenigstens einen der beiden Operanden ermittelt, ob sein Wert > -^- — 1

oder <4n ist, wobei η die Zahl der Operanden-

stellen ist, und die Zähleinrichtung im ersteren Fall für eine Aufwärtszählung vom geprüften Operanden und eine Abwärtszählung vom anderen Operanden und im anderen Fall für eine Zählung in umgekehrten Richtungen einstellt, und daß das erste Auftreten des Wertes Null in einer der beiden Zählwertreihen zur Sperrung weiterer Zählzyklen und zur Anzeige, daß das Resultat als Zählwert der anderen Zählwertfeihe verfügbar ist, dient.

Durch die gemeinsame Ausnutzung des von der Multiplikation durch fortgesetzte Addition her bekannten Prinzips der Rechenzeitverkürzung durch Vorausermittlung des Operandenwertbereiches und der Nullstellung beider Operanden-Zählwertreihen als Anzeige für das Ende der Additionsoperation wird sichergestellt, daß gegenüber der erläuterten bekannten Einrichtung im Durchschnitt eine wesentlich geringere Anzahl Einschritt-Zählzyklen zur Resultatbildung notwendig sind. Zum Beispiel werden bei einer dezimalen Addition und ungünstigstenfalls (Addition 5+5) maximal fünf Einschritt-Zählzyklen benötigt gegenüber neun bei der bekannten Einrichtung. Da aber die Wahrscheinlichkeit, daß wenigstens einer der Operanden größer oder kleiner als 5

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sein wird, sehr hoch ist, kann als Durchschnittszahl etwa 2,5 Einschritt-Zählzyklen angenommen werden.

Dieser Wert kann gemäß einer vorteilhaften Weiterbildung der Erfindung noch dadurch verbessert werden, daß die Vergleichseinrichtung beide Operanden zugeführt erhält und feststellt, welcher von ihnen näher an den Zahlengrenzwerten B⁰ oder Bⁿ liegt, und daß die Zähleinrichtung in Abhängigkeit vom Vergleichsergebnis jeweils so gesteuert wird, daß von dem einer der Zahlengrenzen näherliegenden Operanden in Richtung der betreffenden Zahlengrenze und vom anderen Operanden in entgegengesetzter Richtung weitergezählt wird.

Die erfindungsgemäße Anordnung ist in vorteilhafter Weise auch zur Ausführung von Subtraktionen verwendbar, indem derjenige Operand, der nicht geprüft wurde oder sich bei der Prüfung als der einer der beiden Zahlengrenzen fernerliegende Wert erwiesen hat, in der gleichen (Aufwärts- oder Abwärts-) Zählrichtung verändert wird wie der andere Operand.

Eine sehr aufwandsparende und an beliebige Zahlensysteme oder Codierungen leicht anpaßbare Anordnung wird gemäß einer Weiterbildung der Erfindung dadurch erreicht, daß die beiden Operanden in nichtzählfähigen Registern gespeichert sind, deren Inhalt wechselweise über eine +1—1-Modifizierschaltung geführt wird, welche von der Vergleichseinrichtung gesteuert wird. Hierbei kann in vorteilhafter Weise als Anzeige dafür, daß der Inhalt eines der Operandenregister als Folge eines Zählzyklus zu Null geworden ist, ein Übertragssignal dieses Inhaltes dienen.

Weitere Einzelheiten der Erfindung sind in den Ansprüchen angegeben. In Verbindung mit den Zeichnungen werden diese durch Ausführungsbeispiele erläutert. Es zeigt

F i g. 1 ein Blockschaltbild zur additiven bzw. subtraktiven Verknüpfung zweier Operanden nach der Erfindung,

Fig.2 ein Flußdiagramm zur Erläuterung des Arbeitsablaufes der Anordnung nach F i g. 1,

Fig.3 ein Blockschaltbild einer Anordnung zur stellenweisen Addition zweier Zahlen nach dem Prinzip vorliegender Erfindung,

Fig.4 ein Blockschaltbild einer in vorteilhafter Weise mit nur geringem Schaltungsaufwand realisierbaren weiteren Ausführungsformen der erfindungsgemäßen Anordnung,

Fig. 5 ein detaillierteres Blockschaltbild der Anordnung nach F i g. 4,

F i g. 6 ein Impulsdiagramm zur Erläuterung der Wirkungsweise der Anordnung nach F i g. 5,

F i g. 7 ein Flußdiagramm zur Erläuterung des Arbeitsablaufes der Anordnung nach F i g. 4 und

Fig. 8 ein Flußdiagramm zur Erläuterung des Arbeitsablaufes der Anordnung nach F i g. 3.

Wie bereits in der Einleitung erwähnt, besteht das Wesentliche der Erfindung darin, daß mit möglichst wenig Operationsschritten die Addition oder Subtraktion zweier Zahlen durchgeführt werden kann. So ist es z. B. für die Schnelligkeit, mit der eine solche Operation durchgeführt werden kann, nicht gleichgültig, ob bei der Addition der Zahlen Neun und Zwei das Resultat erst nach neun Operationsschritten oder aber schon nach zwei Operationsschritten gebildet werden kann. Die optimale Lösung dieses Problems erreicht man wohl immer dann, wenn man untersucht, welcher Operand am nächsten an den Grenzzahlen einer beliebigen Zahlenbasis liegt. So liegt z. B. bei einem Zahlensystem mit der Basis 10 der Wert Drei näher an dem Grenzwert Eins als die Zahl Fünf und die Zahl Neun näher an dem Grenzwert Null (==10) als die Zahl Sieben und schließlich die Zahl Zwei naher an der Grenzzahl Eins als die Zahl Sieben an der Grenzzahl Null. Berücksichtigt man diese Erkenntnis bei der Addition oder Subtraktion zweier Operanden, so kann man

ίο mit einer optimalen Anzahl von Schritten das Resultat bilden.

F i g. 1 zeigt nun das Blockschaltbild einer Anordnung, bei der das Verfahren der optimalen Schrittzahl bei der Resultatbildung für die Addition oder Subtraktion zweier Zahlen verwendet ist. Zunächsi sind zwei Operandenregister R und L vorgesehen, in die zu verknüpfenden Operanden vor Beginn der Rechenoperation eingegeben werden. Für das angegebene Blockschaltbild ist es ohne Belang, welche Basis für das verwendete Zahlensystem gewählt wird. Über die parallelen Leitungsbündel α und a' steht der Inhalt der Register auch an dem Vergleicher V zui Verfügung. In diesem Vergleicher werden die Operanden (R) und (L) darauf untersucht, welcher Wert näher an der unteren Zahlengrenze B⁰ oder näher an der oberen Zahlengrenze Β^π· ^m liegt, zu der, so kann man vereinbaren, auch der Wert Null zählt. Wenn in einem Register der Wert Null festgestellt wird, z. B, im Register R, dann befindet sich in dem anderen Register, in diesem Fall im Register L, schon das Resultat, welches durch die Steuerung AS-ST angezeigt wird. Weitere Operationen sind dann nicht mehl nötig. Enthält aber ein Register einen Wert, der vor Null verschieden ist, dann wird dasjenige Registei welches einen Wert enthält, der einer der genannter Zahlengrenzen am nächsten kommt, in der Weise modifiziert, daß, wenn er näher an der oberen Grenze liegt, so lange um den Wert Eins erhöht wird, bi: ein Übertrag erfolgt, oder, wenn er näher an dei unteren Grenze liegt, so lange um Eins verminder wird, bis ebenfalls der Übertrag erfolgt. Gleichzeitig mit der Vermehrung oder Verminderung dieses Registers um den Wert Eins wird der Inhalt des anderen Registers in der umgekehrten Folge um Eins vermehrt oder vermindert. In F i g. 2 ist der Arbeits· ablauf dieser Anordnung näher erläutert.

Nimmt man an, daß zunächst in den Übertrag registern keine Überträge c* als Folge eines Zahlen wertes B">^m in einem der Operandenregister vornan den ist, dann wird im Vergleicher V (Fig. 1) zu nächst untersucht (s. F i g. 2), ob R oder L näher ai dem unteren Grenzwert B⁰ liegt. Liegt der Operand/ näher an B⁰, dann wird der untere Zweig weiter ver folgt. Das bedeutet, daß nun weiterhin untersuch

wird, ob der Operand R kleiner als

ßn.m

ist um

also in der unteren Hälfte des Zahlenbereiches voi B⁰ bis B"-^m liegt. Ist dies der Fall, dann wird wieder um der untere Zweig verfolgt und der Inhalt des Re gisters R so lange um den Wert Eins vermindert um der Inhalt des Registers L so lange um den Wei Eins vermehrt, bis ein Übertrag in dem Register 1 erfolgt. Der Übertrag wird dadurch erkannt, daß di Übertragsregister Ü% und Ü_Li die über die Leitun gen b und b' mit den Registern R und L verbünde: sind, nach dem in F i g. 2 dargestellten Arbeitszyklu abgefragt werden, ob sie einen Übertrag c* enthalter Erscheint in dem Übertragsregister Ü_R ein Übertrag

dann wird durch die Addier-Subtrahier-Steuerung AS-ST angezeigt, daß sich die Summe in dem Register L befindet. Die Steuerung veranlaßt dann weiter, daß das Übertragregister gelöscht wird und die Operation beendet wird.

Hat die Prüfung des Inhaltes des Registers R ergeben, daß dieser Operand größer oder gleich —^— ist, dann wird der Inhalt des Registers R um Eins vermindert und gleichzeitig der Wert des Registers L um Eins vermehrt. Dieses geschieht ebenfalls wieder so lange und wird durch die Addier- Subtrahier-Schaltung AS-ST gesteuert, bis erstmalig ein Übertrag festgestellt wird. Da der Übertrag in diesem Fall in dem Register L erwartet wird, befindet sich die Summe im ^-Register. Es wird dann durch die erwähnte Steuerung weiter veranlaßt, daß das Ubertragregister Ü_L gelöscht und die Operation selbst beendet wird.

Hat der Vergleicher jedoch festgestellt, daß der Operand im Register L näher an dem Zahlenwert B° liegt, dann wird der rechte Zweig durch die Steuerung A S-ST weiter verfolgt. Der Operand L wird ebenfalls wieder daraufhin untersucht, ob er in der unteren oder der oberen Hälfte des Zahlenbereiches von Z?⁰ bis Bⁿ>^m liegt. Der weitere Arbeitsablauf ist der gleiche, wie er schon im Zusammenhang mit der Untersuchung und Modifizierung des Operanden im Register R erfolgte. Eine Abweichung ergibt sich nur insofern, als die geschilderten Abläufe nun mit den in ihrer Bezeichnung vertauschten Operanden erfolgen.

Wie die Fig. 2 ferner erkennen läßt, ist das Schema des Arbeitsablaufes, speziell bei der Modifizierung der Registerinhalte um die Werte + oder — 1 unterschiedlich gestaltet, je nachdem, ob der Übertrag c* durch die Verminderung des Wertes eines Registers um Eins oder durch dessen Vermehrung um Eins erwartet wird. Ausschlaggebend für diesen Unterschied ist die Tatsache, daß sich beim Herunterzählen eines Wertes erst ein Übertrag ergibt, wenn ein Wert erreicht wird, der Um Eins kleiner als der Wert B"'^m ist. In diesem Fall darf aber der Wert des anderen Registers nicht mehr um Eins vermehrt werden. Beim Heraufzählen erscheint der Übertrag sofort bei Erreichen eines Wertes B"·^m. Daher wird bei Verfolgung des /-Zweiges, in dem der Übertrag durch Herunterzählen erwartet wird, nach jeder Reduzierung eines Wertes um Eins, nach dessen Übertrag c* gefragt und das Vermehren des anderen Wertes von diesem Test abhängig gemacht.

Während die zuvor besprochenen Verfahren und die zugehörigen Anordnungen die Verarbeitung der Operanden insgesamt, d. h. nicht stellenweise vornehmen können, ermöglicht eine Anordnung nach F i g. 3 die stellenweise Verarbeitung der zu verknüpfenden Zahlen. Die stellenweise Verarbeitung der Operanden bringt eine beträchtlich gesteigerte Arbeitsgeschwindigkeit mit sich, was für die Durchführung dieser Operationen, insbesondere bei schnellen Rechnern, von Bedeutung ist. Der zusätzliche Aufwand sind zwei Verschiebeeinrichtungen VS und VS' sowie einige Veränderungen in der Addier-Subtrahier-Steuerung AS-ST, welche über die Leitungen h und K die stellenweise Verschiebung vornimmt. Ferner ist auch der Modifizierer M insofern von dem vorhergehend Beschriebnen abweichend, als er nicht nur die Modifizierung der Inhalte der Register R und L um den Wert + oder — 1 vornehmen kann, sondern auch den Inhalt (R) der gerade verarbeiteten Stelle des J?-Registers in die entsprechende Stelle des L-Registers oder umgekehrt übertragen kann. Ferner sind die Leitungen / und /' zusätzlich vorgesehen, um die Übertragung der Überträge in die entsprechenden Stellen des R- und L-Registers vor deren Verarbeitung zu ermöglichen. Die Leitungen g und g' haben die Aufgabe, die Werte + oder — 1

ίο zu den Registern zu übertragen oder, falls erforderlich, bestimmte Stellen des ^-Operanden in die entsprechende Stelle des L-Registers oder umgekehrt, zu übertragen. Nach der Verschiebeeinrichtung VS bzw. VS' (in Richtung auf die Register) übernimmt die Leitung 1 bzw. Γ diese Aufgabe, sowie die Aufgabe, die über die Leitung/ bzw. f ankommenden Informationen über den Übertrag zu den Speicherregistern zu übertragen. Über die Leitung d bzw. d' gelangen auch die Signale der Übertragregister zu der

ao Addier-Subtrahier-Steuerung AS-ST, deren Ausgangssignale über die Leitung e den Modifizierer M steuern. Wie diese Steuerung im einzelnen erfolgt, geht aus den F i g. 6 bzw. 8, die eine Übersicht über die Arbeitsabläufe in der Steuerung AS-ST enthalten, deutlicher hervor. Nach dem Startsignal wird, wie in F i g. 8 gezeigt, die Verschiebeeinrichtung VS bzw. VS' auf die erste Stelle der Register R und L, die ja die Operanden enthalten, eingestellt. Über die Leitungen k bzw. k? und α bzw. ä (F i g. 3) wird der Inhalt der ersten Stelle dem Vergleicher V mitgeteilt, der zunächst überprüft, ob der Inhalt der ersten Stellen der Register R und L den Wert Null bzw. B" oder B^m enthält. Ist beispielsweise der Inhalt dieser Stelle des i?-Registers gleich Null, dann befindet sich bereits in der ersten Stelle des L-Registers das für diese Stelle richtige Resultat im L-Register. Vorausgesetzt, daß die erste Stelle nicht auch die letzte Stelle dieses Operanden ist und unter der weiteren Voraussetzung, daß die Stellenzahl m des Registers L größer oder höchstens gleich der Stellenzahl η des i?-Registers ist, wird die Verschiebeeinrichtung dann auf die nächste Stelle in beiden Registern eingestellt. Ist in diesem Fall der Inhalt der zweiten Stelle des L-Registers Null, dann wird der Wert der zweiten Stelle des i?-Registers in die zweite Stelle des L-Registers übertragen. Auf diese Weise enthält auch die zweite Stelle des L-Registers bereits das richtige Resultat Wenn die m-te Stelle des L-Registers noch nicht erreicht ist, wird die Verschiebeeinrichtung VS bzw. VS' auf die nächste, also die dritte Stelle eingestellt. Enthalten weder diese Stelle der beiden Operanden den Wert Null noch die Übertragregister Ü_R und Ü_L einen Übertrag c*, dann wird vom Vergleicher V untersucht, ob der Wert dieser Stelle des i?-Registers oder des L-Registers näher an der unteren Zahlengrenze B° des Zahlensystems liegt. Der weitere Arbeitsablauf ist von dieser Stelle an der F i g. 6 zu entnehmen. Wird zur weiteren Erläuterung dieser Anordnung angenommen, daß nach der

Verarbeitung der «-ten Stelle des ^-Registers ein Übertrag c* in dem Übertragregister Ü_R auftritt, dann wird nicht, wie es das Ablaufschema in Fig. 8 erfordern würde, dieser Übertrag in die nächste Stelle übertragen, da es keine nächste Stelle mehr gibt.

Vielmehr wird von der Addier-Subtrahier-Steuerung angegeben, das als nächste zu verarbeitende Stelle die (n+l)ste Stelle erreicht ist. Auf diese Weise wird angegeben, daß das !^-Register vollständig verarbei-

tet worden ist. Daraufhin wird, wie F i g. 8 zeigt, die Operation beendet.

Fig. 4 zeigt nun das Blockschaltbild einer Anordnung, die technisch besonders leicht zu realisieren ist und deren Operationsgeschwindigkeit nur unwesentlich langsamer ist als eine Anordnung beispielsweise nach den Fi g. 2 und 3. Es ist hier ebenfalls ein Vergleicher V vorgesehen, der aber im Gegensatz zu allen bisher besprochenen Anordnungen nur den Operanden im Register R über das Leitungsbündel α untersucht, ob der gespeicherte Inhalt

ßn ßn

> — oder < —
2 2

ist. Für den Fall der Addition wird durch die Additions-Subtraktions-Steuerung/iS-Sr für einen Wert

im Operanden < -^- der Inhalt des Registers R um Eins reduziert und gleichzeitig der Inhalt des L-Registers um den Wert Eins erhöht, so lange, bis eines der Register Ü_R oder Ü_L einen Übertrag enthält. Für den Fall, daß der Operand einen Wert besitzt, der

> -=- — 1 ist, wird das L-Register bei der Addition

um den Wert Eins vermindert und das .R-Register um den Wert Eins erhöht. Dieses wird ebenfalls wieder so lange durchgeführt, bis eines der Ubertragregister einen Übertrag enthält. Für den Fall der Subtraktion werden für den kleineren Wert des Operanden beide Register um den Wert Eins vermindert und den Fall des größeren Operanden beide Register um den Wert Eins erhöht. Soll aus technischen Gründen das Resultat immer im L-Register erscheinen, dann müssen von dem Modifizierer M auch Transfereigenschaften verlangt werden.

F i g. 7 zeigt das Schema des Arbeitsablaufs für eine Anordnung nach F i g. 4. Die Operation wird von der Addier-Subtrahier-SteuerungylS'-iST in der Weise gestartet, daß der in dem Register R befindliche Wert zunächst daraufhin untersucht wird, ob

er > -γ — 1 oder

-=- ist. Wird, wie es beim vorliegenden Beispiel vorausgesetzt wird, ein 4stelliges binäres Zahlensystem zugrunde gelegt, dann kann der Vergleicher, wie die F i g. 7 und 5 zeigen, besonders einfach aufgebaut werden, da es in diesem Fall nur nötig ist, die Anwesenheit des 8er-Bits zu untersuchen. Für Werte des Operanden im .R-Register, die kleiner als Acht sind, wird der untere Zweig verfolgt. Das bedeutet, daß zunächst der Inhalt des i?-Registers um den Wert Eins vermindert wird. Daraufhin wird auf Übertrag geprüft; wird ein Übertrag festgestellt, dann befindet sich die Summe im L-Register, das Übertragregister Ü_R kann gelöscht und die Operation beendet werden. Wird ein solcher Übertrag noch nicht festgestellt, dann wird der Inhalt des L-Registers um Eins vermehrt und erneut untersucht, ob dieser Operationsschritt im L-Register einen Übertrag geliefert hat. Ist dies der Fall, dann befindet sich das Resultat im .R-Register. Vereinbart man aber, daß das Resultat unter allen Umständen im L-Register erscheinen soll, dann wird ein Transfer des in dem .R-Register gespeicherten Inhalts zu dem L-Register notwendig. Auf diese Weise enthält nun das L-Register das Resultat. Der Übertrag in dem Übertragsregister Ü_L wird dann gelöscht und die Operation beendet. Hat auch dieser letzte Schritt, die Vermehrung des Inhaltes des L-Registers um Eins, noch keinen Übertrag gebracht, dann wird erneut der Wert der Operanden im Α-Register um Eins reduziert und die bereits genannte Arbeitsschleife weiter durchlaufen, bis erstmalig in einem der Ubertragsregister U^ oder Ό ι ein Übertrag festgestellt wird. Wie F i g. 7 weiter zeigt, ergeben sich auch für Werte des i?-Operanden, die größer als Sieben sind, ähnliche Arbeitsschleifen, die in der dort angegebenen Weise zur Bildung des Resultates führen.

ίο F i g. 5 zeigt nun den Schaltungsaufbau einer Anordnung nach F i g. 4 etwas ausführlicher. Zusammen mit F i g. 6, die die Impulsdiagramme von sechs Beispielen (I bis VI) zeigt, wird im folgenden die Funktion der Steuerung AS-ST deutlich gemacht.

Im Beispiel I wird angenommen, daß der .R-Operand den Wert Neun, also > 7, und der L-Operand den Wert Null enthält. In F i g. 7 ist der Operationszweig mit / bezeichnet, der für die Abwicklung der Rechenoperation für dieses Beispiel durchlaufen wird.

Die Daten wurden zuvor über die Eingänge D (F i g. 5) in die Register R und L eingegeben. Die Information, ob der .R-Operand ein 8er-Bit enthält, wird über die Leitung α dem Vergleicher V mitgeteilt. Dort untersucht eine Kombination von UND-Toren U₁

bis U₃ die über die Leitung α gegebene Information und setzt zur Taktzeit JR₁ einen Latch-Kreis LT-8-Bit. Bei Vorliegen des Startsignals START OP wird das entsprechende Ausgangssignal des Vergleichers über die Leitungen c zu einer Reihe von UND-Toren EZ₆ bis LZ₁₃ übertragen. Zu den in F i g. 6 unter / angegebenen Zeitpunkten werden entsprechende Signale zur Vermehrung oder Verminderung des Wertes im i?-Register um den Wert Eins oder zur Vermehrung oder Verminderung des Wertes im L-Register um den Wert Eins oder für den Transfer des Wertes im jR-Register in das L-Register über die Leitungen e zu dem Modifizierer M übertragen, der die entsprechenden Steuerbefehle zusammen mit einer Reihe von UND- und ODER-Toren EZ₁₄ bis CZ₁₇ und O₃ bis O₉

verwirklicht. Mit dem Startsignal werden zunächst der Start-Latch-Kreis START-LT gesetzt sowie der Summen-Latch L-Su-LT, der neben der Anzeige, daß das Resultat im .R-Register vorhanden ist, auch noch andere Steuerfunktionen auszuführen hat, wie später noch zu sehen sein wird, und der Stop-Latch STOP- LT, die alle noch von der vorhergehenden Operation eingeschaltet waren, gelöscht. Da zur Taktzeit R₁ alle Koinzidenzkriterien für die UND-Schaltung EZ₁ erfüllt sind, entsteht an deren Ausgang das Steuersignal, welches angibt, daß der .R-Operand größer als Sieben ist. Zur gleichen Taktzeit wird auch die Koinzidenzbedingung für die UND-Schaltung U₆ erfüllt, da sich bis jetzt in keinem der Register ein Übertrag c* befindet. Das Ausgangssignal der UND-Schaltung U₆

wird über die ODER-Schaltung O₈ zu dem Modifizierer M übertragen. Alle Ausgangssignale dieser ODER-Schaltung veranlassen den Modifizierer den Wert des im Augenblick an ihn angeschlossenen Registers um Eins zu reduzieren. Der reduzierte Wert wird in diesem Modifizierer gebildet und in der gleichen Taktzeit bei Vorliegen der Koinzidenzbedingung für das UND-Tor EZ₁₅ in das L-Register übertragen. Der jetzt im L-Register befindliche Wert enthält eine Information über einen vorliegenden Übertrag, die über die Leitung V das Setzen des Übertragsregisters Ü_L veranlaßt. Am Ausgang entsteht das Übertragssgnal c*, welches unter anderem auch zur UND-Schaltung EZ₁₀ übertragen wird und welches zusam-

9 10

men mit der ODER-Schaltung O₁ ein Transfersignal müssen. Das gleiche gilt auch für die Beispiele ΠΙ

erzeugt. Zur gleichen Taktzeit also noch wird der und VI, die im Zusammenhang mit der Fig. 6 die

Inhalt des !^-Registers zu dem L-Register übertra- Wirkungsweise der in Fig. 5 dargestellten Anord-

gen. Das Transfersignal bewirkt auch über die ODER- nung erläutern.

Schaltung O₂ das Setzen des Summen-Latch-Kreises 5 In der Schaltungsanordnung nach F i g. 5 ist in der L-Su-LT. Wenn der Summen-Latch-Kreis aufgesetzt Verbindungsleitung zwischen dem Ausgang des worden ist, löscht dessen Ausgangssignal die Über- ODER-Tores O₁₁ und den Eingängen der UND-tragsregister Ü_R und Ü_L und setzt über die UND- Tore CZ₆ bis U₀ eine bisher noch nicht erwähnte VerSchaltung CZ₁₈ den Stop-Lach-Kreis. Die Operation ist zögerungsschaltung VZ eingeschaltet. Die Aufgabe damit beendet und das Resultat im L-Register gespei- io dieser Schaltung besteht darin, zu verhindern, daß chert. Da alle Operationsschritte durch die Impulse +1- oder — 1-Signale dann noch zu dem Modifider beiden Taktreihen R₁ und i?₃ gesteuert werden, zierer M gegeben werden, wenn die Einleitung des ist die Zahl der Taktimpulse, die vom Beginn der Stopvorganges der Operation durch das Zurück-Addition bis zu deren Ende benötigt werden, ein Maß setzen der Übertragsregister begonnen hat. Auf diese für die benötigte Schrittzahl. Im Beispiel I hat, wie 15 Weise wird erreicht, daß der STOP-Latchkreis zu sehen war, bereits der erste Impuls der Takt- STOP-LT bereits gesetzt und damit die Einrichtung reihe R₁ zum Resultat geführt. Die Operation wurde angehalten wird, ehe sich weitere +1- oder — 1-Sialso mit einem Operationsschritt beendet. gnale auf den Modifizierer M auswirken können.

Das Beispiel II geht wieder von einem Wert des Da auch die Anordnung nach F i g. 5 für eine

/^-Operanden aus, der größer als Sieben ist. Der im 20 stellenweise Verarbeitung der Operanden ausgebaut

L-Register befindliche Wert wird hier mit Zwei an- werden kann, zeigt F i g. 8 den Arbeitsablauf bei der

genommen. Auf Grund der vorher angestellten Über- Durchführung der Rechenoperationen. Wesentlich ist

legungen, vor allem unter Berücksichtigung des Fluß- hierbei wiederum die Stellenverschiebung und die zu-

diagramms in F i g. 7 wird das Resultat nach dem sätzliche Prüfung auf den Wert Null in irgendeiner

dritten Schritt zu erwarten sein. Die Tabelle, im Zu- 2s Stelle eines Operanden.

sammenhang mit der Fig. 6 für das BeispielII, zeigt Die nachfolgende Tabelle dient noch zur Angabe

alle erforderlichen Operationsschritte und Steuer- der nicht näher erläuterten Beispiele ΠΙ bis VI und

funktionen, die von der Addier-Subtrahier-Steuerung gibt einen Überblick auf die benötigten Steuerfunk-

zur Durchführung der Operation ausgeführt werden tionen der Steuerung AS-ST.

Beispiel I
(L) = O; (R) = 9 (R)>7

1. setzen START-LT -> löschen L-Su-LT und STOP-LT

2. Signal Z7₄, da Koinzidenz von > 7 und R₁

3. Signal U₆, da Koinzidenz von > 7, R₁ und c* -+ L-I)I. Schritt

4. Signal c * in Ü_L

5. Signal Z7₁₀,da Koinzidenz von > 7, R₁ und c*

6. Signal O₁: Transfer (R) -+ L

7. SignalO₂, setzenL-Su-LT -*- löschen IT₁ -=► Signale*

8. Signal i7₁₈,da Koinzidenz von L-Su-LT und c* ->

9. setzen STOP-LT -»- löschen START-LT

Beispiel Π
(L) = 2; (R) = 10 (R) 7

1. setzen START-LT -> löschen L-Su-LT und STOP-LT

2. Signal U_t, da Koinzidenz von > 7 und R₁

3. Signal U₆, da Koinzidenz von > 7, A₁ und c* -> L — 1 ■>

4. Signal U₈, da Koinzidenz von > 7, R₃ und c* ->■ R + 1 j

5. Signal U₁., -+L-I)

_c Jr _{ΛΤΤ η Λ} 2. Schritt

6. Signal U₈, -+R — l)

7. Signal U₆, -+ L - 1 } 3. Schritt

8. Signal c * in Ü_L

9. Signal U₁₀,da Koinzidenz von > 7, R₁ und c*

10. Signal O₁: Transfer (R) -+ L

11. SignalO₂: setzenL-Su-LT -+ löschen^ -+ Signale*

12. Signal U₁₈, da Koinzidenz von L-Su-LT und c * ->

13. setzen STOP-LT -+ löschen START-LT

11

Beispiel III (L) = 5; (R) = 14 (R) >

1. setzen START-LT -=- löschen L-Su-LT und STOP-LT

2. Signal U₁, da Koinzidenz von > 7 und .R₁

3. Signal U₆, da Koinzidenz von > 7, A₁ und c* L —

4. Signal U₈, da Koinzidenz von > 7, R₃ und c * R + 1 '^x" ^Schrltt

5. Signal c * in Ü_R

6. Signal CZ₁₂, da Koinzidenz von > 7, R₈ und c *

7. Signal O₂: setzen L-Su-LT -> löschen Ü_R -> Signal c

8. Signal CZ₁₈,da Koinzidenz von L-Su-LT und c* ->-

9. setzen STOP-LT -> löschen START-LT

Beispiel IV (L) = 8; (R) = Q R<8

1. setzen START-LT ->■ löschen L-Su-LT und STOP-LT

2. Signal CZ₅, da Koinzidenz von <C 8 und R₁

3. Signal CZ₇, da Koinzidenz von < 8, .R₁ und c* -+ R — 1 } 1. Schritt

4. Signal c * in Ü_R

5. Signal CZ₁₁, da Koinzidenz von < 8, i?₃ und c*

6. Signal O₁: Transfer (R) -»■ L

7. Signal O₂: setzen L-Su-LT -v löschen ίΖ_Λ -> Signal c *

8. Signal CZ₁₈, da Koinzidenz von L-Su-LT und c * ->

9. setzen STOP-LT -> löschen START-LT

Beispiel V (L) = 8; (Ä) = 2 (Ä)<

1. setzen START-LT -+ löschen L-Su-LT und STOP-LT

2. Signal CZ., da Koinzidenz von <C 8 und ,R₁

3. Signal CZ₇, da Koinzidenz von < 8, i?j und c* -»- R — 1 ϊ

4. Signal CZ₃, da Koinzidenz von < 8, R₃ und c* -*- L + 1 /

5. Signal CZ₇. -> Ä -

6. Signal CZ₉, -^- L-V

7. Signal CZ₇, -»- Ä — 1 } 3. Schritt

8. Signale* in Ü_R

9. Signal U_n,da Koinzidenz von < 8, R₃ und c*

10. Signal O₁: Transfer (R) -»· L

11. Signal O₂: setzen L-Su-LT -> löschen Ü_R -» Signale*

12. Signal CZ₁₈,da Koinzidenz von L-Su-LT und c* -=►

13. setzen STOP-LT -> löschen START-LT

Beispiel VI (L) = 14; (R) = 7 (Ä)<

1. setzen START-LT -> löschen L-Su-LT und STOP-LT

2. Signal CZ₅, da Koinzidenz von < 8 und A₁

3. Signal CZ₇, da Koinzidenz von <C 8, A₁ und c* -^ i? —

4. Signal U₉, da Koinzidenz von < 8, R₃ und c* -^- L + 1 J ^1- ° ™

5. Signal c * in Ü_L

6. Signal U_{1 3},da Koinzidenz von <C 8, .R₃ und c *

7. Signal O₂: setzen L-Su-LT -> löschen £Z_L -> Signale*

8. Signal CZ₁₃,da Koinzidenz von L-Su-LT und c* ->

9. setzen STOP-LT -» löschen START-LT

1. Schritt

2. Schritt

Claims (7)

Patentansprüche:

1. Anordnung zur Addition zweier Operanden in einem beliebigen Zahlensystem der Basis B nach dem Prinzip der Abwärtszählung von einem Operandenwert und der in gleichem Maße erfolgenden Aufwärtszählung vom anderen Operandenwert, bis in der einen Zählwertreihe Null auftritt und die andere die zu ermittelnde Summe angibt, dadurch gekennzeichnet, daß eine Zähleinrichtung (M) wahlweise für eine Aufwärtszählung vom einen und eine Abwärtszählung vom anderen Operandenwert oder umgekehrt steuerbar ist, daß eine Vergleichsschaltung (F) für wenigstens einen der beiden Operanden ermittelt, ob sein Wert

Bⁿ Bⁿ

> 1 oder < —

2 2

ist, wobei η die Zahl der Operandenstellen ist, und die Zähleinrichtung im ersten Fall für eine Aufwärtszählung vom geprüften Operandenwert und eine Abwärtszählung vom anderen Operandenwert und im anderen Fall für eine Zählung in umgekehrten Richtungen einstellt, und daß das erste Auftreten des Wertes Null in einer der beiden Zählwertreihen zur Sperrung weiterer Zählzyklen und zur Anzeige, daß das Resultat als Zählwert der anderen Zählwertreihe verfügbar ist, dient.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Vergleichseinrichtung (F) beide Operanden zugeführt erhält und feststellt, welcher von ihnen näher an den Zahlengrenzwerten B⁰ oder B" Regt, und daß die Zählernrichtung in Abhängigkeit vom Vergleichsergebnis jeweils so gesteuert wird, daß von dem einer der Zahlengrenzen näher liegenden Operandenwert in Richtung der betreffenden Zahlengrenze und vom anderen Operanden in entgegengesetzter Richtung weitergezählt wird.

3. Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß zur Durchführung von Subtraktionen derjenige Operand, der nicht geprüft wurde oder sich bei der Prüfung als der einer der beiden Zahlengrenzen ferner liegende Wert erwiesen hat, in der gleichen (Aufwärtsoder Abwärts-) Zählrichrung verändert wird wie der andere Operand.

4. Anordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die beiden Operanden in nichtzählfähigen Registern (R, L) gespeichert sind, deren Inhalt wechselweise über

ίο eine + 1- — 1-Modifizierschaltung (M) geführt wird, welche von der Vergleichseinrichtung (F) gesteuert wird.

5. Anordnung nach den Ansprüchen 1 und 4, dadurch gekennzeichnet, daß die Operanden in Form binär verschlüsselter Tetraden in den Registern (R, L) gespeichert sind und die Vergleichseinrichtung (F) aus einer Prüfeinrichtung für die An- und Abwesenheit einer Eins in der 2⁴-Bitstelle eines Registers besteht.

6. Anordnung nach den Ansprüchen 4 und 5, dadurch gekennzeichnet, daß als Anzeige dafür, daß der Inhalt eines der Operandenregister (R, L) als Folge eines Zählzyklus Null geworden ist, ein Übertragssignal dieses Inhaltes dient.

7. Anordnung nach wenigstens einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß eines der Operandenregister (L) als Summen- bzw. Differenzregister dient, daß die Modifizierungsschaltung (M) als 0-, +1- und — 1-Modifizierschaltung ausgebildet ist und daß in Abhängigkeit von einem Übertrag im Summen- bzw. Differenzregister eine Wertübertragung aus dem anderen Operandenregister (R) über die auf eine Nullmodifikation eingestellte Modifizierschaltung in das Summen- bzw. Differenzregister ausgeführt wird.

In Betracht gezogene Druckschriften:
Deutsche Auslegeschrift Nr. 1127 634;
»Deutsche Rechenanlagen«, Springer Verlag,

Berlin, 1961, S. 230 und 231;

»Handbuch der industriellen Elektronik«, Verlag

für Radio-Foto-Kinotechnik GmbH., Berlin, 1954,

S. 139.

Hierzu 3 Blatt Zeichnungen

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