DE3434777C2 - - Google Patents
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Description
Die Erfindung betrifft eine Vorzeichenstufe für mehrere in Serie
geschaltete CSA-Addierer (engl.: carry save adder) nach dem Oberbegriff des Anspruchs 1.
Es ist bekannt in Multiplizierern, bei denen Teilprodukte aus
einem Multiplikanden und Multiplikatorziffern gebildet werden,
Übertragssicherstellungsaddierer, kurz CSA-Addierer genannt, zu
verwenden (US-PS 35 15 344). Mit CSA-Addierern ist eine schnellere
Addition mit weniger Schritten als mit einem Addierer, bei dem
die Überträge seriell von Bitstelle zu Bitstelle weitergegeben
werden, möglich. Da jedoch das Resultat bei einem CSA-Addierer
aus einer Summen- und einer Übertragszahl besteht, ist die Bitzahl
des Resultats im Fall einer Multiplikation größer als es der Bitzahl
des Produkts, gebildet aus einem Multiplikanden und einem Multiplikator,
entspricht.
Für die Multiplikation von im Zweierkomplement dargestellten
Daten ergibt sich die Bitzahl des Produkts n zu
n = l + m - 1, wobei l, m und n jeweils die Bitzahlen des
Multiplikanden, des Multiplikators und des Produkts darstellen
und wobei jeweils ein Bit als Vorzeichen dient.
Als Beispiel betrachten wir eine Multiplikation
1 × 3 = 3. Da die Bitzahl des Multiplikanden 2, die
Bitzahl des Multiplikators 3 und die Bitzahl des Vorzeichens
1 beträgt, wird die Bitzahl des Produkts als
nicht größer als 4 vorhergesagt.
In Fig. 1 ist ein Verarbeitungsvorgang der oben als
Beispiel angeführten Multiplikation dargestellt,
die mittels eines Übertragsicherstellungsaddierer -
Baumgruppe durchgeführt wird, die zwei Stufen von
Übertragsicherstellungsaddierern
(CSA) 103 und 104 enthält. Die dem CSA 103 eingegebenen
Daten weisen 6 Bitstellen auf einschließlich erweiterter
Vorzeichenbits. Es sind die Vielfachen "000100"
und "111111", die dezimal 2²-2⁰ = 4-1 darstellen,
gebildet. Durch zwei Summen der CSA-Addition durch die
CSA-B Baumgruppe 102 werden eine Summe von -13 und ein
Übertrag von +16 erzeugt. Das Datenfeld erfordert deshalb
fünf Bitstellen. Demgemäß benötigen die Summe
und der Übertrag jeweils sechs Bitstellen, um die Ergebnisse
mit einem Vorzeichenbit darzustellen.
Das Endergebnis (+3) der obigen Multiplikation erhält
man, indem die Summe und der Übertrag einem Addierer mit serieller
Übertragsweitergabe von Bitstelle zu Bitstelle (englisch: carry propagate adder
CPA) 105 gemäß Fig. 1 eingegeben werden.
Falls jedoch eine folgende Operation ausgeführt werden
soll, d. h. falls die Summe und der Übertrag in der
nächsten CSA-Stufe addiert werden sollen, wird
eine größere Bitzahl für eine Summe und einen Übertrag benötigt
als die Bitzahl, die aus der Bitzahl des Multiplikanden
und des Multiplikators berechnet ist und
das Vorzeichenfeld
muß erweitert werden. Zur Erweiterung des Vorzeichenfelds
sind viele Schaltkreise nötig, die eine
unvermeidbare Signalverzögerung bedingen.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine
Vorzeichenstufe für einen Rechner mit mehreren in Serie geschalteten
CSA-Addierern zu schaffen, die für die nachfolgende Addition die
in den Vorzeichenfeldern befindlichen Bits im voraus verarbeitet.
Gelöst wird diese Aufgabe durch die im kennzeichnenden Teil
des Patentanspruchs 1 angegebenen Merkmale.
Eine zweckmäßige Weiterbildung und Ausgestaltung der Erfindung
ist im Unteranspruch angegeben.
Ein Vorzeichen wird aus der Gesamtsumme aus einer Summe und einem
Übertrag bestimmt und die Bitzahl eines von einem Datenfeld
übertragenen Übertrags ist höchstens ein Bit.
Erfindungsgemäß wird eine Gesamtsumme aus den Datenfeldern
der Summe und des Übertrags benachbarten Zweibitvorzeichenfeldern
zuvor berechnet und das Zweibitvorzeichen
mit einer Konstanten zur Erzeugung eines richtigen Vorzeichens
verknüpft.
Die Erfindung wird im folgenden anhand der Zeichnung
näher beschrieben. Es zeigen:
Fig. 1 ein Verarbeitungsbeispiel durch einen Übertragsicherstellungsaddierer
(CSA-Addierer);
Fig. 2a bis 2c das Prinzip der erfindungsgemäßen
Vorzeichenstufe;
Fig. 3 eine Beziehung zwischen einem Vorzeichenfeld
eines Volladdierers und einem modifizierten
Übertragsvorzeichenfeld;
Fig. 4 ein Blockschaltbild,
das die Anwendung der Erfindung
bei einem Multiplizierer zeigt; und
Fig. 5 eine Abänderung der Multiplizierschaltung nach
Fig. 4.
Das der Erfindung zugrundeliegende Prinzip wird anhand der
Fig. 2a bis 2c dargestellt. Ein vier Bitstellen aufweisendes
Vorzeichenfeld SA und ein aus drei Bitstellen bestehendes
Datenfeld DA einer Summe sind durch
SA = sa 3, sa 2, sa 1, sa 0
DA = da 1, da 2, da 3
und ein Vorzeichenfeld SB und ein Datenfeld DB eines
Übertrags sind durch
SB = sb 3, sb 2, sb 1, sb 0
DB = db 1, db 2, db 3
dargestellt, worin die Variablen sa 3, da 1, sb 3 usw. jeweils
ein Bit darstellen. Grenzen des Vorzeichenfeldes und des
Datenfelds in der Summe und dem Übertrag werden durch die
zu verarbeitende Datenlänge bestimmt. In einem Volladdiererbetrieb
haben sie ein in Fig. 2a dargestelltes Verhältnis,
worin S ein Vorzeichenfeld im Volladdierer ist. Jedes Bit (S)
im Vorzeichenfeld eines Volladdierers muß denselben
Wert haben. D ist ein Datenfeld.
Entsprechend läßt sich S und D wie folgt ausdrücken:
S = s, s, s, s und D = d 1, d 2, d 3, . . .
In Fig. 2b ist dargestellt, wie ein Paar sich gegenseitig aufhebender
Daten -SA und +SA jeweils zum Summendatum
und Übertragsdatum addiert werden.
Als Ergebnis ändert sich das Vorzeichenfeld
der Summe und bildet eine Konstante, die lauter Nullen aufweist.
Entsprechend braucht das Vorzeichen der Summe
nicht und nur das Vorzeichen SC (= SA + SB) des Übertrags
übertragen zu werden.
Die Entsprechung zwischen dem modifizierten Übertragsvorzeichen
SC und dem Vorzeichen S im Volladdiererbetrieb
wird betrachtet. Da der zum Vorzeichenfeld durch die
Addition der Datenfelder DA und DB übertragene Übertrag
(CAR) höchstens eine Bitstelle hat, gilt folgende Gleichung:
S = SC + CAR (1)
Der Wert von CAR ist natürlich entweder 1 oder 0.
Wie Fig. 3 zeigt, wird ein Wert von SC als Funktion von S und CAR
unter vier möglichen gewählt. Die drei höchstwertigen
Bitstellen von SC haben jeweils denselben Wert und sind
entweder "111" oder "000" und
SC 3 = SC 2 = SC 1.
Aus Fig. 3 und der Beziehung SC = SA + SB, ergibt sich
SC als
SC = sc 1, sc 1, sc 1, sc 0 (2)
worin
sc 0 = sa 0 ⊕ sb 0
und
sc 1 = sa 1 ⊕ sb 1 ⊕ (sa 0 · sb 0) sind, und
⊕ bezeichnet die Exklusiv-ODER-Verknüpfung.
sc 1 = sa 1 ⊕ sb 1 ⊕ (sa 0 · sb 0) sind, und
⊕ bezeichnet die Exklusiv-ODER-Verknüpfung.
Aus dem obigen folgt, daß
SC durch die zwei Bits sc 1 und sc 0 hergeleitet werden kann.
Die vorliegende Erfindung wird angewendet, wenn die Summe und
der Übertrag von einem Übertragsicherstellungsaddierer in folgenden
Übertragsicherstellungsaddierern summiert werden sollen.
Fig. 4 zeigt eine Einzelheit der erfindungsgemäßen Vorzeichenstufe 6
und eine periphere Schaltung. Die Vorzeichenstufe 6
enthält einen Volladdierer 61 und Daten- und Übertragsregister 62 und 63.
Aus der Summe im Summenregister 4 und dem Übertrag im Übertragsregister 5,
die von einer Multiplizierschaltung 3 erzeugt werden, wird
das Datenfeld (da 1, da 2, da 3) mit einer Einrichtung 71
zur höherwertigen Ziffernstelle transferiert und mit einem positiven Vorzeichenfeld
(lauter Nullen) 72 verknüpft in ein Datenregister
62 geladen. Der Inhalt des Datenregisters 62 wird mit
einer Summe 81 und einem Übertrag 82 der höherwertigen Ziffer im
CSA 7 addiert, so daß der CSA 7 eine Summe 83 und einen
Übertrag 84 erzeugt. Ein Zweibit-Vorzeichenfeld 73 (sa 1,
sa 0) neben dem Datenfeld der niederwertigen Ziffer und
ein Vorzeichenfeld 74 (sb 1, sb 0) eines Übertrags der
niederwertigen Ziffer werden mittels eines Zweibit-Volladdierers
61 aus Exklusiv-ODER-Gliedern 91, 92 und 93 und einem UND-Glied
94 summiert, der Zweibit-Vorzeichen 75, 76 (sc 1, sc 0)
erzeugt. Die Vorzeichen 75 und 76 werden in ein Übertragsregister 63 der
höherwertigen Ziffer geladen zusammen mit einem Datenfeld (db 1,
db 2, db 3) des in der niederwertigen Ziffer berechneten Übertrags,
wobei das Vorzeichen 75 (sc 1) zu "sc 1, sc 1,
sc 1" erweitert wird.
Die Bits des Datenfelds (db 1, db 2, db 3) werden vom
Übertragsregister 5 mittels einer Einrichtung 77 zum Übertragsregister 63
übertragen. Der
Inhalt des Registers 63 und die Summe 83 und der
durch den CSA 7 berechnete Übertrag 84 werden dem CSA 8
zugeführt, der eine neue Summe und einen neuen Übertrag
erzeugt.
In einer nicht dargestellten geänderten Ausführungsform
können die Vorzeichen 75 und 76 jeweils zu den vier
höchstwertigen Bitstellen des Registers 62 übertragen
werden und gleichzeitig kann das positive Vorzeichenfeld 72
zu den vier höchstwertigen Bitstellen des Registers 63 übertragen
werden.
Fig. 5 zeigt eine weitere veränderte Ausführung der Vorzeichenstufe
6. Die gleichen Elemente wie in Fig. 4
werden durch die gleichen Bezugsziffern gekennzeichnet.
Ein Unterschied im Aufbau gegenüber Fig. 4 besteht darin,
daß eine Konstante "1110" 78 als das Vorzeichenfeld der
Summe verwendet wird und daß ein Vorzeichen 79, das
durch einen Inverter 96, der mit dem Exklusiv-ODER-Glied
EOR 93 verbunden ist, erhalten wird, ein
Vorzeichen sc 0 76 und Konstanten "0" 90, d. h. "0, 0, ,
sc 0" als Vorzeichenfeld des Übertrags verwendet werden.
Die Gültigkeit dieser Transformation ist darin begründet,
daß "111" zu addiert wird, woraus sich "sc 1, sc 1, sc 1"
ergibt. Auf diese Weise braucht die Erweiterung des Vorzeichens
sc 1 zu "sc 1, sc 1, sc 1" wie in Fig. 4 nicht durchgeführt
werden. Somit braucht man eine erhöhte
Belastung des Ausgangs des Exklusiv-ODER-Glieds EOR 93 nicht
zu beachten und man erreicht eine schnellere Verarbeitung.
Bislang wurde die Anwendung der Erfindung bei einem Multiplizierer beschrieben. Es ist jedoch
selbstverständlich, daß die vorliegende Erfindung nicht auf die
Anwendung bei Multiplizierern beschränkt ist, sondern in jeder
Schaltung, die Übertragsicherstellungsaddierer verwendet,
einsetzbar ist. Obwohl in der obigen Beschreibung ein
Vierbit-Vorzeichenfeld und ein Dreibit-Datenfeld beispielhaft
verwendet wurden, ist die vorliegende Erfindung auch
auf Vorzeichen- und Datenfelder mit anderer Bitzahl anwendbar.
Wie die obige Beschreibung ausführt, wird erfindungsgemäß,
wenn die Summe und der Übertrag, die vom Übertragsicherstellungsaddierer
erzeugt wurden, im nächsten Ziffernübertragsicherstellungsaddierer
addiert werden sollen,
das Vorzeichen durch die Zweibitsätze neben den Datenfeldern
der Summe und des Übertrags erzeugt. Die sich daraus ergebenden
Vorteile bestehen in der Verringerung der Länge
des zu berechnenden Vorzeichenfeldes und der allgemeineren
Verwendbarkeit der Schaltung, da kein von der Baumstruktur
der Übertragsicherstellungsaddierer abhängiger Korrekturwert
enthalten ist.
Claims (2)
1. Vorzeichenstufe für mehrere in Serie geschaltete CSA-Addierer
zur Addition von mehrstelligen Binärzahlen mit
Summen- und Übertragsausgang für jede Stelle, wobei die
mehrstelligen Binärzahlen für die Summe und den Übertrag
ein Vorzeichenfeld aufweisen, das oberhalb der
höchstwertigen Bitstelle der jeweiligen Datenfelder
angebracht ist,
dadurch gekennzeichnet,
daß die Vorzeichenstufe (6) aufweist:
- a) einen Volladdierer (61), der mit den Registern (4, 5) für Summe und Übertrag eines vorhergehenden CSA-Addierers verbunden ist, und der eine Volladdition der zwei niedrigwertigsten Bits (sa 0, sa 1; sb 0, sb 1) der Vorzeichenfelder der Summe (4) und Übertrag (5) durchführt;
- b) eine Einrichtung zur Übertragung (71) der Datenbits (da 1, da 2, da 3) des Datenfelds aus dem Summenregister (4) des vorhergehenden CSA-Addierers zum Summeneingang eines nachfolgenden CSA-Addierers (7, 8) über ein Datenregister (62) sowie eine Einrichtung zur Eintragung (72) eines konstanten Wertes (0000) in das Vorzeichenfeld des Datenregisters (62); und
- c) eine Einrichtung zur Übertragung (77) der Datenbits (db 1, db 2, db 3) des Übertragsregisters (5) des vorhergehenden CSA-Addierers zum Übertragseingang eines nachfolgenden CSA-Addierers (7, 8) über ein Übertragsregister (63) und Einrichtungen zur Eintragung (76, 75) der vom Volladdierer (61) ausgegebenen Resultatbits in die entsprechenden Stellen (sc 0, sc 1, sc 1, sc 1) des Vorzeichenfeldes des Übertragsregisters (63).
2. Vorzeichenstufe nach Anspruch 1,
dadurch gekennzeichnet,
daß an den Volladdierer (61) am Summenausgang ein Inverter (96) angeschlossen ist;
daß die Resultatziffern des Volladdierers (61) über Leitungen (76, 79) in die niedrigwertigsten zwei Stellen (sc 0, sc 1) des Vorzeichenfeldes des Übertragsregisters (63) eintragbar sind; und
daß in die höherwertigen Stellen des Vorzeichenfeldes des Übertragsregisters (63) ein konstanter Wert (00) und in das Vorzeichenfeld des Datenregisters (62) ein konstanter Wert (1110) eintragbar ist.
daß an den Volladdierer (61) am Summenausgang ein Inverter (96) angeschlossen ist;
daß die Resultatziffern des Volladdierers (61) über Leitungen (76, 79) in die niedrigwertigsten zwei Stellen (sc 0, sc 1) des Vorzeichenfeldes des Übertragsregisters (63) eintragbar sind; und
daß in die höherwertigen Stellen des Vorzeichenfeldes des Übertragsregisters (63) ein konstanter Wert (00) und in das Vorzeichenfeld des Datenregisters (62) ein konstanter Wert (1110) eintragbar ist.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58175994A JPS6068432A (ja) | 1983-09-22 | 1983-09-22 | キヤリセ−ブアダ−の符号生成方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3434777A1 DE3434777A1 (de) | 1985-04-11 |
DE3434777C2 true DE3434777C2 (de) | 1989-11-09 |
Family
ID=16005844
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19843434777 Granted DE3434777A1 (de) | 1983-09-22 | 1984-09-21 | Verfahren und vorrichtung zur vorzeichenerzeugung fuer einen uebertragsicherstellungsaddierer |
Country Status (3)
Country | Link |
---|---|
US (1) | US4644491A (de) |
JP (1) | JPS6068432A (de) |
DE (1) | DE3434777A1 (de) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6284335A (ja) * | 1985-10-09 | 1987-04-17 | Hitachi Ltd | 乗算回路 |
JPS6297033A (ja) * | 1985-10-24 | 1987-05-06 | Hitachi Ltd | 乗算装置 |
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JPS5517424B2 (de) * | 1974-09-05 | 1980-05-12 | ||
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1983
- 1983-09-22 JP JP58175994A patent/JPS6068432A/ja active Granted
-
1984
- 1984-09-21 US US06/653,053 patent/US4644491A/en not_active Expired - Lifetime
- 1984-09-21 DE DE19843434777 patent/DE3434777A1/de active Granted
Also Published As
Publication number | Publication date |
---|---|
DE3434777A1 (de) | 1985-04-11 |
JPH0228171B2 (de) | 1990-06-21 |
JPS6068432A (ja) | 1985-04-19 |
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