JPS59226944A - 浮動小数点デ−タ加減算方式 - Google Patents
浮動小数点デ−タ加減算方式Info
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- JPS59226944A JPS59226944A JP58103152A JP10315283A JPS59226944A JP S59226944 A JPS59226944 A JP S59226944A JP 58103152 A JP58103152 A JP 58103152A JP 10315283 A JP10315283 A JP 10315283A JP S59226944 A JPS59226944 A JP S59226944A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(al 発明の技術分野
本発明は、仮数部1.指数部、符号部からなる2つの浮
動小数点データについて、加減算を行い、上位桁に無効
桁が発生した場合に、正規化に必要なシフト量を高速に
求める方式に関す。
動小数点データについて、加減算を行い、上位桁に無効
桁が発生した場合に、正規化に必要なシフト量を高速に
求める方式に関す。
山) 技術の背景
仮数部、指数部、符号部からなる2つの浮動小数点デー
タの加減算においては、桁合わせ、仮数部の加算、正規
化が行われる。その為に先ず、2つのオペランドの指数
部が比較され、小さい方の指数部を持った仮数部が右シ
フトされ、16進数として1桁シフトされる毎に、指数
部を1増やし、指数部が一致する迄シフトを続ける。上
記右シフトされる際、最後にシフトアウトされた16進
数の1桁は保護桁として保存される。
タの加減算においては、桁合わせ、仮数部の加算、正規
化が行われる。その為に先ず、2つのオペランドの指数
部が比較され、小さい方の指数部を持った仮数部が右シ
フトされ、16進数として1桁シフトされる毎に、指数
部を1増やし、指数部が一致する迄シフトを続ける。上
記右シフトされる際、最後にシフトアウトされた16進
数の1桁は保護桁として保存される。
2つのオペランドの指数部が等しくて、右シフトされな
かった場合、下位の零の1桁が保護桁として付加された
ものと見なされる。
かった場合、下位の零の1桁が保護桁として付加された
ものと見なされる。
上記桁合わせ動作において、指数部が一致すると、仮数
部が代数的に加算され、中間和を出力する。この時、仮
数部の加算の結果、桁上がりがあると、中間和は右ヘシ
フトされ、桁上がりが最上位桁となり、指数部に1が加
えられる。
部が代数的に加算され、中間和を出力する。この時、仮
数部の加算の結果、桁上がりがあると、中間和は右ヘシ
フトされ、桁上がりが最上位桁となり、指数部に1が加
えられる。
この中間和の上位桁に無効パターンがある場合、中間和
は正規化に必要なだけ左シフトされ、最下位桁には零が
はいり、1桁左シフトする毎に、指数部は1だけ減ぜら
れる。
は正規化に必要なだけ左シフトされ、最下位桁には零が
はいり、1桁左シフトする毎に、指数部は1だけ減ぜら
れる。
本発明は、上記浮動小数点データの加減算方式において
、上位桁に無効パターン(例えば、正数においてはo
o−−−−−−−o 、 負数においては11−−−
一−・−1)が発生した場合の上記左シフト処理を高速
に行う方式に関連している。
、上位桁に無効パターン(例えば、正数においてはo
o−−−−−−−o 、 負数においては11−−−
一−・−1)が発生した場合の上記左シフト処理を高速
に行う方式に関連している。
(11,1従来技術と問題点
浮動小数点データの加減算を行った場合、上位桁に無効
桁が発生する場合があり、従来は加減算実行後の結果よ
り、無効桁が有るかどうかを調べていた為、実行時間が
長くなる問題が′あった。
桁が発生する場合があり、従来は加減算実行後の結果よ
り、無効桁が有るかどうかを調べていた為、実行時間が
長くなる問題が′あった。
(dl 発明の目的
本発明は上記従来の欠点に鑑み、実際の加減算の実行と
並列に、無効桁の有無を調べ、少なくとも加減算結果が
得られた時点で、正規化の為のシフト量が確定している
方式を提供することを目的とするものである。
並列に、無効桁の有無を調べ、少なくとも加減算結果が
得られた時点で、正規化の為のシフト量が確定している
方式を提供することを目的とするものである。
(el 発明の構成
そしてこの目的は、本発明によれば2つのデータを加算
又は減算し、正規化する浮動小数点加減算回路において
、2つのデータを加算/減算する第1の手段と、2つの
データの特定の連続した部分に対して、下位からのキャ
リーを考えない時に、その特定部分が加減算の結果によ
り、00−・・−・−0パターンになることを検出する
第2の手段と、11・−・−−−−−−−−−4パター
ンになることを検出する第3の手段と、11−−−−−
−−10パターンになることを検出する第4の手段と、
上記第1の手段の1部として、或いはそれとは別にキャ
リー伝搬条件から特定のビット位置に対するキャリーイ
ン信号を作成するキャリー・ルック・アヘッド回路の第
5の手段とを有し、上記第1の手段により作成される加
減算の結果を使用せずに、上記第2〜第5の手段によっ
て、正規化に必要なシフト量を求める方法を提供するこ
とによって達成され、少なくとも加減算結果が得られた
時点で、正規化のためのシフト量も確立している為、浮
動小数点データの演算時間を短縮することが可能となる
。
又は減算し、正規化する浮動小数点加減算回路において
、2つのデータを加算/減算する第1の手段と、2つの
データの特定の連続した部分に対して、下位からのキャ
リーを考えない時に、その特定部分が加減算の結果によ
り、00−・・−・−0パターンになることを検出する
第2の手段と、11・−・−−−−−−−−−4パター
ンになることを検出する第3の手段と、11−−−−−
−−10パターンになることを検出する第4の手段と、
上記第1の手段の1部として、或いはそれとは別にキャ
リー伝搬条件から特定のビット位置に対するキャリーイ
ン信号を作成するキャリー・ルック・アヘッド回路の第
5の手段とを有し、上記第1の手段により作成される加
減算の結果を使用せずに、上記第2〜第5の手段によっ
て、正規化に必要なシフト量を求める方法を提供するこ
とによって達成され、少なくとも加減算結果が得られた
時点で、正規化のためのシフト量も確立している為、浮
動小数点データの演算時間を短縮することが可能となる
。
(f) 発明の実施例
本発明の主旨は、浮動小数点データの演算結果の無効桁
を早期に検出しようとするものであるが、ある桁より上
位の桁の無効桁は: ■ oo−−−−−−−−−−o・Ci■ 11−−−
−−−−−−−−1 ■ 1t−−〜−−−−・−−−一−・−10・Ciに
よって判定できることは容易に理解できることである。
を早期に検出しようとするものであるが、ある桁より上
位の桁の無効桁は: ■ oo−−−−−−−−−−o・Ci■ 11−−−
−−−−−−−−1 ■ 1t−−〜−−−−・−−−一−・−10・Ciに
よって判定できることは容易に理解できることである。
但し、こごでCiはキャリー信号を示すものとする。
従って、本発明は2つのオペランドの浮動小数点データ
の演算と並列に、演算結果のある桁より上位の桁につい
て、上記■〜■の無効パターンを検出し、その無効パタ
ーンから正規化の為のシフト量を求める手段に帰着する
。
の演算と並列に、演算結果のある桁より上位の桁につい
て、上記■〜■の無効パターンを検出し、その無効パタ
ーンから正規化の為のシフト量を求める手段に帰着する
。
以下本発明の実施例を図面によって詳述する。
先ず、無効パターンを検出する手段力・ら8Q明する。
任意の上位桁がoo−−−−一・・−・−0/々ターン
であることを検出する為には、2つのオペランドOPI
とOP2のそれぞれの連続する3ビ・ノド(An +A
n + L^n+2)と(Bn +Bn+1.Bn+2
)とG二つし\て、第1図で示す(11〜(5)の演
算のいずれかが論理“1”トナル場合に限られるが、こ
れを前述の(反数部の特定部分(n w m + 1ピ
ツ))&こつむ1てみると、第2図(イ)の論理式で示
される演算結果力<8命理“1”であることを検出すれ
ば良し)。
であることを検出する為には、2つのオペランドOPI
とOP2のそれぞれの連続する3ビ・ノド(An +A
n + L^n+2)と(Bn +Bn+1.Bn+2
)とG二つし\て、第1図で示す(11〜(5)の演
算のいずれかが論理“1”トナル場合に限られるが、こ
れを前述の(反数部の特定部分(n w m + 1ピ
ツ))&こつむ1てみると、第2図(イ)の論理式で示
される演算結果力<8命理“1”であることを検出すれ
ば良し)。
この論理式を求める過程につむ)てしよ特願昭57−2
29421に開示されているので、ここでしよ省略する
が、特願昭57−229421にお(、%て番よ、2つ
のオペランドデータの最下位ビ・ノドが00又番よ11
の特殊条イ牛(即ち排他的論理和でない)番こ限定され
てしするので、第2図(イ)で示される条件番こしま0
0−・−−−−−−−−。
29421に開示されているので、ここでしよ省略する
が、特願昭57−229421にお(、%て番よ、2つ
のオペランドデータの最下位ビ・ノドが00又番よ11
の特殊条イ牛(即ち排他的論理和でない)番こ限定され
てしするので、第2図(イ)で示される条件番こしま0
0−・−−−−−−−−。
又は11−−−−−−−−−−−−・1の両パターンを
含んでむ)ることになる。従って、2つのオペランドの
加算斧吉果力り00−−−−−−−−−−−0となる条
件に限定するとすれば、2つのオペランドの最下位ビッ
トが排他的論理和でないことが必要であり、第2図(ロ
)に示す論理式の演算結果が論理“1″となる条件とな
る。ここにEは排他的論理和、0は論理和をそれぞれ示
している。
含んでむ)ることになる。従って、2つのオペランドの
加算斧吉果力り00−−−−−−−−−−−0となる条
件に限定するとすれば、2つのオペランドの最下位ビッ
トが排他的論理和でないことが必要であり、第2図(ロ
)に示す論理式の演算結果が論理“1″となる条件とな
る。ここにEは排他的論理和、0は論理和をそれぞれ示
している。
従って、2つのオペランドの加算結果が11−−−−−
−−−1となる条件は、第2図(ロ)の最下位ビットの
論理について、その否定をとり (ハ)で示される論理
式の演算結果が論理“1”であれば良いことになる。
−−−1となる条件は、第2図(ロ)の最下位ビットの
論理について、その否定をとり (ハ)で示される論理
式の演算結果が論理“1”であれば良いことになる。
同様にして、2つのオペランドの加算結果が11−−−
−−−−−−−−10となる条件を求める場合を説明す
ると、この場合は2つのオペランドOPI 、OF2の
それぞれの連続する3ビツト(An 、An + 1+
An + 2 )と(Bn、Bn+1.Bn+2 )に
ついて、第3図に示す(1)〜(5)の演算のいずれか
が論理“l”となる場合に限られ、浮動小数点データの
仮数部の任意の特定部分について見ると、第4図(イ)
で示される論理式の演算結果が論理“1”であることを
検出すれば良く、この論理式は前述の特願昭57−22
9421で開示されている手順と同じ手順を用いること
によって求められる。
−−−−−−−−10となる条件を求める場合を説明す
ると、この場合は2つのオペランドOPI 、OF2の
それぞれの連続する3ビツト(An 、An + 1+
An + 2 )と(Bn、Bn+1.Bn+2 )に
ついて、第3図に示す(1)〜(5)の演算のいずれか
が論理“l”となる場合に限られ、浮動小数点データの
仮数部の任意の特定部分について見ると、第4図(イ)
で示される論理式の演算結果が論理“1”であることを
検出すれば良く、この論理式は前述の特願昭57−22
9421で開示されている手順と同じ手順を用いること
によって求められる。
然して、この論理式においても11−−−−−−−−−
−−4のパターンが含まれているので、上記11・−・
・−IOとなるパターンのみを求める為には、2つのオ
ペランドの最下位ビットが排他的論理和でないことが必
要であり、結局第4図(ロ)で示す論理式の演算結果が
論理“1”となることを検出すれば良いことになる。
−−4のパターンが含まれているので、上記11・−・
・−IOとなるパターンのみを求める為には、2つのオ
ペランドの最下位ビットが排他的論理和でないことが必
要であり、結局第4図(ロ)で示す論理式の演算結果が
論理“1”となることを検出すれば良いことになる。
以上は、浮動小数点データの仮数部の任意の特定部分の
パターンがoo−−−−−−−−−−−oか11−−−
−−−−−−−−1か或いは1t−−−−−−−10か
を検出する論理式であるが、上記仮数部の上位桁の無効
桁を判定する為には、上記特定部分の最下位ビットに上
がってくるキャリービットを付加して考える必要があり
、一般にはキャリー伝搬条件から特定のビット位置に対
するキャリーイン信号(Ci)を求めるキャリー・ルッ
ク・アヘッド論理で作成し、この信号と上記無効パター
ンとで、前述の■〜■に示した論理条件を採ることによ
り、上位桁の無効桁の判定ができる。
パターンがoo−−−−−−−−−−−oか11−−−
−−−−−−−−1か或いは1t−−−−−−−10か
を検出する論理式であるが、上記仮数部の上位桁の無効
桁を判定する為には、上記特定部分の最下位ビットに上
がってくるキャリービットを付加して考える必要があり
、一般にはキャリー伝搬条件から特定のビット位置に対
するキャリーイン信号(Ci)を求めるキャリー・ルッ
ク・アヘッド論理で作成し、この信号と上記無効パター
ンとで、前述の■〜■に示した論理条件を採ることによ
り、上位桁の無効桁の判定ができる。
即ち、■の時は00−−−−−−−−−−0パターンで
あるのでキャリーイン信号’ (Ci)がない場合にの
み、全“0″となり無効桁となる。
あるのでキャリーイン信号’ (Ci)がない場合にの
み、全“0″となり無効桁となる。
■の時は11− ・−・−1パターンであるのでキャリ
ーイン信号(Ci)が有っても、無くても11−・−−
−−−−一1又はoo−−−−−−・−〇となり無効桁
となる。
ーイン信号(Ci)が有っても、無くても11−・−−
−−−−一1又はoo−−−−−−・−〇となり無効桁
となる。
■の時は11−−−−−−−10パターンであるので、
必ずキャリーイン信号(C4)が必要で、キャリーイン
信号(C4)が上がってくると11・−−−−−−−−
−−4となり無効桁となることが判る。
必ずキャリーイン信号(C4)が必要で、キャリーイン
信号(C4)が上がってくると11・−−−−−−−−
−−4となり無効桁となることが判る。
次にシフト量を作成する手段について説明する。
上記検出手段によって、2つの浮動小数点データの仮数
部を加算した結果、無効桁が発生することが判ると、該
仮数部を構成する4ビット単位の16進数の各桁単位で
、その無効桁について左シフトを行い正規化する必要が
ある。
部を加算した結果、無効桁が発生することが判ると、該
仮数部を構成する4ビット単位の16進数の各桁単位で
、その無効桁について左シフトを行い正規化する必要が
ある。
この時のシフト量の作成方法としては、シフト位置が特
定できれば種々考えられるので、特に限定する必要はな
いが、本発明での一実施例を説明すると以下の通りとな
る。
定できれば種々考えられるので、特に限定する必要はな
いが、本発明での一実施例を説明すると以下の通りとな
る。
本実施例においては、例えば少なくとも48ビットシフ
ト以上シフトする必要がある場合について、その第1段
階である48ビツトのシフト量をきめる論理式を、第2
図(ロ)(ハ)及び第4図(ロ)を参照しながら、前述
の無効桁判定条件■〜■を考えてまとめると、第5図に
示す論理式が得られ、この論理式による演算結果が論理
“1”になった時、48ピントの左シフトを行うことが
できる。この式の前半かのと■の場合を示し、後半が■
の場合を示している。この論理式においてEおよび■は
排他的論理和、0は論理和、Aは論理積を示す記号であ
り、Ciはキャリーイン信号、6〜51は浮動小数点デ
ータの各桁位置を示している。
ト以上シフトする必要がある場合について、その第1段
階である48ビツトのシフト量をきめる論理式を、第2
図(ロ)(ハ)及び第4図(ロ)を参照しながら、前述
の無効桁判定条件■〜■を考えてまとめると、第5図に
示す論理式が得られ、この論理式による演算結果が論理
“1”になった時、48ピントの左シフトを行うことが
できる。この式の前半かのと■の場合を示し、後半が■
の場合を示している。この論理式においてEおよび■は
排他的論理和、0は論理和、Aは論理積を示す記号であ
り、Ciはキャリーイン信号、6〜51は浮動小数点デ
ータの各桁位置を示している。
この例では、浮動小数点データの仮数部は8〜63ビツ
ト(但し保護桁を除く)であって、48ビ・7トのシフ
トを行う仮数部の対象ピント位置は8〜51ビツト迄と
なる。実際には最上位桁での桁上がりビット、符号ビッ
トを有効ビットと考えて4〜51迄の48ビツトが、こ
の場合のシフト対象桁となる。
ト(但し保護桁を除く)であって、48ビ・7トのシフ
トを行う仮数部の対象ピント位置は8〜51ビツト迄と
なる。実際には最上位桁での桁上がりビット、符号ビッ
トを有効ビットと考えて4〜51迄の48ビツトが、こ
の場合のシフト対象桁となる。
次に、これまで説明してきた無効桁検出機構。
キャリー・ルック・アヘッド論理機構、シフト量作成論
理機構を用いた本発明の一実施例を説明する。第6図が
そのブロック図であって、1.2はそれぞれ浮動小数点
データの仮数部を蓄積するレジスタ(OPI 、0P2
) 、 3は上記仮数部の任意の特定部分についてoo
−−−−−−−−−−−o 、 1i−−−−−・−1
、11−−−−−−−10パターンを検出する無効桁検
出論理機構(DET)、4は特定ビット位置に対するキ
ャリー信号を作成するキャリー・ルック・アヘッド論理
機構(CLAH)、5は仮数部の加算器、6は無効桁検
出論理機構(DET )3とキャリー・ルック・アヘッ
ド論理機構(CLAH) 4のデータを用いて無効桁を
4ビット単位でシフトするシフト量を作成するシフト量
作成論理機構、7.8はシフト量作成論理機構6で作成
された複数のシフト信号S48 、 S32 、 S1
6 、 S00及び5S12.5SO8,5SO4,5
SOOによって演算結果をシフトするシフターである。
理機構を用いた本発明の一実施例を説明する。第6図が
そのブロック図であって、1.2はそれぞれ浮動小数点
データの仮数部を蓄積するレジスタ(OPI 、0P2
) 、 3は上記仮数部の任意の特定部分についてoo
−−−−−−−−−−−o 、 1i−−−−−・−1
、11−−−−−−−10パターンを検出する無効桁検
出論理機構(DET)、4は特定ビット位置に対するキ
ャリー信号を作成するキャリー・ルック・アヘッド論理
機構(CLAH)、5は仮数部の加算器、6は無効桁検
出論理機構(DET )3とキャリー・ルック・アヘッ
ド論理機構(CLAH) 4のデータを用いて無効桁を
4ビット単位でシフトするシフト量を作成するシフト量
作成論理機構、7.8はシフト量作成論理機構6で作成
された複数のシフト信号S48 、 S32 、 S1
6 、 S00及び5S12.5SO8,5SO4,5
SOOによって演算結果をシフトするシフターである。
上記シフト信号S48 、 S32 、 S16 、
SOOは16ビツト差でそれぞれ48ビツト、32ビツ
ト、16ビソト00ビツトシフトさせる時に付勢され、
シフト信号5S12.5SO8,5SO4,5SOOは
4ビツト差でそれぞれ12ヒンH−、os ヒツト04
ビツト、00ビツトシフトさせる時に付勢される。これ
らのシフト信号を組み合わせることによって、任意のシ
フト量(但し4ビット単位)を指定することができる。
SOOは16ビツト差でそれぞれ48ビツト、32ビツ
ト、16ビソト00ビツトシフトさせる時に付勢され、
シフト信号5S12.5SO8,5SO4,5SOOは
4ビツト差でそれぞれ12ヒンH−、os ヒツト04
ビツト、00ビツトシフトさせる時に付勢される。これ
らのシフト信号を組み合わせることによって、任意のシ
フト量(但し4ビット単位)を指定することができる。
この図面において、レジスタ(OPI 、0P2) 1
’+2に2つの浮動小数点データの仮数部が与えられる
と、加算器5で仮数部についての代数的加算が行われる
、と同時にキャリー・ルック・アヘッド論理機構(CL
AH) 4で特定のビット位置に対するキャリー信号が
作成され、無効桁検出論理機構(DET)3で任意のピ
ントから上位の桁につりての無効パターン(OO−−−
−−一・・−0、11−−−−−−−−−4、11−−
−−−−−10パターン)が検出される。
’+2に2つの浮動小数点データの仮数部が与えられる
と、加算器5で仮数部についての代数的加算が行われる
、と同時にキャリー・ルック・アヘッド論理機構(CL
AH) 4で特定のビット位置に対するキャリー信号が
作成され、無効桁検出論理機構(DET)3で任意のピ
ントから上位の桁につりての無効パターン(OO−−−
−−一・・−0、11−−−−−−−−−4、11−−
−−−−−10パターン)が検出される。
続いて、キャリー・ルック・アヘッド論理機構(CLA
H) 4で得られたキャリー信号と無効桁検出論理機構
(DET ) 3で得られた無効パターン情報とがシフ
ト量作成論理機構6において、例えば第5図で示した論
理式(この場合は48ビツトシフトの例)に従って、無
効桁をシフトするシフト量が作成され、加算器5で得ら
れた演算結果を、このシフト量に従ってシフトすること
により浮動小数点データの加減算を行うことができる。
H) 4で得られたキャリー信号と無効桁検出論理機構
(DET ) 3で得られた無効パターン情報とがシフ
ト量作成論理機構6において、例えば第5図で示した論
理式(この場合は48ビツトシフトの例)に従って、無
効桁をシフトするシフト量が作成され、加算器5で得ら
れた演算結果を、このシフト量に従ってシフトすること
により浮動小数点データの加減算を行うことができる。
以上、第1図〜第5図で説明してきたo o−−−−−
−−−−−・0 、11−−−−−−−−−−−1 、
11−−−−−−10パターン検出論理及びシフト量作
成論理は、あくまでも1例であって、この方法に限るも
のでないことはいう迄もない。
−−−−−・0 、11−−−−−−−−−−−1 、
11−−−−−−10パターン検出論理及びシフト量作
成論理は、あくまでも1例であって、この方法に限るも
のでないことはいう迄もない。
(g) 発明の効果
以上詳細に説明したように、本発明によれば浮動小数点
データによる加減算演算と並列に、ある桁より上位の桁
の無効パターンを検出し、更にその無効パターンを正規
化するためのシフト量を計算し、少なくとも加減算結果
が得られた時点では、上記シフト量が確立しているので
、浮動小数点データの加減算時間を短縮できる効果があ
る。
データによる加減算演算と並列に、ある桁より上位の桁
の無効パターンを検出し、更にその無効パターンを正規
化するためのシフト量を計算し、少なくとも加減算結果
が得られた時点では、上記シフト量が確立しているので
、浮動小数点データの加減算時間を短縮できる効果があ
る。
第1図は00−−−−−−−−0又は1 t−−−−−
−−−−−1パターンの存在を検出する条件を説明する
図、第2図は浮動小数点データの仮数部の特定部分につ
いて、第1図の無効パターンを検出する論理を説明する
図。 第3図は11−−−−−−−10パターンの存在を検出
する条件を説明する図、第4図は浮動小数点データの仮
数部の特定部分について、第3図の無効ノでターンを検
出する論理を説明する図、第5図は無効桁を正規化する
為のシフト量を作成する論理の一実施例を説明する図、
第6図は本発明の一実施例をブロック図で示す図である
。 図面において、EOR、E 、 −V−は排他的論理和
記号、 OR,Oは論理和記号、 AND 、 Aは論
理積記号を示し、1.2はレジスタ(OPI 、0P2
) 、 3は無効桁検出論理機構(DET ) 、 4
はキャリー・ルック・アヘッド論理機構(CLAH)
、 5は加算器、6はシフト量作成論理機構、7,8は
シフターをそれぞれ示す。
−−−−−1パターンの存在を検出する条件を説明する
図、第2図は浮動小数点データの仮数部の特定部分につ
いて、第1図の無効パターンを検出する論理を説明する
図。 第3図は11−−−−−−−10パターンの存在を検出
する条件を説明する図、第4図は浮動小数点データの仮
数部の特定部分について、第3図の無効ノでターンを検
出する論理を説明する図、第5図は無効桁を正規化する
為のシフト量を作成する論理の一実施例を説明する図、
第6図は本発明の一実施例をブロック図で示す図である
。 図面において、EOR、E 、 −V−は排他的論理和
記号、 OR,Oは論理和記号、 AND 、 Aは論
理積記号を示し、1.2はレジスタ(OPI 、0P2
) 、 3は無効桁検出論理機構(DET ) 、 4
はキャリー・ルック・アヘッド論理機構(CLAH)
、 5は加算器、6はシフト量作成論理機構、7,8は
シフターをそれぞれ示す。
Claims (1)
- 2つのデータを加算又は減算し、正規化する浮動小数点
加減算回路において、2つのデータを加算/減算する第
1の手段と、2つのデータの特定の連続した部分に対し
て、下位からのキャリーを考えない時に、その特定部分
が加減算の結果により、00−−−−−−−−0パター
ンになることを検出する第2の手段と、11−−−−−
−−−−−4パターンになることを検出する第3の手段
と、11−−−−−−10パターンになることを検出す
る第4の手段と、上記第1の手段の1部として、或いは
それとは別にキャリー伝搬条件から特定のピント位置に
対するキャリーイン信号を作成するキャリー・ルック・
アヘンド回路の第5の手段とを有し、上記第1の手段に
より作成される加減算の結果を使用せずに、上記第2〜
第5の手段によって、正規化に必要なシフト量を求める
ことを特徴とする浮動小数点データ加減算方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58103152A JPS59226944A (ja) | 1983-06-09 | 1983-06-09 | 浮動小数点デ−タ加減算方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58103152A JPS59226944A (ja) | 1983-06-09 | 1983-06-09 | 浮動小数点デ−タ加減算方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59226944A true JPS59226944A (ja) | 1984-12-20 |
JPH0239809B2 JPH0239809B2 (ja) | 1990-09-07 |
Family
ID=14346526
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58103152A Granted JPS59226944A (ja) | 1983-06-09 | 1983-06-09 | 浮動小数点デ−タ加減算方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59226944A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61177538A (ja) * | 1985-01-29 | 1986-08-09 | エイ・テイ・アンド・ティ・コーポレーション | 最上位の数字の位置の検出 |
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JPS6486237A (en) * | 1987-06-19 | 1989-03-30 | Digital Equipment Corp | Apparatus and method for accelerating effective subtraction procedure of floating point by estimation of absolute value of difference in threshold of exponential part |
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JPH0357019A (ja) * | 1989-07-26 | 1991-03-12 | Toshiba Corp | 浮動小数点データ加減算回路 |
JPH0362124A (ja) * | 1989-07-28 | 1991-03-18 | Nec Ic Microcomput Syst Ltd | 加算回路 |
JPH04278630A (ja) * | 1991-03-06 | 1992-10-05 | Koufu Nippon Denki Kk | 浮動小数点加減算器 |
JPH07225671A (ja) * | 1993-12-06 | 1995-08-22 | Internatl Business Mach Corp <Ibm> | 結果正規化機構と動作の方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51147932A (en) * | 1975-06-02 | 1976-12-18 | Ibm | Sum detection logical circuit |
JPS5587243A (en) * | 1978-12-25 | 1980-07-01 | Fujitsu Ltd | Zero detection system of adder output |
-
1983
- 1983-06-09 JP JP58103152A patent/JPS59226944A/ja active Granted
Patent Citations (2)
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---|---|---|---|---|
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EP0362580A2 (en) * | 1988-10-07 | 1990-04-11 | International Business Machines Corporation | Leading 0/1 anticipator (LZA) |
EP0362580B1 (en) * | 1988-10-07 | 1996-04-24 | International Business Machines Corporation | Leading 0/1 anticipator (LZA) |
JPH0357019A (ja) * | 1989-07-26 | 1991-03-12 | Toshiba Corp | 浮動小数点データ加減算回路 |
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Also Published As
Publication number | Publication date |
---|---|
JPH0239809B2 (ja) | 1990-09-07 |
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