DE2556556A1

DE2556556A1 - Verfahren und anordnung zur speicherung von informationen ueber den ort eines oder mehrerer fehlerhafter bits in einem einzelne fehler korrigierenden halbleiter-hauptspeicher

Info

Publication number: DE2556556A1
Application number: DE19752556556
Authority: DE
Inventors: James Herman Scheuneman; John Reed Trost
Original assignee: Sperry Rand Corp
Current assignee: Sperry Corp
Priority date: 1974-12-17
Filing date: 1975-12-16
Publication date: 1976-07-01
Also published as: SE417652B; US3917933A; GB1534523A; FR2295532A1; IT1051813B; NL7514428A; JPS51105241A; SE7514217L

Description

ρ 188024 SPERR! RAND CORPORATION, New York, N. Y./U. S. A.

Verfahren und Anordnung zur Speicherung von Informationen über den Ort eines oder mehrerer fehlerhafter Bits in einem einzelne Fehler

korrigierenden Halbleiter-Hauptspeicher

Die Erfindung betrifft ein Verfahren und eine Anordnung zur Speicherung von Informationen, die den Platz eines oder mehrerer fehlerhafter Bits, also eines fehlerhaften Speicherelementes oder einte sonstigen Fehlers in eines Halbleiter-Hauptspeicher festlegen, der einzelne Fehler korrigiert und aus mehreren austauschbaren integrierten Bitebenen großen Umfanges zusammengesetzt ist. Hierbei wird «in Fahlerspeicher aus mehreren Wortgruppen zugeordneten Registarn verwandet, in denen Adrefidaten festgehalten werden, die die austauschbaren Bitebenen des Hauptspeichers identifieieren, in denen ein korrigierbarer Fehler wahrgenommen wurde.

Xn gewissen Fällen der Speicherung von digitalen Informationen haben sich Halbleiterspeicher, die als integrierte Schaltungen von große» Umfang hergestellt sind, als kostengünstig erwiesen· Die meisten Speicher dieser Art sind aus mehreren einander ähnlichen Bitebenen aufgebaut, die jeweils so organisiert sind, daß sie so viele Speicherzellen, also Bits wie möglich, um die Kosten je Bit zu vermindern, und die Adressier-, Lese- und Schreibschaltungen enthalten, damit die Anzahl der Verbindungen zu allen Speicherzellen so gering wie möglich gehalten werden kann. Bei zahlreichen Konstruktionen hat dies zu einer optimalen Bitebene geführt, die aus N Wörtern von je einem Bit organisiert ist, wobei N eine Potenz von Zwei, also 256, 1024 oder 4096 bedeutet. Auf Grund dieser Organisation hat sich die Fehlerkorrektur eines einzigen Bit als sehr wirkungsvoll erwiesen, weil ein teilweises oder vollständiges Versagen einer einzelnen

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Speicherzelle oder eines Bit in einem gegebenen Wort, also ein ein·» ziger Bitfehler zulässig ist; hierbei entspricht die Größe des Wortes der Wortkapazität, ohne daß dabei aus dem Speicher auegelesene Daten verlorengehen. Hierdurch wird die effektive mittlere Zeitspanne zwischen den Fehlern des Speichers gesteigert.

Da die Bitebenen ziemlich kompliziert sind und zahlreiche Ton ihnen in einem Halbleiterspeicher sur Anwendung kommen, stellen «ie die vorherrschende Komponente beim Versagen eines Speichere dar. Folglich gehört es aur allgemeinen Praxis, eine gewisse Art der Fehlerkorrektur eines einzelnen Bit längs den Zeilen anzuwenden, wie im Auf satz von R. W. Hamming: "Error Detecting and Correcting Codes", erschienen in der Zeitschrift: "The Bell System Journal¹*, Band XXVI, Ir. 2 (April 1950), Seiten 147 bis 160 erläutert ist. tfchrend die Fehlerkorrektur eines einzelnen Bit das Versagen mehrerer Speichersellen sulält, nimmt die statistische Wahrscheinlichkeit, swel von ihnen ia selben Wort au finden, also einen doppelten Bitfehler ausfindig su machen, zu. Da zwei fehlerhafte Speicherzellen im selben Wort nicrn* atme eine ziemlich komplizierte logisch· Schaltung korrigiert werden können, ist es wünschenswert, wenn alle fehlerhaften Bitebenen tot da« Auftreten zweier Fehler im selben Wort ersetzt werden, also zu einem Zeitpunkt, wenn der Hauptspeicher nicht in Betrieb l*t und daher zur Vorbeugung gewartet werden kann*

Obgleich jede fehlerhafte Bitebene kurz nach dem Auftreten eines Fehlers ersetzt werden könnte, ist dies normalerweise nicht notwendig» da es wirtschaftlicher iat, einen solchen Austausch hinauszuzögern, bis mehrere Bitebenen fehlerhaft sind, um ein gunstigeres Gleichgewicht zwischen den Reparaturkosten und der Wahrscheinlichkeit zu erreichen, daß ein doppelter Fehler in ein gegebenes Wort gelangt. Bei einer zentralen Rechenanlage, an der der Hauptspeicher angeschlossen ist, stellt ein solcher Austausch eine von zahlreichen anderen Aufgaben dar, die zur normalen logischen und Programmsteuerung gehören. Da jedoch eine gewisse Zeitspanne lur Feststellung und Beseitigung von Fehlern im Hauptspeicher aufgebracht werden muß, arbei-

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tet die Rechenanlage langsamer, als für den beabsichtigten Zweck vorgesehen ist." Μβέβι Wirkung ist besser verständlich, wenn man beachtet, daß ein¹ vollständiges Versagen einer Speicherebene in einem häufig benutzten Abschnitt des Hauptspeichers daau führen kann, daß in jedem Speicherzyklus ein einzelner Fehler mitgeteilt wird« Da die Rechenanlage für die Bearbeitung der festgestellten Fehler mehrere Speicherzyklen benötigen kann, würde el3h ein großer Verlust an Leistungsfähigkeit einstellen» Bei einem anderen Verfahren wird zur Erleichterung nur ein Teil der Fehler geprüft, aber hierbei können nicht mile fehler festgestellt und beseitigt werden.

Bei dem Verfahren gemäß der Erfindung wird das zuvor aufgezeigte Prcblea teilweise dadurch gelöst, daß dieselbe fehlerhafte Speicherzelle nicht jedesmal beim Auslesen mitgeteilt wird» so daß keine Abänderungen an der zentralen Rechenanlage vorgenommen werden Bussen, wenn •in Hauptspeicher durch einen anderen ersetzt wird, in de» eine Fehlerkorrektur vorgenommen wird. Somit kann* beispielsweise die Fehlerkorrektur e rf algen, wenn der Hauptspeicher an einer gerade arbeitenden Rechenanlage angeschlossen 1st, so daß keine Änderungen an der Rechenanlage während ihrer Installation notwendig sind.

Qeaäß der Erfindung 1st ein Fehlerspeicher aus einem Wortgruppen-Adressenpufferspeicher und einem Bitebenen-Adressenpufferspeicher aufgebaut, die je 16 der Wortgruppe zugeordnete Adressen-Register baw. Anzeichen-Register enthalten. Alle Adressen-Register des Wortgruppen-Adressenpufferspeichers halten ein einseines Anzeigebit fest, das im Setszustand die Bedeutung hat, daß ein fehlerhaftes Bit . in der einen augeordneten Wortgruppe vorhanden ist und eine Gruppe aus sieben Bits, also eine Wortgruppenadresse festlegt, die eine von 16 Wortgruppen identifiziert, in der das fehlerhafte Bit liegt. Jedes Anzeichen-Register des Bitebenen-Adressenpufferspeichers nimmt eine Gruppe aus sechs Bits, also die Adresse der Bitebene oder die Anzeichenbits auf, die eine der 45 Bitebenen der einen zugeordneten Wortgruppe identifizieren, die das fehlerhafte Bit enthält.

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Bei der Wahrnehmung eines korrigierbaren Fehlere werden die Wortgruppen- und Bitebenen-Adressen gleichzeitig in je einem Register ihres zugehörigen Wortgruppen- bzw. Bitebenen-Adressenpufferspeichers eingelassen, wobei das Anzeigebit gesetzt, also in den 1-Zustand gebracht ist. Bei einer jeden derartigen Wahrnehmung wird der Wortgruppen-Adressenpufferspeicher auf eine Übereinstimmung hin durchsucht, ob also zuvor in derselben Wortgruppe ein korrigierbarer Fehler gefunden und im Wortgruppen-Adressenpufferspeicher untergebracht wurde. Falls keine Übereinstimmung ermittelt wird, wird der Inhalt des letzteren und des Bitebenen-Adressenpufferspeichers parallel um ein Adressen-Register bzw. ein Anzeichen-Register weitergeschoben, und die letzte Wortgruppeii pen- und Bitebenen-Adresse wird in das erste Adressen-Register bxw, das erste Anzeichen-Register eingebracht. -Bieses Verfahren dauert so lange an, bis die zulässige Anzahl korrigierbarer Fehler erreicht wird; zu diesem Zeitpunkt wird ein Signal erzeugt, das den_;Bedienenden- darauf hinweist, daß für den Hauptspeicher eine vorbeugende Wartung zu planen ist.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher erläutert. Ee stellen dar:

Figur 1 ein Blockschaltbild einer Schaltung mit einem Hauptspeicher gemäß der Erfindung,

Figur 2 eine Ansicht, auf welche Weise 1024 austauschbare Bitebenen im Hauptspeicher der Figur 1 angeordnet sind,

Figur 3 das Format einer Adresse, mit der ein Wort Im Hauptspeicher der Figur 1 adressiert wird,

Figur 4 das Format des Anzeigebit und der Anzeichenbits, die in Fehlerspeicher der Figur 1 untergebracht werden,

Figur 5 das logische Schaltbild des Wortgruppen-Adressenpufferapeichers der Figur 1 und

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Figur 6 das logische Schaltbild des Bitebenen-Adressenpufferspeichers der Figur 1.

Gemäß der Figur 1 cjnthält eine Schaltung einen Hauptspeicher 10, dessen Konstruktion ausführlich in der Figur 2 gezeigt ist, und als Halbleiterspeicher 131.000 Wörter von je 45 Bits Länge aufnehmen kann, von denen 38 Datenbits und 7 Prüfbits sind. Er ist in 128 Wortgruppen eingeteilt, die je 45 Bitebenen mit 1024 Speicherplätzen (Bits) enthalten. Die gleichrangigen Bitebenen in allen 128 Wortgruppen sind in 45 Bitebenengruppen eingeteilt, die also je 128 Bitebenen aufweisen. Die Adressierung des Hauptspeichers 10 erfolgt in der Weise, daß gleichzeitig eine der 128 Wortgnippen und ein gleichrangiges Bit unter den 1024 Bits aller 45 Bitebenen dieser Wortgruppe gewählt werden. Hierbei werden 45 gleichrangige Bits parallel, also gleichzeitig ausgelesen, und sie bilden das gewählte, also adressierte Wort.

In der Figur 3 ist das Format eines Adreßwortes zur Auswahl eines einzigen Wortes unter den 131.000 Wörtern wiedergegeben, die im Hauptspeicher 10 untergebracht werden. In diesem Format geben die sieben höchstrangigen Bits 2 bis 2 an den entsprechenden Bitplätzen eine der 128 Wortgruppen an, während die zehn niederrangigen Bits Z^ bis 2° ein Bit unter de
wählten Wortgruppe adressieren.

Bits Z^ bis 2° ein Bit unter den 1024 in allen 45 Bitebenen der geMit dem Hauptspeicher 10 arbeitet eine Korrekturschaltung 12 für einen einzigen Fehler zusammen, die im bereits genannten Aufsatz von Hamming erläutert ist, damit einzelne Bitfehler in allen dort gespeicherten Wörtern aus 45 Bits festgestellt und korrigiert werden können» Zur Adressierung eines der 131.000 Wörter aus 45 Bits, die sich im Hauptspeicher 10 befinden können, wird ein Speicheradressen Register 14 benutzt. Während die Korrekturschaltung 12 einen einzelnen Fehler in dem einen im Hauptspeicher 10 adressierten Wort korrigiert, erzeugt sie außerdem awei weitere Signale, nämlich ein Anzeigebit, das als 1-Bit den Fehler oder als O-Bit die Abwesenheit eines Fehlers angibt, und sechs Anzeichenbits, die die Bitebenen-

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gruppe unter den 45 Bitebenengruppen identifizieren, die das fehlerhafte Bit enthält. Die in der Korrekturschaltung 12 erseugten sechs Anzeichenbits und das eine Anzeigebit sind in der Figur 4 dargestellt.

Gemäß der Erfindung enthält ein Fehlerspeicher 16 der Figur 1 einen Wortgruppen-Adressenpufferspeicher 18 und einen Bitebenen-Adressenpufferspeicher 20, die je 16 den Wortgruppen zugeordnete Adressenbzw. Anzeichen-Register aufweisen. Jedes Register des Wortgruppen-Adressenpufferspeichers 18 weist acht Stufen in Form von Flipflops auf, von denen eines das Anzeigeb.it 2 und eine Gruppe von sieben Flipflops die Adresse der Wortgruppe (Bits 2¹⁶ bis 2¹⁰ der Figur 3) festhalten, die diejenige der 128 Wortgruppen identifiziert, in der sich das fehlerhafte Bit befindet, während das Anzeigebit im Setzbzw. 1-Zustand ein fehlerhaftes Bit innerhalb der einen zugehörigen Wortgruppe bedeutet. Alle Anzeichen-Register des Bitebenen-Adressenpufferspeichers 20 sind aus sechs Stufen in Form von Flipflops aufgebaut, die die Adresse der Bitebenengruppe (Bits 2* bis 2 der Figur 4) aufnehmen, die die eine der 45 Bitebenen der einen zugehörigen Wortgruppe identifiziert, die das fehlerhafte Bit enthält.

Der Hauptspeicher 10, die Korrekturschaltung 12 und das Speicheradressen-Register 14 bilden eine Speicherschaltung zur Korrektur eines einzigen Fehlers, also eines beliebigen Bit in einem der 131.000 Wörter aus 45 Bits; im Falle der Fehlerhaftigkeit kann es von der Korrekturschaltung 12 korrigiert werden, die dabei das zugeordnete datenverarbeitende System so weiterzuarbeiten erlaubt, ale ob gar kein Fehler wahrgenommen worden wäre; falls jedoch zwei oder mehrere Bits in einem einzigen Wort fehlerhaft sind, ist die Korrekturschaltung 12 nicht imstande, sie zu korrigieren, so daß auf ein anderes Fehlerkorrektur-Verfahren zurückgegriffen werden muß; beispielsweise kann das fehlerhafte Datenwort von einer anderen Quelle erneut in den Hauptspeicher 10 eingespeist werden» Beim Gegenstand der Erfindung hält der Fehlerspeicher 16 eine Aufzeichnung darüber fest, in welcher der 128x45 Bitebenen der einzelne korrigierbare Fehler wahrgenommen

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und korrigiert wurde* Jedesmal wenn ein korrigierbarer eineeiner Fehler beim Auslesen eines im Hauptspeicher 10 aufbewahrten Wortes ermittelt wird, korrigiert also die Korrekturschaltung 12 diesen Fehler und erzeugt in einer Leitung 22 ein einzelnes Ansseigebit und in Leitungen 24 sechs Anzeichenbits, die festlegen, welche der 1024 Bits enthaltenden Bitebenen unter den 128 χ 45 Bitebenen des Hauptspeichers den Fehler aufweist.

Das Speicheradressen-Register 14 wählt mit Hilfe der sieben höherrangigen Bits 2 bis 2 eine der 128 Wortgruppen im Hauptspeicher 10 und mit Hilfe der zehn niederrangigen Bits 2^ bis 2° ein Bit in allen 45 Bit ebenen in der einen gewählten Wortgruppe aus, während die sechs Anzeichenbits 2* bis 2 (Figur 4) von der Korrekturschaltung 12 zur Identifizierung der einen Bitebene erzeugt werden, in der der einzelne korrigierbare Fehler von der Korrekturschaltung 12 ermittelt wurde. Als Beispiel sei angenommen, daß die Korrekturschaltung 12 beim Auslesen desjenigen Wortes mit 45 Bits aus dem Hauptspeicher 10 einen Fehler wahrnimmt, das über eine Leitung 26 vom Speicheradressen-Register 14 adressiert ist» Wenn das letztere in den höherrangigen Bitpositionen 2 bis 2¹⁰ (Figur 3) z. B* die Bitzusammenstellung 0 0 0 0 0 10 enthalt, werden diese Bits über eine Leitung 28 zu einem Register 30 des Wortgruppen -Adressenpuff erspeichers 18 übertragen« Dann bringt die Korrekturschaltung 12 das Anzeigebit 2 als 1-SJ.gnal in eine Bitposition 2 des Registers 30, um anzuzeigen, daß ein korrigierbarer Fehler in der Wortgruppe 2 des Hauptspeichers 10 (Figur 2) wahrgenommen wurde, und die sechs Anzeichenbits z* B. als Bitzusammenstellung 10 0 10 1 über die Leitungen 24 in die Bitpositionen 2⁵ bis 2 eines Registers 32 des Bitebenen-Adressenpufferspeichers 20, um anzuzeigen, daß ein korrigierbarer Fehler in der Bitebene 37 der Wortgruppe 2 aufgetreten ist. Jedesmal wenn ein einzelner Fehler erscheint, werden die sieben höherrangigen Bits 2 bis 2 zur Adressierung der einen unter den 128 Wortgruppen des Hauptspeichers in die entsprechenden Bitpositionen (Stufen) 2 bis 2 des Registers 30 eingelassen, während das einzelne An-

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zeigebit 2 in die entsprechende Bitposition 2 desselben Registers 30 und die sechs Anzeichenbits 2^ bis 2 in die passenden Bitpositionen (Stufen) ¹P bis 2 des Registers 34 eingeschleust werden·

In der Figur 5 ist das logische Schaltbild des Wortgruppen-Adressenpufferspeichers 18 der Figur 1 mit acht Schieberegistern dargestellt, deren 16 Stufen vertikal zueinander ausgerichtet sind undj die je acht

tStufen von 16 Adreßregisteinbilden«, Wie durch die zugehörigen Stufen des Registers 30 festgelegt ist, ist z. B. das Adreßregister 1 aus den JStufen 2^T und 2 bis 2¹⁰ aufgebaut. Sobald das Anzeigebit 2 und die Adreßbits 2 bis 2¹⁰ der Wortgruppe bei der Wahrnehmung eines korrigierbaren Fehlers durch die Korrekturschaltung 12 in das Register 30 eingelassen sind, werden diese Bits parallel über Leitungen 50, 51 und 52 auf Dateneingänge D von Flipflops 54, 55 und 56 des Adreßregisters 1 und parallel auf Exclusiv-OBER-Glieder XO übertragen, die allen Stufen des zugeordneten Schieberegisters

T T

hinzugefügt sind; das Anzeigebit 2 wird folglich aus der Stufe 2 des Registers 30 über die Leitung 50 als Eingangssignal en alle Exclusiv-Glieder 59, 60 und 6l parallel herangeführt, die zu Flipflops 54, 57 und 58 des Adreßregisters 1, 2 bzw. 16 gehören.

Während ein Schiebeschreibsignal auf einer Leitung 64 auf einem tiefen Niveau gehalten wird und ein Taktsignal von tiefem Niveau an Eingängen C der Flipflops des Wortgruppen-Adressenpufferspeichers 18 erscheint, können die Adreßbits 2 bis 2 der Wortgruppe nicht vom Register 30 in das erste Adreßregister 1 eingelassen werden, während die in den betreffenden, vertikal ausgerichteten Schieberegistern gespeicherten Informationen auch nicht um eine Bitposition vertikal nach oben verschoben werden. Zu diesem Zeitpunkt legen die Exclusiv-ODER-Glieder IO mit Hilfe der Löschausgangssignale φ aus der zugeordneten Stufe des Adreßregisters 1 bis 16 fest, ob eine Übereinstimmung zwischen den Datenbits in den Leitungen 50, 51 und 52 und den zugehörigen Stufen der Adreßregister 1 bis 16 besteht. Wenn also die an den Löschausgangsklemmen des Adreßregisters 16

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angeschlossenen Exelusiv-ODER-Glieder 61, 62 und 63 bemerken, daß eine Übereinstimmung zwischen dem ihnen einzeln zugeordneten Anzeigebit 2r und den Adreßbits 2¹⁶ bis 2¹⁰ der Wortgruppe mit dem Inhalt der betreffenden Flipflops 58, 65 und 66 des Adreßregisters 16 besteht, wird diese dadurch angezeigt, daß von Ausgangssignalen aller Exclusiv-ODER-Glieder des einen Adreßregisters 16 von hohem Niveau ein UND-Glied 68 eingeschaltet wird, das ein Signal von hohem Niveau an ein NOR-Glied 70 weitei leitet, das ein Übereinstimmungssignal von tiefem Niveau auf eine Leitung 72 bringt, wodurch angegeben wird, daß die gerade im Register 30 festgehaltene Adresse der Wortgruppe zuvor in einem der Adreßregister des Wortgruppen-Adressenpuf ferspeichers 18 untergebracht ist· Wie beachtet sei, ist die Logische Schaltung zur Wahrnehmung dieser Übereinstimmung der Figur 5 als Block 32 in der Figur 1 wiedergegeben. Dieses Übereinstimmungssignal schaltet über die Leitung 72 ein kombiniertes ÜND/ODER-Glied 74 ab, so daß die Anlegung eines Schiebeschreibsignals von hohem Niveau über die Leitung 64 bzw. 90 an die Wortgruppen-und Bitebenen-Adressenpufferspeicher 18 und 20 verhindert wird. Im Falle, daß beispielsweise die in den Flipflops 58, 65 und 66 des Adreßregisters 16 festgehaltenen Bits identisch mit denen sind, die gerade in den entsprechenden Stufen des Registers 30 gespeichert sind, führen die Sxclusiv-ODER-Glieder 61, 62 und 63 Signale von hohem Niveau dem UND-Glied 68 zu, das ein entsprechendes Signal von hohem Niveau an das NOR-Glied 70 weitergibt.

Wenn andererseits die Prüfung der Adreßregister 1 bis l6 ergibt, daß die gerade im Register 30 vorhandenen Bits eich von denen der Wortgruppen-Adressen unterscheiden, liefert das NOR-Glied 70 auf der Leitung 72 ein Signal von hohem Niveau als Hinweis auf eine mangelnde Übereinstimmung an das kombinierte UND/ODER-Glied 74« Anschließend bringt das datenverarbeitende System in einer Leitung 78 ein Schreibbefehlssignal von hohem Niveau heran, von dem das kombinierte UND/ODER-Glied 74 unter der Mitwirkung weiterer Signale in Leitungen 80, 82 eingeschaltet wird, damit mit Hilfe des Sehiebeschreib-

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signals von hohem Niveau in der Leitung 64 alle Flipflops des Wortgruppen-Adressenpufferspeichers 18 unter der Steuerung eines Taktgebers beladen werden. Wenn das Schiebeschrei.bsignal in der Leitung das hohe Niveau annimmt, werden die Bits aus den Flipflops des nächsten niederrangigen Adreßregisters in die gleichrangigen Flipflops des nächsten, höherrangigen Adreßregisters parallel im gesamten Wortgruppen-Adressenpufferspeicher verschoben, da die Setzausgangssignale Q der Flipflops aller Adreßregister der Datenklemme D des nächsten, nachfolgenden Flipflop im nächsten, höherrangigen Adreßregister zugeleitet werden; gleichseitig laufen über die Leitungen 50, 51 und 52 das Anzeigebit 2^T und die Adreßbits 2^l6 bis 2¹⁰ der Wortgruppe in die Flipflops 54, 55 und 56 des Adreßregisters 1 hinein. Falls, wie bereits ausgeführt, nach einem Vergleich des Anzeigebit 2^T und der Adreßbits 2¹⁶ bis 2¹⁰ aus dem Register 30 angezeigt wird, daß eine Übereinstimmung bestand, legt das NOR-Glied 70 ein Signal von tiefem Niveau auf die Leitung 72; dementsprechend wurde keine Änderung im Zustand des Wortgruppen-Adressenpufferspeichers 18 bewirkt.

In der Figur 6 ist ein logisches Schaltbild des Bitebenen-Adressenpufferspeichers 20 der Figur 1 wiedergegeben, der mit dem Wortgruppen-Adressenpufferspeicher 18 in der Figur 5 Ähnlichkeit hat, nämlich 6 Schieberegister von jel6 Stufen aufweist, die vertikal zueinander ausgerichtet sind; die gleichrangigen Stufen dieser Schieregister bilden dabei die einaelnen Stufen der Anzeichen-Register 1 bis 16. Sobald die Anzeichenbits 2* bis 2° in das Register 34 eingelassen sind und die die übereinstinaaung feststellende logische Schaltung dss öifcebenen-AdressenpufferSpeichers 16 ermittelt? daß das Anzeigebit 2 und die im Register 30 festgehaltenen Adreßbits 2¹⁶ bis 2¹⁰ der Wortgruppe nicht übereinstimmen,wird in der Leitung 90 ein Schiebeschreibsignal von hohem Niveau aufrechterhalten, wodurch die den Eingängen D zugeleiteten Datenbits aus den betreffenden Stufen der Anzeichen-Register 1 bis l6 nach oben in das nächstfolgende Anzeichen-Register weitergeschoben werden,

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während die im Register 34 vorübergehend festgehaltenen Anzeichenbits Z* bis 2 in die zugeordneten Flipflops des Anzeichen-Registers

1 mit Hilfe von Leitungen 92 und 94 eingelassen werden. Falls ein Signal von tiefem Niveau, das eine mangelnde Übereinstimmung im Bitebenen-Adressenpufferspeicher angibt, dem kombinierten UND/GDER-Glied 76 zugeleitet wird, wird das letztere abgeschaltet, wodurch auf die Leitung 90 ein Schiebeschreibsignal von tiefem Niveau gelegt wird, das angibt, daß keine Änderung des Zustandes im Bitebenen-Adressenpufferspeicher 20 erfolgt ist.

In Verbindung mit der Figur 1 sei angenommen, daß die Korrekturschaltung 12 während dee Lesevorganges feststellt, daß ein einziger Fehler in dem einen aus dem Hauptspeicher 10 ausgelesenen Wort aufgetreten ist. Da das Speicheradressen-Register 14 die AdreSdaten des Kit des einen Fehler versehenen Wortes enthält, gibt dieses auf der Leitung 28 die sieben höherrangigen Bits 2 bis 2¹ an das Register 30 des Wortgruppen-Adressenpufferspeichers ab, und susätzlich führt die Korrekturschaltung 12 über die Leitung 22 ein 1-Signal als Anzeigebit; 2 in die Bitposition 2* des Registers 30 ein, um anzuzeigen, dad in dea auf dies· Weise adressierten Wort ein korrigierbarer Fehler festgestellt ist; ferner laufen die sechs Anzeichenbits 2r bis

2 über die Leitung 24 ssum Register 34 dee Bitebenen-Adressenpufferspeichers, von dem ein Fehlersignal von hohem Niveau auf einer Leitung 80 erzeugt wird, das in das kombinierte UND/ODER-Glied 74 eintritt. Weiterhin sei angenommen, daß das Ansseigebit 2 und die Adreß-

g, g

bits 2^ bis 2 , mit denen zuvor das Register 30 beladen ist,nicht in den Wortgruppen-Adressenpufferspeicher 18 eingelassen sind, so daß die die Übereinstimmung anzeigende Schaltung 32 in der Leitung 72 ein Übereinstimmungssignal abgibt; da normalerweise über eine Leitung 82 ein Signal von hohem Niveau dem kombinierten OND/ODER-Glied 74 zugeleitet wird, bewirkt das Schreibbefehlssignal in der Leititng 78, daß über die Leitung 64 dem Wortgruppen-Adressenpufferspeicher 18 bzw. über eine Leitung 90 dem Bitebenen-Adressenpufferspeicher 20 ein Schiebeschreibsignal zugeführt wird· Vom letzteren

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werden dann das Anzeigebit 2 und die Adreflbits 2 bis 2 der Wortgruppe aus dem Register 30 parallel in das Adreßregister 1 des Wortgruppen-Adressenpufferspeichers 18, sowie die Anzeichenbits Z* bis 2 aus dem Register 34 parallel in das Anzeichen-Register 1 des Bitebenen-Adressenpufferspeiehers 20 verschoben, während gleichzeitig die bereits dort untergebrachten Anzeige-, Adreß- und Anzeichenbits um eine Bitposition durch die Schieberegister geschoben werden.

Dieses Verfahren dauert so lange an, bis das Anzeigebit 2 des zuerst eingelassenen Adreßwortes der Wortgruppe in das Adreßregister 12 geschoben ist, von dem aus das Anzeigebit 2 auf die Leitung 86 ein Signal von hohem Niveau abgibt, das auf eine vorbeugende Wartung hinweist, da die zulässige Anzahl einzelner Fehler im Fehlerspeieher 16 festgestellt ist, damit eine vorbeugende Wartung des Hauptspeichers geplant werden kann. Das Beladen der Hortgruppen- und Bitebenen-Adressenpufferspeicher 18 und 20 dauert innerhalb des Fehlerspeichers 16 so lange an, bis die Adreß- und Anzeichen-Register 16 gefüllt werden; in diesem Zeitpunkt wird über die Leitung 82 ein die vollständige Füllung anzeigendes Signal von tiefem Niveau an das kombinierte ÜND/ODER-Glied 74 herangeführt , wodurch das letztere abgeschaltet und über die Leitungen 64 und VO ein Schiebe schreibsignal von hohem Niveau abgegeben wird, damit keine neuen Informationen von den Registern 30 und 34 in die Wortgruppen- und Bitebenen-Adressenpufferspeicher 18 und 20 eintreten können.

Um die im Fehlerspeicher 16 vorhandenen Informationen auszulesen, wird über eine Leitung 79 einem UND-Glied 75 ein Schreibübersteuerungasignal von hohem Niveau zugeleitet, von dem das kombinierte ÜND/ODER-Glied 74 zur Übertragung eines Sohlebeschreibsignals übtr die Leitungen 64 und 90 auf einem hohen Niveau veranlaßt wird, damit die Inhalte der Adreß- und Anzeichen-Registtr 16 aus den Wortgruppen- und Bitebenen-Adressenpufferspeichern 18 und 20 in die Halteregister 92 und 93 hineingeschoben werden; der Inhalt der letiteren wird alt Hilfe von Vorführgeräten BB und 89 dem Bedienenden visuell angezeigt, damit er die eine zugehörige Bitebene bestimmen kann, die den einsel-

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nen Fehler enthält und beim vorbeugenden Warten normalerweise ersetzt werden soll. Das Einschieben der Informationen in die den Wortgruppen- und Bitebenen-Adressenpufferspeiehern 18 und 20 zugeordneten Halteregister 92 und 93 bewirkt normalerweise eine Gesamtlöschung aller Schieberegister innerhalb der beiden Adressenpufferspeicher 18 und 20; wenn jedoch die Informationen beibehalten werden sollen, werden sie über Rückkopplungsleitungen 95, 96 und φΐ des Wortgruppen-Adressenpufferspeichers 18 und 98 und 99 des Bitebenen-Adressenpufferspeichers 20 zum ersten Adreß- bzw. Anzeichen-Register rückgeführt.

Der Hauptzweck einer Fehlerkorrektur in einem aus Halbleiter-Speicherzellen aufgebauten Hauptspeicher 10 besteht darin, eine gewisse Toleranz hinsichtlich des Versagens einiger Speicherzellen oder Bits zu ermöglichen, während die Fehlerfeststellung im Fehlerspeicher 16 der Anzeige dient, wann die Anzahl fehlerhafter Speicherzellen, also einzelner Fehler bis zu einem Wert zugenommen hat, bei dem auch nicht korrigierbare, doppelte Fehler auftreten können; daher kann der Hauptspeicher 10 vorbeugend vor dem Zeitpunkt gewartet werden, in dem derartige nichtkorrigierbare, doppelte Fehler statistisch erwartet werden. Bei der Ausführungsforn der Figur 1 liefert der Fehlerspeicher 16 des Bedieneaden die Information über die Leitung 86 bzw« über die Torführgeräte 88 und 89» welche Zahl korrigierbarer einzelner Fehler seit der letzten vorbeugenden Wartung aufgetreten ist, und in welchem Niveau der austauschbaren Komponenten diese korrigierbaren

Fehler liegen, wie es von der Bitebene

1 innerhalb der Wortgruppe 1 definiert wird. Somit ermöglicht das Verfahren der Fehlerfeststellung dem Bedienenden, daß er die Zahl der korrigierbaren wahrgenommenen Fehler überwacht, on zu bestimaen, in welcher austauschbaren Bitebene mit 1024 Bits der korrigierbare Fehler aufgetreten ist, damit die vorbeugende Wartung vor dem erwarteten Auftreten von nichtkorrigierbaren, doppelten Fehlern im Hauptspeicher 10 geplant und eingeleitet werden kann.

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Da die Korrektur einzelner Fehler und die Wahrnehmung doppelter Fehler bei Hauptspeichern aus Halbleitern, die in großem Umfang aus Bitebenen nach Art der integrierten Schaltungen zusammengesetzt sind, die je als austauschbarer Posten bei der normalen vorbeugenden Wartung angesehen werden, weitverbreitet angewendet werden, ist es auch erwünscht, daß Fehlerspeicher eine optimale Arbeitsweise der Hauptspeicher sicherstellen, damit die Zeitspanne zwischen den Fehlern im Durchschnitt möglichst groß wird. Da der Fehlerspeicher ein Gerät darstellt, das zusätzlich zu den normalen Erfordernissen einee Halbleiter-Hauptspeichers hinzukommt, ist es von Bedeutung, daß die Kosten dieses Fehlerspeichers möglichst gering gehalten werden, um die bekannten Fehlerkorrektur-Verfahren maximal ausnutzen zu können. Die Anwendung eines Fehlerspeichers aus zahlreichen Schieberegistern gemäß der Erfindung liefert beträchtliche Einsparungen gegenüber den bekannten Fehlerspeichern mit Inhalts- und/oder wort-

adressierbaren Speicherabschnitten. Bei der Anwendung der ziemlich unkostspieligen Schieberegister und der eine Übereinstimmung wahrnehmenden, logischen Schaltung in dem Fehler speicher gemäß der Erfindung werden die Kosten für die Fehlerspeicherung bei einer maximalen Anpassungsfähigkeit minimal gehalten, während die eigentlichen Funktionen erhalten bleiben, nämlich die nicht korrigierbaren Fehler mit Sicherheit innerhalb eines Hauptspeiehers aus Halbleiter-Speieherzellen verhindert werden.

Nachdem also mit dem Gegenstand der Erfindung ein korrigierbarer Fehler wahrgenommen ist, werden seine Adreßdaten alt den bereite la Fehlerspeicher vorhandenen Adreßdaten verglichen. Falle bei diesem Vergleich angezeigt wird, daß es sich um neue Adreßdaten handelt, also daß in dieser Bitebene bislang kein korrigierbarer Fohler aufgetreten ist, werden die Adreßdaten in den Fehler spei eher eingelassen, wobei alle bisherigen Eingänge um eine Stufe verschoben werden. Naehdem eine vorgegebene Anzahl Adreßdaten, also Adressen von fehlerhaften Bitebenen gespeichert sind, wird ein Signal erzeugt, das den Bedienenden alarmiert, eine vorbeugende Wartung durch einen Austausch der fehler-

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haften Bitebenen im Hauptspeicher zu planen* Dadurch daß die Anzahl zulässiger Fehler vor dem erwarteten Auftreten eines niehtkorrigierbaren, doppelten Fehlers statistisch bestimmt werden kann, braucht die vorbeugende Wartung nur geplant zu werden, wenn es für den speziellen Hauptspeicher erforderlich ist,

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Claims

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SPERRY RAND COE zp 188024 25565 ERA-2328 NTAN S P R Ü CHE 56 PAT

Schaltung zur Identifizierung fehlerhafter, in Form einer Matrix angeordneter Bitebenen eines Halbleiter-Hauptspeichers, aus denen die zu einem Wort gehörenden Bits durch Adressierung der in einer Matrixzeile angeordneten Bitebenen gleichzeitig auslesbar sind, mit einer (SEC-)Fehlerkorrekturschaltung, von der beim Auftreten eines Fehlers beim Auslesen der Bitebenen einer Matrixzeile dieses einzelne fehlerhafte Bit innerhalb des Wortes korrigierbar ist und dabei diese Bitebene als Ort des Fehlers angebende Anzeichenbits (Syndrombits) erzeugbar und einem Speicher zuführbar sind, und mit einem Register, in das die Signale einspeisbar sind, die die gerade ausgelesene Matrixzeile des Halbleiter-Hauptspeichers adressieren, nach der deutschen Patentanmeldung Nr. P 25 29152·5_} dadurch gekennzeichnet, daß im Register (30) zusätzlich zu den Stellen (2 bis 2 ), die die die Matrixzeile adressierenden Signale aufnehmen,

eine weitere Stelle (2 ) zur Aufnahme eines Anzeigebit vorgesehen ist, das von der (SEC-) Fehlerkorrekturschaltung (12) gemeinsam mit den An-

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Zeichenbits erzeugbar und zu dieser weiteren Stelle (2 ) übertragbar ist, und daß dem Register (30) ein mit Schieberegistern (1, 2,....16) ausgestatteter Wortgruppen-Adressenpufferspeicher (18) nachgeschaltet ist, in den der gerade aufgenommene Inhalt des Registers (30) von den in den Speicher (34) gerade eingetretenen Anzeichenbits unter Verschiebung seines gesamten Inhaltes um je ein Register (1, 2,,...l6) einspeisbar ist.
2. Schaltung nach dem Anspruch !,dadurch gekennzeichnet, daß der Speicher (34) ein einzelnes Register ist, dem ein mit Schieberegistern (1, 2,...l6) ausgestatteter Bitebenen-Adressenpufferspeicher (20) nachgeschaltet ist, in den der zuvor in das Register (34) aufgenommene Anzeichenwort unter Verschiebung seines gesamten Inhaltes um je ein Register (1, 2,....l6) einspeisbar ist.

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SPERRY RAND CORPORATION Jf\ 26. Februar I976 ERA-2328 zp 188024
3· Schaltung nach dem Anspruch 2,dadurch gekennzeichnet, daß der Wortgruppen-Adressenpufferspeicher (18) einen Komparator enthält, der den Inhalt des vorgeschalteten Registers (30) mit dem Inhalt aller Schieberegister (1, 2, l6)

vergleicht und im Falle der Übereinstimmung die Übertragung des Inhaltes der Register (30 und 34) zu dem jeweils nachgeschalteten Wortgruppen- bzw. Bitebenen-Adressenpufferspeicher (18, 20) sperrt.
4· Schaltung nach dem Anspruch 1,dadurch gekennzeichnet, daß nach der Füllung einer vorgegebenen Anzahl Schieberegister (1, 2,....12) des Wortgruppen-Adressenpufferspeichers (18) von diesem ein Signal zur Anzeige abgebbar ist, daß ein Austausch der identifizierten fehlerhaften Bitebenen erforderlich ist.
5. Schaltung nach dem Anspruch 2,dadurch gekennzeichnet, daß nach der Füllung aller Schieberegister (1, 2......l6) des Wortgruppen-Adressenpufferspeichers (18) vom zuletzt gefüllten Schieberegister (l6) ein Signal zum Eingang zurückführbar ist, das die Übertragung des Inhaltes der Register (30 und 34) zu dem jeweils nachgeschalteten Wortgruppen- bzw. Bitebenen-Adressenpufferspeicher (18, 20) sperrt.
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