DE10102405A1 - Halbleiterspeicherbauelement mit datenübertragender Pipeline - Google Patents

Abstract

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement mit einer Anschlussstelle (50), Datenleitungen (RD<0> bis RD<7>), einem Datenport-Block (DQA0), der mehrere Speicherzellen umfasst, und einer Pipeline (2), die darauf ausgelegt ist, Daten aus ausgewählten Speicherzellen über die Datenleitungen zur Anschlussstelle abzugeben, und mehrere, in Reihe geschaltete Einheits-Pipelinezellen (UPL0 bis UPL7) aufweist, wobei die Daten sequentiell von einer zur nächsten Einheits-Pipelinezelle bis zur Anschlussstelle übertragen werden. DOLLAR A Erfindungsgemäß ist mit einer letzten Einheits-Speicherzelle (UPL0, UPL1) der Reihe eine Vergleichssteuereinheit (20, 30) verbunden, die während eines Testmodus die Daten auf Defekte testet und ein entsprechendes Testergebnis an die Anschlussstelle abgibt, wobei die Anwesenheit oder das Fehlen von Defekten im Datenport-Block synchron mit einer Flanke eines Taktsignals verifiziert wird. DOLLAR A Verwendung z. B. für Rambus-DRAM-Bauelemente.

Description

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauele­ ment mit einer Anschlussstelle, Datenleitungen, einem Daten­ port einer Daten-Pipeline-Block, der eine Mehrzahl von Spei­ cherzellen beinhaltet, und
Speicherbauelemente beinhalten üblicherweise eine große Anzahl von Speicherzellen. Wenn eine von diesen nicht normal arbei­ tet, kann das Speicherbauelement eventuell nicht mehr seine fehlerfreie Funktion ausüben. Mit steigender Integrationsdich­ te von Halbleiterspeicherbauelementen wächst zudem die Wahr­ scheinlichkeit eines Fehlbetriebs von Speicherzellen. Dement­ sprechend werden Halbleiterspeicherbauelemente getestet, um defekte Zellen auszusortieren. Für ein solches Testen von Halbleiterspeicherbauelementen wurden bereits ein Testverfah­ ren Bit-um-Bit und ein Parallelbit-Testverfahren vorgeschla­ gen.

Um das Leistungsvermögen von Halbleiterspeicherbauelementen zu verbessern und deren Betriebsgeschwindigkeit zu erhöhen, wur­ den dynamische Rambus-DRAMs entwickelt. Ein Rambus-DRAM liest gleichzeitig aus einem gesamten Speicherzellenfeld, speichert eine große Datenmenge und gibt die Daten mit hoher Geschwin­ digkeit synchron zu einem Taktsignal ab. Diese Datenübertra­ gung ist unter Verwendung einer Pipeline implementiert. Fig. 1 zeigt im Blockschaltbild eine Pipeline in einem herkömmlichen Halbleiterspeicherbauelement.

Im Pipeline-Aufbau von Fig. 1 sind eine Mehrzahl von Einheits- Pipelinezellen (UPLs) 110 bis 117, nachfolgend zusammenfassend mit "UPLs 110-117" bezeichnet, in Reihe geschaltet. Jede der mehreren UPLs 110-117 überträgt gespeicherte Daten zur nach­ folgenden UPL-Stufe und puffert Daten von der vorhergehenden UPL-Stufe in Abhängigkeit von Steuersignalen WRTPIPE, WRTPIPE_B, LOAD und LOAD_B sowie Taktsignalen TPCLK und TPCLK_B. Die Sig­ nale WRTPIPE_B, LOAD_B und TPCLK_B stellen jeweils invertierte Signale der Signale WRTPIPE, LOAD und TPCLK dar. In dieser Pi­ peline werden Daten RD<0< bis RD<7<, nachfolgend gemeinsam mit "RD<0<-RD<7<" bezeichnet, mit vorgegebenen Datenbits sequen­ tiell über die UPL-Stufen zu einer Anschlussstelle DQ0 über­ tragen.

Fig. 2 zeigt ein Ablaufdiagramm einiger der zum Betrieb der Pipeline von Fig. 1 gehörigen Signale. Analog zum Betrieb ei­ nes typischen DRAMs werden Daten entsprechend aktivierten Zei­ len- bzw. Spaltenadressen RADR, CADR aus den Speicherzellen gelesen und auf eine Datenleitung RD<7 : 0< gegeben. Während ei­ nes Pipeline-Datenlesevorgangs werden in Reaktion auf einen binärlogisch niedrigen Pegel des Pipeline-Schreibsignals WRTPIPE und des Datenzwischenspeichersignals LOAD der vorange­ gangenen Stufe gelesene Speicherzellendaten RD<0<-RD<7< se­ quentiell synchron mit dem Taktsignal TPCLK ausgegeben.

Jedoch können in der Pipeline Ausgabedaten nicht auf fehler­ hafte Werte getestet werden, bevor alle Daten in Reaktion auf das Taktsignal TPCLK ausgegeben wurden. Mit anderen Worten wird der Testvorgang in Biteinheiten durchgeführt. Dementspre­ chend werden zum Testen der acht Datenwerte RD<0<-RD<7< acht Flanken des Taktsignals TPCLK benötigt. Rambus-DRAMs mit einer Pipeline bestehen aus einer Mehrzahl von Datenleitungen, so dass eine hohe Anzahl von Zyklen des Taktsignals TPCLK erfor­ derlich ist, um ein Rambus-DRAM zu testen. Dementsprechend ist die zur Durchführung eines Testvorgangs benötigte Zeitdauer länger als erwünscht. Da pro Monat einige Millionen Rambus- DRAMs produziert werden, wird zum Testen derselben eine be­ trächtliche Zeitdauer verbraucht. Eine lange Testdauer erhöht die mit der Herstellung der Rambus-DRAMs verbundenen Kosten und verringert die Produktivität.

Dementsprechend besteht Bedarf an einem Halbleiterspeicherbau­ element mit einer Daten-Pipeline, die mit relativ geringer Testdauer getestet werden kann.

Der Erfindung liegt daher die Bereitstellung eines Halbleiter­ speicherbauelements der eingangs genannten Art zugrunde, des­ sen Pipeline in einer relativ geringen Testzeit getestet wer­ den kann.

Die Erfindung löst dieses Problem durch die Bereitstellung ei­ nes Halbleiterspeicherbauelements mit den Merkmalen des An­ spruchs 1, 5 oder 10.

Wenn Daten auf den Datenleitungen eines Datenport(DQ)-Blocks auf Defekte in der Pipeline getestet werden, ist hierfür beim erfindungsgemäßen Halbleiterspeicherbauelement nur eine Flanke eines Taktsignals erforderlich. Dies ist durch eine Struktur begründet, bei der eine Vergleichssteuereinheit mit der letz­ ten Stufe der Pipeline verbunden ist. Auf diese Weise lässt sich die Testdauer beträchtlich reduzieren. Außerdem ist es erfindungsgemäß möglich, die Daten zweier DQ-Blöcke unter Ver­ wendung eines Anschlusses zu testen, der mit der Pipeline ei­ nes DQ-Blocks verbunden ist, wodurch der Treiber eines exter­ nen Testgerätes eingespart wird, das während des Tests mit der Anschlussstelle verbunden ist. Dadurch können zahlreiche An­ schlussstellen eingespart werden, so dass die Treiber eines Testgerätes, das mit den Anschlussstellen verbunden wird, für andere Zwecke verwendet werden können. Die Erfindung erhöht somit den Nutzen des Testgerätes.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unter­ ansprüchen angegeben.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläu­ terte, herkömmliche Ausführungsbeispiel sind in den Zeichnun­ gen dargestellt, in denen zeigen:

Fig. 1 ein Blockschaltbild, das eine Pipeline in einem her­ kömmlichen Halbleiterspeicherbauelement veranschau­ licht,

Fig. 2 ein Ablaufdiagramm von einigen der zum Betrieb der Pi­ peline von Fig. 1 gehörigen Signale,

Fig. 3 ein Blockschaltbild eines erfindungsgemäßen Halbleiter­ speicherbauelementes mit einer Pipeline,

Fig. 4 ein Blockschaltbild, das eine Pipeline veranschaulicht, die zu dem DQA0-Block in einer Schnittstellenlogik von Fig. 3 gehört,

Fig. 5 ein Schaltbild einer von mehreren Einheits- Pipelinezellen (UPLs) von Fig. 4 und

Fig. 6 ein Ablaufdiagramm von Betriebssignalen, die zu einem Testvorgang der Pipeline von Fig. 4 gehören.

Die vorliegende Erfindung kann in unterschiedlichen Formen von Hardware, Software, Firmware, Prozessoren für spezielle Einsatzzwecke und Kombinationen hiervon implementiert sein. Vorzugsweise ist die Erfindung als Kombination von Hardware und Software implementiert, wobei die Software ein Anwendungs­ programm beinhaltet, das sich auf einem Programmspeicher be­ findet. Das Anwendungsprogramm kann auf eine Maschine, die ei­ ne geeignete Architektur aufweist, geladen und von dieser aus­ geführt werden. Die Maschine ist dazu vorzugsweise auf einer Rechnerplattform mit Hardware implementiert, wie einer oder mehreren Zentralprozessoreinheiten (CPU), einem Speicher mit wahlfreiem Zugriff (RAM) und Eingabe/Ausgabe(I/O)-Schnitt­ stellen. Die Rechnerplattform umfasst außerdem ein Betriebs­ system und Mikrobefehlscode. Die vorliegend beschriebenen, verschiedenen Prozesse und Funktionen können Teil des Mikrobe­ fehlscodes oder Teil des Anwendungsprogramms oder eine Kombi­ nation hiervon sein, wobei das Anwendungsprogramm über das Be­ triebssystem ausgeführt wird. Zusätzlich können verschiedene weitere periphere Komponenten mit der Rechnerplattform verbun­ den sein, z. B. ein zusätzlicher Datenspeicher.

Da manche der beteiligten Systemkomponenten, die in den zuge­ hörigen Figuren dargestellt sind, in Software implementiert sein können, versteht es sich, dass die tatsächlichen Verbin­ dungen zwischen den Systemkomponenten abhängig von der Art und Weise variieren können, in der die Erfindung programmtechnisch realisiert ist. Der Fachmann ist bei Kenntnis der hierin gege­ benen Lehre in der Lage, diese und ähnliche Implementierungen und Konfigurationen der Erfindung zu realisieren.

Nachfolgend wird eine allgemeine Beschreibung der Erfindung gegeben, um die erfindungsgemäßen Konzepte darzulegen. Unter Bezugnahme auf die Fig. 3 bis 6, in denen gleiche Bezugszei­ chen jeweils funktionell entsprechende Elemente bezeichnen, werden außerdem detailliertere Erläuterungen verschiedener As­ pekte der Erfindung gegeben.

Fig. 3 zeigt als Blockschaltbild ein erfindungsgemäßes Halb­ leiterspeicherbauelement mit einer Pipeline 2, wobei es sich in diesem Beispiel um ein Rambus-DRAM handelt. Ein solches Rambus-DRAM weist allgemein eine Mehrzahl von in einer Reihe angeordneten Bänken auf. Jede Bank beinhaltet DQ-Blöcke, die sich eine Gruppe von Datenleitungen in einer Spaltenrichtung derselben teilen. Das in Fig. 3 gezeigte Rambus-DRAM weist zwei Gruppen von DQ-Blöcken DQA und DQB auf. Jede dieser Grup­ pen DQA, DQB besitzt acht DQ-Blöcke DQA0 bis DQA7 bzw. DQBO bis DQB7. Acht Datenleitungen, die von jedem der DQ-Blöcke DQA0 bis DQA7 und DQB0 bis DQB7 bereitgestellt werden, sind in Pipelinetechnik über eine Schnittstellenlogik verbunden. Im allgemeinen variiert die Anzahl an Datenleitungen, die von je­ dem der DQ-Blöcke DQA0 bis DQA7 und DQB0 bis DQB7 bereitge­ stellt werden, in Abhängigkeit von der Speicherarchitektur des Rambus-DRAM.

Fig. 4 veranschaulicht im Blockschaltbild eine Pipeline 2, die zum DQA0-Block in der Schnittstellenlogik von Fig. 3 gehört. Der Einfachheit halber ist in der Pipeline 2 von Fig. 4 nur der eine DQA0-Block berücksichtigt. Daten, die aus Speicher­ zellen gelesen werden, die im DQA0-Block ausgewählt werden, werden über acht Datenleitungen RD<7 : 0< zur Pipeline 2 über­ tragen.

In der Pipeline 2 sind eine Mehrzahl von UPLs 10 bis 17, nach­ stehend gemeinsam als "UPLs 10-17" bezeichnet, in Reihe ge­ schaltet, wobei jede von Ihnen als eine Art von Flip-Flop für Daten agiert. Jede der UPLs 10-17 puffert den Wert von gelese­ nen Speicherzellendaten auf jeder Datenleitungen RD<7 : 0< in Reaktion auf Steuersignale WRTPIPE, WRTPIPE_B, LOAD, LOAD_B, TPCLK und TPCLK_B. Die mehreren UPLs 10-17 werden in zwei Gruppen klassifiziert, und zwar eine erste UPL-Gruppe 10, 12, 14, 16, deren UPLs jeweils mit einer geradzahligen Datenlei­ tung RD RD<0<, RD<2<, RD<4< bzw. RD<6< verbunden sind, und ei­ ne zweite UPL-Gruppe 11, 13, 15, 17, deren UPLs jeweils mit einer ungeradzahligen Datenleitung RD<1<, RD<3<, RD<5< bzw. RD<7< verbunden sind. Die UPL 10, die an der letzten Stufe der ersten UPL-Gruppe angeordnet ist, sowie die UPL 11, die an der letzten Stufe der zweiten UPL-Gruppe angeordnet ist, sind mit einer jeweiligen Vergleichssteuereinheit 20, 30 verbunden. Die von den UPLs 10 und 11 abgegebenen Daten werden über einen Ausgabe-Multiplexer (OUTMUX) 40 zu einer Anschlussstelle 50 geleitet.

In der Pipeline von Fig. 4 wird ein typischer Pipelinebetrieb durchgeführt, bei dem in Abhängigkeit von einem Taktsignal Da­ ten von einer vorausgehenden Stufe zwischengespeichert werden, während existierende Daten zu einer nachfolgenden Stufe über­ tragen werden, so dass vorgegebene Bits von Daten sequentiell Bit für Bit ausgegeben werden. Genauer gesagt werden in der ersten UPL-Gruppe in Reaktion auf das Taktsignal TPCLK zuerst die Daten der UPL 10, die direkt mit dem Ausgabe-Multiplexer 40 verbunden ist, abgegeben, gefolgt von der sequentiellen Ausgabe von Daten von den UPLs 12, 14 und 16. In gleicher Wei­ se werden in der zweiten UPL-Gruppe in Reaktion auf das Takt­ signal TPCLK zuerst die Daten der UPL 11, die direkt mit dem Ausgabe-Multiplexer 40 verbunden ist, abgegeben, gefolgt von der sequentiellen Ausgabe von Daten von dem UPLs 13, 15 und 17.

Die erste UPL-Gruppe 10, 12, 14, 16 wird durch die fallende Flanke des Taktsignals TPCLK getriggert, während die UPL- Gruppe 11, 13, 15, 17 durch die ansteigende Flanke des Takt­ signals TPCLK getriggert wird. Daher gibt der Ausgabemultiple­ xer 40 zuerst die Daten der UPL 10 und dann sequentiell die Daten der UPLs 11, 12, 13, 14, 15, 16 und 17 an die Anschluss­ stelle 50 in Reaktion auf die fallenden und ansteigenden Flan­ ken des Taktsignals TPCLK ab. Dieser Betrieb entspricht demje­ nigen, wie er oben zu Fig. 2 erläutert wurde.

Wie aus Fig. 4 weiter zu erkennen, sind die UPLs 10 und 11 an den letzten Stufen der ersten und zweiten UPL-Gruppe im Unter­ schied zu den UPLs 12, 14, 16, 13, 15 und 17 der vorhergehen­ den Stufen mit der jeweiligen Vergleichssteuereinheit 20, 30 verbunden. Die Vergleichssteuereinheit 20 vergleicht Schreib­ daten WD_A0<7 : 0<, die in den DQA0-Block zu schreiben sind, mit Lesedaten RD_A0<7 : 0<, die aus dem DQA0-Block gelesen werden, in einem Komparator (CMP) 21 in Reaktion auf ein Vergleichsprü­ fung-Freigabesignal RD_MATCH_ENABLE. Als Resultat des Ver­ gleichs gibt sie ein Fehlersignal ERR_A0 ab. Das Vergleichsprü­ fung-Freigabesignal RD_MATCH_ENABLE wird einem von zwei Ein­ gängen eines NAND-Gatters 23 über einen Inverter 22 zugeführt. Dem anderen der beiden Eingänge des NAND-Gatters 23 wird ein Testmodussignal MODE zugeführt. Das Fehlersignal ERR_A0 wird der UPL 10 als ein erstes Vergleichssignal CMPN zugeführt, und das Ausgangssignal des NAND-Gatters 23 wird der UPL 10 als ein zweites Vergleichssignal CMPP zugeführt.

Im Betrieb der Vergleichssteuereinheit 20 führt der Komparator 21, wenn das Testmodussignal MODE zum Testen von Daten auf der Pipeline 2 auf einem niedrigen Logikzustand liegt und das Ver­ gleichsprüfung-Freigabesignal RD_MATCH_ENABLE auf einem hohen Logikpegel aktiviert ist, eine XOR-Verknüpfung der Schreibda­ ten WD_A0<7 : 0< mit den Lesedaten RD_A0<7 : 0< durch und gibt ein Fehlersignal ERR_A0 auf niedrigem Logikpegel ab, wenn die Schreibdaten WD_A0<7 : 0< gleich den Lesedaten RD_A0<7 : 0< sind. Dies bedeutet, dass die Werte der in die Speicherzellen zu schrei­ benden Daten eingeschrieben und aus den Speicherzellen wieder ausgelesen wurden, ohne dass sich einer der Werte geändert hat. Dementsprechend wird keine der Speicherzellen als defekt betrachtet.

Wenn sich andererseits die Schreibdaten WD_A0<7 : 0< von den Lese­ daten RD_A0<7 : 0< unterscheiden, gibt der Komparator 21 ein Feh­ lersignal ERR_A0 auf hohem Logikpegel ab. In diesem Fall wurden aufgrund einer Fehlfunktion ein oder mehrere Datenwerte falsch in Speicherzellen geschrieben oder falsche Daten gelesen. Dies bedeutet, dass ein Defekt in den Speicherzellen oder im inter­ nen Schaltkreisbetrieb vorliegt. Anschließend wird das Fehler­ signal ERR_A0 synchron zur fallenden Flanke des Taktsignals TPCLK an die Anschlussstelle 50 abgegeben.

Die Vergleichssteuereinheit 20 gibt folglich an die Anschluss­ stelle 50 direkt eine Feststellung von Defekten in Daten ab, die vom DQA0-Block für die Datenleitungen RD_A0<7 : 0< bereitge­ stellt werden, ohne die Pipeline 2 zu benutzen. Die herkömmli­ che Technologie benötigt, wie in Fig. 2 gezeigt, beim Testen auf Defekte in Daten auf den Datenleitungen in der Pipeline acht Taktflanken für den Test Bit um Bit. Im Gegensatz dazu benötigt die Erfindung, bei welcher die Vergleichssteuerein­ heit 20 mit der letzten Stufe der Pipeline 2 verbunden ist, nur eine Taktflanke. Die Erfindung ermöglicht somit eine sig­ nifikante Verringerung der Testdauer.

Der Betrieb der Vergleichssteuereinheit 30, die mit der UPL 11 verbunden ist, entspricht im wesentlichen dem Betrieb der Ver­ gleichssteuereinheit 20. Die Vergleichssteuereinheit 30 testet Daten, die vom DQA1-Block bereitgestellt werden, während die Vergleichssteuereinheit 20 Daten testet, die vom DQA0-Block bereitgestellt werden. Die Vergleichssteuereinheit 30 ver­ gleicht Schreibdaten WD_A1<7 : 0<, die in den DQA1-Block zu schreiben sind, mit Lesedaten RD_A1<7 : 0<, die vom DQA1-Block ge­ lesen wurden, in einem Komparator (CMP) 31 und gibt als Ergeb­ nis ein Fehlersignal ERR_A1 ab. Das Fehlersignal ERR_A1 wird an der ansteigenden Flanke des Taktsignals TPCLK zur Anschluss­ stelle 50 (DQ0) übertragen.

Die jeweiligen Fehlersignale ERR_A0 und ERR_A1 der DQA0- und DQA1- Blöcke werden über den Ausgabe-Multiplexer 40 an die An­ schlussstelle 50 (DQ0) übermittelt. Verglichen mit einer her­ kömmlichen Pipeline, bei der die Daten jedes DQ-Blocks indivi­ duell über eine jeweilige Anschlussstelle ausgegeben und ge­ testet werden, ist die Erfindung in der Lage, die Daten der zwei DQA0- und DQA1-Blöcke unter Verwendung von nur einer An­ schlussstelle 50 (DQ0) und zweier Vergleichssteuereinheiten zu testen. Daher benötigt die vorliegende Erfindung während des Testvorgangs keinen Treiber eines externen, mit einer An­ schlussstelle DQ1 verbunden Testgerätes. Auf diese Weise kön­ nen zahlreiche Anschlussstellen eingespart werden, so dass die Treiber eines Testgerätes, das mit den Anschlussstellen ver­ bunden wird, für einen anderen Zweck verwendet werden können, was die Nutzbarkeit des Testgerätes erhöht.

Fig. 6 zeigt ein Ablaufdiagramm, das den Betrieb von Signalen veranschaulicht, die zum Testvorgang der Pipeline 2 von Fig. 4 gehören. Wie im Betrieb eines typischen DRAMs werden Daten WD<7 : 0< in Speicherzellen geschrieben, die zu Zeilen- und Spaltenadressen RADR bzw. CADR gehören, die in Abhängigkeit von nicht gezeigten, externen Steuersignalen /RAS, /CAS, /WE, CLK und ADDR festgelegt werden, während andererseits in den zugehörigen Speicherzellen gespeicherte Daten RD<7 : 0< gelesen werden. Danach werden das Fehlersignal ERR_A0 des DQA0-Blocks und das Fehlersignal ERR_A1 des DQA1-Blocks in Reaktion auf die Umschaltung des Vergleichsprüfung-Freigabesignals RD_MATCH_E­ NABLE auf hohen Logikpegel ausgegeben, siehe die Markierung "1" in Fig. 6. Dann wird an der fallenden Flanke des Taktsig­ nals TPCLK zur Anschlussstelle 50 (DQ0) ein Logikzustand über­ mittelt, der anzeigt, ob der DQA0-Block defekt ist oder nicht, und vom Fehlersignal ERR_A0 abhängt, siehe die Markierung "2" in Fig. 6. An der ansteigenden Flanke des Taktsignals TPCLK wird der Anschlussstelle 50 ein Logikzustand übermittelt, der an­ zeigt, ob der DQA1-Block defekt ist oder nicht, und vom Feh­ lersignal ERR_A1 abhängt, siehe die Markierung "3" in Fig. 6.

Diese Betriebsweise wird nachfolgend detaillierter unter Be­ zugnahme auf Fig. 5 erläutert, die eine der Einheits- Pipelinezellen (UPLs) von Fig. 4 im Schaltbild zeigt. Speziell veranschaulicht Fig. 5 die UPL 10. Diese gibt die Daten auf der Datenleitung RD<0< oder auf dem Pipelineausgang PIPE von der UPL 12 der vorhergehenden Stufe als ein Ausgangssignal OUT in Reaktion auf die Steuersignale WRTPIPE, WRTPIPE_B, LOAD, LOAD_B, TPCLK und TPCLK_B ab. Während eines Testvorgangs gibt die UPL 10 die Erkennung oder Nichterkennung von Datendefekten auf der Datenleitung RD<0< des DQA0-Blocks in Reaktion auf das erste bzw. zweite Vergleichssignal CMPN, CMPP ab, die zum Feh­ lersignal ERR_A0 bzw. zum Ausgangssignal des NAND-Gatters 23 ge­ hören.

Im Betrieb der UPL 10 während des Testvorgangs gelangt das zweite Vergleichssignal CMPP in Reaktion auf die Umschaltung des Testmodussignals MODE auf hohen Logikpegel und die Um­ schaltung des Vergleichsprüfung-Freigabesignals RD_MATCH_E­ NABLE auf niedrigen Logikpegel ebenfalls auf niedrigen Logik­ pegel. Dies macht einen Transistor TP1 leitend, wodurch ein Knoten NA auf hohen Logikpegel vorgespannt wird. Der hohe Lo­ gikpegel des Knotens NA wird dann an die Anschlussstelle DQ0 abgegeben. Auf diese Weise wird die Initialisierung für einen Pipelinetest ausgeführt.

Danach gelangt das zweite Vergleichssignal CMPP in Reaktion auf die Umschaltung des Vergleichsprüfung-Freigabesignals RD MATCH_ENABLE ebenfalls auf hohen Logikpegel, was den Transis­ tor TP1 sperrend schaltet. Der vorhergehende hohe Logikpegel wird durch einen Zwischenspeicher LAT1 gehalten. Da durch ein Fehlersignal ERR_A0 auf niedrigem Logikpegel, was die Defekt­ freiheit im DQA0-Block anzeigt, wie es vom Komparator 21 in Fig. 4 in Reaktion auf einen hohen Logikpegel des Vergleichs­ prüfung-Freigabesignals RD_MATCH_ENABLE bereitgestellt wird, ein Transistor TN1 sperrend geschaltet wird, bleibt der Knoten NA auf hohem Logikpegel. Der hohe Logikpegel des Knotens NA wird als das Signal OUT in Reaktion auf das Datenpuffersignal LOAD der vorhergehenden Stufe und das Taktsignal TPCLK abgege­ ben. Das auf hohem Logikpegel liegende Ausgangssignal OUT wird der Anschlussstelle DQ0 über den Ausgabe-Multiplexer 40 über­ mittelt. Da das Ausgangssignal OUT noch immer auf dem hohen Logikpegel liegt, auf den es während der Initialisierungsphase des Pipelinetests gesetzt wurde, ist dadurch verifiziert, dass der DQA0-Block keine Defekte hat.

Wenn andererseits der Transistor TN1 in Reaktion auf das erste Vergleichssignal CMPN leitend geschaltet wird, das zu einem hohen Logikpegel des Fehlersignals ERR_A0 gehört, was anzeigt, dass der DQA0-Block einen oder mehrere Defekte hat, wird der hohe Logikzustand des Knotens NA in einen niedrigen Logikpegel umgewandelt. Der niedrige Logikpegel des Knotens NA wird der Anschlussstelle DQ0 als das Ausgangssignal OUT in Reaktion auf das Datenpuffersignal LOAD der vorangegangenen Stufe und auf das Taktsignal TPCLK übermittelt. Der zur Anschlussstelle DQ0 übermittelte, niedrige Logikpegel entspricht dem invertierten Wert des hohen Logikpegels, der während der Initialisierung des Pipelinetests gesetzt wurde. Dadurch ist verifiziert, dass der DQA0-Block einen oder mehreren Defekte hat.

Im Pipelinebetrieb der UPL 10 werden die Daten auf der Daten­ leitung RD<0< als das Ausgangssignal OUT in Reaktion auf die Umschaltung sowohl des Pipeline-Schreibsignals WRTPIPE als auch des Datenpuffersignals LOAD der vorausgehenden Stufe auf hohen Logikpegel abgegeben. Spezieller werden die Daten auf der Datenleitung RD<0< zum Knoten NA über ein Transmissions­ gatter TG1 in Reaktion auf einen hohen Logikzustand des Pipe- Schreibsignals WRTPIPE übermittelt. Der Knoten NA behält auf­ grund des Zwischenspeichers LAT1 den Logikzustand der Daten­ leitung RD<0<, und der Knoten NB weist den invertierten Logik­ zustand des Knotens NA auf. Der Logikzustand des Knotens NB wird an einem Knoten NC über ein Transmissionsgatter TG2 in Reaktion auf einen hohen Logikpegel des Datenpuffersignals LO­ AD der vorangehenden Stufe übermittelt. An dieser Stelle wird das Pipeline-Ausgangssignal PIPE nicht zum Knoten NC übertra­ gen, da ein Transmissionsgatter TG5, welches das Pipeline- Ausgangssignal PIPE empfängt, sperrend geschaltet ist. Der Lo­ gikzustand des Knotens NC wird durch einen Inverter INV1 in­ vertiert und zu einem Knoten ND übertragen. Daraufhin wird der Logikzustand des Knotens ND über ein Transmissionsgatter TG3 synchron mit der fallenden Flanke des Taktsignals TPCLK an ei­ nen Knoten NE übertragen. Der Logikzustand am Knoten NE und sein invertierter Zustand an einem Knoten NF werden durch ei­ nen Zwischenspeicher LAT2 gepuffert. Der Logikzustand des Kno­ tens NF wird über ein Transmissionsgatter TG4 synchron mit der ansteigenden Flanke des Taktsignals TPCLK an einen Knoten NG übertragen. Während der Logikzustand des Knotens NG durch ei­ nen Zwischenspeicher LAT3 gepuffert wird, wird der Logikzu­ stand des Knotens NG invertiert und als das Ausgangssignal OUT abgegeben. Dementsprechend gibt die UPL 10 die Daten auf der Datenleitung RD<0< als das Ausgangssignal OUT in Reaktion auf die Umschaltung des Pipeline-Schreibsignals WRTPIPE und des Datenpuffersignals LOAD der vorhergehenden Stufe auf hohen Lo­ gikzustand und in Reaktion auf die fallende Flanke des Takt­ signals TPCLK ab.

Daraufhin gibt die UPL 10 das Pipeline-Ausgangssignal PIPE von der vorhergehenden Stufe als das Ausgangssignal OUT im Reakti­ on auf die Umschaltung des Datenpuffersignals LOAD der vorher­ gehenden Stufe auf niedrigen Logikpegel ab. Spezieller wird das Transmissionsgatter TG2 in Reaktion auf einen niedrigen Logikzustand des Datenpuffersignals LOAD der vorhergehenden Stufe leitend geschaltet, und das Pipeline-Ausgangssignal PIPE wird zum Knoten NC übertragen. Zwar werden die Daten auf der Datenleitung RD<0< zum Knoten NB über das Transmissionsgatter TG1 übertragen, das in Reaktion auf einen hohen Logikzustand des Pipeline-Schreibsignals WRTPIPE leitend geschaltet wird, die Daten auf der Datenleitung RD<0< werden jedoch nicht zum Knoten NC übertragen, da das Transmissionsgatter TG2 in Reak­ tion auf einen niedrigen Logikzustand des Datenpuffersignals LOAD der vorhergehenden Stufe sperrend geschaltet wird. Das Pipeline-Ausgangssignal PIPE, das zuvor zum Knoten NC übertra­ gen wurde, wird dann über den Inverter INV1 zum Knoten ND übermittelt. Das Signal am Knoten ND wird über das Transmissi­ onsgatter TG3 in Reaktion auf die fallende Flanke des Taktsig­ nals TPCLK und über den Zwischenspeicher LAT2 zum Knoten NF übermittelt. Das Signal am Knoten NF wird als das Ausgangssig­ nal OUT über das Transmissionsgatter TG4 in Reaktion auf die ansteigende Flanke des Taktsignals TPCLK und über den Zwi­ schenspeicher LAT3 abgegeben. Dementsprechend gibt die UPL 10 das Pipeline-Ausgangssignal PIPE, das von der vorhergehenden Stufe als das Signal OUT bereitgestellt wird, in Reaktion auf die Umschaltung des Datenpuffersignals LOAD der vorhergehenden Stufe auf niedrigen Logikpegel ab.

Kurz gesagt gibt die UPL 10 der ersten UPL-Gruppe die Daten auf der Datenleitung RD<0<, die in Reaktion auf einen hohen Logik­ pegel des Pipeline-Schreibsignals WRTPIPE gepuffert werden, als das Ausgangssignal OUT in Reaktion auf die ansteigende Flanke des Taktsignals TPCLK ab, wenn sich das Datenpuffersig­ nal LOAD der vorhergehenden Stufe auf hohem Logikpegel befin­ det. Andererseits gibt die UPL 10 das Pipeline-Ausgangssignal PIPE als das Signal OUT in Reaktion auf die ansteigende Flanke des Taktsignals TPCLK ab, wenn das Datenpuffersignal LOAD der vorhergehenden Stufe auf niedrigem Logikpegel liegt. Derselbe Betrieb wird in den UPLs 12, 14 und 16 ausgeführt, die zusam­ men mit der UPL 10 die erste UPL-Gruppe bilden.

Die UPLs 11, 13, 15 und 17, welche die zweite UPL-Gruppe bil­ den, arbeiten in einer ähnlichen.Weise wie die UPLs 10, 12, 14 und 16 der ersten Gruppe. Die UPLs 11, 13, 15 und 17 in der zweiten UPL-Gruppe geben jedoch Daten auf den Datenleitungen RD<1<, RD<3<, RD<5< und RD<7< oder das Pipeline-Ausgangssignal PIPE in Reaktion auf die fallende Flanke des Taktsignals TPCLK ab. Eine detaillierte Beschreibung der Betriebsweisen der UPLs 11, 13, 15 und 17 kann daher zur Vermeidung von Redundanz unterbleiben. Kurz gesagt geben die UPLs 11, 13, 15 und 17 die Daten auf den Datenleitungen RD<1<, RD<3<, RD<5< und RD<7<, die in Reaktion auf einen hohen Logikpegel des Pipeline-Schreib­ signals WRTPIPE gepuffert werden, als das Ausgangssignal OUT in Reaktion auf die fallende Flanke des Taktsignals TPCLK ab, wenn das Datenpuffersignal LOAD der vorhergehenden Stufe auf hohem Logikpegel liegt. Andererseits geben die UPLs 11, 13, 15 und 17 das Pipeline-Ausgangssignal PIPE, das von der UPL der vorhergehenden Stufe als das Ausgangssignal OUT bereitgestellt wurde, in Reaktion auf die fallende Flanke des Taktsignals TPCLK ab, wenn sich das Datenpuffersignal LOAD der vorherge­ henden Stufe auf niedrigem Logikpegel befindet. Dementspre­ chend wird der Betrieb in einer typischen Pipeline, wie er in Fig. 2 gezeigt ist, auch in der erfindungsgemäßen Pipeline ausgeführt.

Es versteht sich, dass neben den oben beschriebenen Ausfüh­ rungsbeispielen weitere Realisierungen innerhalb der durch die Patentansprüche definierten Erfindung möglich sind.

Claims (14)

1. Halbleiterspeicherbauelement mit einer Anschlussstelle (50), Datenleitungen (RD<0< bis RD<7<), einem Datenport-Block, der eine Mehrzahl von Speicherzellen beinhaltet, und einer Pi­ peline (2), die darauf ausgelegt ist, Daten von ausgewählten der mehreren Speicherzellen in dem Datenport-Block über die Datenleitungen zur Anschlussstelle abzugeben, und die eine Mehrzahl von Einheits-Pipelinezellen (UPLs) aufweist, die in Reihe geschaltet sind und von denen jede des weiteren mit je­ der der Datenleitungen verbunden und darauf ausgelegt ist, die baten zwischenzuspeichern, wobei die Daten seriell zu einer jeweils nächsten Einheits-Pipelinezelle und auf diese Weise sequentiell zur Anschlussstelle übertragen werden, dadurch gekennzeichnet, dass eine Vergleichssteuereinheit (20, 30) vorgesehen ist, die mit einer letzten der seriell geschalteten Einheits-Pipelinezellen (UPLs) verbunden und darauf ausgelegt ist, während eines Test­ modus einen Test auf Defekte in den Daten durchzuführen und der Anschlussstelle ein Testresultat bereitzustellen, wobei das Vorhandensein oder Fehlen eines Defektes im Datenport- Block synchron mit einer Flanke eines Taktsignals (TPCLK) ve­ rifiziert wird.

2. Halbleiterspeicherbauelement nach Anspruch 1, weiter dadurch gekennzeichnet, dass das Testresultat von der Ver­ gleichssteuereinheit zur letzten Einheits-Pipelinezelle der Reihe abgegeben wird und diese ein dem Testresultat entspre­ chendes Ausgangssignal an die Anschlussstelle abgibt.

3. Halbleiterspeicherbauelement nach Anspruch 2, weiter dadurch gekennzeichnet, dass während des Testmodus die letzte Einheits-Pipelinezelle der Reihe darauf ausgelegt ist, basie­ rend auf dem Testresultat einen Logikzustand des Ausgangssig­ nals zu invertieren, um die Anwesenheit eines Defektes im Da­ tenport-Block anzuzeigen.

4. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass das Testresultat ein Fehlersignal beinhaltet, das aus einem Vergleich von Da­ ten, die in die ausgewählten Speicherzellen zu schreiben sind, mit Daten, die aus den ausgewählten Speicherzellen gelesen werden, hervorgeht, wobei das Fehlersignal von der letzten Einheits-Pipelinezelle der Reihe bereitgestellt wird.

5. Halbleiterspeicherbauelement mit einer Anschlussstelle (50), einer ersten Gruppe von Datenleitungen, einer zweiten Gruppe von Datenleitungen, wenigstens einem ersten und einem zweiten Datenport-Block, die eine erste und zweite Mehrzahl von Speicherzellen beinhalten, einem ersten Pipelinesatz und einem zweiten Pipelinesatz, wobei

• - der erste Pipelinesatz darauf ausgelegt ist, erste Da­ ten aus ersten ausgewählten Speicherzellen der ersten Mehrzahl von Speicherzellen im ersten Datenport-Block an die Anschluss­ stelle über eine erste Gruppe von Datenleitungen abzugeben, und eine erste Mehrzahl von Einheits-Pipelinezellen (UPLs) um­ fasst, die in einer ersten Reihe miteinander verbunden sind und von denen jede des weiteren mit jeder der ersten Gruppe von Datenleitungen verbunden und darauf ausgelegt ist, die ersten Daten zwischenzuspeichern, die in der ersten Reihe zu einer jeweils anschließenden Einheits-Pipelinezelle sequen­ tiell bis zur Anschlussstelle übertragen werden, und
• - der zweite Pipelinesatz darauf ausgelegt ist, zweite Daten aus zweiten ausgewählten Speicherzellen der zweiten Mehrzahl von Speicherzellen im zweiten Datenport-Block an die Anschlussstelle über eine zweite Gruppe von Datenleitungen ab­ zugeben, und eine zweite Mehrzahl von Einheits-Pipelinezellen (UPLs) umfasst, die in einer zweiten Reihe miteinander verbun­ den sind und von denen jede des weiteren mit jeder der zweiten Gruppe von Datenleitungen verbunden und darauf ausgelegt ist, die zweiten Daten zwischenzuspeichern, die in der zweiten Rei­ he zu einer jeweils anschließenden Einheits-Pipelinezelle se­ quentiell bis zur Anschlussstelle übertragen werden, gekennzeichnet durch
• - eine erste Vergleichssteuereinheit (20), die mit einer letzten Einheits-Pipelinezelle der ersten Reihe verbunden und darauf ausgelegt ist, während eines Testmodus die ersten, vom ersten Datenport-Block über die erste Gruppe von Datenleitun­ gen bereitgestellten Daten auf Defekte zu testen, und
• - eine zweite Vergleichssteuereinheit (30), die mit ei­ ner letzten Einheits-Pipelinezelle der zweiten Reihe verbunden und darauf ausgelegt ist, während eines Testmodus die zweiten, vom zweiten Datenport-Block über die zweite Gruppe von Daten­ leitungen bereitgestellten Daten auf Defekte zu testen.

6. Halbleiterspeicherbauelement nach Anspruch 5, weiter gekennzeichnet durch einen Ausgabemultiplexer (40) zum Über­ tragen eines Ausgangssignals der ersten Vergleichssteuerein­ heit synchron mit einer Flanke eines Taktsignals und eines Ausgangssignals der zweiten Vergleichssteuereinheit synchron mit einer anschließenden Flanke des Taktsignals zur Anschluss­ stelle.

7. Halbleiterspeicherbauelement nach Anspruch 5 oder 6, weiter dadurch gekennzeichnet, dass die erste Vergleichssteu­ ereinheit des weiteren darauf ausgelegt ist, in die ersten ausgewählten Speicherzellen zu schreibende Daten mit Daten zu vergleichen, die aus den ersten ausgewählten Speicherzellen gelesen werden, und die zweite Vergleichssteuereinheit des weiteren darauf ausgelegt ist, in die zweiten ausgewählten Speicherzellen zu schreibende Daten mit Daten zu vergleichen, die aus den zweiten ausgewählten Speicherzellen gelesen wer­ den.

8. Halbleiterspeicherbauelement nach einem der Ansprüche 5 bis 7, weiter dadurch gekennzeichnet, dass während des Test­ modus die letzte Einheits-Pipelinezelle der ersten Reihe dar­ auf ausgelegt ist, einen Logikzustand eines ersten, der An­ schlussstelle zugeführten Ausgangssignals zu invertieren, um die Anwesenheit eines Defektes im ersten Datenport-Block in Reaktion auf ein erstes, von der ersten Vergleichssteuerein­ heit zugeführten Fehlersignal anzuzeigen, und die letzte Ein­ heits-Pipelinezelle in der zweiten Reihe darauf ausgelegt ist, einen Logikzustand eines zweiten, der Anschlussstelle zuge­ führten Ausgangssignals zu invertieren, um die Anwesenheit ei­ nes Defektes im zweiten Datenport-Block in Reaktion auf ein von der zweiten Vergleichssteuereinheit zugeführtes zweites Fehlersignal anzuzeigen.

9. Halbleiterspeicherbauelement nach einem der Ansprüche 5 bis 8, weiter dadurch gekennzeichnet, dass eine von der ers­ ten und zweiten Gruppe von Datenleitungen aus geradzahligen Datenleitungen und die andere Gruppe aus ungeradzahligen Da­ tenleitungen besteht.

10. Halbleiterspeicherbauelement mit einer Anschlussstelle (50), Datenleitungen, einer Pipeline (2) und einem Datenport- Block mit einer Mehrzahl von Speicherzellen, wobei die Pipeli­ ne darauf ausgelegt ist, Daten von einigen der Mehrzahl von Speicherzellen im Datenport-Block über die Datenleitungen zur Anschlussstelle zu übertragen, und eine Mehrzahl von Einheits- Pipelinezellen (UPLs) umfasst, die in Reihe geschaltet sind und von denen jede des weiteren mit jeder der Datenleitungen verbunden und darauf ausgelegt ist, die Daten einer vorherge­ henden Einheits-Pipelinezelle zwischenzuspeichern und die Da­ ten zu einer nachfolgenden Einheits-Pipelinezelle zu übertra­ gen, dadurch gekennzeichnet, dass

• - eine Vergleichssteuereinheit (20, 30) vorgesehen ist, die mit einer letzten Einheits-Pipelinezelle der Reihe verbun­ den und darauf ausgelegt ist, während eines Testmodus einen Test auf Defekte in den Daten durchzuführen und der letzten Einheits-Pipelinezelle in der Reihe ein 'Testresultat bereitzu­ stellen, und
• - die letzte Einheits-Pipelinezelle in der Reihe der An­ schlussstelle synchron mit einer einzigen Flanke eines Takt­ signals die Anwesenheit oder das Fehlen eines Defektes im Da­ tenport-Block basierend auf dem Testresultat anzeigt.

11. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 4 und 10, weiter dadurch gekennzeichnet, dass die Spei­ chersteuereinheit des weiteren darauf ausgelegt ist, in die ausgewählten Speicherzellen zu schreibende Daten mit Daten zu vergleichen, die aus den ausgewählten Speicherzellen gelesen werden.

12. Halbleiterspeicherbauelement nach Anspruch 11, weiter dadurch gekennzeichnet, dass während des Testmodus die letzte Einheits-Pipelinezelle der Reihe darauf ausgelegt ist, einen Logikzustand eines von der Anschlussstelle bereitgestellten Ausgangssignals zu invertieren, um die Anwesenheit eines De­ fektes im Datenport-Block in Reaktion auf ein von der Ver­ gleichssteuereinheit bereitgestelltes Fehlersignal anzuzeigen.

13. Halbleiterspeicherbauelement nach einem der Ansprüche 2 bis 4, 6 bis 9 und 12, weiter dadurch gekennzeichnet, dass das oder die Ausgangssignale während einer Initialisierung des Testvorgangs gesetzt werden.

14. Halbleiterspeicherbauelement nach einem der Ansprüche 10 bis 13, weiter dadurch gekennzeichnet, dass

• - die Pipeline einen ersten und einen zweiten Pipeline­ satz aufweist,
• - die Mehrzahl von Einheits-Pipelinezellen eine erste und eine zweite Mehrzahl von Einheits-Pipelinezellen im ersten bzw. zweiten Pipelinesatz aufweist, die seriell in einer ers­ ten bzw. einer zweiten Reihe miteinander verbunden sind,
• - die Daten erste und zweite Daten beinhalten,
• - die Gruppe von Datenleitungen eine erste und eine zweite Gruppe von Datenleitungen aufweist,
• - der Datenport-Block einen ersten und einen zweiten Da­ tenport-Block aufweist,
• - die Mehrzahl von Speicherzellen eine erste und eine zweite Mehrzahl von Speicherzellen beinhaltet, die im ersten bzw. im zweiten Datenport-Block enthalten sind,
• - der erste Pipelinesatz darauf eingerichtet ist, die ersten Daten aus den ersten ausgewählten Speicherzellen der ersten Mehrzahl von Speicherzellen sequentiell über die erste Gruppe von Datenleitungen an die Anschlussstelle abzugeben,
• - der zweite Pipelinesatz darauf ausgelegt ist, die zweiten Daten aus den zweiten ausgewählten Speicherzellen der zweiten Mehrzahl von Speicherzellen sequentiell über die zwei­ te Gruppe von Datenleitungen an die Anschlussstelle abzugeben,
• - die Vergleichssteuereinheit eine erste und eine zweite Vergleichssteuereinheit umfasst, die jeweils mit einer letzten Einheits-Pipelinezelle in der ersten und der zweiten Reihe verbunden sind,
• - die erste Vergleichssteuereinheit darauf ausgelegt ist, die vom ersten Datenport-Block über die erste Gruppe von Datenleitungen bereitgestellten ersten Daten während eines Testmodus auf Defekte zu testen, und
• - die zweite Vergleichssteuereinheit darauf ausgelegt, die vom zweiten Datenport-Block über die zweite Gruppe von Da­ tenleitungen bereitgestellten zweiten Daten während des Test­ modus auf Defekte zu testen.