DE1910582B2 - Schaltungsanordnung zur Steuerung eines digitalen Speichersystems - Google Patents

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Steuerung eines digitalen Speichersystems mit einem eine Vielzahl von adressierbaren Speicherplätzen enthaltenden Speicher, an den Wörter zusammen mit eine richtige Parität oder eine unrichtige Parität angegebenen Paritätsbits abgebbar sind, mit Leseeinrichtungen, die jeweils ein Wort aus einem adressierten Speicherplatz während eines Lesebetriebs auszulesen gestatten, mit Schreibeinrichtungen, die ein Wort in einen adresseirten Speicherplatz während eines Schreibbetriebs einzuschreiben gestatten, und mit einem Paritäts-Generator, der ein Paritätsbit für ein in den Speicher einzuschreibendes Wort abgibt.

Eine Schaltungsanordnung der vorstehend bezeichneten Art ist im Prinzip bereits bekannt (IT-PS 7 74 391). Bei dieser bekannten Schaltungsanordnung werden zwar Informationen mit vorbestimmter Parität übertragen, wobei interne Datenübertragungswege sowie Folgesteuereinrichtungen der Datenverarbeitungsanlagen getestet werden sollen. Zu diesem Zweck ist vorgesehen, in der jeweils vorhandenen Speichereinheit, deren zugehörige Schaltungen zu testen sind, Fehlerlokalisierungs-Testwurter einzuspeichern. Dies wird dadurch erreicht, daß eine Testinformation von einer externen Informationsquelle in ein Pufferregister eines Rechner-Hauptspeichers eingegeben wird. Aus diesem Pufferregister werden Informationswörter zu einem ausgewählten internen Adressenspeicherplatz des Hauptspeichers abgegeben. Durch Adressieren eines Speicherplatzes für jeweils zwei zugeführte Wörter und durch entsprechende Ansteuerung der Leseverstärker-Verknüpfungsglieder des Speichers wird dabei jedoch eine Mischung erzielt, gemäß der die entsprechenden Bits der Wörter gemäß eir τ ODER-Funktion miteinander verknüpft werden. Jedes auf diese Weise erhaltene und dem Hauptspeicher richtig zugeführte Mischwort wird dann anhand individueller Prüfmerkmale überprüft, die aus den zugehörige.! beiden Wörtern gewonnen worden sind. Dabei kann es außerdem noch zu einer fehlerhaften Prüfparitätsbeziehung kommen, und zwar aufgrund des Auftretens von bestimmten Bitvertauschungen bei dem erwähnten Mischvorgang. Als Alternative zu der Verwendung einer ODER-Schaltung für die Durchführung des erwähnten Mischvorgangs ist in dem gerade betrachteten Zusammenhang zwar die Verwendung eines Registers mit einem Setz-Eingang und einem Rücksetz-Eingang erwähnt Der Zweck dieses Registers ergibt sich dabei daraus, daß das Setzen und Zurücksetzen der den Speicher bildenden Elemente zu überprüfen ist Dazu ist es jedoch erforderlich, daß bestimmte Informationswerte in den Hauptspeicher eingespeichert und nacheinander aus diesem ausgelesen und unabhängig voneinander überprüft werden. Außerdem muß ein zusätzliche Prüfung bezüglich des Ergebnisses durchgeführt warden, welches in dem Speicherdatenregister gebildet ist, um nämlich die richtige Verarbeitung der Testinformation zu überprüfen. Demgemäß kann die gespeicherte Testinformation anschließend zur Oberprüfung der Folgesteuereinrichtungen auf das Vorhandensein von Schaltungsfehlern herangezogen werden.

Es ist ferner eine Paritätsprüfschaltung bekannt (»IBM Technical Disclosure Bulletin« Vol. 1, No. 6, April 1959, Seiten 9 und 10), die zur Überprüfung von Binärwörtern auf eine ungeradzahlige Parität dient Eine Schaltungsanordnung mit den eingangs genannten Merkmalen ist in diesem Zusammenhang jedoch nicht bekannt Überdies sind in diesem Zusammenhang auch keinerlei Maßnahmen zur gesonderten Behandlung des jeweiligen Paritätsbits bekannt.

Es ist ferner eine Fehleranzeigeschaltung für eine Anzeige mit einer Kathodenstrahlröhre bekannt (»IBM Technical Disclosure Bulletin«, Vol. 10, No. 1, Juni 1967, Seite 16). Bei dieser bekannten Schaltung wird das eine fehlerhafte Parität anzeigende Ausgangssignal einer Paritätsprüfschaltung mit dem Ausgangssignal einer Zählerschaltung mittels eines UND-Gliedes verknüpft. Die betreffende Zählerschaltung liefert zu bestimmten Zeitpunkten Austastsignale zur Austastung des Elektronenstrahls der Kathodenstrahlröhre. Dem Ausgang des erwähnten UND-Gliedes ist ein Inverter nachgeschaltet, der ausgangsseitig zu einem Eingang eines noch weiteren UND-Gliedes hinführt, dem an einem weiteren Eingang ein Steuersignal zuführbar ist. Über irgendwelche Maßnahmen zur Verarbeitung eines Paritätssignals bei einer Schaltungsanordnung der eingangs genannten Art ist in diesem Zusammenhang jedoch ebenfalls nichts bekannt.

Es ist auch schon ein digitales Informationsverarbeitungssystem bekannt (GB-PS 10 99 469), bei dem vom Prinzip der Invertierung von Prüifsignalen Gebrauch gemacht wird. Dazu werden die von einem Codierer erzeugten Paritätsprüfsignale invertiert, bevor sie einem Datenwort angefügt und zu einer Empfangsanordnung hin übertragen werden. In dieser Empfangsanordnung werden dann die Prüfbits jedoch erneut invertiert, bevor ein Vergleich mit Prüfziffern erfolgt, die aus dem Datenwortteii der empfangenen Signalfolge berechnet worden sind. Diese Maßnahmen dienen dabei jedoch nicht dazu, bei der Durchführung von

Prüfvorgängen unter Einbeziehung von auswählbaren Speicherplätzen eines Speichers angewandt zu werden. Dies bedeutet aber, daß die gerade betrachteten bekannten Maßnahmen nicht bei einer Schaltungsanordnung der eingangs genannten Art anzuwenden sind.

Es ist überdies auch schon eine Parit>;tsprüfschaltung für binärcodierte Zeichen bekannt (DE-AS 1238 246), bei der berücksichtigt ist, daß die Parität jedes Bytewortes sich ändern kann. Dies bedeutet, daß Uie auftretenden codierten Wörter abwechselnd eine gerade und eine ungerade Anzahl von 1-Bits haben können. Diese bekannte Paritätsprüfschaltung dient jedoch ebensowenig wie das zuvor betrachtete bekannte Verarbeitungssystem dazu, bei der Durchführung von Prüfvorgängen unter Einbeziehung von auswählbaren Speicherplätzen eines Speichers verwendet zu werden.

Es ist schließlich auch schon ein Speichersystem bekannt (US-PS 32 22 653), welches einer Operation unterzogen wird um festzustellen, ob die aus einem defekten Speicherplatz ausgelesene Information regeneriert werden kann. Dabei ermöglichen Paritätsprüfbits oder Redundanzbits in an sich bekannter Weise, fehlerhafte Daten korrigieren zu können. Eine derartige Korrektur kann dabei dadurch erfolgen, daß entweder manuell die Daten oder die Prüfbits korrigiert werden. Damit ist auch bei diesem bekannten Speichersystem keine Schaltungsanordnung der eingangs genannten Art vorgesehen.

Der Erfindung liegt nun die Aufgabe zugrunde, einen Weg zu zeigen, wie bei einer Schaltungsanordnung der eingangs genannten Art auf besonders einfache Wei-e das vorgesehene Speichersystem auf eine Fehlerhaftigkeit überprüft werden kann.

Gelöst wird die vorstehend aufgezeigte Aufgabe bei einer Schaltungsanordnung der eingangs genannten Art erfindungsgemäß dadurch, daß mit dem Paritäts-Generator eine Verknüpfungsschaltung verbunden ist, die abhängig von einer entsprechenden Ansteuerung selektiv das Komplement des zusammen mit einem Wort in einen adressierbaren Speicherplatz des Speichers einzuschreibenden Paritätsbits bildet.

Die Erfindung bringt den Vorteil mit sich, daß auf besonders einfache Weise eine Überprüfung des bei einer Schaltungsanordnung der eingangs genannten Art vorgesehenen Speichersystems auf Fehlerhaftigkeit ermöglicht ist und daß zugleich eine einfache Fehlerlokalisierung erreicht ist.

Gemäß einer zweckmäßigen Ausgestaltung der Erfindung ist ein manuell betätigbarer Auswahlschalter vorgesehen, der in seinen verschiedenen Schalterstellungen festlegt, ob das Paritätsbit komplementiert werden soll oder nicht. Hierdurch ergibt sich ein besonders geringer schaltungstechnischer Aufwand für die Festlegung, ob das jeweilige Paritätsbit unverändert abzugeben zu komplementieren ist

Gemäß einer weiteren zweckmäßigen Ausgestaltung der Erfindung ist durch den Auswahlschalter ein Inverter im Ausgangskreis des Paritäts-Genarators ein- und ausschaltbar. Hierdurch ergibt sich der Vorteil eines besonders einfachen Schaltungsaufbaus der Schaltungsanordnung gemäß der Erfindung.

Anhand von Zeichnungen wird ein Ausführungsbeispiel der Erfindung nachstehend näher erläutert.

Fig. 1 zeigt ein veieinfachtes Blockschaltbild eines Speichersystems in einem bekannten Datenverarbeitungssystem.

F i g. 2 zeigt in einem Blockschaltbild nähere Einzelheiten einer in dem in F i g. 1 dargestellten Datenverar- beitungssysiem anwendbaren Schaltungsanordnung gemäß der Erfindung.

F i g. 1 zeigt ein herkömmliches Speichersystem mit Ein- und Ausgabeeinrichtungen. Ein in diesem Speicher- : system vorgesehener Hauptspeicher 10 ist, z. B. durch eine rechteckige Speichermatrix aus magnetischen Kernspeicherelementen gebildet Gruppen dieser Speicherelemente sind durch einen Zugriff mittels eines Speicherregisters U auswählbar, das an Adressenleitun-

Ki gen der Speichermatrix angeschlossen ist Zum Zwecke des Einschreibens von Daten in eine adressierte Kernspeichergruppe sind Speicher-Eingabesteuereinrichtungen 12 mit »Schreibe-Leitungen der Speichermatrix verbunden. Zum Zwecke des Auslesens von Daten

r> aus einer adressierten Kernspeichergruppe sind Leseverstärker 14 an »Lese«-Leitungen der Speichermatrix angeschlossen.

Eine aus einer Reihe von UND-Gliedern bestehende UN D-Verknüpfungsschaltung IS verbindet ein örtliches Speicherregister 16 und einen Paritäts-Generator 17 mit den Speichereingabesteuereinrichtungen 12. Eine zum Einschreiben neuer Daten dienende Steuersignaleinrichtung (WND) ist als Steuereingangseinrichtung an die U N D-Verknüpfungsschaltung 15 angeschlossen.

;<·> Eine bei der Einrichtung gemäß Fig. 1 vorgesehene UN D-Verknüpfungsschaltung 18 besteht aus einer Reihe von UND-Gliedern, die die Ausgänge der Leseverstärker 14 mit den Speichereingabesteuereinrichtungen 12 verbinden. Ein das Nichteinschreiben

ίο neuer Daten (WND) betreffendes Steuersignal wird der UND-Verknüpfungsschaltung 18 als ein Eingangs-Steuersignal zugeführt

Das örtliche Speicherregister 16 ist über Eingangsleitungen sowohl mit den Leseverstärkern 14 als auch mit

i, einem neue Daten übertragenden Eingangskanal verbunden. Neben einer ausgangsseitigen Verbindung mit der UND-Verknüpfungsschaltung 15 besitzt das Register 16 ferner eine ausgangsseitige Verbindung mit dem Paritäts-Generator 17 und mit einem Auslese-Ka nal.

Zwischen den Leseverstärker 14 und den Verknüpfungsschaltungen 21 ist eine Paritätsbit-Prüfschaltung

20 vorgesehen, die auf die Ermittlung einer fehlerhaften Parität den Betrieb der Anlage anhält Ein einer

ι ι Verknüpfungsschaltung 21 zugeführtes Lese-Steuereingangssignal gibt diese Schaltung nur während des Lese Vorganges frei. Die Schaltung, mit deren Hilfe die Verknüpfungsschaltung 21 den Betrieb anhält, kann viele Formen besitzen. Der Speicher 10 arbeitet z. B. in

-ο zyklischer Weise unter der Steuerung von von einem Taktimpulsgenerator abgegebenen Impulsen. Durch Sperren dieser Impulse hält die Verknüpfungsschaltung

21 den Betrieb des Systems mit Auftreten eines Paritäts-Fehlersignals an.

■>^r> Während des Betriebs bewirkt der Paritäts-Generator 17 die Herstellung der Parität bei den neuen Daten. Dabei wird von dem Paritäts-Generator ein Paritätsbit zusammen mit den neuen Daten zu den Speichersteuereinrichtungen 12 hin abgegeben. Während des Lesevor-

ho gangs werden die alten Daten in den Speicher 10 wieder eingespeichert, und zwar über die UND-Verknüpfungsschaltung 18. Dabei werden die betreffenden Daten an dem Register 16 und dem Generator 17 vorbeigeleitet. Während des Lesevorgangs prüft die Paritäts-Prüf-

h'i schaltung 20 ferner die Parität des jeweils gelesenen Wortes. Stellt diese Prüfschaltung einen Paritätsfehler fest, so hält sie die Verarbeitung des Wortes auf. Während die Paritätsprüfschaltung 20 die Parität jedes

adressierten Speicherwortes prüft, und zwar sowohl beim Lesen als auch beim Schreiben, wird die Fehlersignalabgabe während des Einschreibens neuer Daten verhindert, da die Richtigkeit der Parität bei den alten Daten ohne Bedeutung ist und die Fehlerkorrektur lediglich den Betrieb stören würde.

In F i g. 2 sind nun bei der in F i g. 1 dargestellten Anlage verwendbare Einrichtung gemäß der Erfindung näher dargestellt. Dabei sind soweit wie möglich die in F i g. 1 verwendeten Bezugszeichen verwendet worden. Das in Fig.2 dargestellte Speichersystem benutzt 8-Bit-Wörter mit einem neunten Paritätsbit.

Die Ausgänge der zu dem Speichersystem gemäß F i g. 2 gehörenden Leseverstärker 14 führen über eine Übertragungsleitung 30 zu einem örtlichen Speicherregister 16 und zu der Paritäts-Prüfschaltung 20 hin. Die Übertragungsleitung 30 soll dabei andeuten, daß eine Vielzahl von Leitungen zusammengefaßt ist.

Die UND-Verknüpfungsschaltung 15 enthält für die acht Bit und das eine Paritätsbit neun UND-Glieder. Die Paritäts-Prüfschaltung 20 umfaßt einen Vergleicher 32, der die Modulo-Zwei-Summe der von dem Addierer 31 abgegebenen Datenbits mit dem von dem Register 34 abgegebenen Paritätsbit vergleicht Wie bei dem in F i g. 1 dargestellten Speichersystem wird während des Lesevorgangs ein Fehlersignal über ein Verknüpfungsglied 35 übertragen, um den Betrieb anzuhalten.

Der Paritäts-Generator 17 besitzt acht Eingänge für die entsprechenden Bits neuer Datenwörter. Der Paritäts-Generator 17 gibt nach Durchführung einer Modulo-Zwei-Summierung der Datenbits ein entsprechend erforderliches Binärzeichen »0« oder »1« an das neunte UND-Glied der UND-Verknüpfungsschaltung 15 ab, so daß die Modulo-Zwei-Summe sämtlicher neun Bits stets gerade ist Wird in Systemen mit ungeradzahliger Parität gearbeitet, so wird die betreffende Modulo-Zwei-Summe stets ungerade gemacht.

Der Ausgang des Paritäts-Generators 17 führt in üblicher Weise über einen Verstärker 36 zu einem Paritäts-und-Glied 37 hin. Das UND-Glied 37 ist an den Speichereingabesteuereinrichtungen 12 angeschlossen, denen es das Paritätsbit während des »Einschreibens neuer Daten« zuführt. Bei der in Fig.2 dargestellten Ausführungsform der Erfindung sind zwei weitere UND-Glieder 40 und 41, zwei Inverter-Verstärker 42 und 44, ein ODER-Glied 45 und ein Schalter 46 vorgesehen. Die UND-Glieder 40 und 41 sind an dem Ausgang des Paritäts-Generators 17 angeschlossen. Das UND-Glied 40 ist dabei über den Inverter-Verstärker 42 an einer Anschlußklemme A des ein Fehlersuchschalter darstellenden Schalters 46 angeschlossen.

Das UND-Glied 41 ist mit einem zweiten Eingang direkt an der Anschlußklemme A des Schalters 46 angeschlossen. Das UND-Glied 40 ist über den Verstärker 36 an dem einen Eingang des ODER-Gliedes 45 angeschlossen. Das UND-Glied 41 ist über den Inverter-Verstärker 44 an dem zweiten Eingang des ODER-Gliedes 45 angeschlossen. Der Ausgang des ODER-Gliedes 45 ist seinerseits an dem einen Eingang des Paritäts-UND-Gliedes 37 angeschlossen.

Die Anschlußklemme A wird selektiv durch einen beweglichen Schaltann 48 an einer »Auslöse«-Bezugsquelle 47 angeschaltet In Abhängigkeit von den den verschiedenen Verknüpfungsgliedern zugeführten Arbeitsvorspannungen kann die Bezugsquelle 47 ein Null-Bezugspotential (Erde) abgeben.

Ein Merkmal bei dem oben beschriebenen Ausführungsbeispiel, der Erfindung besteht in der selektiven Zuführung eines Paritätsbits. Bei nicht mit der Anschlußklemme A verbundenem Schaltarm 48 ist das UND-Glied 40 über den ihm vorgeschalteten Inverter-Verstärker 42 übertragungsfähig gemacht, während das ■) UND-Glied 41 gesperrt ist. Dabei gelangen von dem Paritäts-Generator 17 abgegebene Paritätsbits ohne eine Änderung über das UND-Glied 40, den Verstärker 36 und das ODER-Glied 45 zu dem UND-Glied 37 hin. Bei mit der Anschlußklemme A verbundenem Schaltarm 48 ist das UND-Glied 41 übertragungsfähig, während das UND-Glied 40 gesperrt ist. In diesem Fall gelangt ein Paritätsbit von dem Paritäts-Generator 17 zu dem Inverter 44 hin, durch den es in Komplementform über das ODER-Glied 45 zu dem UND-Glied 37 hin abgegeben wird.

Ein zweites bei der in F i g. 2 dargestellten Ausführungsform der Erfindung vorhandenes Merkmal besteht darin, daß das »Fehler-Ausgangssignal« des Vergleichers 32 als Eingangssignal den UND-Gliedern 35, 50

2« und 51 zugeführt wird. Das UND-Glied 35 weist noch zwei weitere Eingänge auf, deren einer an des Lese-Auslösesteuereinrichtung 52 angeschlossen ist und deren anderer an einer Anschlußklemme C des Schalters 46 angeschlossen ist. In die Verbindung des

.'■■. UND-Gliedes 35 mit dem Schalter 46 liegt ein Inverter-Verstärker 54. Dadurch ist das UND-Glied 35 bei nicht mit der Anschlußklemme C verbundenem Schaltarm 48 während des Auftretens eines Lese-Auslösesignals übertragungsfähig. Der Ausgang des UND-

1» Gliedes 35 ist an einem Eingang eines drei Eingänee besitzenden ODER-Gliedes 55 angeschlossen, an dessen Ausgang eine die Betriebsstillsetzung betreffende Signale führende Leitung 56 angeschlossen ist.

Das UND-Glied 50 weist ebenfalls zwei weitere

Ji Eingänge auf, deren einer an einer Schreib-Auslösesteuereinrichtung 57 und deren anderer direkt an der Anschlußklemme C des Schalters 46 angeschlossen ist. Der Ausgang des UND-Gliedes 50 ist an dem zweiten Eingang des ODER-Gliedes 55 angeschlossen. Damit vermag das UND-Glied 50 ein Paritäts-Fehlersignal

während des Auftretens eines Schreib-Auslösesteuersignals bei mit der Anschlußklemme C verbundenem Schalter 46 an die Leitung 56 abzugeben.

Das UND-Glied 51 besitzt ebenfalls zwei weitere

4ί Eingänge, deren einer an der Schreib-Auslösesteuereinrichtung 57 und deren anderer an der Anschlußklemme B des Schalters 46 angeschlossen ist Der Ausgang des UND-Gliedes 51 ist an dem dritten Eingang des ODER-Gliedes 55 angeschlossen.

5(i Bei der in F i g. 2 dargestellten Ausführungsform der Erfindung bringt dieses zweite Merkmal eine erhebliche Flexibilität mit sich. Die erheblichen Vorteile dieses Merkmale der Erfindung erfordern dabei nicht die zusätzliche Flexibilität, die das Verknüpfungsglied 51

und die Anschlußklemme B bzw. die dieser Anschlußklemme entsprechende Schalterstellung des Schalters 46 mit sich bringea

Bei in der Stellung »AUS« befindlichem Schalter 46 können Paritäts-Fehlersignale nur während des Lese-

6C Freigabebetriebs zu der Leitung 56 hin gelangen. Damit bewirkt ein Paritätsfehler lediglich während eines Lesevorgangs die Betriebsstillsetzung. Bei in der Schalterstellung B befindlichem Schalter 46 können Paritäts-Fehlersignale sowohl während des Lese- als

efauch während des Schreib-Freigabebetriebs zu der Leitung 56 hin übertragen werden. Bei in der Schalterstellung C befindlichem Schalter 46 ist das UND-Glied 50 übertragungsfähig, während das UND-

Glied 35 aufgrund des ihm vorgeschalteten Inverter-Verstärkers 54 gesperrt ist. Ein Betrieb bei dieser Schalterstellung gestattet, Paritäts-Fehlersignale zu der Leitung 56 nur während des Schreib-Auslösebetriebs hin zu übertragen.

Die Schalterstellung C des (Fehlersuch-)Schalters 46 ist von besonderem Wert, wenn Störungen anzeigen, daß eine bestimmte Speicherstelle bedient wird und deren Speicherinhalt in fehlerhafter Weise geändert ist. Um dies bei Ablauf eines Programms festzustellen, wird in die betreffende Speicherstelle ein Wort mit einer Komplement-Parität eingespeichert (Schalter 46 in der Schalterstellung A). Der Schäker 46 wird dann in die Schalterstellung C(Schaltkontakt Q geschaltet, und das Programm läuft. Nunmehr kann das eine falsche Parität besitzende eingegebene Wort sooft wie gewünscht bei dem betreffenden Programm ausgelesen werden, ohne den Betrieb der Anlage anzuhalten. Lediglich dann, wenn die betreffende Speicherstelle bei einem Schreibvorgang angesteuert wird, wird die falsche Parität ermittelt. Daraufhin wird dann die Nachrichtenverarbeitung unterbunden. Dieser Punkt in dem Programm, an dem die Nachrichtenverarbeitung unterbunden wird, kann in üblicher Weise einfach mit Hilfe von Zählern, die den Ablauf des Programms betreffende Zählungen vornehmen, oder durch die auftretenden Datenübertragungen festgestellt werden.

Ein drittes mit der in Fig. 2 dargestellten Ausführungsform der Erfindung verknüpftes Merkmal ist mit dem Schalter 60, dem UND-Glied 61 und dem UND-Glied 62 verbunden. Die UND-Glieder 61 und 62 besitzen jeweils zwei Eingänge, von denen der jeweils eine Eingang an dem Ausgang des ODER-Gliedes 55 angeschlossen ist. Der jeweils andere Eingang der UND-Glieder 61 und 62 ist an jeweils einem Schaltkontakt des Schalters 60 angeschlossen. Dabei sind der betreffende weitere Eingang des UND-Gliedes 61 an einem ersten Schaltkontakt Xdes Schalters 60 und der entsprechende Eingang des UND-Gliedes 62 an einem zweiten Schaltkontakt Y dieses Schalters 60 angeschlossen. Der Schalter 60 kann mit jeweils einem der Schaltkontakte X und Y verbunden werden. Dabei wird über diesen Schalter das von einer Potentialquelle 64 gelieferte Freigabepotential an das jeweilige UND-Glied 61 bzw. 62 angelegt, das damit übertragungsfähig wird. An dem Ausgang des UND-Gliedes 62 j ist die Leitung 56 angeschlossen, die im Falle der vorzunehmenden Betriebsstillsetzung ein Signal führt. Der Ausgang des UND-Gliedes 61 gibt über ein Synchronisier-Verbindungsglied ein Synchronisier-Triggersignal an eine Prüfeinrichtung ab.

κι Befindet sich der Schalter 60 in der Schaltstellung Y, so gelangen über das ODER-Giied 55 übertragene Paritäts-Fehlersignale zu dem UND-Glied 62 hin, über das sie der die Betriebsstillsetzung bewirkenden Schaltung zugeführt werden. Bei in der Schaltstellung X befindlichem Schalter 60 gelangen die über das ODER-Glied 55 übertragenen Paritäts-Fehlersignale zu dem UND-Glied 61 hin, das die betreffenden Fehlersignale an das Synchronisier-Ausgangsverbindungsglied abgibt.

Ein Beispiel für die Benutzung des Schalters 60 ist das Vorliegen eines fehlerhaften Betriebs in der zugehörigen Datenverarbeitungsanlage, und zwar im Zusammenhang mit einer zyklisch wiederholten Bedienung einiger bestimmter Speicherstellen bzw. Speicherplätze oder in Verbindung mit bestimmten Daten, die in Speicherplätze eingespeichert oder aus diesen ausgelesen werden. Dabei bildet sich eine Speicherschleife aus, die die fehlerhafte Betriebsweise hervorruft. Durch Benutzung des Schalters 46 wird dann das Paritätsbit

in eines Wortes in dem Speicher komplementiert. Der Speicherplatz des betreffender. Wortes wird innerhalb der Speicherschleife an einem Punkt ausgewählt, der ein geeignetes Zeitnormal für die Synchronisierung der Prüfeinrichtung liefert. Damit kann z. B. das Kippgerät

jj eines Oszilloskops auf ein Wort hin nahe dem Ende der betreffenden Schleife getriggert werden, so daß zu Beginn des Schleifenzyklus auftretende elektrische Zustände beobachtet werden können.

Die auf diese Weise durchführbaren Fehlerprüfungen unterscheiden sich relativ stark voneinander, und außerdem sind sie sehr umfassend.

Hierzu 2 Blatt Zeichnungen

Claims (3)

Patentansprüche:

1. Schaltungsanordnung zur Steuerung eines digitalen Speichersystems mit einem eine Vielzahl von adressierbaren Speicherplätzen enthaltenden Speicher, an den Wörtern zusammen mit eine richtige Parität oder eine unrichtige Parität angegebenden Paritätsbits abgebbar sind, mit Leseeinrichtungen, die jeweils ein Wort aus einem adressierten Speicherplatz während eines Lesebetriebs auszulesen gestatten, mit Schreibeinrichtungen, die ein Wort in einen adressierten Speicherplatz während eines Schreibbetriebs einzuschreiben gestatten, und mit einem Paritäts-Generator, der ein Paritätsbit für ein in den Speicher einzuschreibendes Wort abgibt, dadurch gekennzeichnet, daß mit dem Paritäts-Generator (17) eine Verknüpfungsschaltung (40,41,44,45) verbunden ist, die abhängig von einer entsprechenden Ansteuerung selektiv das !Complement des zusammen mit einem Wort in einen adressierbaren Speicherplatz des Speichers (10) einzuschreibenden Paritätsbit bildet

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß ein manuell betätigbarer Auswahlschalter (46) vorgesehen ist, der in seinen verschiedenen Schalterstellung festgelegt, ob das Paritätsbit komplementiert werden soll oder nicht

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß durch den Auswahlschalter (46) ein Inverter (42) im Ausgangskreis des Paritäts-Generators (17) ein- und ausschaltbar ist.