DE2400064A1 - Speicherpruefanordnung und diese verwendendes endgeraetsystem in einem datenverarbeitungssystem - Google Patents

Description

Dipl.-lng. Heinz Bardehle

Patsntsr.wslt 2 4 U U U O

Mönchen 22, Hems». 15, Tel. 29 25 58 Postanschrift München 26, Postfach 4

■2, Jan, 1ST»

München, den

Mein Zeichen: P 1807

Anmelder: Honeywell Information Systems Inc.

200 Smith Street

Waltham, Mass. 02154

V. St. A.

Speicherprüfanordnung und diese verwendendes Endgerätsystem in einem Datenverarbeitungssystem

Die Erfindung "bezieht sich auf eine Speicherprüfanordnung und insbesondere auf eine Anordnung zur Feststellung von Speicheradressierungsfehlern, die durch die Adressierung von nicht vorhandenen oder nicht errichteten Speicherplätzen hervorgerufen werden.

Viele bisher bekannte Datenverarbeitungssysteme stellen eine Anordnung bereit, die festzustellen gestattet, wenn ein Versuch unternommen wird, einen Zugriff zu einem nicht vorhandenen Speicherplatz in einem vorgegebenen Speichersystem zu erhalten. Die Anordnung besitzt im allgemeinen die Form von Vergleicherschaltungen, die in der Weise arbeiten, daß sie eine dem Speichersystem

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zugeführte Adresse mit einer Maximaladresse vergleichen, die in einem Hilfsregister oder durch eine Reihe von Schaltern gespeichert ist. Wenn die Adresse gleich der gespeicherten Maximaladresse ist oder über diese hinaus geht, wird ein Fehlersignal erzeugt, welches den versuchten unzulässigen Zugriff zu dem Speichersystem signalisiert. In der US-PS 3 413 613 ist eine Anordnung des beschriebenen Typs dargestellt; diese Anordnung dient zur Feststellung der Versuche, einen Zugriff zu geschützten Bereichen und zu nicht vorhandenen Bereichen zu erhalten. Anordnungen dieses Typs umfassen einen beträchtlichen schaltungstechnischen Aufwand.

Bei den bisher bekannten Systemen wird im allgemeinen durch eine Bedienperson beim Laden der Programme außerdem das Betriebssystem von der für den Durchlauf der Programme maximal zur Verfügung stehenden Speichergröße informiert. Ist der Maximalwert für das Speichersystem einmal festgelegt, so wird er überdies nicht verändert, es sei denn unter der Steuerung der Betriebssystem-Software. Wenn daher Änderungen bezüglich der Speichergröße·in einem System vorgenommen werden, und zwar entweder während der Installation oder infolge von Reparaturen durch Wartungspersonal, kann das Betriebssystem verhindern, daß Fehlersignale durch die Änderung des Maximalwertes in unrichtiger Weise erzeugt werden.

Die obigen Merkmale sind jedoch nicht an Stellen kleiner Anlagen möglich, die lediglich ein Endgerätsystem enthalten, welches kein Betriebssystem besitzt, das die automatische Anpassung des von dem System zu durchlaufenden Programms ermöglicht. Außerdem kann es nicht praktisch

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sein, eine Bedienperson derartige Änderungen einführen zu lassen, es sei denn die Bedienperson ist eine sehr erfahrene Bedienperson; erfahrene Bedienpersonen sind jedoch normalerweise an entfernt liegenden Stellen nicht verfügbar.

In vielen Fällen muß außerdem der Umfang des Speicherplatzes überprüft werden, um zu garantieren, daß ein bestimmtes Programm, wie ein Sortierprogramm, an einer Außenstelle wirksam durchlaufen werden kann. Da das Zielsystem an einer Außenstelle kein·Betriebssystem besitzt, ist das an einer Zentralstation untergebrachte Leitsystem nicht imstande, eine Nachricht über eine Übertragungsleitung zu der Bedienperson an dem Zielsystem der Außenstation zu übersenden, um eine Anzeige bezüglich der verfügbaren Speichergröße anzufordern.

Der Erfindung liegt demgemäß die Aufgabe zu Grunde, eine Anordnung zur Feststellung von Zugriffen zu nicht vorhandenen Speicherplätzen in einem Speichersystem zu schaffen. Darüber hinaus soll eine Anordnung geschaffen werden, die automatisch die in einem System verfügbare Speichergröße zu bestimmten gestattet, ohne daß die Forderung nach Bereitstellung eines Betriebssystems mit sich gebracht wird.

Gelöst wird die vorstehend aufgezeigte Aufgabe bei einer bevorzugten Ausführungsform der Erfindung dadurch, daß jeder Speicherbereich des Speichersystems eines mikroprogrammierten Fern-Endgerätsystems eine Prüfanordnung enthält, die mit den Speicherleseschaltungen des betreffenden Speicherbereichs verbunden ist. Die Prüfanordnung jedes Speicherbereichs bzw. Bereichs ist automatisch mit

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dem anderen Bereich elektrisch verbunden, wenn ihr Speicherbereich in dem System installiert wird bzw. ist. Wenn ein Speicherplatz des Speichersystems adressiert wird, erzeugt das Endgerätsystem ein Lesebefehlssignal. Die Prüfschaltungen des Speichersystems reagieren hierauf dadurch, daß sie ein Steuersignal zurücksenden, welches eine Speichereinrichtung setzt. Diese Speichereinrichtung ermöglicht dem Endgerätsystem festzustellen, ob ein Versuch unternommen worden ist, einen Zugriff zu einem nicht vorhandenen Speicherplatz zu erhalten. Wenn ein nicht installierter oder nicht vorhandener Speicherplatz adressiert wird, verhindert die Prüfanordnung des betreffenden Bereichs die Zurücksendung oder Wiederholung des Steuersignals, wodurch die Umschaltung der Speichereinrichtung verhindert ist. Nach jedem Speicherzyklus prüft das Endgerätsystem unter einer Mikrobefehlssteuerung den Zustand der Speichereinrichtung, und außerdem erfolgt eine Sperrung der Paritätsprüfschaltungen hinsichtlich der Signalisierung eines nicht vorhandenen Speicherfehlers, wenn ein Zugriff zu einem installierten Speicherplatz erfolgt ist. Wenn ein Versuch zu einem nicht installierten Speicherplatz erfolgt ist, erzeugen die Paritätsschaltungen ein Fehlersignal (z.B. wird eine ungerade Parität benutzt), welches dazu herangezogen wird, dem Endgerätsystem den Versuch zu signalisieren.

Eine in dem Steuerspeicher des Endgerätsystems enthaltene Fehlerdiagnoseroutine wird in Verbindung mit der Prüfanordnung der Erfindung dazu benutzt, die in dem System zur Verfügung stehende obere Grenze oder Obergrenze des Speichers festzulegen. Die Fehlerdiagnoseroutine leitet die aufeinanderfolgende Adressierung der Speicherplätze des Hauptspeichersystems ein, bis ein Paritätsfehlersignal

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durch die Adressierung eines Speicherplatzes eines nicht installierten Speicherbereichs erzeugt wird. Dies heißt, daß zum ersten eine insgesamt aus- Nullen bestehende Adresse in das Hauptspeicher-Adressregister eingegeben wird. Sodann wird in aufeinanderfolgenden Schritten um eins der Adresseninhait des Registers solange erhöht, bis das Paritätsfehlersignal festge__stellt ist. Die Fehlerdiagnoser outine bewirkt, daß eine Bit-Darstellung der in dem Adressregister gespeicherten Maximaladresse in einen bestimmten Zwischenspeicher-Speicherplatz des Hauptspeichers eingeschrieben wird, und zwar für eine anschließende Programm-Bezugnahme.

Das unter Mikroprogrammsteuerung stehende Endgerätsystem kann ferner auf den Inhalt eines HilfsSpeicherplatzes Bezug nehmen, wenn sowohl schritthaltende Operationen als auch leitungsgetrennte Operationen ausgeführt werden. Das Endgerätsystem ist z.B. während schritthaltender Operationen, und zwar entweder als Teil eines normalen Übertragungssteuervorgangs oder auf einen Befehl hin, der von dem Leitsystem übertragen worden ist, in der Weise betrieben, daß es auf den Inhalt des HilfsSpeicherplatzes Bezug nimmt und einem anfordernden Verarbeitungssystem eine Bit-Darstellung dieses Inhalts überträgt, der die maximale Speicheradresse anzeigt, die für das System verfügbar ist. Bei der Übertragung während eines Steuerungsvorgangs enthält das Endgerätsystem die Maximaladresseninformation als Teil einer normalen Übertragungsnachricht. Das anfordernde Verarbeitungssystem kann auf die Feststellung hin, daß die Speichergröße ausreicht für den Ablauf eines bestimmten Druckprogramms sodann das Programm in das System laden.

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Während leitungsgetrennte Operationen, die auch als Off-Line-Operationen bezeichnet werden, kann das Endgerätsystem außerdem Bezug nehmen auf dieselbe gespeicherte Maximaladresseninformation, und zwar als Teil ihres Anlaßvorgangs, nachdem das Endgerätsystem mit einem Programm geladen worden ist. Das System arbeitet dann in der Weise, daß es die Maximaladresseninformation dazu heranzieht, die Anzahl von Puffern und die Größe der Puffer zu bestimmen, die für den Ablauf des Programms bei der verfügbaren Speichergröße erforderlich sind. Somit stellt die Erfindung eine Einrichtung bereit, welche entweder einem Leitsystem an einer Außenstelle oder dem Endgerätsystem selbst ermöglicht, schnell und wirksam die Speichergröße zu bestimmen, die ihm zur Verfügung steht. Die betreffende Bestimmung kann außerdem vorgenommen werden, ohne daß man eich auf eine unerfahrene Bedienperson zu verlassen braucht.

An Hand von Zeich_nungen wird die Erfindung nachstehend an einem bevorzugten Ausführungsbeispiel näher erläutert. In diesem Zusammenhang sei bemerkt, daß die Zeichnungen lediglich zur Erläuterung und Beschreibung der Erfindung dienen, nicht aber dazu, die Grenzen der Erfindung festzusetzen.

Fig. 1 zeigt in einem Blockdiagramm ein die Erfindung umfassendes Fern-Endgerätsystem.

Fig. 1a zeigt in Blockform ein Hauptspeichersystern des Systems gemäß Fig. 1.

Fig. 1b zeigt in Einzelheiten X- und Y-Treiberschaltungen eines Bereichs des Speiehersystems gemäß Fig. 1a. Fig. 1c zeigt in Einzelheiten Y-Auswahlschaltungen eines Bereichs des Speichersystems gemäß Fig. 1a.

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Fig. 1d zeigt in Einzelheiten X-Auswahlschaltungen eines Bereichs des Speichersystems gemäß Fig. 1d sowie in Blockform Decoder- und Prüfschaltungen eines Bereichs. Fig. 1e zeigt im einzelnen Zeitsteuerschaltungen des Systems gemäß Fig. 1.

Fig. 1f zeigt in einem Blockdiagramm eine Anordnung zur gemeinsamen Ausnutzung der X- und Y-Treiberschaltungen und Auswahlschaltungen des Systems gemäß Fig. 1a. Fig. 2a zeigt im einzelnen Auswahlschaltungen und PrUfschaltungen des Speicher systems gemäß Fig.. 1a. Figuren 2b und 2c zeigen alternative Ausführungsformen der Prüfschaltungen für das Speichersystem gemäß Fig. 1a.

Zunächst sei auf Fig. 1 Bezug genommen. In Fig. 1 ist in einem Blockdiagramm ein mikroprogrammiertes Endgerätsystem 100 gezeigt, welches so ausgelegt ist, daß es eine örtliche Datenverarbeitung auszuführen vermag. Außerdem ist das betreffende System so ausgelegt, daß es schritthaltend über ein herkömmliches Datengerät oder Modem 103 und einen Fernsprechübertragungskanal 104 mit einem Leitsystem zusammenzuarbeiten vermag, welches an einer zentralen Stelle 105 untergebracht ist. Das Endgerätsystem 100 enthält einen Hauptspeicherteil 102, einen Steuerteil und einen Verarbeitungsteil 106. Der Hauptspeicherteil bzw. -Bereich 102 enthält einen byte—orientierten Kernspeicher 102-2 herkömmlichen Aufbaus für einen seriellen Zugriff. Dieser Speicher dient für die Speicherung von Anwenderprogrammen und Daten. Zusätzlich stellt der Hauptspeicher 102-2 einen Arbeitsspeicher in einem HilfsSpeicherbereich 102-4 für die Anwenderprogramme und System-Mikroprogramme bereit.

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Das Hauptspeichersystem enthält eine Anzahl von Magnetkernebenen, die entsprechend einer 2 1/2D-Organisation angeordnet sind, wie dies hier im einzelnen noch beschrieben werden wird. Das System ist in Schritten bzw. Stufen von 1K Bytes (das sind 1024 Bytes) an Speicherplätzen erweiterbar; es besitzt eine maximale Kapazität von 16K Bytes (das sind 16 384 Bytes) für die Speicherung. Die betreffenden Speicherplätze sind in vier gesonderten Moduln untergebracht.

Der Hauptspeicherteil 102 enthält ferner ein Speicheradressregister 102-6, welches so ausgelegt ist, daß es einen Teil (das ist die Byte-Adresse) einer 14 Bit umfassenden Adresse aufzunehmen vermag, und zwar entweder von dem Verarbeitungsteil 106 oder von dem Steuerteil 120. Der übrige Teil (d.h. die Bit-Adresse) der 14-Bit-Adresse wird von einem vierstufigen Bit-Zähler 102-8 bereitgestellt. Mit Hilfe der 14-Bit-Adresse ist das Speicheradressregister 102-6 imstande, irgendein Bit irgendeiner der 16 K Speicher-Informationsbytes zu bezeichnen.

Zu Beginn jedes Lese/Schreib-Operationszyklus wird der Inhalt des Bit-Zählers 102-8 in eine Bit-Adresse niederer Ordnung übergeführt (z.B. in 111, was der Adresse des Bits entspricht). Während jedes aufeinanderfolgenden Zugriffszyklus wird der Inhalt des Bit-Zählers um 1 verringert, womit jeweils ein anderes Bit jeder Byte-Stelle adressiert und in die erste Stufe eines Eingabe/Ausgabe-Registers 102-4 über die Leitung 102-15 ausgelesen wird. Der Registerinhalt wird dann um 1 verschoben. Das in das Register 102-4 eingelesene Bit wird dann entweder in denselben Speicherplatz zurückgespeichert (d.h. während des

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Lese/Rückspeicher-Zyklus) oder modifiziert bzw. geändert und dann in denselben Speicherplatz zurückgeschrieben (d.h. während eines Lösch/Schreib-Zyklus). Eine Anzeige bezüglich des Bits wird außerdem in einem Bit-Puffer 102-11 gespeichert; diese Anzeige wird einer Paritätsprüfschaltung 102-12 zugeführt. Die Paritätsprüfschaltung, die von herkömmlichem Aufbau ist, bewirkt eine Modulo-2-Summierung jedes Bits eines Bytes zur Lieferung eines ungeraden Paritätsprüfbits, welches mit dem Paritätsbit des Bytes nach Beendigung des Auslesens eines vollständigen Bytes verglichen wird, was durch den Bit-Zähler 102-8 signalisiert wird. Die Zählerstellung dieses Zählers ist nämlich dann nur Nullen enthaltende Zählerstellung verringert. Der Teil bzw. Bereich .102 enthält schließlich ein Prüfbzw. Test-Fllpflop 102-10, welches so ausgelegt bzw. geschaltet ist, daß es durch ein Mikro-Unterbefehlssignal von den DecoderschaltuiL^en 120-12 her zurückgestellt wird und daß es durch ein Signal X1MC10 gesetzt wird.

Wie oben erwähnt, liefert der Verarbeitungsteil 106 die Byte-Adresseninformation. Diese Information wird von einem Hilfsregister 106-2 erhalten, das als A-Register bezeichnet ist. Das A-Register ' dient als Arbeitsregister; es ist mit einer Serien-Rechenlogikeinh^it (ALU) 106-4 über ein ODER-Glied 106-4 verbunden, welches einen Übertragungsweg für die Übertragung des Inhalts des A-Registers zu der Rechenlogikeinheit 106-4 hin bereitstellt, und zwar entweder für die Verarbeitung oder für die Speicherung in dem Hauptspeicher. Das A-Register 106-2 ist außerdem so ausgelegt, daß es eine Adresseninformation mit einem Adressregister auszutauschen gestattet, welches in dem Steuerteil 120 enthalten ist. Dieser Adressenaustausch erfolgt auf das Auftreten zweier Unter-

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befehlssignale CAFRA1O und CAFAR1O hin.

Der Verarbeitungsteil bzw. -bereich 106 enthält ferner ein siebenstufiges Eingabe/Ausgabe-Schieberegister 106-8. Das Schieberegister 106-8 wird für verschiedene Funktionen ausgenutzt: So dient es als Lese/Schreib-Puffer für den Hauptspeicher und für Eingabe/Ausgabe-Übertragungen, für die Speicherung von Operanden und Ergebnissen bezüglich der Serien-Rechenlogikeinheit 106-4. Außerdem dient das betreffende Register als Quelle/Bestimmungs-Register für die meisten internen Registerübertragungen. Das Register 106-8 ist mit den Pufferregistern (nicht gezeigt) verbunden, die in jeder der Eingabe/Ausgabe-Einrichtungen enthalten sind. Außerdem ist das betreffende Register mit der Übertragungsadaptereinheit 107 des Systems verbunden, und zwar für die Vornahme von Übertragungen auf das Auftreten von UnterbefehlsSignalen hin, die von dem Steuerteil 120 gemäß Fig. 1 erzeugt werden.

Der Steuerteil 120 stellt Unterbefehlssignale für die Steuerung der Operation des Systems 100 bereit. Die durch den Teil bzw. Bereich 106 ausgeführte Verarbeitung, und zwar insbesondere die Eingabe/Ausgabe-Übertragungsoperationen zwischen den Eingabe/Ausgabe-Einrichtungen und dem System, und Übertragungsfunktionen werden direkt dur.ch Mikroprogramme gesteuert, die in einem Steuerspeicher 120-2 des Bereiches 120 gespeichert sind.

Diese Routinen umfassen Systemroutinen, die zur Überprüfung des Systemzustands benutzt werden, bevor der Abruf und die Ausführung von in dem Hauptspeicher gespeicherten Anwenderprogramm-Softwarebefehlen eingeleitet

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wird. Die SteuerSpeicherroutinen enthalten ferner Fehlerdiagnose- und Wartungsroutinen zur Prüfung der Operation des Steuerteiles und weiterer Teile bzw. Bereiche des Systems.

Eine Ableit- bzw. Ausblendroutine wird dazu benutzt, die Startadresse herauszusuchen, die in einem Folgezähler-Speicherplatz von dem Hauptspeicher gespeichert ist , und sodann das Abholen des gesamten Befehls zu bewirken, der normalerweise einen Operationscode, eine Α-Adresse, eine B-Adresse und Parameter umfaßt. Die verschiedenen Teile des Befehls werden in bestimmten Speicherplätzen des Hauptspeicher-Hilfsspeichers 102-4 .gespeichert. Der Steuerspeicher 120-2 enthält ferner eine Operationscodetabelle, die durch den zuvor gespeicherten Operationscode adressiert ist, wenn der gesamte Befehl abgeholt bzw. abgerufen worden ist. Die Tabelle enthält eine Reihe von 64 Verzweigungs-Mikrobefehlen, und zwar einen je Operationscodetyp, welcher die Startadresse in dem Steuerspeicher der Befehlsroutine enthält -, die zur Ausführung der bezeichneten Operation benutzt wird. Jede der Befehlsroutinen wird dazu benutzt, einen einzigen Anwenderbefehl auszuführen, und zwar unter Heranziehung von in dem Hauptspeicher 102-2 gespeicherten Parametern. Nach Beendigung der Ausführung führt die Befehlsroutine die Steuerung auf die Systemroutinen über. Außerdem bewirken bestimmte Fehlerzustände, die während des Befehlsabrufs und während der Befehlsausführung ermittelt worden sind, eine Zurückführung der Steuerung auf die Systemroutinen.

Der Steuerspeicher 120-2 ist von herkömmlichem Aufbau; er wird mit Hilfe eines zwölfstufigen Adressregisters 120-4

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adressiert, welches so ausgelegt ist, daß sein Inhalt über ein Hifsregister120-3 schrittweise verringert wird, und zwar auf das Auftreten eines Unterbefehlssignals CARP110 hin. Das Hilfsregister 120-3 bewirkt eine Kurzzeitspeicherung bezüglich einer laufenden Adresse, wenn der Steuerspeicher mit einer neuen Information geladen wird, und zwar entweder von Schalttafelschaltern oder von Pufferregistern (nicht gezeigt) her. Ein Steuerspeicher-Taktgenerator 120-20, der von herkömmlichem Aufbau ist, erzeugt Signale für einen zyklischen Betrieb des Steuerspeichers 120-2 und für die Festlegung der Zeitsteuerung bezüglich der übrigen Bereiche des Systems.

Während eines Lesezyklus wird der Inhalt eines adressierten Speicherplatzes über die LeseVerstärkerschaltungen 120-6 und eine Sammelschiene 120-10 auf das Auftreten eines Unterbefehlssignals RMURH10 hin in ein Eingabe/Ausgabe-Register 120-8 eingelesen. Während des Leseoperationszyklus wird der Inhalt des adressierten Speicherplatzes auf richtige Parität überprüft.

Nach Beendigung des Lesezyklus wird das in dem Register 120-8 gespeicherte Mikrobefehlswort durch eine Gruppe von in einem Block 120-12 enthaltenen Mikrobefehls-Decodierverknüpfungsschaltungen decodiert. Die Schaltungen des Blockes 120-12 erzeugen ihrerseits Unterbefehlssignale, die an den übrigen Teil des Systems abgegeben werden, um die Ausführung des Mikrobefehls zu bewirken. Während einer Mikrobefehlsausführung werden die Inhalte des Registers 120-8 in den adressierten Speicherplatz mit Hilfe der Treiberschaltungen 120-5 zurückgeschrieben. Auf die Ausführung des Mikrobefehls hin werden die Inhalte des Speicheradressregisters 120-4 um 1 er-

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höht und dann dazu herangezogen, die Adresse des nächsten zu lesenden und auszuführenden Mikrobefehls auszuwählen.

Normalerweise werden Mikrobefehle nacheinander gelesen und ausgeführt, bis ein Sprung- oder Verzweigungs-Mikrobefehl decodiert wird. Wird ein Sprung-Mikrobefehl decodiert, so bewirkt dies, daß der Inhalt des Speicheradressregisters 120-4 während des Ausführungszyklus zweimal vergrößert wird. Wenn ein Verzweigungsbefehl ausgeführt wird, veranlaßt dies.die in einem Block 120-14 enthaltenen Steuerspeicher-Adressen/Fehlerdiagnoseschaltungen über die Sammelschiene 120-16 auf ein Unterbefehlssignal GAFNR10 anzusprechen. .

Andere Typen von Verzweigungsmikrobefehlen bewirken die Erzeugung des Unterbefehlsignals CAFRA10, welches bewirkt, daß die Adresseninformation in dem Register 120-8 in das A-Register 106-2 des Verarbeitungsteiles 106 eingespeichert wird. Eine weitere Information bezüglich der Mikrobefehlswortformate findet sich an anderer Stelle.

Ein Ubertragungsadapter 107 und ein Datengerät 103 stellen eine Schnittstelleneinrichtung vor dem Leitsystem zu der Fernmeldeübertragungsleitung oder dem Kanal 104 hin dar. Die Adaptereinheit 107 und das Datengerät sind von herkömmlichem Aufbau. Die Adaptereinheit 107 «enthält Decoderschaltungen, die Nachrichten von dem Leitsystem her decodieren, welche zu dem Endgerätsystem 100 über den FernmeIdeübertragungskanal 104 übertragen werden. Eine derartige Nachricht kann Teil eines Übertragungssteuervorgangs sein, wie eines Begrüflungs-Vorgangs; .die betreffende Nachricht kann aber auch eine Nachricht darstellen, die eine Anzeige bezüglich des maximal verfügbaren Speichers

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in dem System erfordert. Auf diesen Nachrichttyp hin arbeitet ,die Fernmeldeübertragungs-Adaptereinheit 107 in der Weise, daß sie die Erzeugung eines die Übertragung der Maximaladresse betreffenden Signals bewirkt, welches den Steuerspeicher-Verzweigungsadressenschaltungen 120-14 zugeführt wird. Dies hat zur Folge, daß der Steuerspeicher 120-2 zu einem Startspeicherplatz einer Mikrobefehlsroutine hin verzweigt. Dies führt, wie erläutert, zur Übertragung der Maximaladresseninformation.

In Fig. 1a ist die Organisation des Hauptspeichers 102-2 gemäß Fig. 1 im einzelnen dargestellt. Wie gezeigt, enthält der Speicher eine Vielzahl von Speicherebenen 200-1 bis 100-16, die als herkömmliches 2 1/2D-Koinzidenzstromsystem mit drei Leitern organisiert sind. Jeder 1K-Bereich des Speichers enthält eine Vielzahl von X-Auswahlschaltkreisen 200-20 und zugehörige Decodierschaltungen 200-24, die in Fig. 1d gezeigt sind, sowie Y-Auswahlschaltkreise 200-40 und zugehörige Y-Decodierschaltungen 200-44 gemäß Fig. 1c. Das System enthält ferner eine Vielzahl von X-Treiberschaltungen 200-70 und Y-Treiberschaltungen 200-50, die so ausgelegt bzw. angeordnet sind, daß sie Signale an Diodenmatrizen 200-80 bzw. 200-60 abgeben, wenn die unterschiedlichen Kombinationen der Speicheradressensignale decodiert sind. Die den Decodierschaltungen zugehörigen X- und Y-Treiberschaltungen sind in Fig. 1b gezeigt.

Jeder Bereich bzw. Schaltungsteil enthält ferner Zeitsteuerschaltungen 200-90, welche die geeigneten Signale für die Synchronisierung der Speicher-Lese- und Speicher-Schreiboperationen mit dem übrigen Teil des Endgerätsystems 100 erzeugen, wie dies im einzelnen erläutert

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werden wird. Der Zeitsteuerteil bzw. -bereich erzeugt außerdem die in Frage kommenden Taktsteuersignale für das Auslesen des durch Binärzeichen 1 und 0 gegebenen Inhalts eines adressierten Bit-Speicherplatzes in die Leseverstärkerschaltung 400-2. Eine Bit-Pufferstufe 400-4 wird durch ein Zeitsteuersignal veranlaßt, eine Anzeige bezüglich des Inhalts zu speichern, der durch die Verstärkerschaltung 400-2 gelesen worden ist.

In Fig. 1a ist ferner eine Vielzahl von Prüfschaltungen 300-10 bis 300-160 für die Speicherbereiche 1 bis 16 gezeigt. Diese Schaltungen sind in Fig. 2a im einzelnen gezeigt.

Bei einer bevorzugten Ausführungsform der Erfindung sind die X- und Y-Auswahlschaltungen zusammen mit den X- und Y-Treiberschaltungen so ausgelegt, daß sie von Paaren der Speicherebenen gemeinsam ausgenutzt werden, wie dies in Fig. Tf veranschaulicht ist. So sind z.B. gemäß Fig. 1f verschiedene Sätze von Auswahlschaltungen und Treiberschaltungen so angeordnet, daß sie die Ebenen X1MP1, X1MP2 und X1MP2, X2MP2 bedienen. Die Auswahl der Speicherebenen und der Sätze von Schaltungen, die je Speicherebene benutzt werden, ergibt sich aus der nachstehenden Tabelle:

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	A12	A11	X-	und Y-	Y1	A10	X-Y-Treiber	Speicher
	O	O	Auswahlschalt-		0	schaltungen	ebene
			kreise	Y2	1		X1MP1
Adresscode	O	1	X1,		O	D1	X1MP2
A13				Y3	1	D2	X2MP1
O	1	O	X2,		0	D1	X2MP2
				Y4	1	D2	X3MP1
O	1	1	X3,		0	D3	X3MP2
				Y5	1	D4	X4MP1
O	O	O	X4,		O	D3	X4MP2
				Y6	1	D4	X5MP1
O	O	1	X5,		0		X5MP2
				Y7	1	D6	X6MP1
1	1	O	X6,		O		X6MP2
				Y8	1	D6	X7MP1
1	1	1	X7,		O	D7	X7MP2
					1	D8	X8MP1
1	X8,		D7	X8MP2
		D8
1

Im folgenden seien die X- und Y-Treiberschaltungen erläutert. Vor einer Beschreibung der Anordnung gemäß der Erfindung seien zunächst die Schaltungen gemäß Figuren 1b, 1c, 1d und 1e erläutert. In Fig. 1b sind die X-Treiberschaltungen 200-70 und die Y-Treiberschaltungen 20—50 gezeigt, die Jeweils so ausgelegt sind, daß sie ein Paar von Decoderschaltungen enthalten, deren Ausgangssignale durch eine Vielzahl von Treiberschaltungen invertiert werden. Die Decoderschaltungen 200-72 decodieren insbesondere die Adressenbits A07 bis A09 auf das Auftreten von Zeitsteuersignalen X1RT11O und X2RT11O hin, die über eine Gatter- und Inverterschaltung 200-78 zugeführt werden; die betreffenden Decoderschaltungen erzeugen acht ge-

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sonderte Ausgangssignale XD1O bis XD17. Diese Signale werden durch die Inverterschaltungen 200-73 invertiert und, wie dargestellt, an die Treiberschaltungen 200-74 abgegeben. Die Treiberausgangs-Lesesignale D1X0R10 bis D1X7R10 werden ihrerseits an die Diodenmatrix 200-80 gemäß Fig. 1a abgegeben.

In entsprechender Weise decodiert die Decoderschaltung 200-75 die Adressenbits A07 bis A09 auf das Auftreten der Zeitsteuersignale X1WC11Q und X2WC110 von den Zeitsteuerschaltungen 200-t90 gemäß Fig. 1d (d„h., daß das Signal X2WC110 durch Schaltungen für die Speicherebene X2 in der in Fig. 1d gezeigten Weise erzeugt wird)„ Die acht gesonderten Ausgangssignale XD20 bis XD27 werden durch Inverterschaltungen 200-76 invertiert und dann an die Invertertreiberschaltungen 200=77 abgegeben. Diese Schaltungen erzeugen Schreibsteuersignale D1X0W10 bis D1X7W10, die ebenfalls an die Diodenmatrix 200-80 abgegeben werden,, Die Y-Treiberschaltungen .200-50 sind in gleicher Weise ausgelegt bzw. aufgebaut/die X-Treiberschaltungen 200-70. Die Decoderschaltungen 200-52 und 200-62 decodieren die Adressenbits A01 bis A03 in Sätze von acht Ausgangssignalens und zwar auf das Auftreten von Signalen hin, die von den ZeitSteuerschaltungen 200-40 gemäß Fig. 1d geliefert werden. Dies bedeutet, daß .die Decoderschaltung 200-52 ein Ausgangssignäl in dem Fall erzeugt, daß das Signal IT010 durch die Inverterschaltung 200=56 in ein binäres 1-Signal überführt Xtfirdo Die Inveterschaltung 200-56 spricht auf die Signalpaare X1WT110, X2WT110 und X1RT110, X2RT110 an, die über die UND-Gatter- und Inverterschaltungen 200-53 und 200-59 sowie die UND-Glieder 200-54 und 200-55 zugeführt werden. In entsprechender Weise erzeugt die Decoderschaltung 200-62 ein Ausgangssignal in dem Fall, daß das

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Signal ICO1O duroh eine inverterschaltung 200-69 in ein Binärsignal 1 überführt wird. Die Signalpaare X1WC110, W2WC110 und X1RC11Q, X2RG110 werden über die UND-Gatter- und Inverterschaitungen 200-66 und 200-65 abgegeben; die UND-Glieder 200-6? und 200-68 sind so geschaltet bzw. ausgelegt, daß sie die Inverterschaltung 200-69 in geeigneter Weise steuern bzw. festlegen.

Die Inverterschaitungen 200-57 '*£&& 200-63 invertieren die Ausgangssignale von ihren Decoderschaltungen und geben die betreffenden Signale an die Treiberschaltungen 200-58 und 200-64 ab. Die Treiberschaltungen 200-58 bzw. 200-64 geben Ausgangssignale D1YGA1G bis B1Y7A10 sowie Signale D1Y0B10 bis D1Y7B1C? an unterschiedliche Eingangsanschlüsse" der Matrix 200-60 üg_;

In Fig. 1c sind die Y-Auswahlsohalt-uiigSii' 200-44 im einzelnen dargestellt. Die Schaltungen enthalte:: Decoderschaltungen 200-45 und 200-48, die jeweils so ausgelegt sind, daß sie di® ASressenbits -404 bis AGo auf das Auftreten von Zeitste^apgignalen von den Zeitsteuerschaltungen 200-90 her decodieren (die Signals X1WT010, X0RT010 und X1WC010, die von den UND-Gliedern 200-45a, 200-45b_f 200-48a und 200-48b und die Inverterschaitungen 200-45c und 200-48c abgegeben worden sind). Die acht Ausgangssignale von der jeweiligen Decoderschaltung werden durch die Inverterschaitungen 200-46 invertiert und an die Treiberschaltungen 20C-47& bis 200-4711 des Eloc-kss 2G0-47 in der dargestellten Weise abgegeben. Die iusgs^gssignale Y1YS010 bis Y1YS710, die von den Treibersciialtungeii 200-47 erzeugt werden, werden an He Γ=Auswahlschaltungen 200-40 gemäß Fig. 1a abge-

In Fig. 1d sind die X-Auswahlschaltungen 200-24 näher dargestellt. Diese Schaltungen enthalten Decoderschaltungen 200-25 und 200-28, Inverterschaltungen 200-26 und Treiberschaltungen 200-27a bis 200-27h, die in der dargestellten Weise angeordnet sind. Jede der Decoderschaltungen 200-25 und 200-28 decodiert die BitrZähler-Bits BOO bis B02 auf das Auftreten der Befehlssignale X1WT000 und X1RCQ0Q hin, die von den Zeitsteuerschaltungen 200-90 gemäß Fig. 1e zugeführt werden. Dies führt dazu, daß die Treiberschaltungen 200-27 Ausgangssignale X1XS010 bis X1XS720 erzeugen, die den Auswahlschaltkreisen 200-20 gemäß Fig. 1a zugeführt werden. Die von den Schaltungen 200-90 erzeugten Lesebefehlssignale X1RC110 und X1RC210 werden ebenfalls den Prüfschaltungen 200-10 gemäß Fig. 2a zugeführt.

In Fig. 1e sind die Schaltungen gezeigt, die auf extern zugeführte Signale C1T1M10, C1RC010 und C1WC010 hin die in Frage kommenden Zeitsteuer- und Steuersignale für das Einschreiben und Lesen einer Information in die bzw. aus den Adressenspeicherplätzen erzeugen. Die Signale zum Lesen einer Information aus ,adressierten Speicherplätzen werden durch die Decodierschaltungen 200-96 gemäß Fig. 2a erzeugt, und zitfar auf das Auftreten eines Lesebefehlssignals C1RC010 hin in der im Zusammenhang mit Fig. 2a beschriebenen V/eise. Die Schreibbefehlssignale X1WT000, X1WT010, X1WT210, X1WC110, X1WC010 und X1WC210 werden auf das Auftreten des Schreibbefehlssignals C1WC010 hin von den Verknüpfungsschaltungen des Blockes 200-94 erzeugt. Diese Schaltungen enthalten ein UND-Glied 200-94a, eine Inverterschaltung 200-94h und UND-Gatter- und Inverterschaltungen 200-94b bis 200-94g; die betreffenden Schaltungen sind in der dargestellten Weise angeordnet.

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Die anderen ZeitSteuersignale X1RTO1O, X1RT11O und X1RT210 werden auf das Auftreten des Zeitsteuersignals C1T1M1Ö von den Schaltungen des Blocks 200-92 erzeugt. Diese Schaltungen enthalten eine Gatter- und Verstärkerschaltung 200-92a sowie UND-Gatter- und Inverterschaltungen 200-92b bis 200-92d in der dargestellten Schaltungsweise.

Im folgenden seieü die Prüfschaltungen näher betrachtet. Gemäß der vorliegenden Erfindung weist jedes Paar von Speicherebenen X1 bis X8 des Speichersystems gemäß Fig. 1a zugehörige Prüfschaltungen 300-10, 300-11 und 300-12 gemäß Fig. 2a auf. Die acht Paare an Prüfschaltungen sind von gleichem Aufbau; sie unterscheiden sich lediglich hinsichtlich der Quellen der zugeführten Eingangssignale.

Wie aus der betreffenden Zeichnungsfigur hervorgeht enthält jede der Schaltungen eine Vielzahl von UND-Gliedern (z.B. die UND-Glieder 300-1Oa bis 300-1Od) und ODER-Glieder (z.B. die ODER-Glieder 300-1Oe und 300-1Of) , die in der dargestellten Weise geschaltet bzw. angeordnet sind. Die Lesebefehlssignale für jedes Paar werden durch die zugehörigen Decodierschaltungen erzeugt. So werden z.B. die Signale X1RC110 und X1RC210 durch die Decodierschaltungen 200-96 für das Ebenenpaar X1MP1 und X1MP2 erzeugt. Die Decodierschaltungen 200-97 und 200-98 liefern entsprechende Signale für die Ebenen X2MP1, X2MP1 bzw. X8MP1, X8MP1.

Wie aus Fig. 2a ersichtlich 1st, enthält jede der Decodierschaltungen eine Vielzahl von UND-Gliedern (z.B. die UND-Glieder 200-96a und 200-96b), NAND-Glieder (z.B. die NAND-Glieder 2OO-96C und 200-96d) und Inverterschaltungen (z.B.

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die Schaltung 200-96e) in der dargestellten Weise. Ein erstes UND-Glied (z.B. 200-96a) ist in der Weise betrieben, daß es das in Frage kommende Ebenenpaar (X1MP1 und X1MP2) durch Decodierung einer bestimmten Kombination von Adressenbits A1Ö bis A13 auswählt. Ein zweites UND-Glied (z.B. 200-96b) verknüpft das decodierte Ausgangssignal mit einem Lesebefehlssignal C1RCO1O von dem Verar.beitungsteil 106 gemäß Fig. 1 her und erzeugt ein Lesebefehlssignal für das Ebene'paar. Das Paar der NAND-Glieder der Schaltungen bestimmt, welche Ebene der beiden Ebenen ausgewänlt wird, und zwar durch Decodierung des Zustande des Adressenbits A1O. Wenn das Bit A10 eine binäre Null ist, wird die erste Ebene (z.B. X1MP1) des Ebenenpaares ausgewählt, und wenn das Bit A1O eine binäre ist, wird die zweite Ebene (z.B. X1MP2) des Ebenenpaares ausgewählt.

Die Prüfschaltungen des jeweiligen Paares sind, wie dargestellt, intern in Reihe geschaltet. Die Paare der Prüf schaltungen sind extern über Stiftverbindangen in Reihe geschältet (z.B. ist der Stift 300-1Oh mit dem Stift 300-11 j verbunden). Die Gründe für die externe Verbindung bei dieser Ausführungsform liegen darin, daß die Prüfschaltungen jeweils ein Paar von Speicherebenen bedienen und als Teil der Schaltungen für das betreffende Paar enthalten sind.

Jedes Schaltungspaar nimmt ferner ein oder mehrere Signale auf, die das Vorliegen der Speicherebenen anzeigen. Wenn z.B. die Speicherebenen X1MP1 bis X8MP2 in dem Speichersystem untergebracht bzw. installiert sind, führen sie die Signale X1MP100 bis X8MP200 in binäre 0-Signale über.

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Bei der in Fig. 2a dargestellten Ausführungsform werden die das Vorhandensein des Speichers anzeigenden Signale den· Prüfschaltungen zugeführt, wenn die Ebenen installiert sind, und zwar derart, daß die Stifte der Schaltungen mit Masse- oder Null-Potential verbunden sind. Wenn eine Ebene nicht installiert worden ist, ist der Stift für die betreffende Ebene nicht geerdet (d.h. der Eingangsanschluß hängt frei), und das das Vorhandensein einer Speicherebene anzeigende Signal wird für die betreffende Ebene in ein binäres 1-Signal übergeführt. Dies zeigt den Umstand an, daß die betreffende Ebene nicht vorhanden ist. Wenn ein Speicherplatz einer Ebene (z.B. der Ebene X1MP2) durch die Adressenbits A1O bis A13 ausgewählt ist, führen die Decodierschaltungen das Leseauswahlsignal (z.B. X1RC210) in den Binärzustand O über. Dadurch wird ein Ansprechen der Prüfschaltungen verhindert, die Ebenen zugeordnet sind, welchen höhere Adressen zugeteilt' .sind. Wenn die Ebene und die Ebenen, denen niedere Adressen zugeteilt sind, installiert sind, wird das Lesebefehlssignal X1MCKOO durch die Inverterschaltung 200-14 in ein Binärsignal 1 übergeführt. Wenn demgemäß sämtliche Ebenen vorhanden sind und wenn ein Speicherplatz innerhalb einer Ebene, die die höchste Adresse ü?w. Maximaladresse besitzt, adressiert ist (das ist die Ebene X9MP2), dann gelangt oder «läuft» das Binärsignal O, das von der ausgewählten Ebene ausgeht, durch die Prüfschaltungen der jeweils nicht ausgewählten Ebenen und veranlaßt die Schaltung 200-14 das Signal X1MCK00 in ein Binarsignal 1 zu überführen. Wenn auf der anderen Seite die Ebene X8 MP2 nicht vorhanden ist, bewirkt dies, daß das Signal X8MK20 als Binärsignal 1 auftritt. Wenn die Ebene ausgewählt wird, verbleibt das Signal X8MCK20 noch- im Binärzustand 1 und führt das

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Lesesignal X1MCK00 in den Binärzustand 0 über.

Wenn einige der Schaltungen, wie die Ebenen-Decodierschaltungen 200-96, 200-97 und 200-98 auf verschiedenen Karten gebildet bzw. aufgebaut sind, müssen sowohl die Decodierschaltungen als auch die Speicherebenen installiert sein, oder das Lesesignal X1MCK00 wird in ein Binärsignal 0 bzw. in den BinäXL_^ustand 0 übergeführt (das heißt, daß das Ebenen-Auswahlsignal der nicht installierten Decodierschaltungen im Binärzustand 1 verbleibt).

In Fig. 2b ist eine zweite Ausführungsform der Prüfschaltungen gemäß der Erfindung dargestellt. Die Anordnung ist dabei so getroffen, daß sämtliche Schaltungen einer Speicherebene auf derselben Schaltungsplatte aufgebaut bzw. untergebracht sind. Jeder Speicherebene ist ein UND-Glied zugeordnet (das sind die Gatter 200-1Oa bis 300-12a). Wie dargestellt, erfordert jede der Prüfschaltungen zwei Anschlußstifte; der eine Anschlußstift führt ein Signal von einer vorhergehenden Schaltung zu und der andere Anschluß stift gibt ein Aus gangs signal ab. Die Verbindungen zwischen den Anschlußstiften verschiedener Schaltungen sind durch die Systemverdrahtung vorgenommen. Die Arbeitsweise der Prüfschaltungen ist dieselbe wie der Prüfschaltungen gemäß Fig. 2a.

Wenn der Wunsch auftaucht, die Verzögerungszeiten zu verringern, kann eine Prüfanordnung benutzt werden, wie sie in Fig. 2c dargestellt ist. Dabei ist lediglich ein Anschlußstift je Speicherebene erforderlich. Bei dieser Anordnung führt jede Speicherebene, die nicht vorhanden ist, das Lesebefehlssignal X1MCKOO in den Binärzustand 0 über. Bei sämtlichen Anordnungen sind Prüfverknüpfungs-

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schaltungen der jeweiligen Speicherebene zugeordnet bzw. zugehörig und derart betrieben, daß sie ein das Vorhandensein des Speichers anzeigendes Signal abgeben, wenn ihre Speicherebene installiert ist. Erreicht wird dies dadurch, daß ein Extra-Anschlußstift oder Verbinder auf der Ebene vorgesehen wird, welcher Anschlußstift das das Vorhandensein des Speichers anzeigende Signal nur dann erzeugt bzw. abgibt, wenn die Speicherebene physikalisch auch installiert ist.

Unter Bezugnahme auf die Figuren 1 bis 2c sei nunmehr .die Arbeitsweise des die vorliegende Erfindung umfassenden Endgerätsystems 100 näher erläutert. Gemäß der vorliegenden Erfindung kann eine Fehlerdiagnoseroutine entweder auf einen Fehlerzustand hin oder als Teil einer Einleitungsroutine eingeleitet werden, um die Größe des vorhandenen abhängigen Speichers zu bestimmen. Als Teil der Einleitungsroutine arbeitet der Steuerspeicher 120-2 beispielsweise, nachdem sämtliche internen Registeroperationen als richtig laufend überprüft worden sind, in der Weise, daß er ein Unterbefehlssignal erzeugt, welches den Inhalt des A-Registers 106-2 und des Bit-Zählers 102-8 zu Null macht. Der Beginn mit der niedrigsten Speicheradresse (d.h. der Adresse, die insgesamt aus Nullen besteht) führt dazu, daß der Steuerspeicher 120-2 das Lesen und Schreiben aus den bzw. in die Speicherplätze des Hauptspeichers 102 einleitet, um die Hauptspeicheradressierung zu überprüfen und um nachzuprüfen, daß Daten aus jedem Speicherplatz richtig gelesen und in jeden Speicherplatz richtig eingeschrieben werden können.

Die obige Operation wird viermal ausgeführt. Während des

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ersten Males wird ein nur aus Nullen bestehendes Bit-Muster in jeden der Speicherplätze , einschließlich der nicht vorhandenen Speicherplätze, eingeschrieben. Sodann wird der Inhalt aus jedem der Speicherplätze ausgelesen und darauf überprüft, ob nur Nullen vorliegen. Während des zweiten Males wird ein nur .aus Einsen bestehendes Bit-Muster in jeden der Speicherplätze eingeschrieben, und sodann wird der Inhalt jedes Speicherplatzes ausgelesen und auf das Vorliegen von nur Einsen überprüft. Anschließend wird die untere Hälfte einer Speicheradresse in jeden der Speicherplätze eingeschrieben und sodann aus jedem Speicherplatz ausgelesen und mit der eingeschriebenen Adresse verglichen, um die richtige Adressierung zu überprüfen. Schließlich wird die Hälfte höherer Ordnung bzw. Wertigkeit einer Adresse in jeden der Speicherplätze eingeschrieben und dann aus jedem Speicherplatz ausgelesen und einem Vergleich unterzogen. Während der gesamten Prüfoperation ist die Paritätsfehlerprüfschaltung 102-12 hinsichtlich der Erzeugung eines Fehlersignals gesperrt.

Nachdem festgestellt worden ist, daß der Hauptspeicher richtig arbeitet, werden die Paritätsfehlerprüfschaltungen freigegeben, so daß das Endgerätsystem 100 eindeutig eine Prüfung dahingehend vornehmen kann, daß die Maximaladresse für das System erzeugt und in einen bestimmten Hilfsspeicher-Speicherplatz des Hauptspeichers gespeichert wird. Dies bedeutet, daß während der zuletzt genannten Prüfung die Steuerspeicher-Decodierverknüpfungsschaltungen 120-12 das Prüf- bzw. Test-Flipflop 102-10 in den Binärzustand 0 zurückstellen, und zwar vor dem jeweiligen Speicheroperationszyklus. Jedesmal, wenn die Decoder-Verknüpfungsschaltungen 120-12 einen Mikrobefehl decodieren,

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der einen Hauptspeicheroperationszyklus bezeichnet, arbeiten sie in der Weise, daß sie die Steuersignale C1RCO1O, C1WCO1O und C1T1M1O in richtiger Reihenfolge erzeugen. Diese Signale werden, wie dies in Figuren 1a und 1b gezeigt ist, den Zeitsteuerschaltungen des Hauptspeichers 102-2 zugeführt, um die Adressierung des Speicherplatzes zu bewirken, der durch den Inhalt des MAR-Registers 102-6 bezeichnet ist. Die Inhalte werden jeweils bitweise mittels einer Leseverstärkerschaltung 400-2 in die Bit-Pufferstufe 400-4 ausgelesen. Die Bit-Inhalte der Stufe 400-4 werden dann in das örtliche Hauptspeicher-Register 102-4 gemäß Fig. 1 geschoben. Dasselbe Bit wird in den Bit-Speicherplatz direkt oder modifiziert zurückgeschrieben, und zwar während des Schreibteiles des Speicherzyklus.

Wenn ein vollständiges Byte in dem Register 102-4 zusammengestellt ist, vergleichen die ParitätsprüZschaltungen 102-12 das Paritätsbit des Bytes mit dem Paritätsbit, das durch die Paritätsprüfschaltung 102-12 erzeugt worden ist. Bei Fehlen einer positiven Übereinstimmung erzeugt die Schaltung 102-2 ein Paritätsfehlersignal.

Während jedes Speicherzyklus arbeiten die Prüfschaltungen gemäß Fig. 2a in der Weise, daß sie das Lesebefehlssignal C1RC010 zu dem Prüf-Flipflop 102-10 zurückleiten bzw. wieder abgeben, womit angezeigt wird, daß die Speicherebene des adressierten Bit-Speicherplatzes vorhanden ist. Das rückkehrende Signal X1MCKOO schaltet das Prüf-Flipflop in seinen Binärzustand 1 um. Nach dem jeweiligen Hauptspeicherzyklus erzeugen die Mikrobefehls-Decoder-Verknüpfungsschaltungen bzw. -Decodierverknüpfungsschaltungen 120-12 ein Unterbefehlssignal, welches die Prüfung des

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Zustande des Flipflops einleitet. Wenn das Flipflop 102-10 sich im Binärzustand 0 befindet, legt dies die maximale zur Verfügung stehende Speichergröße fest, und die in dem Α-Register enthaltene Adresse stellt die Adresse des ersten, nicht vorhandenen Byte-Speicherplatzes dar. Außerdem signalisiert sie der Wartungsroutine, die Speicherüberprüfung anzuhalten, da keine weiteren Speicherplätze mehr zu überprüfen sind.

Die Steuerspeicher-Verzweigungsadressenschaltungen werden durch das Signal TEST1O veranlaßt, zu einer Mikrobefehlsroutine hin zu verzweigen, welche die Inhalte des A-Registers 106-2 in den bestimmten Hilfsspeicher-Speicherplatz des Hauptspeichers 102-2 lädt, der durch das Adressenfeld einer der Mikrobefehle bezeichnet ist, die in der Routine enthalten sind. Danach geht das Endgerätsystem 100 zu der normalen Verarbeitung-über.

Während der normalen Verarbeitung ist das Endgerätsystem imstande, den Zustand des Prüf-Flipflops 102-10 auf das Auftreten eines Paritätsfehlersignals hin zu prüfen. Das Paritätsfehlersignal veranlaßt die Adressenschaltungen 120-14, eine Verzweigung zu dem Steuerspeicher 120-2 auszuführen, und zwar zu einer festen Speicherstelle, die dem Anfang, einer Wartungsroutine entspricht, welche in der Weise arbeitet, daß der Zustand des Flipflops 120-14 überprüft wird um zu bestimmen, ob der Fehler durch einen Versuch hervorgerufen worden ist, einen Zugriff zu einem nicht vorhandenen oder nicht installierten Speicherplatz zu erhalten. In solchen Fällen, in denen das Flipflop 120-14 nicht in den Binärzustand 1 durch das rückkehrende Signal bzw. Rückkehrsignal X1MCKOO umgeschaltet worden ist, er-. zeugen die Steuerspeicher-Decoderverknüpfungsschaltungen 120-12

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das Unterbefehlssignal, welches den Zusta_nd der Paritätsanzeigeschaltungen (nicht gezeigt) abtastet und eine für einefLnicht vorhandenen Speicher vorgesehene Fehleranzeigeeinrichtung (nicht gezeigt) in dem Fall setzt, daß ein Paritätsfehler vorliegt und das Flipflop 120-14 im Binärzustand 0 ist. Da, wie erwähnt, das System eine ungeradzahlige Parität benutzt, führt das Auslesen des Inhalts aus einem nicht vorhandenen Speicherplatz automatisch zu einem Paritätsfehler.

Nachdem eine für die zur Verfügung stehende maximale •Größe des abhängigen Speichers kennzeichnende Adresse in dem Hilfsspeicher-Speicherplatz gespeichert worden ist, kann diese Adresse darüber hinaus durch irgendein Programm aufgerufen werden, welches anschließend in den Hauptspeicher 102-2 des Bndgerätsystems 100 geladen wird. Während der schritthaltenden Operationen kann diese Adresse z.B. durch die Leitdaten-Verarbeitungseinheit 105 aufgerufen werden, bevor sie ein Anwenderprogramm über den Fernmeldeübertragungskanal 104 lädt. Dies heißt, daß die Datenverarbeitungseinheit 105 wünschen kann, ein Sortierprogramm ablaufen zu lassen, welches einen bestimmten SpeicheradressenplatT; umfang benötigt, um den Durchlauf wirksam vornehmen zu können. Vor dem Laden des Sortierprogramms bestimmt die Datenverarbeitungseinheit 105 die Speichergröße, die für das Endgerätsystem 106 zur Verfügung steht. Dies wird dadurch erreicht, daß herkömmliche Fernmeldeübertragungssteuerverfahren angewandt werden, bei denen der Adapter 107 in der Weise arbeitet, daß er auf eine Nachricht von der Leitdaten-Verarbeitungseinheit 105 anspricht, um das Endgerätsystemprogramm zu veranlassen, die Maximaladresse als Teil der normalen Nachrichtenantwort zu übertragen. Dies bedeutet, daß das Programm

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in der Weise arbeiten würde, daß es ein die Übertragung der Maximaladresse bewirkendes Unterbefehlssignal erzeugen würde, welche die Adressenschaltungen 120-14 veranlassen würde, von dem Steuerspeicher 120-2 eine Verzweigung zu einer weiteren Mikrobefehlsfolge zu bewirken. Diese Ablauffolge veranlaßt die Decoderverknüpfungsschaltungen 120-12, eine Folge von Signalen zu erzeugen, welche das Α-Register veranlassen, mit der Adresse des Hilfsspeicherplatzes geladen zu werden. Außerdem wird der Inhalt des Hilfsspeicherplatzes zu dem Adapter 107 über das Register 102-4 und das Register 106-8 ausgelesen, und zwar für die Übertragung in herkömmlicher Weise zu der Dätenverarbeitungseinheit 105 hin. Bs dürfte einzusehen sein, daß dieselben Operationen auf das Auftreten eines speziellen Befehls hin eingeleitet werden könnten, der von der Datenverarbeitungseinheit 105 zu dem Endgerätsystem 100 übertragen wird.

Zusätzlich zu den schritt-haltenden Operationen kann das Endgerätsystem 100 die Maximaladresseninformation auch in Verbindung mit Programmen benutzen, die von der Datenverarbeitungsanlage unabhängig ablaufen. Wenn z.B. ein Sortierprogramm in den Hauptspeicher 102-2 des Systems geladen wird,.arbeitet das System zum Teil in seinem normalen Anfangsverfahren, um die Maximaladresse.ninformation in der oben beschriebenen Weise aufzurufen bzw. auf diese Information Bezug zu nehmen. In Übereinstimmung mit der betreffenden Information legt das Systemprogramm sodann die erforderliche Anzahl von Puffern und die Größe der Puffer für die Speichergröße fest.

Bei der beschriebenen bevorzugten Ausführungsform sind

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die das Vorhandensein des Speichers überprüfende Prüfanordnung und verschiedene Wege aufgezeigt worden, wie eine derartige Prüfanordnung in Verbindung mit der Speichereinheit eines Endgerätsystem verwendet werden kann. Die Prüfanordnung kann neben der Feststellung des Versuchs eines Zugriffs zu einem nicht vorhandenen oder nicht installierten Speicherplatz seitens eines Programms noch dazu herangezogen werden, die Größe jedes Speichersystems zu bestimmen und diesen Wert in einen bestimmten HilfsSpeicherplatz innerhalb des Speichers zu speichern. Nachdem dieser Wert gespeichert ist kann er, wie beschrieben, von dem System in Verbindung mit den Schritt—haltenden Daten Austauschoperationen und den unabhängig von der Datenverarbeitungsanlage erfolgenden Programmladeoperationen verwendet werden.

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Claims (27)

1. 2A00064

   Patentansprüche

   Speicherprüfanordnung für ein Datenverarbeitungssystem, dadurch gekennzeichnet, daß ein adressierbares Speiehersystem mit einer Vielzahl von Speicherebenen vorgesehen ist, deren jede eine Vielzahl von Speicherplätzen aufweist, daß Adressenregistereinrichtungen vorgesehen sind, welche Adressensignale zu speichern gestatten, die eine Speicherebene und innerhalb dieser SpsLcherebene einen Speicherplatz bezeichnen, zu dem ein Zugriff zu erfolgen hat, daß mit den Adressenregistereinrichtungen und den einzelnen Speicherebenen eine Decoderschaltungseinrichtung verbunden ist, die auf das Auftreten eines Steuersignals von denk Datenverarbeitungssystem her einen Speicheroperationszyklus durch Abgabe des Steuersignals an eine bezeichnete Speicherebene der Speicherebenen einleitet, und zwar für einen Zugriff zu einer Information, die in einem durch Adressensignale bezeichneten Speicherplatz der Vielzahl von Speicherplätzen gespeichert ist, daß mit dem Speichersystem eine Registereinrichtung verbunden ist, welche die Information des Speicherplatzes speichert, zu dem ein Zugriff zu erfolgen hat, daß eine Vielzahl von Verknüpfungsschaltungseinrichtungen vorgesehen ist, die individuell mit den zugehörigen Speieherebenen verbunden sind und die jeweils so geschaltet sind, daß sie von der zugehörigen Speicherebene ein bestimmtes Signal aufzunehmen gestatten, reiches anzeigt, ob die betreffende Speicherebene in dem Speichersystem enthalten ist, daß die Verknüpfungsschaltungseinrichtungen jeweils in der Weise betrieben sind, daß sie ein Ausgangssignal auf die Zuführung des Befehlssignals hin nur dann erzeugen, wenn sie durch das bestimmte Signal vorbereitet sind, und daß mit den Verknüpfungsschaltungseiniclitungen eine

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   Ausgangseinrichtung verbunden ist, die auf das Auftreten eines Ausgangssignals von einer Verknüpfungs-• Schaltungseinrichtung einer ausgewählten Speicherebene hin an ein Abgabe-Endgerät ein Steuersignal abgibt, welches dem Verarbeitungssystem anzeigt, daß der während des Speicheroperationszyklus adressierte Speicherplatz . absolut vorhanden ist.
2. 2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß mit der Registereinrichtung eine Paritätsprüfeinrichtung verbunden ist, die eine ungeradzahlige Paritäts-

   . überprüfung auf der Grundlage des Inhalts der Registereinrichtung ausführt und die eine Einrichtung zur Erzeugung eines Fehlersignals auf das Auftreten eines Paritätsfehlerzustands hin enthält, und daß mit der betreffenden Einrichtung eine Steuerspeichereinrichtung verbunden ist, die auf Unterbefehlssignale hin das System während eines Operationszyklus leitet, wobei die Steuerspeichereinrichtung durch das Fehlersignal veranlaßt wird, Unterbefehlssignale für die Überprüfung der Ausgangseinrichtung zu erzeugen, um zu bestimmen, ob der Paritätsfehlerzustand dadurch hervorgerufen worden ist, daß während eines vorhergehenden Speicheroperationszyklus ein Zugriff zu einem Speicherplatz erfolgt ist, der nicht vorhanden ist.
3. 3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Ausgangseinrichtung bistabile Sohalteinrichtungen enthält, die auf das Auftreten des Steuersignals hin von einem ersten Zustand in einen zweiten Zustand umschalten und die mit der Steuerspeichereinrichtung verbunden sind und durch die Signale von der Steuer-

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   speichereinrichtung veranlaßt werden, von dem zweiten Zustand in den ersten Zustand am Ende eines Speicheroperationszyklus umzuschalten.
4. 4. Anordnung" nach Anspruch 1, dadurch gekennzeichnet, daß die Prüfeinrichtung eine Vielzahl von Schaltungseinrichtungen enthält, welche individuell den. Verknüpfungsschaltungseinrichtungen und den Speicherebenen zugeordnet sind, und daß jede Schaltungseinrichtung eine Anschlußeinrichtung enthält, die mit einem bestimmten Bezugspotential in dem Fall verbunden ist, daß die zugehörige Speicherebene elektrisch mit dem Speichersystem unter Erzeugung des bestimmten Signals verbunden ist*
5. 5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Verknüpfungsschaltungseinrichtungen jeweils erste Gattereinrichtungen mit zwei Eingangsanschlüssen und einem Ausgangsanschluß enthalten, wobei der eine Eingangsanschluß mit dem Steuersignal von der Decodereinrichtung her beaufschlagt wird, daß zweite Gattereinrichtungen mit einem Eingangsanschluß und einem Ausgangsanschluß vorgesehen sind, daß der Eingangsanschluß das bestimmte Signal von einer zugehörige Schaltungseinrichtung aufnimmt, daß der Ausgangsanschluß gemeinsam mit dem"Ausgangsanschluß der ersten Gattereinrichtung verbunden ist, daß ein erster Leiter vorgesehen ist, der die Ausgangsanschlüsse der ersten Gattereinrichtung und der zweiten Gattereinrichtung einer Verknüpfungs-Schaltungseinrichtung, welche einer durch die niedrigste Adresse bezeichneten Speicherebene zugeordnet ist, mit der Ausgangseinrichtung verbindet, daß ein zweiter Leiter die Ausgangsanschlüsse der ersten Gattereinrichtung und der zweiten Gattereinrichtung jeder der übrigen

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   mit

   Verknüpfungsschaltungseinrichtungen/dem zweiten Eingangsanschluß der ersten Gattereinrichtung derjenigen Verknüpfungsschaltungseinrichtung verbindet, die einer durch die nächst niedrigste Adresse bezeichneten Speicherebene zugeordnet ist, daß die ersten Gattereinrichtungen jeweils auf das Auftreten des Steuersignals hin eine Übertragung der Signale zu der Ausgangseinrichtung hin von irgendeiner der Verknüpfungsschaltungseinrichtungen her, die denjenigen Speieherebenen zugehörig sind, welche durch höhere Adressen bezeichnet sind als die Speicherebene, die für einen Zugriff bezeichnet ist, sperren, und daß die ersten und zweiten Gattereinrichtungen jeder der Verknüpfungsschaltungseinrichtungen, die den Speicherebenen zugeordnet sind, welche durch niedere Adressen bezeichnet sind, als die Speicherebene, die für einen Zugriff bezeichnet ist, durch das bestimmte Signal einer zugehörigen Speicherebene veranlaßt werden, ein Signal an die Ausgangseinrichtung nur in dem Fall abzugeben, daß sämtlichen, durch die niederen Adressen bezeichneten Speicherebenen durch die zugehörigen Schaltungseinrichtungen signalisiert worden ist, daß sie angeschlossen sind.
6. 6. System nach Anspruch 5, dadurch gekennzeichnet, daß die . ersten Gattereinrichtungen der Verknüpfungsschaltungseinrichtungen jeweils ein UND-Glied enthalten.
7. 7. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Verknüpfungsschaltungseinrichtungen jeweils eine Gattereinrichtung mit einem ersten und zweiten Eingangsanschluß und einem Ausgangsanschluß aufweisen, daß der ersten Eingangsanschluß das Steuersignal von der Decodiereinrichtung aufnimmt, daß ein erster Leiter

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   ' den Ausgangsanschluß der Gattereinrichtung einer Verknüpf ungsschaltungseinrichtung, die einer durch die niedrigste Adresse bezeichneten Ebene zugehörig ist, mit dem Ausgangsanschluß verbindet, daß ein zweiter Leiter vorgesehen ist, der mit den Ausgangsanschlüssen der Gattereinrichtungen der jeweils übrigen Verknüpfungsschaltungseinrichtungen verbunden ist, die einer durch die nächst niedere Adresse bezeichneten Ebene zugehörig sind, daß jede Gattereinrichtung auf das betreffende Steuersignal hin eine Übertragung von Signalen zu der Ausgangseinrichtung von irgendeiner der Verknüpfungseinrichtungen sperrt, die Ebenen zugehörig sind, welche durch höhere Adressen bezeichnet sind als die Ebene, die für einen Zugriff bezeichnet ist, und daß die Gattereinrichtungen der Verknüpfungsschaltungseihrichtungen, die den Ebenen zugehörig sind, welche durch niedere Adressen bezeichnet sind als die Ebene, die für einen Zugriff bezeichnet ist, ein Signal an die Ausgangseinrichtung auf das Auftreten des Steuersignals hin nur dann abgeben, wenn sämtliche, durch die niederen Adressen bezeichneten Ebene in dem Speichersystem angeschlossen sind.
8. 8. Anordnung nach Anspruch 7, dadurch gekennzeichnet, daß die Gattereinrichtungen der Verknüpfungsschaltungseinrichtungen jeweils ein UND-Glied enthalten.
9. 9. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Verknüpfungsschaltungen jeweils eine Gattereinrichtung mit einem Eingangsanschluß und einem Ausgangsanschluß aufweisen, daß der Eingangsanschluß das Steuersignal von der Decodiereinrichtung aufzunehmen vermag,

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   daß die Prüfeinrichtung einen Leiter aufweist, der mit dem Ausgangsanschluß jeder der Gattereinrichtungen gemeinsam für die Ausgangseinrichtungen verbunden ist, und daß jede Gattereinrichtung auf das Auftreten des Steuersignals hin ein Signal an die Ausgangseinrichtung nur in dem Fall abgibt, daß die zugehörige Ebene in dem Speichersystem angeschlossen ist.
10. 10. Endgerätsystem, unter Verwendung einer Anordnung nach einem der Ansprüche 1 bis 9» dadurch gekennzeichnet, daß ein adressierbarer Hauptspeicher mit einer Vielzahl von Speicherbereichen vorgesehen ist, deren jeder eine Vielzahl von Speicherplätzen aufweist, daß mit dem Hauptspeicher ein Adressregister verbunden ist, welches einen Bereich und einen Speicherplatz in dem betreffenden Bereich für einen Zugriff während eines Speicheroperationszyklus bezeichnende Signale speichert, daß das Adressregister eine Einrichtung enthält, welche die Signale für den Zugriff zu dem nächstfolgenden Speicherplatz in dem Hauptspeicher zu modifizieren gestattet, .daß mit dem Adressregister und jedem der Speicherbereiche eine Decodiereinrichtung verbunden ist, die auf das Auftreten eines Steuersignals hin das Steuersignal an einen bezeichneten Speicherbereich für die Einleitung des Auslesens des Inhalts eine bezeichneten Speicherplatzes während eines Speicheroperationszyklus abgibt, daß mit dem Hauptspeicher eine Registereinrichtung verbunden ist, die den Inhalt eines Speicherplatzes, auf den Bezug genommen worden ist, speichert, daß eine Steuersignalerzeugereinrichtung vorgesehen ist, die Unterbefehlssignale für die Systemleitung während eines Operationszyklus erzeugt, daß die Speicherprüfanordnung eine Vielzahl von Schaltungseinrichtungen

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    enthält, von denen jeweils eine einem der in der Vielzahl vorgesehenen Speicherbereiche zugeordnet ist, wobei ein Steuersignal jeweils dann erzeugt wird, wenn der zugehörige Speicherbereich tatsächlich in der Speiehereinrichtung vorhanden ist, daß eine Vielzahl von Verknüpfungsschaltungseinrichtungen vorgesehen ist, die einzeln den Schaltungseinrichtungen für die Aufnahme eines Steuersignals von den Schaltungseinrichtungen zugeordnet sind und die jeweils mit der Decodiereinrichtung verbunden sind und auf das Auftreten des Steuersignals hin ein Ausgangssignal nur in dem Fall erzeugen, daß sie durch das Steuersignal der zugehörigen Schaltungseinrichtung entsprechend vorbereitet sind, daß mit den Steuereinrichtungen und jeder der Verknüpfungsschaltungseinrichtungen eine Ausgangseinrichtung verbunden ist, welche das Ausgangssignal aufnimmt, daß die Steuereinrichtung auf das Auftreten eines ersten Eingangssteuersignals hin eine Folge von Unterbefehlssignalen erzeugt, die eine Reihe von Speicheroperationszyklen einleiten, daß das Adressregister in einen bestimmten Zustand gebracht wird für den Zugriff zu einem ersten Speicherplatz in dem Hauptspeicher, daß die Ausgangseinrichtung auf das Auftreten des Steuersignals während jedes Speicherzyklus die Steuereinrichtung freigibt für eine solche Ansteuerung des Adressregisters, daß ein Zugriff zu einem nächstfolgenden Speicherplatz erfolgt^pSaB die Ausgangseinrichtung auf den Zugriff zu einem ersten Speicherplatz hin, der fehlt, das Steuersignal erzeugt, welches die Steuereinrichtung veranlaßt, das Adressregister in einen weiteren bestimmten Zustand zu bringen, und zwar für die Bezugnahme auf einen bestimmten Speicherplatz in dem Speicher zwecks

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    Abspeicherung einer Signaldarstellung der Adresse des ersten Speicherplatzes, die der Maximalgröße des in dem Speicher verfügbaren abhängigen Speichers entspricht .
11. 11. System nach Anspruch ΊΟ, dadurch gekennzeichnet, daß die Steuereinrchtung eine Aufnahmeeinrichtung enthält, die ein zweites Eingangssteuersignal aufnimmt, daß die Steuereinrichtung durch das zweite Eingangssteuersignal veranlaßt wird, Unterbefehlssignale für die Einleitung eines weiteren Speicheroperationszyklus zu erzeugen, und daß das Adressregister in den weiteren bestimmten Zustand für eine Bezugnahme auf den bestimmten Speicherplatz gebracht wird, derart, daß die Signaldarstellungen, die der Maximaladresse entsprechen, in das Register ausgelesen werden.
12. 12. System nach Anspruch 10, dadurch gekennzeichnet, daß die in der Vielzahl vorgesehenen Schaltungseinrichtungen jeweils eine Verbindungseinrichtung enthalten, die mit dem-zugehörigen Speicherbereich verbunden ist und an die ein bes⁴Immtes Bezugspotential in dem Fall angelegt ist, daß der zugehörige Speicherbereich elektrisch in dem Speicher angeschlossen ist.
13. 13. System nach Anspruch 12, dadurch gekennzeichnet, daß jede Verbindungseinrichtung einen Stift-Verbinder enthält und daß das bestimmte Bezugspotential Erdpotential entspricht.
14. 14. System nach Anspruch 10, dadurch gekennzeichnet, daß die Verknüpfungsschaltungseinrichtungen jeweils erste

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    Gattereinrichtungen mit einem ersten und zweiten Eingangsanschluß und einem Ausgangsanschluß enthalten, wobei der erste Eingangsanschluß das Steuersignal von der Decodiereinrichtung aufnimmt, und das zweite Gattereinrichtungen mit einem Eingangsanschluß und einem Ausgangsanschluß vorgesehen sind, daß der Eingangsah-· Schluß das bestimmte Signal von einer zugehörigen Schaltungseinrichtung aufnimmt und daß der Ausgangsanschluß gemeinsam mit dem Ausgangsanschluß der ersten Gattereinrichtung verbunden ist,· und daß die Prüfanordnung einen ersten,Leiter enthält, der die Ausgangsanschlüsse der ersten und zweiten Gattereinrichtung derjenigen Verknüpfungsschaltungseinrichtung, die einer durch die niedrigste Adresse bezeichneten Ebene zugehörig ist, mit der Ausgangseinrichtung verbindet, daß ein zweiter Leiter vorgesehen ist, der die Ausgangsanschlüsse der ersten Gattereinrichtung und der zweiten Gattereinrichtung der jeweils übrigen Verknüpfungsschaltungseinrichtungen mit dem zweiten Eingangsanschluß der ersten Gattereinrichtung derjenigen Verknüpf ungsschaltungseinrichtung verbindet, die einer durch die nächst niedere Adresse bezeichneten Ebene zugehörig ist, daß jede der ersten Gattereinrichtungen auf das Auftreten des Steuersignals hin eine Übertragung von Signalen zu der Ausgangseinrichtung von irgendeiner der Verknüpfungsschaltungseinrichtungen verhindert, die Ebenen zugehörig sind, welche durch höhere Adressen bezeichnet sind als die Ebene, die für einen Zugriff bezeichnet ist, und daß die ersten und zweiten Gattereinrichtungen der Verknüpfungsschaltungseinrichtungen, die Ebenen zugehörig sind, welche durch niedere Adressen bezeichnet sind als die für einen Zugriff bezeichnete Ebene, durch das bestimmte Signal einer zugehörigen Ebene

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    veranlaßt werden, ein Signal an die Ausgangseinrichtung nur in dem Fall abzugeben, daß sämtlichen, durch die niederen Adressen bezeichneten Ebenen von der zuge-• hörigen Schaltungseinrichtung signalisiert worden ist, daß sie angeschlossen sind.
15. 15. System nach Anspruch 14, dadurch gekennzeichnet, daß die ersten Gattereinrichtungen der Verknüpfungsschaltungseinrichtungen jeweils ein UND-Glied enthalten.
16. 16. System nach Anspruch 10, dadurch gekennzeichnet, daß die Verknüpfungsschaltungseinrichtungen jeweils Gattereinrichtungen mit ersten und zweiten Eingangsanschlüssen und einem Ausgangsanschluß aufweisen, daß der erste Eingangsanschluß das Steuersignal von der Decodiereinrichtung aufzunehmen vermag, daß die Prüfanordnung einen ersten Leiter enthält, der den Ausgangsanschluß der Gattereinrichtung einer der Verknüpfungsschaltungseinrichtungen, die einer durch die niedrigste Adresse bezeichneten Ebene zugehörig ist, mit dem Ausgängsanschluß verbindet, daß ein zweiter Leiter vorgesehen ist, der die Ausgangsanschlüsse jedes weiteren Verknüpfungsschaltungs-Endgeräts der Gattereinrichtungen . der Verknüpfungsschaltungseinrichtungen, die einer durch die nächst niedrigste Adresse bezeichneten Ebene zugehörig sind, mit irgendeiner der Gattereinrichtungen auf das Auftreten des Steuersignals hin verbindet, derart, daß die Übertragung von Signalen zu der Ausgangseinrichtung von irgendeiner der Verknüpf ungseinrichtungen gesperrt ist, die durch höhere Adressen bezeichneten Ebenen zugehörig sind als der Ebene, die für einen Zugriff bezeichnet ist, und daß die Gattereinrichtungen der Verknüpfungsschaltungseinrichtungen, die Ebenen

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    zugehörig sind, welche durch niedere Adressen bezeichnet sind als die Ebene, die für einen Zugriff bezeichnet ist, in der Weise betrieben sind, daß sie ein Signal an die Ausgangseinrichtung auf das Auftreten des Steuersignals hin nur in dem Fall abgeben, daß sämtliche durch die niederen Adressen bezeichneten Ebenen in dem Speichersystem angeschlossen sind.
17. 17. System nach Anspruch 16, dadurch gekennzeichnet, daß die Gattereinrichtungen der Verknüpfungsschaltungseinrichtungen jeweils ein UND-Glied enthalten.
18. 18. System nach Anspruch 10, dadurch gekennzeichnet,, daß die Verknüpfungsschaltungen jeweils Gattereinrichtungen mit einem Eingangsanschluß und einem Ausgangsanschluß enthalten, daß der Eingangsanschluß das Steuersignal von der Decodiereinrichtung aufzunehmen vermag, daß

    ' die Prüfeinrichtung einen Leiter enthält, der mit dem Ausgangsanschluß jeder der Gattereinrichtungen verbunden ist, die der Ausgangseinrichtung gemeinsam sind, und daß die Gattereinrichtungen jeweils auf das Auftreten des Steuersignals hin ein Signal an die Ausgangseinrichtung nur in dem Fall abgeben, daß die zugehörige Ebene in dem Speichersystem angeschlossen ist,
19. 19. System nach Anspruch 10, dadurch gekennzeichnet, daß mit der Registereinrichtung eine Datenübertragungseinrichtung verbunden ist, die durch die Steuereinrichtung veranlaßt wird, eine Signaldarstellung zu einer an einer fern liegenden Stelle vorgesehenen Quelle zu übertragen. . -

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20. 20. Anordnung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß der adressierbare Speicher eine Vielzahl von installierbaren Speicherbereichen aufweist, deren jeder eine Vielzahl von Speicherplätzen enthält und mit Einrichtungen verbunden ist, die Auswahlsignale während eines Speicheroperationszyklus an einen adressierten Bereich der Vielzahl von Bereichen für einen Zugriff zu einer Information abgeben, die in einem der Vielzahl von Speicherplätzen gespeichert ist, daß mit dem Speicher eine Registereinrichtung verbunden ist, welche die Information eines Speicherplatzes speichert, auf den Bezug zu nehmen ist, daß eine Vielzahl von Schaltungseinrichtungen vorgesehen ist, die individuell den jeweiligen Speicherbereichen' zugehörig sind und die jeweils derart betrieben sind, daß sie einen bestimmten Signalpegel in dem,Fall erzeugen, daß der zügehörige Speicherbereich in dem Speicher vorhanden ist, daß eine Vielzahl von Verknüpfungsschaltungseinrichtungen vorgesehen ist, die individuell den Schaltungseinrichtungen zugehörig sind und die einen bestimmten Signalpegel von einer der Schaltungseinrichtungen aufzunehmen gestatten, daß die Verknüpfungsschal tungseinrichtungen mit den' Einrichtungen für die Aufnahme eines bestimmten Signals der Signale verbunden sind, welche eine Anzeige in dem Fall liefern, daß der zugehörige Speicherbereich für einen Zugriff ausgewählt worden ist, und daß eine Ausgangseinrichtung mit jeder der Verknüpfungsschaltungseinrichtungen verbunden ist, die jeweils auf das Auftreten der Auswahlsignale hin auf ihre Freigabe durch den genannten bestimmten Signalpegel hin die Ausgangseinrichtung veranlassen, ein Rückführsteuersignal zu erzeugen, welches anzeigt, daß der

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    Speicherplatz, zu dem während des Speicheroperationszyklus ein Zugriff erfolgt ist, installiert ist.
21. 21. Anordnung nach Anspruch 20, dadurch gekennzeichnet, .daß mit der Registereinrichtung eine Paritätsprüf-. einrichtung verbunden ist, die in der "Weise, arbeitet, daß sie eine Paritätsprüfoperation bezüglich des Inhalts der Registereinrichtung ausführt, daß die Paritätsprüfeinrichtung eine. Einrichtung enthält, die ein Fehlersignal auf das Auftreten eines Paritätsfehlerzustands hin erzeugt, daß eine zyklisch adressierbare Steuerspeichereinrichtung vorgesehen ist, die eine Vielzahl von Speicherplätzen für die Speicherung von Mikrobefehlsworten einer Vielzahl von Mikroprogrammroutinen enthält, daß mit der Steuerspeichereinrichtung eine Decodiereinrichtung verbunden ist, die eine Vielzahl von Unterbefehlssignalen auf jedes Mikrobefehlswort hin erzeugt, auf welches während eines Operationszyklus Bezug genomen wird, daß mit der Ausgangseinrichtung und der Decodiereinrichtung eine bistabile Speichereinrichtung verbunden ist, die in der Weise betrieben ist, daß sie auf das Auftreten des Rückkehrsteuersignals hin von einem ersten Zustand in einen zweiten Zustand umschaltet, daß die Steuerspeichereinrichtung durch das Fehlersignal veranlaßt wird, auf eine bestimmte Mikroprogrammroutine der in der Vielzahl vorgesehenen Mikroprogrammroutinen Bezug zu nehmen₄und daß die Decodiereinrichtung auf das Auftreten der Mikrobefehlsworte der genannten Routine hin Unterbefehlssignale für die Überprüfung des Zustande der bistabilen Speichereinrichtung und für die Erzeugung eines Signals erzeugt,

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    welches anzeigt, daß der Fehler durch die Adressierung eines nicht installierten Speicherplatzes hervorgerufen worden ist, als die bistabile Speichereinrichtung nicht in den zweiten Zustand umgeschaltet ist.
22. 22. Anordnung nach Anspruch 20, dadurch gekennzeichnet, daß mit der Speichereinrichtung ein Adressregister verbunden ist, welches Signale zu speichern gestattet, die einen Speicherbereich und einen Speicherplatz innerhalb des Speicherbereichs identifizieren, zu dem ein Zugriff während eines Speicheroperationszyklus zu erfolgen hat, daß eine zyklisch adressierbare Steuerspeichereinrichtung vorgesehen ist, die eine Vielzahl von Speicherplätzen für die Speicherung von Mikrobefehlsworten einer Vielzahl von Mikroprοgrammroutinen enthält, daß mit der Steuerspeichereinrichtung eine Decodiereinrichtung verbunden ist, welche eine Vielzahl von Unterbefehlssignalen mit ;Jeder Bezugnahme auf ein Mikrobefehlswort während eines Operationszyklus erzeugt, daß mit der Ausgangseinrichtung und der Decodiereinrichtung eine bistabile Speichereinrichtung verbunden ist, die auf das Rückkehrsteuersignal hin derart arbeitet, daß sie von einem ersten Zustand in einen zweiten Zustand umschaltet, und die auf ein bestimmtes Unterbefehlssignal der Vielzahl von Unterbefehlssignalen hin von dem zweiten Zustand in den ersten Zustand umschaltet, daß die Steuerspeichereinrichtung auf das Auftreten eines ersten Steuersignals hin auf eine bestimmte Mikroprogrammroutine der in der Vielzahl vorgesehenen Mikroprogrammroutinen Bezug nimmt, daß die Decodiereinrichtung auf die Mikrobefehlsworte der Mikroprogrammroutine hin Unterbefehlssignale erzeugt, durch die das Adressregister veranlaßt wird,

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    aufeinanderfolgende Speicherplätze der Speichereinrichtung zu adressieren, und zwar beginnend von einer Anfangsadresse während aufeinanderfolgender Speicheroperationszyklen, sowie zur Umschaltung der bistabilen Speichereinrichtung von dem zweiten Zustand in den ersten Zustand, und daß die Steuerspeichereinrichtung durch den Zustand der bistabilen Speichereinrichtung veranlaßt wird, auf die Adressierung eines Speicherplatzes hin, welcher nicht die bistabile Einrichtung in den zweiten Zustand umgeschaltet hat, das Adressregister zu veranlassen, auf einen bestimmten Speicherplatz in der Speichereinrichtung für die Speicherung einer Signaldarstellung der Adresse des betreffenden Speicherplatzes Bezug zu nehmen, und zwar für eine Identifizierung der Maximalgröße der abhängigen Speicherplätze in der Speichereinrichtung.
23. 23. Anordnung nach Anspruch 22, dadurch gekennzeichnet, daß die Steuerspeichereinrichtung eine Empfangseinrichtung für die Aufnahme eines zweiten Steuersignals enthält, daß die Steuerspeichereinrichtung durch das zweite Signal veranlaßt wird, auf eine weitere bestimmte Mikroprogrammroutine der in der Vielzahl vorgesehenen Mikroprogrammroutinen Bezug zu nehmen, und daß die Decodiereinrichtung auf das Auftreten der Mikrobefehlsworte der betreffenden Routine hin Unterbefehlssignale erzeugt, durch die das Adressregister veranlaßt wird, auf den bestimmten Speicherplatz Bezug zu nehmen für ein Auslesen der einer Maximaladresse entsprechenden Signal_darstellungen zu den Registereinrichtungen hin.

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24. 24. Anordnung nach Anspruch 22, dadurch gekennzeichnet, daß die genannte bestimmte Mikroprogrammroutine als ■Teil einer Einleitungs-Mikroprogrammroutine vorgesehen ist, welche -in der Steuerspeichereinrichtung gespeichert ist, daß die Steuerspeichereinrichtung eine Empfangseinrichtung enthält,.welche ein Einleitungssteuersignal aufnimmt, daß die Steuerspeichereinrichtung durch das Steuersignal veranlaßt wird, auf die betreffende Routine Bezug zu nehmen, und daß die Decodiereinrichtung auf das Auftreten der Mikrobefehlsworte der genannten Routine hin Unterbefehlssignale für die Überprüfung der Operation der Speichereinrichtung vor einer Bezugnahme auf die bestimmte eine Routine erzeugt.
25. 25. Anordnung nach Anspruch 20, dadurch gekennzeichnet, daß die Speichereinrichtung eine Vielzahl von Gattereinrichtungen enthält, die individuell einem Paar von Verknüpfungsschaltungseinrichtungen zugeordnet sind, daß die Gattereinrichtungen jeweils eine erste Gattereinrichtung für die Aufnahme eines Lesebefehlssignals und eine zweite Gattereinrichtung enthalten, die mit der ersten Gattereinrichtung verbunden ist und die eine Vielzahl.von Adressensignalen aufnimmt, welche

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    so codiert sind, daß sie einen/des Speicherbereichpaares der Vielzahl von Speicherbereichen bezeichnen, daß erste und zweite Ausgangsgattereinrichtungen vorgesehen sind, die jeweils mit der zweiten Gattereinrichtung verbunden sind und die ein weiteres Adressensignal aufnehmenJ^aaß eine Ausgangsgattereinrichtung der ersten oder zweiten Ausgangsgattereinrichtungen jeder der in der Vielzahl vorgesehenen Gattereinrichtungen auf das Auftreten des Lesebefehlssignals hin ein Auswahlsignal an die zugehörige eine Verknüpfungsschaltungseinrichtung

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    des Paares von Verknüpfungsschaltungseinrichtungen der Vielzahl von Verknüpfungsschaltungseinrichtungen lediglich in dem Fall abgibt, daß sämtliche Adressensignäle so codiert sind, daß sie den der Verknüpfungsschaltungseinrichtung zugehörigen Bereich auswählen.
26. 26. Anordnung nach Anspruch 25, dadurch gekennzeichnet, daß die ersten und zweiten Ausgangsgattereinrichtungen der Vielzahl von Gattereinrichtungen jeweils ein NAND-Glied enthalten.'
27. 27. Anordnung nach Anspruch 26, dadurch gekennzeichnet, daß die in der Vielzahl vorgesehenen Verknüpfungsschaltungseinrichtungen jeweils erste Gattereinrichtungen mit einem ersten Eingangsanschluß und einem zweiten Eingangsanschluß und einem Ausgangsanschluß. aufweisen, daß der- erste Eingangsanschluß das Steuersignal von der Decodiereinrichtung aufnimmt, daß zweite Gattereinrichtungen mit einem Eingangsanschluß und einem Ausgangsanschluß vorgesehen sind, und daß der Eingangsanschluß das bestimmte Signal von einer zugehörigen Schaltungseinrichtung aufnimmt, daß der Ausgangsanschluß gemeinsam mit dem Ausgangsanschluß der ersten Gattereinrichtung verbunden ist, daß ein erster Leiter vorgesehen ist, der die Ausgangsanschlüsse der ersten Gattereinrichtung und der zweiten Gattereinrichtung einer Verknüpfungsschaltungseinrichtung, die einer durch die niedrigste Adresse bezeichneten Ebene zugehörig ist, mit der Ausgangseinrichtung verbindet, daß ein zweiter Leiter vorgesehen ist, der die Ausgangsanschlüsse der ersten und zweiten Gattereinrichtung jeder der übrigen Verknüpfungsschaltungseinrichtungen mit dem zweiten Eingangsanschluß der ersten Gattereinrichtung

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    - UR -

    derjenigen Verknüpfimgsschaltungseinrichtung verbindet, die einer Ebene zugeordnet ist, welche durch die nächst niedrigste Adresse bezeichnet ist, daß irgendeine der ersten Gattereinrichtungen auf das Auftreten des Steuersignals hin eine Übertragung von Signalen zu der Ausgangseinrichtung von irgendeiner der Verknüpfungsschaltungseinrichtungen verhindert, die Ebenen zugehörig sind, welche durch höhere Adressen bezeichnet sind als die Ebene, die für einen Zugriff bezeichnet ist, und daß die ersten und zweiten Gattereinrichtungen der Verknüpfungsschaltungseinrichtungen, die Ebenen zugehörig sind, welche durch niedere Adressen bezeichnet sind als die für einen Zugriff bezeichnete Ebene, durch das bestimmte Signal einer zugehörigen Ebene veranlaßt werden, ein Signal an die Ausgangseinrichtung nur in dem Fall abzugeben, daß sämtlichen, durch die niederen Adressen bezeichneten Ebenen durch die zugehörige Schaltungseinrjbhtung signalisiert worden ist, daß sie angeschlossen sind.

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