DE2739086C2 - Verfahren zum Betrieb eines dynamischen Halbleiter-Speicherelementes und Schaltungsanordnung zur Durchführung des Verfahrens - Google Patents
Verfahren zum Betrieb eines dynamischen Halbleiter-Speicherelementes und Schaltungsanordnung zur Durchführung des VerfahrensInfo
- Publication number
- DE2739086C2 DE2739086C2 DE19772739086 DE2739086A DE2739086C2 DE 2739086 C2 DE2739086 C2 DE 2739086C2 DE 19772739086 DE19772739086 DE 19772739086 DE 2739086 A DE2739086 A DE 2739086A DE 2739086 C2 DE2739086 C2 DE 2739086C2
- Authority
- DE
- Germany
- Prior art keywords
- bit line
- signal
- memory
- line
- circuit arrangement
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
Der Erfindung liegt die Aufgabe zugrunde, den Spannungshub, der beim Auslesen der in dem Speicherelement gespeicherten, unterschiedlichen binaeren Signale auf der Bitleitung entsteht, zu vergroessern, um eine sichere Erkennung und Unterscheidung der einzelnen binaeren Signale zu erreichen. Der Spannungshub kann auch als der sich auf der Bitleitung ergebende Spannungsunterschied zwischen einem ausgelesenen Signal, das einer binaeren "1" entspricht, und einem ausgelesenen Signal, das einer binaeren "0" entspricht, bezeichnet werden. Das erfindungsgemaesse Verfahren ist dadurch gekennzeichnet, dass die Speicherelektrode beim Einschreiben jedes bin ren Signals mit einem bezueglich des Bitleitungssignals jeweils inversen Signal beaufschlagt wird und beim Auslesen an ein zweites Referenzpotential gelegt wird und dass der erste und zweite Signalpegel von Signalspannungen unterschiedlicher Polaritaet gebildet werden. Der mit dem Verfahren nach der Erfindung erzielbare Vorteil besteht insbesondere darin, dass der beim Auslesen von unterschiedlichen binaeren Signalen auf der Bitleitung entstehende Spannungshub gegenueber den bekannnten Betriebsverfahren etwa verdoppelt wird. ...U.S.W
Description
d&n Oberbegriff des Patentanspruches 1 und auf eine
Schaltungsanordnung zur Durchführung dieses Verfahrens.
Derartige Betriebsverfahren sind bekannt, so z. B. aus
den »Siemens Forschungs- und Entwicklungsberich
ten«, Bd. 4 (1975), Nr. 4. Seiten 197 bis 2OZ
Der Erfindung Hegt die Aufgabe zugrunde, den Spannungshub, der beim Auslesen der in dem Speicherelement gespeicherten, unterschiedlichen binären Signale
auf der Bitieitung entsteht, zu vergrößern, um eine si
chere Erkennung und Unterscheidung der einzelnen bi
nären Signale zu erreichen. Der Spannungshub kann auch als der sich auf cer Bitieitung ergebende Spannungsunterschied zwischen einem ausgelesenen Signal,
das einer binären »1« entspricht, und einem ausgelese
nen Signal, das einer binären »0« entspricht, bezeichnet
werden.
Diese Aufgabe wird durch die im kennzeichnenden Teil des Patentanspruches 1 angegebenen Verfahrensschritte gelöst
Der mit dem Verfahren nach der Erfindung erzielbare Vorteil besteht insbesondere darin, daß der beim Auslesen von unterschiedlichen binären Signalen auf der Bitieitung entstehende Spannungshub gegenüber den bekannten Betriebsverfahren etwa verdoppelt wird.
Die Erfindung wird nachfolgend anhand der Zeichnung näher erläutert Dabei zeigt
F i g. 1 ein bekanntes dynamisches Speicherelement,
Fig.2 ein Schaltbild des Speicherelementes nach F i g. 1 mit den zugehörigen Ansteuerleitungen,
F i g. 3 eine erste Ausführungsform einer Schaltungsanordnung zur Durchführung des Verfahrens nach der
Erfindung,
Fig.4 eine zweite Ausführungsform einer solchen
Schaltungsanordnung und
F i g. 5 eine weitere Ausführungsform einer solchen Schaltungsanordnung.
In Fig. 1 ist ein dynamisches Speicherelement im Schnitt dargestellt, das aus einem Auswahlelement A
und einem Speicherkondensator C besteht, die oberflä
chenseitig auf einer p-dotierten Halbleiterschicht 1, ζ. Β.
einer Siliziumschicht, angeordnet sind. Dabei weist das Auswahlelement A ein n+-dotiertes Sourcegebiet 2, ein
durch eine dünne Isolierschicht 3a. z. B. aus SiC>2, von
der Halbleiterschicht 1 getrenntes Gate 3 und ein
n+-dotiertes Draingebiet 4 auf und stellt somit einen
Auswahltransistor dar. Das Sourcegebiet 2 bildet einen Teil oder eine Erweiterung eines streifenförmiges
n+-dotierten, oberflächenseitig in der Halbleiterschicht
1 angeordneten Gebiets, das eine Bitleitung BLdarstellt
die mit einem endseitigen Anschluß 5 versehen ist. Das Gate 3 ist über einen Anschluß 6 mit einer Wortleitung
WL verbunden oder besteht aus einem Abschnitt derselben. Im letzteren Fall ist die Wortleitung als eine
streifenförmige, elektrisch leitende Beschichtung ausgebildet,
die endseitig mit einem Anschluß 6' (F i g. 2) versehen ist
Der Speicherkondensator C besteht in F i g. 1 aus einer
Speicherelektrode 7, die durch die dünne Isolierschicht 3a von der Halbleiterschicht 1 getrennt ist, und
aus einer der Speicherelektrode 7 gegenüberliegenden, oberflächenseitig in der HalDieiterschicht 1 angeordneten,
η+-dotierten Speicherzone 8. Diese Zone bildet in
F i g. 1 zusammen mit dem Draingebiet 4 ein gemeinsames Gebiet 9. Die Speicherelektrode 7 ist über einen
Anschluß 10 mit einer Speicherleitung SL verbunden oder stellt einen Abschnitt derselben dar, wobei diese
als eine streifenförmige, elektrisch leitende Beschichtung ausgebildet und mit einem endseitigen Anschluß
IC (F i g. 2) versehen ist Die Halbleiterschicht 1 weist schließlich einen. Anschluß la auf, der mit einer negativen
Vorspannung — Uv beschaltet ist
In Abweichung von der bisher beschriebenen Ausführungsform
des Speicherelementes, die auch als Ein-Transistör-Speicherelenient
bezeichne» wird» kann die Speicherelektrode 7, wie in F i g. 1 gestrichelt ?>ngedeutet
ist, dem Gate 3 unmittelbar benachbart angeordnet sein, wobei sie das Gate 3 zweckmäßigerweise randseitig
überlappt Hierdurch entsteht unterhalb des zwisehen diesen Teilen befindlichen Spaltes keine unerwünschte
Potentialschwelle. Bei dieser Version des Speicherelements entfällt das Draingebiet 4, wobei sich
die Speicherzone 8 bis an den Rand des Gate 3 erstreckt Ein in dieser Weise strukturiertes Speicherelement bezeichnet
man auch als Transfergate-Speicherelement, da das Auswahlelement A lediglich aus den Teilen 1 bis
3 besteht und somit einen mit einem Transfergate ausgestatteten Ladungsverschiebeelement entspricht Die
unterhalb des gestrichelten Teiles der Speicherelektrode 7 in F i g. 1 gewonnene Speicherkapazität kann hierbei
durch eine entsprechende Verkürzung der Teile 7 und 8 auf der dem Gate 3 abgewandten Seite wieder
eingespart werden, so daß sich bei gleicher Speicherkapazität die erforderliche Speicherfläche im Falle eines
Transfergate-Speicherelementes um den auf das Gebiet
4 entfallenden Anteil gegenüber einem Ein-Transistor-Speicherelement
verringert
In dem Prinzipschaltbild der F i g. 2 sind die anhand von F i g. 1 beschriebenen Schaltungsteile mit den bereits
verwendeten Bezugszeichen vergehen. Im Betrieb wird nun zum Einschreiben einer binären Information in
ein solches Speicherelement die zugehörige Wortleitung WL und das mit dieser verbundene Gate 3 über
den Anschluß 6' mit eineir ersten Signalpegel von z. B. +5 Volt belegt, so daß das Auswahlelement A in einen
ersten Schaltzustand gelangt, in dem es durch Bildung einer Inversionsrandschicht unterhalb von 3 das Sourcegebiet
2 mit der Speicherzone 8 leitend verbindet. Das jeweils einzuschreibende binäre Signal wird über den
Anschluß 5 der Bitleitung BL zugeführt und lädt den Speicherkondensator C entsprechend auf. Beim Einschreiben
einer binären »1«, die z. B. durch den Signalpegel + 5 Volt auf der Bätleitung BL dargestellt wird,
gelangt die Speicherzone 8 auf ein Potential von + 5 Volt, während eine binäre »0«, die durch das Anlegen
von Massepotential an die Bitleitung BL gekennzeichnet ist, die Speicherzone 8 auf Massepotential legt.
Die Speicherelektrode 7 wird bei der herkömmlichen Betriebsweise jeweils auf Massepotential gehalten, das
über den Anschluß IU' zugeführt wird. Zum Speichern der eingeschriebenen informationen wird ein zweiter
Signalpegel von beispielsweise 0 Volt an die Wortleitung und damit an das Gate 3 gelegt, so daß das Auswahlelement
8 sperrt
Vor dem Auslesen wird die Bitleitung BL auf ein erstes Referenzpotential gebracht, das zwischen den bei
Einspeicherung einer »1« und einer »0« erreichten Potentialwerten des Gebiets 8 liegt Zum Zwecke des Auslesens
wird dann das Gate 3 über die Wortleitung WL mit dem ersten Signalpegel belegt, der A in den leitenden
Zustand versetzt- Je nach dem von dem eingeschriebenen
Signal abhängigen Ladungszustand von C findet dabei eine Umladung zwischen Cund der Leitungskapazität
der Bitleitung BL in der einen oder anderen. Richtung statt, die auf der Bitleitung eine Potentialverschiebung
nach positiven oder negativen Potentialwerten hervorruft Diese Potentialverschiebung wird dann in
einem Leseverstärker ausgewertet ggf. regeneriert und im allgemeinen über die Bitleitung BL wieder in dasselbe
Speicherelement A, C eingeschrieben, bevor das Auswahlelement A die Verbindung zur Bitleitung unterbricht
Das Betriebsverfahren nach der ktfindung weicht
von der vorstehend beschriebenen, herkömmlichen Ansteuerung zunächst insofern ab, als die Speicherleitung
SL nicht wie bisher auf einem festen Potential gehalten wird, sondern in Abhängigkeit von dem jeweils einzuschreibeirtlen
binären Signal angesteuert wird, und zwar derart, daß sie jeweils mit dem zu dem Signal auf der
Bitleitung BL inversen Signal beaufschlagt wird. Das gilt
nicht nur für das Einschreiben einer »1«, wobei die Bitleitung auf einem Signalpegel von z. B. +5 Volt und die
Speicherleitung SL gleichzeitig auf 0 Volt liegen, was der herkömmlichen Ansteuerung entspricht, sondern
auch für die Speicherung der binären »0«, bei der nun die Speicherleitung SL auf einen Signalpegel von z. B.
+5VoIt gelegt wird, während die Bitleitung BL auf
0 Volt liegt Beim Auslesen wird dann die Speicherleitung SL auf ein zweites Referenzpotentiai eingestellt,
das beispielsweise mit dem ersten Referenzpotential der Bitleitung BL übereinstimmt. Unter der Annahme, daß
beide Referenzpotentiale gleich sind und im vorliegenden Ansteuerungsbeispiel jeweils +2,5VoIt betragen,
ergeben sich wegen der über C bestehenden kapazitiven Kopplung der Speicherleitung SL und der Speicherzone
8 an der letzteren Auslesepotentiale von ->T$ Volt
bei einer gespeicherten binären »1« und -ron —2,5 Volt
bei einer gespeicherten binären »0«. Gegenüber der auf + 2,5 Volt eingestellten Bitleitung BL ergeben sich somit
Potentialunterschiede von 5 Volt für jedes der beiden binären Zeichen, was einem zwischen beiden Zeichen
bestehenden Potentialunterschied von 10 Volt an der Speicherzone 8 entspricht Stimmen die beiden Referenzpotentiale
nicht überein, so ergeben sich unterschiedlich große Poteritialunterschiede zwischen dem
Gebiet 8 und der Bitleitung BL beim Auslesen der beiden unterschiedlichen binären Signale. Die Summe dieser
Potentialunterschiede beträgt jedoch jeweils 10 Volt.
Bilden mehrere Speicherelemente der beschriebenen Art. die an ein und derselben Bitleitung BL liegen, eine
Matrixzeile, so ändern sich die Potentialverhältnisse eines dieser Elemente beim Einschreiben von binären Zeichen
in ein anderes Speicherelement derselbeti Zeile dann nicht, wenn es bereits dasselbe binäre Zeichen
speichert. Speichert es aber eine binäre »0«, während in ein anderes Speichel element derselben Zeile eine »1«
eingeschrieben wird, so ergibt sich an seiner Speicherzone 8 bei den bisher betrachteten Spannungswerten
eine Potentialabsenkung auf etwa —5 Volt. Damit es
hierbei zu keinem Informationsabbau kommt, ist es notwendig, den zweiten Signalpegel an der Wortleitung,
der die Speicherelemente in ihrem Speicherzustand hält, durch eine Signalspannung negativer Polarität zu bilden. In dem betrachteten Ansteuerungsbcispiel genügt
es, hierfür eine Spannung von —5 Volt zu wählen. Zweckmäßigerweise kann diese Signalspannung negativer Polarität mit der Vorspannung — Uv identisch sein,
die der Halbleiterschicht I zugeführt wird. Wird der Betrag der Vorspannung Uv bei diesem Zahlenbeispiel
kleiner gewählt als 5 Volt, so besteht andererseits die Gefahr eines Informationsabbaus infolge einer Polung
der Grenzschicht zwischen dem Gebiet 9 und der Halbleiterschicht i in Durchlaßrichtung.
F i g. 3 zeigt eine Schaltungsanordnung auf einem
Halbleiterspeicher-Chip, bei der die Bitleitung BL und die dazu parallel verlaufende Speicherleitung SL einer
Matrixzeile dargestellt sind, an die eine Mehrzahl von SneichereiefTienien nsch F i a. \ in der in ¥ \σ.1 d2r°cstellten Art geschaltet sind. An das eine Ende der Bitleitung BL ist eine Lese- und Regenerierschaltung 11 angeschlossen, während das andere Ende von BL über
einen Inverter 12 mit der Speicherleitung SL verbunden ist. Damit werden beide Leitungen über die Schaltung
Il jeweils mit inversen Signalpegeln angesteuert. Rechtsseitig von U sind eine weitere Bitleitung BL'und
eine weitere Speicherleitung SL' für eine andere Matrixzeile vorgesehen, die in analoger Weise über einen
Inverter 12' miteinander verbunden sind.
Fn Fig.4 wird die Lese- und Regenerierschaltung U
als eine an sich bekannte Flipflop-Schaltung dargestellt, die zwei in Serie geschaltete und rückgekoppelte Inverterstufen aufweist Die erste Inverterstufe besteht aus
der Serienschaltung eines Schalttransistors Π und eines als Lastelement betriebenen Transistors 72, die mit
dem DrainanschluB von 72 an eine Versorgungsspannung Vdd und mit dem Sourceanschluß von 71 an Masse geschaltet ist, während die zweite Inverterstufe die in
gleicher Weise angeordneten Transistoren 73 und 74 aufweist. Werden die Transistoren 72 und 74 mittels
einer ihren Gateelektroden über einen Anschluß 13 gemeinsam zugeführten Taktimpulsspannung Φ1 als l-astelemente wirksam geschaltet, so bildet die Schaltung 11
ein Flipflop, bei dem der ausgangsseitige Knoten 14 der Inverterstufe Γ3, 74 mit dem eingangsseitigen Gate
der Inverterstufe 71, 72 verbunden ist, während der ausgangsseitige Knoten 15 der letzteren mit dem eingangsseitigen Gate der ersteren beschaltet ist Beim
Auslesen der Informationen eines Speicherelements A, C über die Bitleitung BL gelangt die Schaltung 11 infolge der auf der Bithitung auftretenden Potentialverschiebung in einen ihrer beiden stabilen Zustände, wobei sich das Potential am Knoten 15 ausgehend von
einem zunächst eingestellten Referenzpotential in der durch die informationsbedingte Potentialverschiebung
definierten Richtung soweit verschiebt, bis entweder die ungefähre Versorgungsspannung VDd oder das Massepotential erreicht wird. Das an 15 erreichte Potential
stellt dann das regenerierte binäre Signal dar, das über
BL wieder in den Speicherkondensator C eingelesen wird.
Die Schaltungsanordnung nach F i g. 4 weist eine aus den Transistoren T5 und T2" bestehende Inverterstufe
auf. Dabei sind T5 und 72* in Serie zueinander geschaltet und liegen zwischen der über einen Anschluß 16
zugeführten Versorgungsspannung VOo und Masse. Der
Invertereingang besteht aus dem Gateanschluß des Transistors T5 und ist mit dem Knoten 15 verbunden.
während der Inverterausgang mit dem Verbindungspunkt 15' zusammenfällt und mit der Speicherleitung SL
beschältet ist. Wird der Transistor T2' durch Zuführung der Taktimpulsspannung Φ X an einen Anschluß 17 als
Lastelement wirksam geschaltet, so tritt bei 15' ein bezüglich des an die Bitleitung BL gelegten Signals inverses Signal auf, das der Speicherieitung SL zugeführt
wird. In gleicher Weise wird über die Inverterstufe 76, 74' vom Knoten 14 ein zu dem auf der Bitleitung BL'
ίο anstehenden Signal inverses Signal abgeleitet und über
den Schaltungspunkt 14' der Speicherleitung SL' zugeführt.
Ergänzt man die bisher beschriebene Schaltung nach Fig.4 durch die mit 18 bezeichnete, die Transistoren
is TY und 73'enthaltende Teilschaltung, die nach Aufbau
und Wirkungsweise der unterhalb der Knoten 14 und 15 liegenden Teilschaltung vollständig entspricht, so werden die beiden Inverterstufen 75, 72' und 76. 74'
ihrerseits zu einer F!inflQnsch2Uur!iT erCTänz?. wobei sich
die bei 15' und 14' abgreifbaren Signale schneller aufbauen und größere Pegel erreichen als das ohne die
Teilschaltung 18 der Fall wäre.
In Fig.5 besteht die mit der Bitleitung BL verbundene Lese- und Regenerierschaltung aus einer Flipflop-
Schaltung mit den Transistoren 77 bis 710, die entsprechend den Transistoren 71 bis 74 von F i g. 4 untereinander und mit dem Massepotential sowie mit der Versorgungssffrnnung Vdd verbunden sind. Der zur Zuführung der Versorgungsspannung Vdd vorgesehene An-
Schluß ist mit 19 bezeichnet, der Anschluß zur Zuführung der Taktimpulsspannung Φ1 -nit 20. Der Knoten
21, der dem Knoten 15 in Fig.4 entspricht, ist mit der
Bitleitung BL beschaltet, während der Knoten 22, der dem Knoten 14 in F i g. 4 entspricht, mit der zugeordne
ten Speicherleitung SL verbunden ist. Auf diese Weise
werden den genannten Leitungen jeweils zueinander inverse Signale zugeführt, ohne daß zwischen ihnen ein
so großer Abstand erforderlich wäre wie in Fig.4.
Zweckmäßig werden jedoch die einzelnen, über die zu
geordneten Wortleitungen WL 1 und WL 2 auswählba
ren Speicherelemente A, C und A', C so mit der Bitleitung BL und der Speicherleitung SL verbunden, daß
etwa für die Hälfte von ihnen (A'. C) die Zuordnung zu diesen Leitungen vertauscht ist. Damit ergeben sich für
die Lese- und Regenerierschaltung 77 bis 710 bezüglich der Schaltungspunkte 21 und 22 symmetrische Belastungen, die zum sicheren Auslesen der gespeicherten
Informationen notwendig sind.
Die vor dem Auslesen durchzuführende Einstellung
der Referenzspannungen auf den Bitleitungen BL und
Speicherleitungen SL kann in an sich bekannter W«.tse
dadurch erfolgen, daß die Transistoren 71, TY, 75, 76,
77 und 79 jeweils zwischen ihren Gate- und Drainanschiüssen kurzgeschlossen werden, wobei sich Refe-
renzpotentiale einstellen, die etwa der halben Versorgungsspannung Vdd entsprechen.
Die oben beschriebenen Transistoren werden zweckmäßig als Feldeffekttransistoren vom Anreicherungstyp
ausgebildet und mit Vorteil in MOS-Technologie realisiert
Die angegebenen Dotierungen der einzelnen Halbleitergebiete können bei Bereitstellung entgegengesetzt
gepolter Betriebsspannungen auch durch die entgegengesetzten Dotierungen ersetzt werden.
Claims (9)
1. Verfahren zum Betrieb eines dynamischen Halbleiter-Speicherelements, bestehend aus einem
Speidtierkondensaior mit einer isoliert über einer dotierten Halbleiterschicht angeordneten Speicherelektrode und mit einer oberflächenseitig in der
Halbleiterschicht angeordneten, entgegengesetzt dotierten Speicherzone und aus einem Auswahlelement, das ein mit einer Bitleitung verbundenes, entgegengesetzt dotiertes Sourcegebiet und ein mit einer Wortleitung verbundenes Gate aufweist, bei
dem das Auswahlelement zum Einschreiben oder Auslesen von binären Informationen durch Zuführung eines ersten Signalpegels an das Gate in einen
ersten Schaltzustand versetzt wird, in dem es das Sourcegebiet mit der Speicherzone leitend verbindet, während es zum Speichern der Informationen
durch Zuführung eines zweiten Signalpegels in einem zweiten Schaltzustand gehalten wird, in dem es
diese Verbindung unterbricht, und bei dem die Bitleitung beim Einschreiben mit den zu speichernden
binären Signalen belegt wird, während sie vor dem Auslesen an ein erstes Referenzpotential geschaltet
wird, dadurch gekennzeichnet, daß die Speicherelektrode (7) beim Einschreiben jedes binären Signals mit einem bezüglich des Bitleitungssignals jeweils inversen Signal beaufschlagt wird und
beim Auslesen an ein zweites Referenzpotential gelegt wird und c!?ß der erste und zweite Signalpegel
von Signalspannungen unterschiedlicher Polarität gebildet werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das zweite ReferenzKotential mit dem
ersten übereinstimmt.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die den zweiten Signalpegel bildende Signalspannung mit einer der Halbleiterschicht zugeführten Vorspannung (-Uv) identisch
ist.
4. Schaltungsanordnung zur Durchführung des Verfahrens nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß eine mit der Speicherelektrode (7) verbundene Speicherleitung (SL) vorgesehen ist, die an den Ausgang eines Inverters (12;
TS, TT) geschaltet ist, dessen Eingang mit der Bitleitung (BL) verbunden ist.
5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß der Eingang des Inverters (TS, T2') gemeinsam mit der Bitleitung (BL) an
einen Knoten (15) einer als Lese- und Regenerierschaltung dienenden Flipflop-Schaltung (11) geschaltet ist.
6. Schaltungsanordnung nach Anspruch 5, dadurih gekennzeichnet, daß an den zweiten Knoten
(11) der Flipflop-Schaltung (11) eine zweite Bitleitung (BL') und ein zweiter, für eine zweite Speicherleitung (SL') vorgesehener inverter (Tb, 7"4') geschaltet sind.
7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß die beiden Inverter (TS,
T2'\ T6, TA') in Serie zueinander geschaltet und mit
einer Rückkopplung versehen sind, so daß sie eine zweite Flipflop-Schaltung bilden.
8. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Speicherleitung (SL)
an den ersten Knoten (22) einer über ihren zweiten
Knoten (21) mit der Bitieitung verbundenen, als Lese- und Regenerierschaltung dienenden Flipflop-SchaltungfT7bis Γ10) geschaltet ist.
9. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, daß eine Mehrzahl von dynamischen Speicherelementen (A, C; A', C) derart an
die Bit- und Speicherleitung (BL und SL) geschaltet sind, daß sich etwa für die Hälfte von ihnen (A', C)
die Zuordnung zu diesen Leitungen umkehrt
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19772739086 DE2739086C2 (de) | 1977-08-30 | 1977-08-30 | Verfahren zum Betrieb eines dynamischen Halbleiter-Speicherelementes und Schaltungsanordnung zur Durchführung des Verfahrens |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19772739086 DE2739086C2 (de) | 1977-08-30 | 1977-08-30 | Verfahren zum Betrieb eines dynamischen Halbleiter-Speicherelementes und Schaltungsanordnung zur Durchführung des Verfahrens |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2739086A1 DE2739086A1 (de) | 1979-03-08 |
DE2739086C2 true DE2739086C2 (de) | 1986-01-02 |
Family
ID=6017684
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19772739086 Expired DE2739086C2 (de) | 1977-08-30 | 1977-08-30 | Verfahren zum Betrieb eines dynamischen Halbleiter-Speicherelementes und Schaltungsanordnung zur Durchführung des Verfahrens |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE2739086C2 (de) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4247917A (en) * | 1979-08-27 | 1981-01-27 | Intel Corporation | MOS Random-access memory |
JPS5948477B2 (ja) * | 1980-03-31 | 1984-11-27 | 富士通株式会社 | 半導体記憶装置 |
US4420822A (en) * | 1982-03-19 | 1983-12-13 | Signetics Corporation | Field plate sensing in single transistor, single capacitor MOS random access memory |
-
1977
- 1977-08-30 DE DE19772739086 patent/DE2739086C2/de not_active Expired
Non-Patent Citations (1)
Title |
---|
NICHTS-ERMITTELT |
Also Published As
Publication number | Publication date |
---|---|
DE2739086A1 (de) | 1979-03-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2414917A1 (de) | Leseverstaerker | |
DE2154024A1 (de) | Binäres Speicherelement aus einer Flip-Flop Schaltung | |
DE2303409A1 (de) | Monolithisch integrierbare speicheranordnung | |
DE4336907A1 (de) | Substratpotential-Erzeugungsschaltung zum Erzeugen eines Substratpotentials mit einem niedrigen Pegel und Halbleitervorrichtung mit einer solchen Schaltung | |
DE2707456C3 (de) | ||
DE3486418T2 (de) | Halbleiterspeicheranordnung | |
DE2647892A1 (de) | Eingabepufferschaltung | |
DE3714980C2 (de) | ||
DE1959870C3 (de) | Kapazitive Speicherschaltung | |
DE2823854A1 (de) | Integrierte halbleiterspeichervorrichtung | |
DE2655999A1 (de) | Speicherzelle mit transistoren, die mit verschiedenen schwellenwertspannungen arbeiten | |
DE2622307C2 (de) | Integrierte Halbleiterspeichervorrichtung | |
DE2129687A1 (de) | Digitale Speicherschaltung | |
DE4138102C2 (de) | Halbleiterspeichereinrichtung und Verfahren zum Betreiben einer Halbleiterspeichereinrichtung | |
DE2754987C2 (de) | Halbleiter-Speichervorrichtung | |
DE2532594A1 (de) | Halbleiterspeicher | |
DE4406459A1 (de) | Integrierte Halbleiterschaltungsvorrichtung mit Speicherzellenanordnung | |
DE3307756C2 (de) | ||
DE2223734A1 (de) | Monolithische Speicherzelle | |
DE2033260C3 (de) | Kapazitiver Speicher mit Feldeffekttransistoren | |
DE2146905A1 (de) | Datenspeicher, insbesondere monoh thisch integrierter Halbleiter Daten speicher | |
DE2739086C2 (de) | Verfahren zum Betrieb eines dynamischen Halbleiter-Speicherelementes und Schaltungsanordnung zur Durchführung des Verfahrens | |
DE3028754C2 (de) | Dynamischer Leseverstärker für MOS-Halbleiterspeicher | |
DE2702830C2 (de) | ||
EP0020928B1 (de) | Elektrische Speicheranordnung und Verfahren zu ihrem Betrieb |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OAM | Search report available | ||
OC | Search report available | ||
8110 | Request for examination paragraph 44 | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |