DE2455484A1 - Monolithisch integriertes halb-festspeicher-element - Google Patents

Monolithisch integriertes halb-festspeicher-element

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DE2455484A1 DE19742455484 DE2455484A DE2455484A1 DE 2455484 A1 DE2455484 A1 DE 2455484A1 DE 19742455484 DE19742455484 DE 19742455484 DE 2455484 A DE2455484 A DE 2455484A DE 2455484 A1 DE2455484 A1 DE 2455484A1
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Description

Böblingen, den 22. November 1974 bu/se
Anmelderin: International Business Machines
Corporation/ Armonk, N.Y. 10504
Amtliches Aktenzeichen: Neuanmeldung Aktenzeichen der Anmelderin: FI 973 053
!Monolithisch integriertes Halb-Festspeicher-Element
Die Erfindung betrifft ein monolithisch integriertes Halb-Festspeicher-E lement, das insbesondere für den Einsatz in einer Speichermatrix gee.ignet ist.
Speicherelemente für die Computertechnik werden üblicherweise in bipolarer Transistor-/ FET-, und in FAMOS-Technik erstellt, wobei FAMOS ein Akronym für "Floating Gate Avalanche Breakdown MOS"-Transistor bedeutet. Ein Feldeffekt-Transistor dieser Bauart besitzt zwischen Gate-Elektrode und MOS-Substratkanal ein zweites, auf schwebendem Potential gehaltenes Gate, das sowohl vom Substrat als auch von der Gate-Elektrode isoliert angebracht ist. Speicherelemente, die gemäß den oben genannten Techniken hergestellt sind, bestehen jeweils aus einer Vielzahl von aktiven Bauelementen zur Speicherung der digitalen Information und werden häufig entsprechend der Anzahl dieser aktiven Bauelemente in einem Speicherelement gekennzeichnet. Speicherelemente dieser Art lassen sich auch danach unterscheiden, ob sie gleichspannungs-stabil oder wechselspannungs-stabil sind. Im letzteren Falle ist eine periodische Auffrischung der Information erforderlich. Eine weitere Charakterisierung nach der Funktion läßt sich treffen, wenn unterschieden wird, ob ein Festspeicher oder ein Schreib-Lesespeicher, in dem die Information leicht abgeändert werden kann, vorliegt. Hierzwischen gibt es nun eine dritte Alternative, nämlich den Halb-Festspeicher,
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dessen Information zwar über einem mehr oder weniger langem Zeitraum lediglich als zerstörungsfrei ausgelesen werden soll, hinwiederum aber auch nach Bedarf mehr oder weniger abgeändert werden kann. Hierbei ist im allgemeinen der Schreibzyklus langer als es bei einem Schreib-Lesespeicher der Fall ist. Ein relativ langer Schreibzyklus ist aber immerhin noch bedeutend schneller und auch weniger aufwendig als der Ersatz eines Festspeichers durch einen anderen. Außerdem sollen bei Halb-Festspeichern die bei Festspeichern allgemein vorliegenden Vorteile, wie höhere Integrationsdichte, Umschaltgeschwindigkeit, geringer Leistungsbedarf und Gleichspannungsstabilität beibehalten werden.
Die Aufgabe der Erfindung besteht deshalb darin, ein Halb-Festspeicher-Element mit gegenüber bisher verbesserten Eigenschaften bereitzustellen, wobei ein im Bedarfsfall erforderlicher SchreibVorgang aber mit solchen Spannungswerten durchführbar sein soll, wie sie bei normaler Betriebsweise der Speicheranordnung vorgegeben sind; hierbei sollen noch eine leichte Herstellbarkeit und hohe Betriebszuverlässigkeit eine weitere Vorbedingung sein.
Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß das monolithisch integrierte Halb-Festspeicher-Element aus einem die Basis eines bipolaren Transistors über die Drain-Zone ansteuernden MOS-FET mit einem zwischen Gate-Elektrode und MOS-FET-Substrat angeordneten und auf schwebendem Potential gehaltenen zweiten Gate besteht, wobei zur Zweifachkoinzidenz-Ansteuerung der mit einer ersten Ansteuer- bzw. Leseleitung verbundene Kollektor des bipolaren Transistors am MOS-FET-Substrat liegt, die Source-Zone an die zweite Ansteuerleitung und die Gate-Elektrode an die Löschleitung angeschlossen ist.
Ein Speicherelement gemäß dieser Bauart verbindet dabei die Vorteile eines Festspeicher-Elements mit der Möglichkeit der Informationseinschreibung nach Abschluß des Herstellvorgangs eines entsprechenden Halbleiterbauelements.
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Vorteilhafte Weiterbildungen und Ausgestaltungen der Erfindung sind in den Unteransprüchen aufgeführt.
'Weitere Vorteile der Erfindung ergeben sich aus der nachfolgeniden Beschreibung von Ausführungsbeispielen anhand der unten •aufgeführten Zeichnungen und aus den Patentansprüchen.
!Es zeigen:
;Fig. 1 ein Schaltbild eines erfindungsgemäßen Speicherelements,
iFig. 2 einen ausschnittsweisen Querschnitt durch
eine monolithisch integrierte Halbleiterstruktur eines erfindungsgemäßen Speicherelements,
Fig. 3 Impulsdiagramme zur Erläuterung der Wirkungsweise des erfindungsgemäßen Speicherelements,
Fig. 4 einen Ausschnitt aus einer Speichermatrix, die
aus erfindungs,gemäßen Speicherelementen aufgebaut ist.
Ein Speicherelement gemäß der Erfindung wird zum Aufbau einer Speichermatrix in einer Halbleiterscheibe verwendet. Wie sich aus der Darstellung in Fig. 1 ergibt, besteht jedes Speicherelement aus einem bipolaren Transistor Q1 und einem FAMOS-Halbleiterbauelement Q2. Adressierleitung, üblicherweise als Bitleitungen 12 und Wortleitungen 38 bezeichnet, verlaufen senkrecht zueinander in der Speichermatrix und sind an ihren Kreuzüngsstellen mit den entsprechenden Speicherelement-Anschlüssen verbunden. Das FAMOS-Halbleiterbauelement besitzt ein die gesteuerten Elektroden 20 und 22, wobei die eine gesteuerte Elektrode 22 mit einer der Adressierleitungen, wie z.B. der Wortleitung 38 verbunden ist. Die andere gesteuerte Elektrode 20 des FAMOS-Halbleiterbauelements ist mit der Basis 20 des
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bipolaren Transistors verbunden. In der monolithisch integrierten Halbleiterschaltung kann dabei eine einzige Halbleiterzone •gleichzeitig als Basiszone 20 eines bipolaren Transistors und als gesteuerte Elektrode 20 eines unipolaren Transistors dienen. Dies ist der Grund dafür, daß beide Teile mit dem gleichen Bezugszeichen versehen sind. Das Substrat 14 des FAMOS-HalbleiterbauelementS ist mit dem Kollektor 14 des bipolaren Transistors verbunden und außerdem mit der anderen Adressierleitung, wie z.B. der Bitleitung 12. In der monolithischen Schaltungstechnik bestehen das Substrat 14 und der Kollektor 14 aus ein und derselben Halbleiterzone. Es ist hervorzuheben, daß die Adressierleitung 12 in Gestalt der Subkollektorzone 12 (Fig. 2) gleichzeitig die Kollektorzone des bipolaren Transistors Q1 bildet. Das FAMOS-Halbleiterbauelement Q2 besitzt ein Gate-Elektrodenpaar, wobei das erste Gate 26, als nicht auf festem Potential liegend, keinen direkten elektrischen Anschluß mit irgend einem Schaltungsteil aufweist. Das zweite Gate 32, auch als Löschgate be-I zeichnet, ist mit der Löschleitung 36 verbunden. Die Emitterzone ; 24 des bipolaren Transistors Q1 ist an den Anschluß 34 angeschlosj sen.
I Aus der Abbildung nach Fig. 2 ergibt sich ein in bipolar-FET- ■ Technik hergestelltes Halbleiterbauelement, das ein P-leitendes
j Substrat 10 besitzt. Hierin wird zunächst eine N+-Subkollektor-
zone 12 gebildet. Wie bereits erwähnt, wirkt diese Subkollektorzone 12 gleichzeitig als Kollektor für den bipolaren Transistor Q1 und bildet außerdem die Bit-Leitung für das Speicherelement. Die Subkollektorzone 12 ist andererseits begrenzt durch die N-leitende Halbleiterzone 14, die mit Hilfe eines EpitaxiVerfahrens auf das Substrat 12 aufgebracht wird, so daß der Subkollektor 12 hierin, wie schematisch in Fig. 2 angedeutet, ausdiffundieren kann. P-leitende Isolationszonen 16 und 18 werden dann zusammen mit den P-leitenden Zonen 20 und 22 in diese Epitaxischicht 14 eingebracht. Die Bildung solcher Isolationszonen 16 und 18 und der Zonen 20 und 22 ist ansich bekannt und läßt sich durch Diffusion, Ionenimplantaion oder andere, diesbezügliche Techi
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liehe Techniken erstellen. In die Zone 20 wird dann eine N -Zone
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eingebracht. Ks wird betont, daß die Zone 20 die Basis des :
! bipolaren Transistors Q1 bildet und daß beide Zonen 20 und ; 22 die gesteuerten Elektroden (Drain und Source) des FAMOS- ;
; Halbleiterbauelementes Q2 bilden. Die N -Zone 24 bildet die , Emitterzone des bipolaren Transistors Q1, während die N-Epitaxizone 14 innerhalb der Isolationszonen 16 und 18 die Substrat- ' zone des FAMOS-Halbleiterbauelements Q2 darstellen. Das nicht auf festem Potential liegende Gate 26 wird anschließend über einer elektrisch isolierenden Zone 28 in bekannter Weise aufgebracht. Eine zweite elektrisch isolierende Zone 30 trennt das Löschgate 32 von dem nicht auf festem Potential liegenden Gate 26.Elektrisch leitende Anschlußverbindungen 34, 36 und
38 werden dann über entsprechende Löcher in Isoliermaterial
40 mit Hilfe bekannter Verfahrenstechniken eingebracht. Aus diesem Grunde sind die Bezugszeichen des Ersatzschaltbildes ! in Fig. 1 soweit wie möglich auch in die Struktur der Fig. 2 übernommen. So ist z.B. die Bitleitung 12 im Schaltbild nach j Fig. 1 durch eine hochdotierte Subkollektorzone 12 in der \ Struktur nach Fig. 2 dargestellt.
Die Ansteuerung eines Speicherelements erfolgt durch Impulseingabe, wie es sich mit Hilfe der Fig. 3 erläutern läßt. Um ein spezielles Speicherelement einzuschreiben, wird der Bit-
; leitung 12 ein Impuls mit einer Amplitude von etwa + 10 V
zugeführt, so daß die Kollektorzone 14 des bipolaren Transistors J Q1 und das Substrat des FAMOS-Halbleiterbauelements Q2 auf ein entsprechendes Potential angehoben werden. Soll eine binäre 0 eingeschrieben werden, dann bleibt die Wortleitung 38 auf 0 Potential, so daß kein Lawinendurchbruch im FAMOS-Halbleiterbauelement Q2 eintreten kann. Soll jedoch eine binäre 1 eingeschrieben werden, dann wird der Wortleitung 38 ein negativer Impuls zugeführt mit einer Amplitude von etwa 15 Volt. Dies ergibt eine Potentialdifferenz von etwa 25 Volt zwischen dem FAMOS-Substrat 14 und der gesteuerten Elektrodenzone 22 im Halbleiterbauelement Q2. Für die hier in Betracht kommenden FAMOS-HaIbleiterbauelemente reichen 25 Volt völlig aus, um
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ein Lawinendurchbruchspotential zur Injektion heißer Elektronen zur nicht an festem Potential liegenden Gate-Elektrode 26 herbeizuführen. Für den Schreibbetrieb bleibt der Emitteranschluß 34 offen, d.h. es wird kein festes Potential angelegt. Die heißen Elektronen werden am nicht auf festem Potential liegenden Gate eingefangen, so daß das FAMOS-HaIbleiterbauelement Q2 in seinen Zustand geringer Impedanz gebracht wird, der sich unter Umständen und je nach Bedarf auch auf Jahre hinaus beibehalten läßt.
!Der auf Injektion heißer Elektronen in den dargestellten P-Kanal-JTransistor beruhende Schreibvorgang ergibt sich hauptsächlich jaus der Beschleunigungswirkung des elektrischen Feldes im Gate- ;0xid 28. Die am nicht auf festem Potential liegenden Gate 26 eingefangenen Elektronen erhöhen die Durchbruchsspannung und ergeben damit eine entsprechende Herabsetzung in der Wirkung des Lawinejn |durchbrucheffektes. Dies tritt sehr schnell ein, so bald nämlich ;die Lawinendurchbruchsspannung erreicht ist und das Halbleiterbauelement eingeschaltet wird. Jedoch besteht hierbei sowohl leine Amplituden- als auch eine Zeitabhängigkeit. Die Zeitabhängigkeit beruht auf der Tatsache, daß das elektrische Feld in dem Maße abgebaut wird, wie sich die Ladung an dem Gate erhöht, wobei dann natürlich entsprechend weniger Elektronen in Richtung auf das Gate beschleunigt werden.
Mit Hilfe der gleichen Impulsdarstellung läßt sich auch die Leseoperation erläutern. Hierbei ist vorauszuschicken, daß die Bitleitung 12 in der Praxis gleichzeitig als Abfühlleitung Verwendung findet, um den Speieherzustand des Speieherelernentes abzufühlen. Wenn das Speicherelement einer Leseoperation unterworfen wird, dann wird der Emitteranschluß 34 des bipolaren Transistors Q1 auf ein negatives Potential, wie z.B. -3 Volt gebracht. Die Wortleitung 38 erhält Impulse, deren Amplituden zwischen diesem negativen Potential von -3 Volt und einem demgegenüber positiven Potential, wie z.B Erdpotential schwanken. Die an dem auf schwebendem Potential liegenden Gate gespeicherte Information wird dann über die Bitleitung 12 abgefiihlt. Eine FI 973 053
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binäre 1 ist gemäß oben stehender Vereinbarung dann gespeichert, j wenn das auf schwebendem Potential liegende Gate derart aufgeladen ist, daß das FAMOS-HaIbleiterbauelement Q2 einen Zustand geringer Impedanz aufweist, so daß ein Signal von der Wortleitung auf die Bitleitung übertragen werden kann. Ist so das FAMOS-HaIbleiterbauelement Q2 leitend, dann schaltet ein über Wortleitung 38 zugeführter Impuls positiver Amplitude den bipolaren Transistor Q1 in den Ein-Züstand, so daß die nun als Abfühlleifcung wirkende Bitleitung 12 einen negativen Impuls erhält. Ist eine binäre 0 gespeichert, dann ist das auf schwebendem Potential liegende Gate nicht geladen, so daß dann auch das FAMOS-Halbleiterbauelemeni Q2 nicht im leitenden Zustand ist und damit auch kein Signal von der Wortleitung 38 auf die Basis des bipolaren Transistors Q1 übertragen werden kann. Die Bitleitung 12 bleibt also in !diesem Fall auf Erdpotential.
Zum Löschen der im FAMOS-Halbleiterbauelement Q2 gespeicherten Information dient das Anlegen eines entsprechenden Potentials an das Gate 32. Wird so ein ausreichendes Potential in der Größe von 30 bis 35 Volt Wechselspannung einer Frequenz von 60 Hz an das Gate 32 angelegt, läßt sich das Speicherelement in weniger {als 10 Perioden löschen, indem die am auf schwebendem Potential
jliegende Gate-Elektrode 26 befindliche Ladung abgebaut wird, bis !sich ein 0 Volt Potential einstellt.
Die in Fig. 4 gezeigte Matrixanordnung der Speicher !entente gemäß der Erfindung zeigt die orthogonal zueinander ausgerichteten Adressierleitungen enthaltend die Wortleitungen W/L 0, 1, N und die Bitleitungen B/L 0, 1, N, die mit allen Speicherelementen wie in der Schaltungsanordnung nach Fig. 1 gezeigt, verbunden sind. Auch hier wiederum sei betont, daß die Bitleitungen mit den Subkollektorzonen identisch sind. Dementsprechend ergeben sich hierbei also keine sich überschneidenden elektrischen Leitungszüge, da die gemeinsamen Emitterzuleitungen, wie z.B. 34A, 34B, 34C parallel oder zumindest in gleicher Richtung verlaufen, Wie die Löschleitüngen 36A, 36B, 36C.
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Das erfindungsgemäß aufgebaute semipermanente bzw. Halbfest-Speicherelement zeigt die Vorteile eines permanenten Speicherelements, indem nämlich Speicherdichte, Schaltgeschwindigkeit, Energieunabhängigkeit und geringer Leistungsbedarf, wie sie den letztgenannten Speicherelementen eigentümlich sind, auch bei den erfindungs-
gemäßen Speicherelementen vorliegen. Hingegen sind die Nachteile eines permanenten Speicherlementes insofern ausgeschaltet, als nach Abschluß des Herstellungsverfahrens einer solchen Speicherelementanordnung jeweils gewünschte Speieherzustände jederzeit Inach Bedarf eingebracht bzw. gelöscht werden können. Hervorzuheben list hierbei, daß eine wiederholte Speicherbelegung möglich ist, indem entsprechende FAMOS-Halbleiterbauelemente einem entsprechenden Lawinendurchbruch aufgrund heißer Elektroneninjektion auf das !Gate mit schwebendem Potential unterzogen werden. Hierbei ist !weder das angelegte positive noch das angelegte negative Potential jallein in der Lage, einen solchen Lawinendurchbruch herbeizuführen, so daß bei Normalbetrieb des semipermanenten Speichers kein Schreib-Vorgang herbeigeführt werden kann. Die erfindungsgemäße leitende Verbindung zwischen dem FAMOS-Halbleiterbauelementsubstrat 14 und der Subkollektorzone 12 gestattet dabei diese Betriebsart. Für die iLesevorgänge ist diese letztgenannte Verbindung allerdings ohne Bedeutung, da die gespeicherte Information über den bipolaren Transistor Q1 abgefühlt werden kann, indem der Impedanzzustand des FAMOS-HaIbleiterbauelementes festgestellt wird. Die Basis 20 des bipolaren Transistors Q1 dient dabei wie beschrieben zu diesem Zweck.
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Claims (6)

  1. - 9 PATENTAN SPRÜCHE
    Monolithisch integriertes Halb-Festspeicher-Element, bestehend aus einem die Basis eines bipolaren Transistors (Qt) über die Drain-Zone (20) ansteuernden MOS-FET (Q2) mit einem zwischen Gate-Elektrode (32) und MOS-FET-Substrat (14) angeordneten und auf schwebendem Potential gehaltenen zweiten Gate (26), wobei zur Zweifachkoinzidenz-Ansteuerung, der mit einer ersten Ansteuer- bzw. Leseleitung (12) verbundene Kollektor des bipolaren Transistors (Q1) : am MOS-FET-Substrat (14) liegt, die Source-Zone (22) an die zweite Ansteuerleitung (38) und die Gate-Elektrode (32) an die Löschleitung (36) angeschlossen ist.
  2. 2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß das MOS-FET-Substrat (14) zugleich als Kollektor des bipolaren Transistors (Qt) ausgebildet ist, dessen Basis ihrerseits zusätzlich die Drain-Zone (20) des MOS-FETs (Q2) darstellt, in die noch die Emitterzone (24) des bipolaren Transistors (QD eingebracht ist.
  3. 3. Anordnung nach Anspruch 1 und/oder Anspruch 2, dadurch gekennzeichnet, daß das MOS-FET-Substrat (14) als Epitaxieschicht auf einem eine zugleich als Leseleitung (12) ausgebildete Subkollektorzone für den bipolaren Transistor (Qt) tragenden Halbleitersubstrat (10) entgegengesetzten Leitfähigkeitstyps aufgebracht ist.
  4. 4. Anordnung nach Anspruch 2 und/oder ,3, dadurch gekennzeichnet, daß die Isolationszonen (16, 18) im MOS-FET-Substrat (14) angrenzend an die Drain- und Source-Zonen (20, 22) eingebracht sind.
  5. 5. Anordnung nach Anspruch 1 bis Anspruch 4, dadurch gekennzeichnet, daß die Kanalzone des MOS-FET-Substrats (14) mit einer ersten, die Source- und Drainzonen (20, 22)
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    überlappenden und das auf schwebendem Potential gehaltene Gate (26) tragenden, dielektrischen Schicht (28) bedeckt ist, welches seinerseits eine zweite, die Gate-Elektrode (32) tragende dielektrische Schicht (30) trägt.
  6. 6. Anordnung nach Anspruch 5, gekennzeichnet als Matrixelement in einer Halbleiterscheibe, die mit einer isolierenden Schicht (40) überdeckt ist, in die Löcher für die Elektroden- und Gate-Anschlüsse (34, 38, 36) eingebracht sind und auf der parallel zueinander verlaufende, mit den Elektroden- und Gate-Anschlüssen (34, 38, 36) verbundene Leitungszüge (34A, 36A, 38A) angebracht sind, wobei die Emitterzuleitung (34A) der bipolaren Transistoren (QD von der Betriebsspannungsquelle abschaltbar ist.
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