DE3346831C2

DE3346831C2 - Speicher-Feldeffekttransistor und Verfahren zum Betreiben desselben

Info

Publication number: DE3346831C2
Application number: DE3346831A
Authority: DE
Inventors: Yoshihisa Mizutani
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1983-01-10
Filing date: 1983-12-23
Publication date: 1996-01-25
Anticipated expiration: 2003-12-24
Also published as: JPS59126674A; US4665418A; DE3346831A1; JPH0256818B2

Description

Die Erfindung betrifft einen Speicher-Feldeffekttransistor nach dem Oberbegriff der Patentansprüche 1 bis 6 sowie ein Verfahren zum Betreiben eines derartigen Speicher-Feldeffekttransistors.

Ein derartiger Speicher-Feldeffekttransistor ist aus einer Veröffentlichung in der Zeitschrift "Electronics and Communication in Japan", Vol. 59-C, Nr. 8, Seiten 101 bis 109, bekannt und nachfolgend anhand von Fig. 1 der Zeichnungen näher beschrieben.

Fig. 1 zeigt in schematischer Darstellung den Aufbau der bekannten Speicherzelle, die in einem herkömmlichen lösch- und wiederprogrammierbaren Festwertspeicher (EPROM) eingesetzt wird. Diese Speicherzelle mit n-Kanal weist ein p-Substrat aus monokristallinem Silizium einen n⁺-Sourcebereich 2 und einen Drainbereich 3, ein potentialmäßig freischwebendes Gate 4, das im Kanalbereich zwischen Source 2 und Drain 3 unter Zwischenschaltung einer Gateisolationsschicht 5 ausgebildet ist, ein Steuergate 6, eine Sourceelektrode 7 und eine Drainelektrode 8 auf.

Wenn in das Speicherelement nach Fig. 1 Daten eingeschrieben werden sollen, muß eine hohe Spannung, z. B. mehr als +20 V, zwischen Steuergate 6 und Drainelektrode 8 angelegt werden. Damit wird eine Stoßionisation oder eine Lawinenerscheinung nahe dem Drainbereich 3 hervorgerufen aufgrund der Elektronen, die vom Sourcebereich 2 zum Drainbereich 3 fließen, wodurch eine Anzahl von Elektronen- Löcher-Paaren erzeugt wird. Ein Teil der Elektronen unter diesen Elektronen-Löcher-Paaren wird im freischwebenden Gate 4 über die Gateisolationsschicht 5 implantiert und dort eingefangen. Damit erhält, wenn die Elektronen im freischwebenden Gate 4 eingefangen worden sind, die Speicherzelle eine hohe Schwellenspannung. Auch wenn die Auslesespannung an das Steuergate 6 angelegt wird, wird deshalb die Speicherzelle nicht eingeschaltet. Für den Fall, daß die Elektronen nicht im Floating Gate 4, im folgenden auch freischwebendes Gate oder potentialmäßig freischwebendes Gate genannt, eingefangen werden, hat die Speicherzelle eine niedrige Schwellenspannung, so daß diese Speicherzelle beim Anlegen der Auslesespannung an das Steuergate 6 eingeschaltet wird. Die einmal eingeschriebenen Daten können durch Ultraviolettbestrahlung der Speicherzelle wieder gelöscht werden.

Bei der weiteren Entwicklung der Mikroprozessortechnologie für Halbleiterelemente wurden besonders die Kanallängen verkürzt, wodurch eine Erhöhung der Schaltgeschwindigkeiten erreicht wird. Diese Tendenz ist besonders auf dem Gebiet der EPROMs deutlich hervorgetreten, wo die Kanallängen der Speicherzellen ganz erheblich verkürzt wurden. Dieses Verkürzen der Kanallängen hat jedoch einen negativen Einfluß auf die Eigenschaften des Halbleiterelementes. So wird z. B. das sich im Kanalbereich aufgrund der zwischen Source- und Drainbereich anliegenden Spannung entstehende elektrische Feld aufgrund der Verkürzung des Kanalbereiches stark. Auch wenn z. B. eine relativ niedrige Spannung von etwa +5 V zwischen Drainbereich und Steuergate während des Auslesevorgangs des EPROM angelegt wird, werden die vom Sourcebereich zum Drainbereich fließenden Elektronen auf so hohe Geschwindigkeiten beschleunigt, daß aufgrund der hohen kinetischen Energie, die sie dabei erreichen, im Kanalbereich nahe dem Drainbereich Stoßionisation hervorgerufen werden kann. Bei einem hochintegrierten EPROM mit vielen Speicherzellen, die alle eine kurze Kanallänge haben, werden die Elektronen in das freischwebende Gate der Speicherzelle mit niedrigem Schwellenspannungswert beim Auslesevorgang injiziert und darin eingefangen, wodurch die Schwellenspannung dieser Speicherzelle größer wird. Ein derart fehlerhafter Schreibvorgang kann dadurch verhindert werden, daß die Spannung der anliegenden Spannungsquelle verringert wird. Dies wiederum führt jedoch zu einer Absenkung der Geschwindigkeit beim Datenauslesen aus der Speicherzelle.

Aus "Patent Abstracts of Japan" vom 17. 11. 81, Vol. 5, Nr. 179, zu JP 56-104473 ist ein Halbleiterspeicherelement bekannt, das ein Halbleitersubstrat eines ersten Leitfähigkeitstyps sowie erste und zweite Halbleiterbereiche eines zweiten Leitfähigkeitstyps aufweist, die in der Oberfläche des Substrats voneinander getrennt ausgebildet sind. Ferner ist dort ein Floating Gate vorgesehen, das über einem Kanalbereich zwischen den ersten und zweiten Halbleiterbereichen isoliert ausgebildet ist. Hierauf ist ein Steuergate isoliert ausgebildet. Mit Potentialeinstelleinrichtungen können den ersten und zweiten Halbleiterbereichen Potentiale vorgegeben werden. Der zweite Halbleiterbereich ist mit einem mit ihm elektrisch verbundenen Zusatzbereich ausgestattet, der in Berührung mit dem Kanalbereich ausgebildet ist und eine Störstellenkonzentration aufweist, die niedriger als die des Hauptbereichs ist. Dieses Halbleiterspeicherelement weist jedoch sowohl beim Einlesen als auch beim Auslesen von Daten eine verhältnismäßig geringe Arbeitsgeschwindigkeit auf.

Aus "IBM Technical Disclosure Bulletin", Vol. 15, Nr. 4, September 1971, Seiten 1342 und 1342a, ist ein Feldeffekttransistor bekannt, bei dem ein aktiver Bereich flacher ausgebildet ist als der andere. Die Kanallänge ist dabei besonders gering.

Aus der Druckschrift GB 12 25 227 ist ein Feldeffekttransistor bekannt, bei dem der aktive Bereich aus einer Metallschicht besteht, die auf der Oberfläche eines Halbleitersubstrats angeordnet ist.

Der Erfindung liegt die Aufgabe zugrunde, einen Speicher-Halbleitertransistor der eingangs genannten Art zu schaffen, bei dem die Gefahr fehlerhafter Einschreiboperationen wesentlich verringert ist, dabei aber eine verhältnismäßig hohe Datenauslesegeschwindigkeit erzielt wird.

Erfindungsgemäß wird diese Aufgabe alternativ mit den Merkmalen des kennzeichnenden Teils jeweils eines der Patentansprüche 1 bis 6 gelöst.

Ein Verfahren zum Betreiben der erfindungsgemäßen Speicher-Halbleitertransistoren ergibt sich aus dem Patentanspruch 7.

Durch Abschwächung des elektrischen Feldes nahe dem ersten oder zweiten, beim Datenauslesen als Drainbereich wirkenden Halbleiterbereich wird bei den erfindungsgemäßen Speicher-Halbleitertransistoren in vorteilhafter Weise verhindert, daß nahe diesem Bereich Stoßionisation auftritt. Dadurch wird ein fehlerhaftes Einschreiben von Daten während des Auslesevorganges vermieden.

Bevorzugte Ausführungsformen der Erfindung werden nachfolgend anhand von Fig. 2 bis 10 der Zeichnungen näher beschrieben. Darin zeigt

Fig. 1 eine in einem herkömmlichen EPROM eingesetzte Speicherzelle in schematischer Darstellung im Schnitt,

Fig. 2 eine erste Ausführungsform eines erfindungsgemäßen Speicher-Halbleitertransistors in schematischer Darstellung im Schnitt,

Fig. 3 einen Teilbereich aus Fig. 2 in vergrößerter Darstellung bei Ausbildung einer Verarmungsschicht zwischen dem Substrat und dem beim Auslesen als Drainbereich dienenden Halbleiterbereich,

Fig. 4A und 4B Diagramme zur Darstellung der Verteilung der elektrischen Feldstärke beim Gegenstand von Fig. 2 und 3 im Grenzbereich zwischen dem Substrat und dem beim Auslesen als Drainbereich dienenden Halbleiterbereich,

Fig. 5 ein Schaltbild einer Ausführungsform zur Einspeisung der Spannung in einen Speicher-Halbleitertransistor nach Fig. 2,

Fig. 6 eine weitere Ausführungsform eines erfindungsgemäßen Speicher-Halbleitertransistors in schematischer Darstellung im Schnitt,

Fig. 7 einen Teilbereich aus Fig. 6 in vergrößerter Darstellung bei Ausbildung einer Verarmungsschicht zwischen dem Substrat und dem beim Auslesen als Drainbereich dienenden Halbleiterbereich,

Fig. 8 eine weitere, durch Abwandlung der Speicherzelle nach Fig. 2 gebildete Ausführungsform eines erfindungsgemäßen Speicher-Halbleitertransistors in schematischer Darstellung im Schnitt,

Fig. 9 eine weitere Ausführungsform eines erfindungsgemäßen Speicher-Halbleitertransistors in schematischer Darstellung im Schnitt und

Fig. 10 eine weitere, durch Abwandlung der Speicherzelle nach Fig. 9 gebildete Ausführungsform eines erfindungsgemäßen Speicher-Halbleitertransistors in schematischer Darstellung im Schnitt.

Fig. 2 zeigt schematisch einen Schnitt durch eine Speicherzelle, die zur Bildung eines EPROM gemäß der Erfindung verwendet wird. Diese Speicherzelle weist zwei n⁺- Bereiche 11 und 12 mit Störstellenkonzentrationen zwischen 10¹⁹ bis 10²⁰/cm³ auf, die in der Oberfläche eines p-Substrats 10 aus monokristallinem Silizium ausgebildet sind, ferner eine Feldisolierschicht 13, die auf dem Substrat so formiert ist, daß sie die n⁺-Bereiche 11 und 12 umgibt. Außerdem ist in der Oberfläche des Substrats 10 ein n-Bereich 14 formiert, dessen Störstellenkonzentration z. B. 10¹⁷/cm³, also niedriger als die der n-Bereiche 11 und 12, ist, wobei dieser Störstellenbereich sich an das Ende des n⁺-Bereiches 12 anschließt, welches dem n⁺-Bereich 11 gegenübersteht. Der Kanalbereich dieser Speicherzelle ist demnach zwischen dem n⁺-Bereich 11 und dem n-Bereich 14 ausgebildet. Ein potentialmäßig freischwebendes Gate 15 aus polykristallinem Silizium ist auf dem Kanalbereich formiert und von diesem durch eine dünne Isolationsschicht 16 getrennt. Darüber ist, ebenfalls isoliert abgehoben, über dem freischwebenden Gate 15 ein Steuergate 17 aus polykristallinem Silizium angeordnet. Mit den n⁺-Bereichen 11 und 12 sind Elektroden 18 und 19 direkt leitend verbunden.

Wenn Daten in die Speicherzelle nach Fig. 2 eingeschrieben werden, wird der n⁺-Bereich 11 als Drainbereich verwendet, während n-Bereich 14 und n⁺-Bereich 12 als Sourcebereich wirken. Es wird dabei eine hohe Spannung, z. B. +5 V, an die Elektrode 18 und das Steuergate 17 gelegt.

Das Potential an dem Abschnitt des Kanalbereiches, der sich nahe dem n-Bereich 14 befindet, ist dann praktisch gleich dem des n-Bereiches 14. Aufgrund dieser Tatsache bildet sich zwischen dem n-Bereich 14 und dem n⁺-Bereich 11 in der Zone des Kanalbereiches, der nahe dem n⁺-Bereich 11 liegt, ein starkes elektrisches Feld aus, wodurch Träger oder Elektronen-Löcher-Paare von hoher Beweglichkeit in dieser Zone aufgrund von Stoßionisation auftreten und Elektronen in das freischwebende Gate 15 durch die Isolierschicht 16 eindringgen und dort eingefangen werden.

Andererseits wiederum wird beim Datenauslesen aus der Speicherzelle der n⁺-Bereich 11 als Sourcebereich eingesetzt, während der n-Bereich 14 und der n⁺-Bereich 12 dann als Drainbereiche dienen. Die Elektroden 18 und 19 sind dann die Source- und Drainelektrode, und es wird an sie eine Spannung von z. B. +5 V angelegt, wie auch an das Steuergate 17. Damit wird diese Speicherzelle in AUS- oder EIN-Zustand versetzt, je nachdem, ob die Elektronen im freischwebenden Gate 15 eingefangen sind oder nicht, und man erhält entsprechend diesem AUS- oder EIN- Zustand der Speicherzelle Ausgangsdaten. Da in diesem Fall eine Verarmungsschicht von größerer Dicke zwischen dem n-Bereich 14 und dem Kanalbereich ausgebildet ist, wird es möglich, das elektrische Feld, welches sich in diesem Teil des Kanalbereiches nahe dem n-Bereich 14 konzentriert, beträchtlich abzuschwächen.

Fig. 3 zeigt eine Verarmungsschicht, die nahe der Grenze zwischen p-Substrat und dem n-Bereich 14 und n⁺-Bereich 12, wenn diese beim Auslesevorgang als Drain wirken, ausgebildet ist. Die gestrichelten Linien in Fig. 3 deuten an, daß die Verarmungsschicht nicht nur im Kanalbereich, sondern auch im n-Bereich 14 nahe der Grenze zwischen diesem und dem Kanalbereich ausgebildet ist. Damit erhält man in der Verarmungsschicht, die sich nahe der Grenze zwischen n-Bereich und Kanalbereich ausbildet, eine Verteilung des elektrischen Feldes gemäß Fig. 4A. Bei einem Speicherelement nach Fig. 1 dagegen bildet sich die Verarmungsschicht nur im Kanalbereich aus, nicht dagegen im n⁺-Bereich 3. Der Grund dafür ist der, daß die Störstellenkonzentration des n⁺-Bereichs 3 höher ist und deshalb die Verarmungsschicht sich nicht bis in den n⁺-Bereich 3 hinein erstrecken kann. Der Gradient des elektrischen Feldes in der Verarmungsschicht, die nun schmäler ist und sich nahe der Grenze zwischen n⁺-Bereich 3 und Kanalbereich ausbildet, ist deshalb steiler, wie in Fig. 4B zu sehen.

Wenn die Abstände zwischen Drain und Source in Speicherzellen nach Fig. 1 und 2 gleich sind und dieselben Spannungen angelegt werden, ist der Scheitelwert der Feldstärke, der in der Speicherzelle nach Fig. 2 auftritt, kleiner als bei einer Speicherzelle gemäß Fig. 1. Mit anderen Worten, durch die Ausbildung eines n-Bereichs 14 von geringerer Störstellenkonzentration als Teil des Drainbereiches wird es möglich, das elektrische Feld, welches sich in einem Abschnitt des Kanalbereiches nahe dem Drainbereich konzentriert, wesentlich abzuschwächen. Damit wird es möglich, das Auftreten hochbeweglicher Träger, die durch Stoßionisation in diesem Abschnitt erzeugt werden, zu unterdrücken und so zu verhindern, daß fälschlicherweise Daten eingeschrieben werden.

Auf diese Weise besteht bei der Speicherzelle nach Fig. 2 keine Gefahr, daß beim Datenauslesen fäschlicherweise eingeschrieben wird, so daß die Kanallänge verkürzt werden kann, was wiederum den Dateneinschreibwirkungsgrad erhöht und die Verwendung niedrigerer Schreibspannungen als bei herkömmlichen Elementen ermöglicht. So kann z. B. das Auslesen und das Einschreiben mit 5 V geschehen. Gemäß Fig. 5 kann man für die Speisung eine einzige Speisungsquelle von +5 V verwenden. Diese Speisungsschaltung weist einen Schalter SW1 auf, mit dem wahlweise der Pluspol einer Spannungsquelle E mit Anschlußklemmen DS oder SD verbunden werden kann, ferner einen Schalter SW, mit dem wahlweise der Minuspol der Spannungsquelle E mit den Klemmen DS oder SD verbunden werden kann, und einen Schalter SW3, über den der Pluspol der Spannungsquelle E an die Klemme CG gelegt werden kann. Die Klemmen DS und SD sind mit den Elektroden 18 und 19 über ein (nicht gezeigtes) Übertragungsgate verbunden. Die Klemme CG ist mit dem Steuergate 17 verbunden. Zum Einschreiben sind die Schalter SW1 und SW2 in der in Fig. 5 ausgezogen gezeigten Stellung, was mit Hilfe eines Steuersignals von einer Steuerschaltung (nicht gezeigt) durchgeführt wird, während Schalter SW3 geschlossen ist. Damit wird dem n⁺-Bereich 11 und dem Steuergate 17 eine Spannung von 5 V zugeführt. Beim Auslesevorgang dagegen stehen die Schalter SW1 und SW2 in den gestrichelt gezeichneten Positionen, und Schalter SW3 ist geschlossen. Damit erhalten sowohl der n- und n⁺-Bereich 14, 12 als auch das Steuergate 17 5 V zugeführt.

Fig. 6 zeigt schematisiert im Schnitt ein anderes Ausführungsbeispiel der erfindungsgemäßen Speicherzelle. Diese Speicherzelle ist ähnlich aufgebaut wie die in Fig. 2, doch ist in der Oberfläche des p-Substrats 10 ein n-Bereich 20, und darunter ein n⁺-Bereich 21 formiert anstelle des n- und des n⁺-Bereiches 14 und 12, was bedeutet, daß in der Speicherzelle nach Fig. 6 der Bereich, der beim Datenauslesen als Drainbereich wirkt, durch eine Doppelschicht aus oberer n-Schicht 20 und darunterliegender n⁺-Schicht 21 gebildet wird. Auch bei dieser Speicherzelle haben die n⁺-Bereiche 11 und 21 Störstellenkonzentrationen von etwa 10¹⁹ bis 10²⁰/cm³ und der n-Bereich 20 eine Störstellenkonzentration von etwa 10¹⁷/cm³.

Beim Einschreiben von Daten in diese Speicherzelle ist die Elektrode 18 die Drainelektrode, die Elektrode 19 die Sourceelektrode, wie auch im Fall nach Fig. 2. Für das Auslesen gilt die Umkehrung. Eine Steuerspannung wird dem Steuergate 17 so zugeführt, daß zwischen diesen Elektroden 18 und 19 eine Spannung der richtigen Höhe liegt. Damit bildet sich, wie in der Fig. 7 gestrichelt angedeutet, eine Verarmungsschicht im n-Bereich 20 und im Kanalbereich nahe der Grenze zwischen n-Bereich 20 und p-Substrat 10. Damit läßt sich das elektrische Feld im n-Bereich 20 genauso, wie bereits in Verbindung mit Fig. 2 beschrieben, abschwächen. Strichpunktiert sind in der Fig. 7 Equipotentiallinien angedeutet, die schräg zu der Seitenfläche des n- und n⁺-Bereichs 20, 21 verlaufen, da der n⁺-Bereich 21 mit der höheren Störstellenkonzentration sich unter dem n-Bereich 20 befindet. Die Träger vom Sourcebereich 11 bewegen sich in zu den Equipotentiallinien im wesentlichen senkrechter Richtung, fließen also nahe dem n- und n⁺-Bereich 20, 21, wie es mit dem Pfeil A in Fig. 7 angedeutet ist. Stoßionisation aufgrund dieses Trägerflusses erfolgt deshalb in der tiefer liegenden Zone des p-Substrats 10.

Wie oben beschrieben, kann bei der in Fig. 6 gezeigten Speicherzelle das Auftreten von hochbeweglichen Trägern aufgrund von Stoßionisation verhindert werden, auch wenn aufgrund von Stoßionisation derartige schnellbewegliche Träger erzeugt werden, da sie tief innerhalb des Substrats 10 hervorgerufen werden. Die schnellbeweglichen Träger werden praktisch alle wieder verschwinden, bevor sie das freischwebende Gate 15 erreichen. Ein fehlerhaftes Einschreiben ist damit sicher vermieden.

Fig. 8 zeigt eine abgewandelte Halbleiterspeichervorrichtung nach Fig. 2. Sie unterscheidet sich von dieser dadurch, daß ein zusätzlicher p⁺-Bereich 30 ausgebildet ist, dessen Störstellenkonzentration über der des Substrats 10 liegt und der sich in der Oberfläche des p- Substrats 10 angrenzend an den n⁺-Bereich 11 und dem n- Bereich 14 gegenüber befindet.

Beim Einschreiben von Daten in diese Speicherzelle wird der n⁺-Bereich 11 als Drainbereich benützt, während n- Bereich 14 und n⁺-Bereich 12 als Sourcebereich wirken. Das in diesem Fall zwischen Drain- und Sourcebereich aufgrund der zwischen den Elektroden 18 und 19 angelegten Spannung erzeugte elektrische Feld hat die Tendenz, sich im p-Bereich 30 zu konzentrieren, so daß dort leicht Stoßionisation auftreten kann. Auf diese Weise kann die Wirksamkeit des Einschreibvorgangs gesteigert werden. Andererseits wird beim Datenauslesen aus dieser Speicherzelle der p⁺-Bereich 30 den Auslesevorgangg kaum beeinflussen, da er in Kontakt zu dem als Sourcebereich wirkenden n⁺-Bereich 11 formiert ist.

Fig. 9 zeigt eine abermals abgewandelte Ausführungsform der Erfindung. Diese Speicherzelle gleicht derjenigen nach Fig. 2 im wesentlichen, weist jedoch einen n⁺-Bereich 32 auf, der wesentlich flacher als der n⁺-Bereich 11 ausgebildet ist und z. B. nur eine Tiefe von etwa 1/10 des n⁺-Bereichs 11 in der Oberfläche des p-Substrats 10 hat, wobei dieser n⁺-Bereich 32 die Stelle des n-Bereiches 14 und des n⁺-Bereichs 12 einnimmt. Beim Auslesen der Daten aus dieser Speicherzelle wird eine Anzahl von Trägern in die gesamte Zone der Unterfläche des n⁺-Bereichs 32, welcher als Drain eingesetzt wird, eintreten, so daß sich das durch die Spannung zwischen den Elektroden 18 und 19 hervorgerufene elektrische Feld nicht örtlich an der Seitenkante des n⁺-Bereichs 32 konzentriert. Die Träger werden dann über die gesamte Unterfläche verteilt. Dies hat zur Folge, daß das elektrische Feld nahe dem n⁺-Bereich 32 abgeschwächt ist. Auch bei dieser Speicherzelle wird ein fehlerhaftes Einschreiben von Daten während des Auslesevorgangs wirksam verhindert.

Fig. 10 zeigt eine Abwandlung der Speicherzelle aus Fig. 9. Die Veränderung gegenüber Fig. 9 besteht darin, daß eine Leiterschicht 34 aus Metall oder Metallsilizid auf der Oberfläche des p-Substrats 10 und in Berührung mit der Gateisolierschicht 16 anstelle des n⁺-Bereichs 32 formiert wird. Bei dieser Speicherzelle wird zwischen der leitfähigen Schicht 34 und dem p-Substrat 10 ein Schottky-Übergang gebildet, der beim Schreibbetrieb als Source und beim Auslesebetrieb als Drain dient. Da auch bei dieser Speicherzelle die leichtbeweglichen Träger beim Auslesen über den gesamten Flächenbereich zwischen leitfähiger Schicht 34 und Substrat 10 fließen, erhöht sich das elektrische Feld aufgrund der zwischen den Elektroden 18 und 19 angelegten Spannung nahe der leitfähigen Schicht 34 nicht wesentlich.

Es kann anstelle der beschriebenen n-Kanal-MOS-Transistoren auch ein p-Kanal-MOS-Transistor verwendet werden. Außerdem ist es nicht erforderlich, daß das Halbleitersubstrat 10 an der Stelle, an der das Speicherelement formiert ist, sich über die Umgebung erhebt, wie in den Figuren dargestellt. Vielmehr kann der das Speicherelement aufweisende Bereich auch mit den übrigen Bereichen des Substrats in einer Ebene liegen. Der p⁺-Bereich 30, der beim Ausführungsbeispiel nach Fig. 8 gezeigt ist, kann auch bei den Speicherzellen nach den Fig. 6, 9 und 10 vorgesehen werden.

Claims

1. Speicher-Feldeffekttransistor mit einem Halbleitersubstrat eines ersten Leitfähigkeitstyps, einem ersten Bereich und einem zweiten Bereich von jeweils entgegengesetztem Leitfähigkeitstyp, die in der Oberfläche des Substrats voneinander getrennt ausgebildet sind und als Source- bzw. Drainbereich dienen, einem von Isoliermaterial vollständig umgebenen Floating Gate, das auf einem Kanalbereich zwischen dem ersten und zweiten Bereich angeordnet ist, und einem über dem Speichergate angeordneten Steuergate, dadurch gekennzeichnet, daß der erste Bereich (11) und der zweite Bereich (12, 14; 20, 21; 32; 34) zueinander asymmetrische Strukturen besitzen und eine Einrichtungg (SW1, SW2) vorgesehen ist, durch welche ein zwischen dem ersten Bereich und dem zweiten Bereich anliegendes elektrisches Potential umkehrbar ist.

2. Speicher-Feldeffekttransistor mit einem Halbleitersubstrat eines ersten Leitfähigkeitstyps, einem ersten Bereich und einem zweiten Bereich von jeweils entgegengesetztem Leitfähigkeitstyp, die in der Oberfläche des Substrats voneinander getrennt ausgebildet sind und als Source- bzw. Drainbereich dienen, einem von Isoliermaterial vollständig umgebenen Floating Gate, das über einem Kanalbereich zwischen dem ersten und zweiten Bereich angeordnet ist, und einem über dem Speichergate angeordneten Steuergate, dadurch gekennzeichnet, daß der erste Bereich (11), der beim Datenauslesen als Sourcebereich dient, beim Dateneinlesen als Drainbereich verwendet wird.

3. Speicher-Feldeffekttransistor mit einem Halbleitersubstrat eines ersten Leitfähigkeitstyps, einem ersten Bereich und einem zweiten Bereich von jeweils entgegengesetztem Leitfähigkeitstyp, die in der Oberfläche des Substrats voneinander getrennt ausgebildet sind und als Source- bzw. Drainbereich dienen, einem von Isoliermaterial vollständig umgebenen Floating Gate, das über einem Kanalbereich zwischen dem ersten und zweiten Bereich angeordnet ist, und einem über dem Speichergate angeordneten Steuergate, dadurch gekennzeichnet, daß der zweite Bereich (12, 14; 20, 21) einen Hauptabschnitt (12, 21) und einen Zusatzabschnitt (14, 20) aufweist, der sowohl mit dem Kanalbereich als auch mit dem Hauptabschnitt in Berührung steht und eine Störstellenkonzentration aufweist, die niedriger ist als die des Hauptabschnitts (12, 21).

4. Speicher-Feldeffekttransistor mit einem Halbleitersubstrat eines ersten Leitfähigkeitstyps, einem ersten Bereich und einem zweiten Bereich von jeweils entgegengesetztem Leitfähigkeitstyp, die in der Oberfläche des Substrats voneinander getrennt ausgebildet sind und als Source- bzw. Drainbereich dienen, einem von Isoliermaterial vollständig umgebenen Floating Gate, das über einem Kanalbereich zwischen dem ersten und zweiten Bereich angeordnet ist, und einem über dem Speichergate angeordneten Steuergate, dadurch gekennzeichnet, daß der zweite Bereich (20, 21) einen Hauptabschnitt (21) und einen Zusatzabschnitt (20) aufweist, dessen untere Seite vom Hauptabschnitt (21) berührt wird, und daß der Zusatzabschnitt (20) eine Störstellenkonzentration aufweist, die niedriger ist als diejenige des Hauptabschnitts (20).

5. Speicher-Feldeffekttransistor mit einem Halbleitersubstrat eines ersten Leitfähigkeitstyps, einem ersten Bereich und einem zweiten Bereich von jeweils entgegengesetztem Leitfähigkeitstyp, die in der Oberfläche des Substrats voneinander getrennt ausgebildet sind und als Source- bzw. Drainbereich dienen, einem von Isoliermaterial vollständig umgebenen Floating Gate, das über einem Kanalbereich zwischen dem ersten und zweiten Bereich angeordnet ist, und einem über dem Speichergate angeordneten Steuergate, dadurch gekennzeichnet, daß der beim Datenauslesen als Drainbereich dienende Bereich (32) eine wesentlich geringere Tiefe hat als der beim Datenauslesen als Sourcebereich dienende Bereich (11).

6. Speicher-Feldeffekttransistor mit einem Halbleitersubstrat eines ersten Leitfähigkeitstyps, einem ersten Bereich und einem zweiten Bereich von jeweils entgegengesetztem Leitfähigkeitstyp, die in der Oberfläche des Substrats voneinander getrennt ausgebildet sind und als Source- bzw. Drainbereich dienen, einem von Isoliermaterial vollständig umgebenen Floating Gate, das über einem Kanalbereich zwischen dem ersten und zweiten Bereich angeordnet ist, und einem über dem Speichergate angeordneten Steuergate, dadurch gekennzeichnet, daß der beim Datenauslesen als Drainbereich dienende Bereich (34) aus einem Metall besteht, welches auf der Oberfläche des Substrats (10) so angeordnet ist, daß dazwischen ein Schottky-Übergang gebildet wird.

7. Verfahren zum Betreiben eines Speicher-Feldeffekttransistors nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß einer der Bereiche, der beim Datenauslesen als Sourcebereich verwendet wird, beim Dateneinschreiben als Drainbereich verwendet wird.