DE3900426B4 - Verfahren zum Betreiben einer Halbleiteranordnung - Google Patents

Verfahren zum Betreiben einer Halbleiteranordnung Download PDF

Info

Publication number
DE3900426B4
DE3900426B4 DE3900426A DE3900426A DE3900426B4 DE 3900426 B4 DE3900426 B4 DE 3900426B4 DE 3900426 A DE3900426 A DE 3900426A DE 3900426 A DE3900426 A DE 3900426A DE 3900426 B4 DE3900426 B4 DE 3900426B4
Authority
DE
Germany
Prior art keywords
base
emitter
voltage
transistor
collector
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE3900426A
Other languages
English (en)
Other versions
DE3900426A1 (de
Inventor
Koji Sakui
Takehiro Hasegawa
Shigeyoshi Watanabe
Fujio Masuoka
Tsuneaki Fuse
Toshiki Seshita
Seiichi Aritome
Akihiro Nitayama
Fumio Horiguchi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP63017383A external-priority patent/JPH01194195A/ja
Priority claimed from JP6962788A external-priority patent/JPH021157A/ja
Priority claimed from JP63158190A external-priority patent/JPH021162A/ja
Priority claimed from JP63158188A external-priority patent/JPH021158A/ja
Priority claimed from JP63158189A external-priority patent/JP2862877B2/ja
Priority claimed from JP63160874A external-priority patent/JPH0271553A/ja
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of DE3900426A1 publication Critical patent/DE3900426A1/de
Application granted granted Critical
Publication of DE3900426B4 publication Critical patent/DE3900426B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F3/00Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/04Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/39Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using thyristors or the avalanche or negative resistance type, e.g. PNPN, SCR, SCS, UJT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42304Base electrodes for bipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45Ohmic electrodes
    • H01L29/456Ohmic electrodes on silicon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73Bipolar junction transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73Bipolar junction transistors
    • H01L29/732Vertical transistors
    • H01L29/7322Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • H01L29/88Tunnel-effect diodes
    • H01L29/885Esaki diodes
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/567Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K3/00Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/021Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of more than one type of element or means, e.g. BIMOS, composite devices such as IGBT
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B10/00Static random access memory [SRAM] devices
    • H10B10/10SRAM devices comprising bipolar components

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Bipolar Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)

Abstract

Verfahren zum Betrieb einer Halbleiteranordnung, die einen Biopolartransistor (11, Q2, TR2) enthält, der eine Basis, einen Emitter, einen Kollektor, einen Basis-Emitter-Übergang und einen Kollektor-Basis-Übergang aufweist,
bei dem der Biopolartransistor (11, Q2, TR2) in folgenden drei Betriebszuständen bei einer vorbestimmten positiven Kollektor-Emitter-Spannung (VCE) betrieben wird,
in einem ersten Betriebsbereich derart, dass eine erste positive Basis-Emitter-Spannung (VBE) in einem ersten Bereich angelegt wird, so dass bei der vorbestimmten positiven Kollektor-Emitter-Spannung (VCE) ein erster positiver Basisstrom (IB) durch den Basis-Emitter-Übergang fließt, und anschließend die erste positive Basis-Emitter-Spannung (VBE) weggeschaltet wird, so dass sich die Basisspannung auf ein erstes Potential einstellt,
in einem zweiten Betriebsbereich derart, dass eine zweite positive Basis-Emitter-Spannung (VBE) in dem zweiten Bereich, die größer als die Werte in dem ersten Bereich ist, angelegt wird, so dass bei der vorbestimmten positiven Kollektor-Emitter-Spannung (VCE) ein negativer Basisstrom (-IB) fließt, und anschließend die zweite positive Basis-Emitter-Spannung (VBE) weggeschaltet wird, so...

Description

  • Die Erfindung betrifft ein Verfahren zum Betreiben einer Hableiteranordnung mit einem Bipolartransistor.
  • Ein Bipolartransistor wird herkömmlicherweise als Stromverstärkerelement verwendet, welches einen Basisstrom als Eingangssignal abnimmt und einen Kollektorstrom abgibt. Wenn z.B. eine positive Kollektor-Emitter-Spannung VCE und eine Basis-Emitter-Spannung VBE (VCE > VBE) an einen npn-Bipolartransistor angelegt werden, nimmt der Kollektorstrom IC verstärkte positive Werte oder Größen in bezug auf verschiedene Werte der Basis-Emitterspannung VBE an; in diesem Fall ist der Basisstrom IB ebenfalls positiv.
  • Eine Halbleiteranordnung mit einem Bipolartransistor und einer ersten Anlegeeinrichtung, die selektiv erste bis dritte positiven Basis-Emitter-Spannungen an dem Basis-Emitterübergang des Bipolartransistors anlegt, und einer zweiten Anlegeeinrichtung, die positive Kollektor-Emitter-Spannung an den Basis-Kollektor-Übergang des Bipolartransistors anlegt, ist aus DE 24 55 484 A1 bekannt.
  • Weitere Einzelheiten von Bipolartransistoren und ihren Schaltungen sind in Tietze, K., Schenk, Ch.: „HALBLEITER-SCHALTUNGSTECHNIK", 6. Auflage, Springer-Verlag 1983, Seite 33-38, in Möschwitzer, A., Lunz, K.: „HALBLEITERELEKTRONIK", 4. Auflage, Dr. Alfred Hüthig Verlag, 1980, Seiten 100-103, 147-150, 221-238, in Reisch, M.: „CARRIER MULTIPLICATION IN SELF-ALIGNED BIPOLAR TRANSISTORS – APPLICATION IN PROCESS MONITORING AND FAILURE ANALYSIS", IDEM 86, Seite 654-657, in Rein, H.M.: "DER EINFLUSS DES BASISBANDWIDERSTANDES UND DER LADUNGSTRÄGERMULTIPLIKATION AUF DAS AUSGANGSKENNLINIENFELD VON PLANARTRANSISTOREN", Solid-State Electronics, 1972, Vol. 25, Seite 481-500 und in FR-PS 2 153 038 ausgeführt.
  • Da der herkömmliche Bipolartransistor nur eine vorbestimmte Operation durchführen kann, ist er in seinem Anwendungsbereich eingeschränkt.
  • Aufgabe der Erfindung ist die Schaffung eines Verfahren zum Betreiben einer Halbleiteranordnung unter Verwendung eines Bipolartransistors, der in Abhängigkeit von einem Basispotential einen negativen Basisstrom zusätzlich zu einem positiven Basisstrom fließen lassen kann.
  • Die Obengenannte Aufgabe wird durch ein Verfahren zume Betreiben einer Halbleiteranordnung nach Anspruch 1 gelöst. Die abhängigen Ansprüche beziehen sich auf weitere vorteilhafte Aspekte der Erfindung.
  • Im folgenden sind bevorzugte Ausführungsformen der Erfindung anhand der Zeichnung näher erläutert. Es zeigen:
  • 1 ein Schaltbild einer einen npn-Bipolartransistor aufweisenden Halbleiteranordnung gemäß einer Ausführungsform der Erfindung,
  • 2 einen Schnitt durch den Bipolartransistor,
  • 3 eine graphische Darstellung eines Fremdatomprofils des Transistors nach 2,
  • 4 eine graphische Darstellung von Kennlinien eines Basisstroms bei VCE = 6,25 V,
  • 5 eine graphische Darstellung von Kennlinien eines Basisstroms bei VCE = 5,75 V,
  • 6 eine graphische Darstellung von Kennlinien eines Basisstroms bei VCE = 1,0 V,
  • 7 ein Schaltbild bzw. Diagramm zur Erläuterung der Arbeitsweise der Halbleiteranordnung nach 1,
  • 8 ein Schaltbild einer Spannungshalteschaltung, auf welche die Erfindung angewandt ist,
  • 9 ein Zeitsteuerdiagramm zur Erläuterung der Arbeitsweise der Spannungshalteschaltung nach 8,
  • 10 ein Schaltbild einer anderen Spannungshalteschaltung,
  • 11 ein Schaltbild einer Halbleiteranordnung mit einem PNP-Bipolartransistor,
  • 12 eine graphische Darstellung von Stromkennlinien im Betrieb der Schaltung nach 11,
  • 13 ein Schaltbild einer Halbleiteranordnung gemäß einer anderen Ausführungsform der Erfindung mit zwei Bipolartransistoren,
  • 14 eine graphische Darstellung der Beziehung zwischen Eingangs- und Ausgangsspannungen bei der Schaltung nach 13,
  • 15 eine graphische Darstellung von Stromkennlinien bei der Schaltung nach 13,
  • 16 ein Schaltbild einer Halbleiterschaltung oder -anordnung, bei welcher ein Widerstand mit der Schaltung nach 13 verbunden ist,
  • 17 eine graphische Darstellung der Beziehung zwischen Eingangs- und Ausgangsspannungen bei der Schaltung nach 16,
  • 18 ein Schaltbild einer Halbleiterschaltung oder -anordnung, bei welcher ein Kondensator an die Schaltung nach 16 angeschlossen ist,
  • 19 ein Schaltbild einer Anordnung, bei welcher anstelle des Bipolartransistors ein MOS-Transistor vorgesehen ist,
  • 20 ein Schaltbild einer Anordnung, bei welcher anstelle des MOS-Transistors eine Diode vorgesehen ist,
  • 21 ein Schaltbild einer Anordnung mit zwei pnp-Bipolartransistoren,
  • 22 ein Schaltbild einer Halbleiteranordnung, bei welcher ein dritter Transistor hinzugefügt ist,
  • 23 eine graphische Darstellung der Beziehung zwischen Eingangs- und Ausgangsspannungen bei der Halbleiteranordnung nach 22,
  • 24A ein Schaltbild eines Schaltungsteils des dritten Transistors gemäß 22,
  • 24B eine graphische Darstellung der Beziehung zwischen einem Strom und einer Spannung bei der Schaltung nach 24A,
  • 25A bis 25D graphische Darstellungen von Stromkennlinien entsprechend Punkten (a) bis (d) gemäß 23,
  • 26 eine graphische Darstellung der Beziehung zwischen Eingangs- und Ausgangsspannungen einer Anordnung für den Fall, daß kein dritter Transistor hinzugefügt ist,
  • 27 ein Schaltbild einer Halbleiteranordnung, bei welcher MOS-Transistoren als erste und dritte Transistoren vorgesehen sind,
  • 28 ein Schaltbild einer Halbleiteranordnung mit einem Schmitt-Triggerkreis,
  • 29 ein Schaltbild einer Halbleiteranordnung mit einem einen PNP-Bipolartransistor verwendenden Schmitt-Triggerkreis,
  • 30 eine graphische Darstellung der Beziehung zwischen Eingangs- und Ausgangsspannungen bei der Halbleiteranordnung gemäß 29,
  • 31 ein Schaltbild einer Halbleiteranordnung zum Verhindern oder Sperren der Erzeugung eines negativen Basisstroms,
  • 32 ein Zeitsteuerdiagramm für eine Spannung bei der Schaltung nach 31,
  • 33 ein Schaltbild eines Speichers, auf den die Erfindung angewandt ist,
  • 34 eine graphische Darstellung der Beziehung zwischen einem Kollektorstrom, einem Basisstrom und einer Basis-Emitterspannung,
  • 35 ein Schaltbild eines Speichers mit einem Speicherarray und einer peripheren Schaltung,
  • 36 ein Schaltbild eines Nebenmeßverstärkers (sub sense amplifier),
  • 37 ein Schaltbild eines Hauptmeßverstärkers,
  • 38 ein Schaltbild einer Blindzelle,
  • 39 ein Zeitsteuerdiagramm zur Erläuterung einer Leseoperation beim Speicher gemäß 35,
  • 40 ein Zeitsteuerdiagramm zur Erläuterung einer Einschreib- oder Einleseoperation beim Speicher gemäß 35,
  • 41 eine Aufsicht auf eine Speicherzelle,
  • 42 einen Schnitt durch die Speicherzelle längs der Linie A-A' in 41,
  • 43 eine graphische Darstellung eines Fremdatomprofils längs einer Linie I-I' bei der Speicherzelle gemäß 42,
  • 44 eine Aufsicht auf ein Speicherzellenarray,
  • 45 einen Schnitt durch das Speicherzellenarray längs der Linie A-A' in 44,
  • 46 ein Schaltbild einer Speicherzelle,
  • 47 eine graphische Darstellung der Spannung-Stromkennlinien der Speicherzelle nach 46,
  • 48A ein Schaltbild einer Speicherzelle mit einem Widerstand,
  • 48B eine graphische Darstellung von Spannung-Stromkennlinien der Speicherzelle gemäß 48A,
  • 49A ein Schaltbild einer anderen Speicherzelle mit einem Widerstand,
  • 49B eine graphische Darstellung von Spannung-Stromkennlinien in der Speicherzelle gemäß 49A,
  • 50A ein Schaltbild noch einer anderen Speicherzelle mit einem Widerstand,
  • 50B eine graphische Darstellung von Spannung-Stromkennlinien der Speicherzelle gemäß 50A,
  • 51A ein Schaltbild einer Speicherzelle mit einer Tunneldiode,
  • 51B eine graphische Darstellung von Spannung-Stromkennlinien der Speicherzelle gemäß 51A,
  • 52A eine graphische Darstellung einer Spannung-Stromkennlinie der Diode,
  • 52B eine graphische Darstellung logarithmischer Charakteristika der Kennlinie gemäß 52A,
  • 53 einen Schnitt durch eine Halbleiteranordnung mit dem Schaltungsaufbau gemäß 51A,
  • 54 ein Schaltbild bzw. Diagramm zur Erläuterung einer Operation der Halbleiteranordnung nach 53,
  • 55 ein Prinzipschaltbild einer anderen Abwandlung einer Spannungshalteschaltung,
  • 56A ein Schaltbild einer Spannungshalteschaltung unter Verwendung der Schaltung nach 55,
  • 56B eine graphische Darstellung von Spannung-Stromkennlinien der Schaltung gemäß 56A,
  • 57A ein Schaltbild einer anderen Spannungshalteschaltung mit der Schaltung gemäß 55,
  • 57B eine graphische Darstellung von Spannung-Stromkennlinien der Schaltung gemäß 57A,
  • 58 bis 60 Schaltbilder von drei Spannungshalteschaltungen gemäß weiteren Abwandlungen,
  • 61 ein Schaltbild einer Speicherzelle mit einem MOS-Transistor,
  • 62 eine graphische Darstellung der Beziehung von Schwellenwerten von in der Schaltung nach 61 verwendeten Transistoren,
  • 63 ein Schaltbild eines Speichers mit der Speicherzelle gemäß 61,
  • 64 ein Zeitsteuerdiagramm zur Erläuterung der Operation der Schaltung nach 63,
  • 65 einen Schnitt durch eine Halbleiteranordnung gemäß der Abwandlung nach 45,
  • 66 ein Schaltbild eines SRAMs, auf den die Erfindung angewandt ist,
  • 67 ein Zeitsteuerdiagramm zur Darstellung einer Einleseoperation beim SRAM gemäß 66,
  • 68 ein Zeitsteuerdiagramm zur Darstellung einer Ausleseoperation beim SRAM gemäß 66,
  • 69 und 70 Schaltbilder einer Speicherzelle mit hinzugefügtem Widerstand,
  • 71 ein Schaltbild eines Differentialverstärkers,
  • 72 ein Schaltbild eines Bezugspotential-Erzeugerkreises,
  • 73 einen Schnitt durch eine Halbleiteranordnung, bei welcher zur Schaltung gemäß 46 ein Widerstand hinzugefügt ist,
  • 74 einen Schnitt durch eine Halbleiteranordnung unter Verwendung von Polysilizium bei der Anordnung gemäß 73,
  • 75A bis 82B Aufsichten bzw. Schnittansichten von Halbleiterstrukturen bei der Herstellung eines SRAMs, auf den die Erfindung angewandt ist,
  • 83A bis 92C Aufsichten bzw. Schnittansichten von Halbleiterstrukturen bei der Herstellung eines anderen SRAMs, auf den die Erfindung angewandt ist, und
  • 93 eine Schnittansicht einer Halbleiterstruktur im Herstellungsprozeß.
  • Bei einem in 2 dargestellten Bipolartransistor ist eine versenkte oder vergrabene n+-Typ-Schicht 22 zur Verringerung eines Kollektorwiderstands auf der Oberfläche eines p-Typ-Siliziumsubstrats 21 ausgebildet. Auf der Oberfläche des p-Siliziumsubstrats 21 ist eine epitaxiale p-Typ-Siliziumschicht 23 ausgebildet, die zur Bildung einer n-Typ-Senken- oder -Wannenschicht (n-Wanne) 24 mit Phosphor dotiert ist. Auf den Oberflächen der Siliziumschicht 23 und der n-Wannenschicht 24 ist ein Feldoxidfilm 25 ausgebildet, während durch eine Öffnung des Feldoxidfilms 25 hindurch eine zur vergrabenen n+-Schicht 22 verlaufende Kollektorleiterschicht 26 erzeugt ist. In der n-Wannenschicht 24 ist durch die andere Öffnung des Films 25 hindurch eine p-Typ-Basiszone 27 ausgebildet. In letzterer ist lokal eine 2 μm × 5 μm große n+-Typ-Emitterzone 28 erzeugt, auf der eine Emitter-Polycideschicht (emitter polycide wobei Polycideschicht = Verbundschicht aus einer Polysilizium- und einer Metallsilicidschicht) 29 ausgebildet ist. Eine p+-Schicht 30 ist mit Selbstjustierung mit der Emitter-Polycideschicht 29 in der p+-Basiszone 27 ausgebildet, und eine n+-Schicht 31 ist auf der Oberfläche der Kollektorleiterschicht 26 vorgesehen.
  • Die oben beschriebene Halbleiterstruktur ist mit einem Siliziumoxidfilm 32 bedeckt, und aus Al/Si 34 geformte Kollektor-, Basis- und Emitterelektroden 35, 36 bzw. 37 sind über einen Ti/TiN-Film 33 in im Siliziumoxidfilm 32 vorgesehenen Kontaktlöchern ausgebildet.
  • Bei der Herstellung der beschriebenen Halbleiteranordnung wird Sb in einer Sb2O3-Atmosphäre 25 Minuten lang bei 1250°C in p-Siliziumsubstrat 21 thermisch eindiffundiert, so daß eine versenkte oder vergrabene n+-Schicht 22 entsteht. Die resultierende Struktur wird sodann 10 Minuten lang bei 1150°C in einer SiH2Cl2+B2H6-Atmosphäre geglüht, wodurch die epitaxiale p-Siliziumschicht 23 zum Aufwachsen gebracht wird. Anschließend erfolgt eine Ionenimplantation von Phosphor in die Siliziumschicht 23 bei einer Beschleunigungsspannung von 160 keV und in einer Dosis von 5 × 1012 cm–2, worauf das so erhaltene Gebilde 290 Minuten lang bei 1.100°C in einer N2-Atmosphäre geglüht wird. Anschließend wird Phosphor in die Siliziumschicht 23 eindiffundiert, wodurch die n-Wannenschicht 24 erzeugt wird.
  • Auf der Oberfläche des beschriebenen Halbleitergebildes wird ein Feldoxidfilm 25 erzeugt. Danach erfolgt die Implantation von Phosphorionen (P+) in die n-Wannenschicht 24, wodurch die n+-Kollektorleiterschicht 26 gebildet wird. Weiterhin erfolgt eine Implantation von Borionen (B+) in die n-Wannenschicht 24 bei einer Beschleunigungsspannung von 30 keV und in einer Dosis von 5 × 1013 cm–2, so daß eine p-Basiszone 27 entsteht. Anschließend werden ein dünner Siliziumoxidfilm auf der Oberfläche des Halbleitergebildes erzeugt und in diesem Siliziumoxidfilm eine Öffnung ausgebildet. Durch diese Öffnung hindurch wird ein 50 nm dicker Polysiliziumfilm auf die Basiszone 27 aufgetragen bzw. auf dieser abgelagert. In den Polysiliziumfilm werden bei einer Beschleunigungsspannung von 60 keV und in einer Dosis von 5 × 1015 cm–2 Arsenionen (As+) implantiert. Auf der Oberfläche des Polysiliziumfilms wird ein MoSi-Film abgelagert, und dieser wird gemustert, wobei die Emitter-Polycideschicht 29 entsteht.
  • In die Basiszone 27 werden zur Ausbildung der p+-Schicht 30 Borionen (B+) implantiert. Zur Ausbildung der n+-Schicht 31 werden Arsenionen (As+) in die Kollektorleiterschicht 26 implantiert. Anschließend wird der Siliziumoxidfilm 32 auf der Oberfläche des nach den beschriebenen Schritten hergestellten Halbleitergebildes abgelagert, und im Siliziumoxidfilm 32 werden Kontaktlöcher ausgebildet. Auf der Sohle jedes Kontaktlochs wird ein Ti/TiN-Film 33 abgelagert. Auf der Oberfläche des so gebildeten Halbleitergebildes wird Al-Si 34 abgelagert und zur Bildung von Kollektor-, Basis- und Emitterelektroden 35, 36 bzw. 37 gemustert.
  • 3 veranschaulicht ein Fremdatomprofil eines npn-Bipolartransistors der Halbleiteranordnung mit dem beschriebenen Aufbau.
  • Der Emitter weist eine Fremdatomkonzentration von 1,5 × 1020 cm–3 und eine Übergangszonentiefe von 0,15 μm von der Oberfläche der epitaxialen p-Siliziumschicht 23 auf. Die Basis besitzt eine Fremdatomkonzentration von 3 × 1018 cm–3 und eine Übergangszonentiefe von 0,3 μm, während der Kollektor eine Fremdatomkonzentration von etwa 4 × 1016 cm–3 in der Wannenzone aufweist.
  • Mit dieser Halbleiteranordnung kann ein npn-Bipolartransistorkreis gemäß 1 gebildet werden. 4 veranschaulicht den Kollektorstrom IC und den Basisstrom IB in bezug auf den Basis-Emitterstrom VBE, wobei eine Basis-Emitterspannung mit VBE und eine Kollektor-Emitterspannung in der Schaltung gemäß 1 mit VCE bezeichnet sind.
  • 4 veranschaulicht Stromkennlinien für eine Kollektor-Emitterspannung VCE = 6,25 V. Im Fall von 0 V ≤ VBE < 0,45 V zeigt der positive Basisstrom IB, der in die Basis von einer positiven Klemme bzw. Plusklemme einer Stromquelle für die Basis-Emitterspannung VBE fließt, die durch die ausgezogene Kurve dargestellte Charakteristik bzw. Kennlinie. Im Fall von 0,45 V < VBE < 0,87 V zeigt der von der Basis zur Plusklemme der Stromquelle für die Basis-Emitterspannung VBE fließende negative Basisstrom -IB die durch eine gestrichelte Kurve dargestellte Kennlinie. Im Fall von 0,87 V < VBE zeigt der von der VBE-Stromquelle fließende positive Basisstrom IB wiederum die durch die ausgezogene Kurve angegebene Kennlinie.
  • 5 veranschaulicht eine Kollektor- und Basisstromkennlinie für eine Kollektor-Emitterspannung VCE = 5,75 V. Wie aus 5 hervorgeht, liegt der Bereich der Basis-Emitterspannung VBE, bei welcher der Basisstrom IB negativ wird, bei 0,50 < VBE < 0,66 V.
  • 6 zeigt Kollektor- und Basisstromkennlinien für die Kollektor-Emitterspannung VCE = 1 V. In diesem Fall ist im Gesamtbereich (VBE ≥ 0) der Basis-Emitterspannung VBE kein negativer Basisstrom zu beobachten, und der Basisstrom IB ist stets positiv.
  • Im folgenden ist anhand von 7 ein Zustand beschrieben, in welchem der negative Basisstrom fließt.
  • Der negative Strom wird in Abhängigkeit von der Beziehung zwischen dem von Basis zu Emitter fließenden Durchlaßbasisstrom IBE (in 7 mit IBF bezeichnet, weil er in Vorwärts- oder Durchlaßrichtung fließt) und dem Rückwärts- oder Sperrbasisstrom ICB (in 7 mit IBR bezeichnet, weil er in Sperrichtung fließt) in einer Kollektor-Basisstrecke verursacht, gebildet durch Ladungsträger, die durch Stoßionisation erzeugt werden.
  • Wenn insbesondere |IBE| > |ICB| gilt, wird der Basisstrom zu einem positiven Basisstrom IB, wie dies in den Bereichen von 0 V ≤ VBE < 0,45 und 0,87 V < VBE in 4 zu beobachten ist. Im Fall von |IBE| < |ICB| wird der Basisstrom zu einem negativen Basisstrom -IB, wie dies im Bereich von 0,45 V < VBE < 0,87 V zu beobachten ist.
  • Wenn vom Emitter injizierte Elektronen in eine Verarmungsschicht des Basis-Kollektorübergangs eintreten, erzeugen diese Elektronen durch Stoßionisation Elektronenlochpaare, weil die Kollektorspannung zu einer großen Spannung in Richtung eines Lawinendurchbruchs wird. Die erzeugten Elektronen und Löcher driften unter einem über Basis und Kollektor erzeugten elektrischen Feld in Richtung auf Kollektor bzw. Basis. Der positive Basisstrom IBF von Basis zu Emitter wird durch eine feste Basis-Emitterspannung VBE begrenzt, so daß die zur Basis driftenden Löcher (bzw. Elektronenmangelstellen) den negativen Basisstrom IBR bilden. Wenn daher IBR größer ist als IBF, ist der Sperrbasisstrom zu beobachten. Beim Auftreten des Sperrbasisstroms tragen andererseits die erzeugten Elektronen geringfügig zur Größe des Kollektorstroms bei, weil ihr Elektronenstrom kleiner ist als der vom Emitter injizierte. Dieser Zustand wird nachstehend anhand von Beziehungen oder Gleichungen erläutert.
  • Nach dem Ebers-Moll-Model lassen sich in einem normalen Transistor Kollektorstrom ICO und Basisstrom IBF durch folgende Gleichungen ausdrücken bzw. darstellen: ICO = αF·IES{exp(qVBE/kT) – 1} – ICS{exp(qVBC/kT) – 1} (1) IBF = (1 – αF)IES{exp(qVBE/kT) – 1} – (1 – αR)ICS{exp(qVBC/kT) – 1} (2)
  • In obigen Gleichungen bedeuten: IES = Sperrsättigungsstrom des Emitter-Basisübergangs; ICS = Sperrsättigungsstrom des Kollektor-Basisübergangs; αF = Verhältnis einer den Kollektor erreichenden Stromkomponente des über den Emitter-Basisübergang fließenden Stroms; αR = Verhältnis einer den Emitter erreichenden Stromkomponente des über den Kollektor-Basisübergang fließenden Stroms; k = Boltzmannsche Konstante; T = Absoluttemperatur; und q = Ladungsmenge oder -größe. Wenn der Kollektor-Basisstrom VCE groß ist und die Stoßionisation im Basis-Kollektor-PN-Übergang nicht vernachlässigt werden kann, stellt sich der Kollektorstrom IC durch folgende Beziehungen bzw. Gleichungen dar: IC = MICO (3) M = 1/{1 – (VCB/BVCBO)n} (4)
  • Darin bedeuten: ICO = Kollektorstrom bei Vernachlässigung der Stoßionisation n = ein Koeffizient; und BVCBO = Emitter-offen-Basis-Kollektordurchbruchspannung (Basis-Emitter-Durchbruchspannung bei offenem Emitter).
  • Gemäß 7 fließen die durch Stroßionisation erzeugten Löcher aufgrund des Vorhandenseins des elektrischen Felds in die Basis, und sie werden zum Sperrbasisstrom IBR.
  • Der Sperrbasisstrom IBR läßt sich daher nach folgender Beziehung ableiten: IBR = (M – 1)ICO (5)
  • Genauer gesagt: der Basisstrom IB läßt sich durch eine Differenz zwischen Durchlaßbasisstrom IBF und Sperrbasisstrom IBR wie folgt darstellen: IB = IBF – IBR = IBF – (M – 1)ICO = {1 – (M – 1)hFE}IBF (6)
  • Dabei ist der Emitterstrom IE durch IE = ICO + IBE wiedergegeben. In Gleichung (6) steht hFE für eine Stromverstärkung (hFE = ICO/IBF).
  • Diese Operation gilt sowohl für einen pnp-Bipolartransistor als auch für den npn-Bipolartransistor.
  • Der den negativen Basisstrom liefernde Bipolartransistor ist einem neuen Anwendungsgebiet zugänglich. Beispielsweise läßt sich dieser Transistor auf ein Flipflop anwenden, das als Spannungshaltevorrichtung oder -element bezeichnet wird. Da jedoch das Flipflop durch sechs Bauelemente gebildet wird, ergibt sich ein Problem bezüglich einer hohen Integrationsdichte.
  • Wenn beim Bipolartransistor nach 1 unter der Voraussetzung, daß eine kapazitive Last zwischen Basis und Emitter vorhanden ist, die Basisspannung VBE im Bereich von 0 V ≤ VBE < 0,45 V liegt, fließen in der Last gesammelte oder aufgespeicherte Ladungen von der Basis zum Emitter ab. Daher verringert sich die Spannung VBE über die Last, und sie nähert sich stärker an 0 V an. Falls dagegen die Spannung im Bereich von 0,45 V < VBE < 0,87 V liegt, weil in der Last durch den Sperrbasisstrom Ladungen aufgespeichert sind, erhöht sich die Spannung VBE über die Last, und sie nähert sich 0,87 V an. Im Fall von VBE > 0,87 V fließt das Potential der Last unter dem positiven Basisstrom von der Basis zum Emitter ab. Demzufolge verringert sich die Spannung VBE über die Last, und sie nähert sich auch stärker an 0,87 V an. Da – wie erwähnt – die Spannung VBE auf 0 V oder 0,87 V gehalten wird, kann eine Spannungshaltefunktion mit einer Selbst- oder Eigenverstärkungsfunktion erreicht werden.
  • 8 veranschaulicht eine die oben angegebene Spannungshaltefunktion aufweisende Spannungshalteschaltung.
  • Bei dieser Schaltung wird als Schaltelement (bzw. Schalterelement) ein n-Kanal-MOS-Transistor Q1 verwendet, bei dem Drain oder Source mit der Basis eines npn-Bipolartransistors Q2 verbunden ist. Ein Taktsignal ϕA wird der Gateelektrode des MOS-Transistors Q1 aufgeprägt, während ein Taktsignal ϕB an Source oder Drain angelegt wird. In dieser Schaltung ist eine kapazitive Last durch eine Basis-Emitterübergangskapazität und eine Kollektor-Basisübergangskapazität gebildet.
  • 9 veranschaulicht den Steuertakt ϕA und den Eingangstakt ϕB des MOS-Transistors Q1 sowie einen Spannungspegel an einer Ausgangsklemme am Knotenpunkt zwischen MOS-Transistor Q1 und Bipolartransistor Q2 gemäß 8. Dabei stehen VH, Vp und VL für 0,87 V, 0,45 V bzw. 0 V.
  • Wenn das Taktsignal ϕA gemäß 8 bzw. 9 auf einen hohen Pegel übergeht, schaltet der MOS-Transistor Q1 durch. In diesem Fall wird ϕB > VH (0,87 V) der Basis des Bipolartransistors Q2 eingespeist, und die kapazitive Last wird auf VH oder höher aufgeladen. Wenn danach das Taktsignal ϕA auf einen niedrigen Pegel übergeht und der MOS-Transistor Q1 sperrt, wird die an der Basis anliegende Spannung von VH oder höher, die in der kapazitiven Last geladen ist, über die Basis-Emitterstrecke des Transistors Q2 entladen, d.h. der positive Basisstrom fließt über die Basis. Die Basisspannung wird dabei auf 0,87 V gehalten. Wenn das Taktsignal ϕB (0,45 V < ϕB < 0,87 V) an der Basis anliegt, fließt der negative Basisstrom in die kapazitive Last über die Kollektor-Basisstrecke des Transistors Q2, und die Ausgangsspannung, d.h. die Basisspannung, erhöht sich 0,87 V. Wenn an der Basis des Transistors Q2 über den MOS-Transistor Q1 ϕB < 0,45 V anliegt, fließt der positive Basisstrom aus der Basis-Emitterstrecke ab oder heraus, wobei der Basisstrom zu 0 wird. Im Fall von ϕB > 0,45 V wird insbesondere 0,87 V als Grenzpotential gehalten, während im Fall von ϕB < 0,45 V (die Spannung) 0 V gehalten wird.
  • Aufgrund der oben beschriebenen Operation kann die Schaltung gemäß 8 als ein Flipflop ersetzende Spannungshalteschaltung eingesetzt werden. In diesem Fall kann das Flipflop durch weniger Bauelemente als beim herkömmlichen Flipflop gebildet werden.
  • Der oben beschriebene Bipolartransistor kann die Spannungshalteschaltung bilden, weil der negative Strom über die Basis fließt. Wenn gemäß 6 die Kollektor-Emitterspannung VCE = 1 V, kann der Schaltkreis des Transistors Q2 deshalb, weil der positive Basisstrom für alle Größen der Basis-Emitterspannung VBE über die Basis fließt, stets in einem Entladungsmodus gesetzt sein, wobei keine Spannung in der Basis gehalten werden kann. Gemäß 9 bzw. 8 dient der Knotenpunkt zwischen MOS-Transistor Q1 und Bipolartransistor Q2 als Ausgangsklemme. Der MOS-Transistor Q1 wird jedoch nach dem Spannungshaltevorgang wieder durchgeschaltet, so daß die Eingangsklemme für das Taktsignal ϕB als Ausgangsklemme dienen kann.
  • 10 veranschaulicht eine Schaltung, bei welcher ein kapazitives Element C, wie ein MOS-Kondensator zusätzlich zum Bipolartransistor Q2 an die Schaltung gemäß 8 angeschlossen ist. Bei dieser Schaltungsanordnung erfolgt das Aufladen und Entladen durch das kapazitive Element C eindeutig oder zwangsläufig über die Basis. In diesem Fall dient die Eingangsklemme für das Taktsignal ϕB als Ausgangsklemme. Die Ausgangsklemme kann jedoch auch am Knotenpunkt zwischen den Basiselektroden der Transistoren Q1 und Q2 angeordnet sein.
  • Die vorstehende Beschreibung bezieht sich auf den npn-Bipolartransistor. Die Erfindung ist jedoch auch auf einen pnp-Transistor anwendbar. 11 veranschaulicht eine Ausführungsform, welche den pnp-Transistor verwendet.
  • Wenn bei dieser Ausführungsform die Kollektor-Emitterspannung VCE einer vorbestimmten negativen Spannung (-V Volt) entspricht und die Basis-Emitterspannung VBE an einen Transistor angelegt ist (vgl. 12), kann der negative Basisstrom -IB über die Basis fließen.
  • Wenn die erwähnte Spannungshalteschaltung unter Verwendung des pnp-Transistors gebildet ist, wird die negative Spannung in der Basis gehalten (bzw. gespeichert), wie sich dies aus den 10 und 11 ergibt.
  • Die beschriebene Spannungshalteschaltung ist auf eine Verriegelungsschaltung, eine Bezugspotential-Erzeugungsschaltung und einen Speicher, z.B. einen SRAM, anwendbar. Ein Oszillator, ein Meßverstärker und ein Schalterkreis kann unter Verwendung des Bipolartransistors geformt werden, bei dem der negative Basisstrom fließen kann.
  • Bei der Ausführungsform gemäß 13 wird eine Eingangsspannung VIN an einen ersten Knotenpunkt als Basis eines ersten NPN-Bipolartransistors TR1 angelegt, wobei dessen Emitter mit der Basis eines zweiten NPN-Bipolartransistors TR2 verbunden ist. Der Knotenpunkt zwischen erstem und zweitem Transistor dient als zweiter Knotenpunkt, an welchem das Auftreten der Ausgangsspannung zu beobachten ist.
  • 14 veranschaulicht die Beziehung zwischen Eingangsspannung VIN und Ausgangsspannung VOUT für den Fall, daß die Kollektorspannungen Vcc1 und Vcc2 der Bipolartransistoren TR1 bzw. TR2 auf 8 V gesetzt sind.
  • 15 zeigt die Beziehung zwischen Basis-Emitterspannung VBE, Basisstrom IB und Kollektorstrom IC des Bipolartransistors TR2. Diese Ausführungsform verwendet einen Transistor TR2, der mittels derselben Prozesse und unter Berücksichtigung derselben Parameter, wie in Verbindung mit 2 beschrieben, hergestellt wurde. Der Transistor TR1 wurde mit denselben Prozessen und Parametern wie für den Transistor TR2 hergestellt, und seine Kollektorspannung ist auf Vcc2 = 8 V gesetzt.
  • Der Transistor TR1 besitzt eine Funktion einer Auflade- oder Ladeeinheit. Wenn die Eingangsspannung VIN von 0 V ansteigt, erhöht sich die Ausgangsspannung VOUT unter Aufrechterhaltung einer Differenz zwischen Emitterstrom IE des Transistors TR1 und positivem Basisstrom des Transistors TR2 auf 0 (ICB + IE = IBE) (vgl. 14). Wenn jedoch gemäß 15 0,46 V < VBE < 1,22 V gilt, ist deshalb, weil der Basisstrom des Transistors TR2 größer wird als der Sperrbasisstrom, die Schaltung gemäß 13 in einen Lademodus gesetzt, so daß die Eingangsspannung VIN = 0,81 V erhalten wird, wenn die Ausgangsspannung VOUT nahezu 0,46 V (V1) als Grenzwert (boundary) ist. In diesem Fall werden die Übergangskapazitäten des Basis-Emitterübergangs und des Basis-Kollektorübergangs des Transistors TR2 aufgeladen, wobei die Ausgangsspannung VOUT unmittelbar auf V2 (≃ 1,22 V) ansteigt. Da bei der Schaltung gemäß 13 in der Praxis der Emitterstrom IE über den Transistor TR1 fließt, liefern die Spannungen V1 und V2 gemäß 14 Werte oder Größen nahe der Grenzpotentiale 0,45 V und 1,22 V zwischen IB bzw. -IB gemäß 15. In der graphischen Darstellung von 14 bezeichnen Pfeile Charakteristika oder Kennlinien für die ansteigende Spannung VIN sowie Charakteristika bzw. Kennlinien für die abfallende Spannung VIN. Wenn die Eingangsspannung VIN auf einen Bereich über 0,81 V ansteigt, wird die Ausgangsspannung VOUT bei V2 verriegelt. Die Schaltung gemäß 13 kann insbesondere als Speicher, als Spannungsdetektor, als A/D-Wandler und dgl. verwendet werden.
  • Wenn die Kollektorspannung Vcc2 auf 1 V gesetzt ist und dabei kein Sperrbasisstrom über den Transistor TR2 fließt, ändert sich die Ausgangsspannung VOUT kontinuierlich in bezug auf die Eingangsspannung, wie dies durch die gestrichelte Kurve in 14 angedeutet ist, wobei keine unmittelbare oder plötzliche Änderung in der Ausgangsspannung VOUT auftritt.
  • 16 veranschaulicht eine Schaltung, bei welcher ein Widerstand R zwischen Basis und Emitter des Transistors TR2 nach 13 geschaltet ist. 17 veranschaulicht die Eingangs/Ausgangskennlinien für den Fall, daß der Widerstandswert des Widerstands R 1 MΩ beträgt. Wenn der Widerstand R mit dem Transistor TR2 verbunden ist, ändert sich eine Absolutgröße einer augenblicklichen (immediate) Änderung der Ausgangsspannung vom Zustand gemäß 14 auf den Zustand gemäß 17. Genauer gesagt: die Ausgangsspannung VOUT ändert sich dann, wenn kein Widerstand R angeschlossen ist, von 0,76 (= 1,22 – 0,46) V auf 0,44 (= 1,20 – 0,76) V dann, wenn der Widerstand R angeschlossen ist. In diesem Fall ändert sich die Eingangsspannung VIN von 0,81 V auf 1,81 V.
  • Der Widerstand R kann durch ein hochohmiges Polysiliziumelement, einen MOS-Transistor, einen Bipolartransistor o.dgl. ersetzt werden.
  • 18 veranschaulicht eine Schaltung, bei welcher ein kapazitives Element C bei der Schaltung nach 16 zwischen Basis und Emitter des Transistors TR2 geschaltet ist. Bei dieser Schaltung ändert sich die Ausgangsspannung VOUT mit einer vorbestimmten Zeitkonstante in bezug auf die Eingangsspannung VIN. Der Transistor TR1 besitzt dabei insbesondere dieselbe Sperrbasisstrom-Kennlinie wie der Transistor TR2. Der Transistor TR1 braucht jedoch nur ein Transistor zu sein, der eine Funktion zur Erhöhung des Emitterstroms IE mit ansteigender Eingangsspannung VIN besitzt. Der Transistor TR1 kann ein normaler npn-Bipolartransistor sein, bei welchem die Kollektor-Emitterspannung VCE herabgesetzt ist und kein negativer Basisstrom fließen kann (vgl. 6). In diesem Fall kann ein verwendetes kapazitives Element durch einen MOS-Kondensator oder eine Übergangskapazität des PN-Übergangs gebildet sein. Gemäß 19 kann anstelle des Transistors TR1 ein MOS-Transistor TR3 an die Basis des Transistors TR2 angeschlossen sein. Der MOS-Transistor kann dabei entweder vom n- oder p-Typ sein. Gemäß 20 kann anstelle des Transistors TR1 eine Diode D1 mit der Basis des Transistors TR2 verbunden sein.
  • Bei der oben beschriebenen Ausführungsform können beide Transistoren TR1 und TR2 jeweils npn-Bipolartransistoren sein. Gemäß 21 können jedoch auch pnp-Bipolartransistoren verwendet werden. In diesem Fall wird eine negative Spannung von z.B. 8 V als (Spannung) Vcc2 angelegt, und die Eingangsspannung VIN ist ebenfalls eine negative Spannung. Die Ausgangsspannung VOUT ist daher (gleichfalls) eine negative Spannung.
  • Bei einer Schaltung gemäß der in 22 dargestellten Ausführungsform ist ein pnp-Transistor TR3 zwischen eine Klemme für eine Ausgangsspannung VOUT und eine Klemme einer Massespannung Vss geschaltet. Dabei entspricht die Eingangs/Ausgangskennlinie einer Kurve gemäß 23. Wenn dabei insbesondere die Eingangsspannung VIN allmählich von 0 V ansteigt, entspricht die Eingangs/Ausgangskennlinie der Kurve (1). Wenn VIN < VIH gilt und die Eingangsspannung VIN allmählich vom hohen Pegel abfällt, entspricht die Eingangs/Ausgangskennlinie einer der Richtung der Kurve (1) entgegengesetzten Kurve. Wenn VIN > VIH gilt und die Eingangsspannung VIN allmählich vom hohen Pegel abfällt, entspricht die Eingangs/Ausgangskennlinie einer Hysteresekennlinie längs der Kurve (2). Im Fall von VIN < VIL und VIN > VIH arbeitet demzufolge die Schaltung gemäß 22 als Schmitt-Triggerkreis. Wenn insbesondere gemäß 15 VCE = 8 V (Vcc2 = 8 V) gilt, fließt der durch eine gestrichelte Linie angegebene negative Basisstrom -IB über den Transistor TR2 im Bereich von VCE = 0,46 V – 1,22 V. Für andere VCE-Werte fließt über den Transistor TR2 der durch eine ausgezogene Kurve angegebene positive Basisstrom IB.
  • Wenn gemäß 24A eine Spannung VC an eine Reihenschaltung aus Transistoren TR1 und TR3 angelegt ist und die Eingangsspannung VIN gleich 0 V ist, zeigt ein Strom am Knotenpunkt zwischen den Transistoren TR1 und TR3 in bezug auf die Spannung VBE die Charakteristik bzw. Kennlinie gemäß 24B. In diesem Fall wirken der Transistor TR1 als Ladeeinheit und der Transistor TR3 als Entladeeinheit. Wenn VBE < VIN (= 0) gilt, d.h. wenn VBE negativ ist, erscheint am Knotenpunkt zwischen den Transistoren TR1 und TR3 ein Strom -I0, welcher dem Emitterstrom des Transistors TR1 entspricht und durch eine gestrichelte Kurve oder Linie angedeutet ist. Wenn VBE positiv ist, erscheint am Knotenpunkt ein Strom I0, welcher dem Emitterstrom des Transistors TR1 entspricht und durch eine ausgezogene Kurve oder Linie angegeben ist.
  • Die Kennlinien gemäß 23 können mit (denen von) 15 und 24A kombiniert werden, um damit die Charakteristika bzw. Kennlinien gemäß 25A bis 25D zu erhalten. Die 25A bis 25D entsprechen dabei den Kennlinien a – d in 23. In den 25A bis 25D zeigt eine gestrichelte Kurve oder Linie an, daß der Basisstrom des Transistors TR2 in einer Richtung zum Aufladen der VOUT-Klemme fließt, während eine ausgezogene Kurve oder Linie angibt, daß der Basisstrom in einer Entladungsrichtung über die Basis des Transistors TR2 fließt. Die Spannung VOUT wird daher auf einem Potential stabilisiert, welches der Größe aller Stromkomponenten zum Aufladen und Entladen der Basis des Transistors TR2 äquivalent ist.
  • 25 veranschaulicht die Kennlinien eines der VOUT Klemme eingegebenen und von ihr ausgegebenen Stroms in Bezug auf das Basispotential VBE des Transistors TR2 für den Fall, daß die Eingangsspannung VIN von 0 V ansteigt und 0,4 V erreicht. Im Fall von VIN = 0 V entspricht VOUT 0 V. Wenn die Eingangsspannung VIN ansteigt, erhöht sich die Ausgangsspannung VOUT bis zum Erreichen eines unteren stabilen Punkts, d.h. eines Potentials, bei welchem –IO gleich IB ist (vgl. 25A).
  • Wenn jedoch die Spannung VIN die Größe VIN = 0,76 V übersteigt und deshalb ein Strom in einer Aufladungsrichtung fließt, auch wenn VBE eine beliebige Größe im Bereich von 0 V – 1,22 V besitzt (vgl. 25B), wird die Spannung VBE unmittelbar erhöht und bei 1,22 V zu (der Spannung) VOUT stabilisiert.
  • Wenn die Eingangsspannung VIN weiter ansteigt, steigt die stabile Ausgangsspannung VOUT auf einen Punkt an, an welchem der Gesamtstrom in Aufladerichtung gleich dem Gesamtstrom in Entladungsrichtung wird, wobei VOUT zu 1,28 V wird, wenn VIN = 2 V gilt (vgl. 25C). Wenn die Eingangsspannung VIN von 2 V abnimmt, verringert sich die Ausgangsspannung VOUT bis zum Erreichen eines Potentials, bei dem die Ströme in Auflade- und Entladerichtung einander gleich sind. 25D veranschaulicht einen Zustand, in welchem VIN = 0,3 V gilt. Der Strom IO vom (by the) Emitter des Transistors TR3 bewirkt die Aufhebung oder Löschung des negativen Basisstroms des Transistors TR2. Falls in der Schaltung kein Transistor TR3 vorhanden ist, wird daher auch dann, wenn die Eingangsspannung VIN auf 0 V abfällt, die Spannung VOUT gemäß 26 auf 1,22 V verriegelt und nicht auf VOUT = 0 V verringert. Wenn die Eingangsspannung VIN von 0,3 V weiter abfällt und niedriger als 0,1 V wird, fällt auf die durch die strichpunktierte Linie in 25D angegebene Weise der Strom IO unter den negativen Basisstrom -IB, und er verringert sich augenblicklich auf ein Potential, bei welchem die Ströme in Lade- und Entladerichtung einander gleich sind, d.h. ein Potential, bei welchem sich der niedrigpegelige Basisstrom IB auf den Strom -IO ändert. Eine augenblickliche Stromverringerung ändert das Basispotential des Transistors TR3 unter Änderung des Emitterstroms IO, so daß die Größe des Stroms IO kleiner wird als diejenige des negativen Basisstroms -IB.
  • Genauer gesagt: das auf 1,22 V verriegelte (latched) Basispotential des Transistors TR2 wird so gesteuert oder eingestellt, daß der Strom IO (Entladestrom) mit einer Absolutgröße, die größer ist als diejenige des über den Transistor TR2 fließenden negativen Basisstroms -IB, durch bzw. über den Transistor TR3 fließt und damit den Verriegelungspegel (latch level) des Transistors TR3 rücksetzt. Wenn gemäß 27 der den Transistor TR1 nach 22 bildende npn-Bipolartransistor durch einen n-Typ-MOS-Transistor und der pnp-Transistor des Transistors TR3 durch einen n-Typ-MOS-Transistor ersetzt wird, kann die Schaltung dieselben Kennlinien oder Charakteristika, wie in den 25A bis 25D gezeigt, gewährleisten.
  • 28 veranschaulicht die Anwendung der Erfindung auf einen Schmitt-Triggerkreis; 29 zeigt einen durch Einsatz eines pnp-Bipolartransistors gebildeten Schmitt-Triggerkreis. Die Schaltung gemäß 29 wird betrieben bzw. arbeitet, während oder wenn beide Spannungen VIN und VOUT negative Potentiale besitzen (vgl. 30).
  • 31 zeigt eine Schaltung, welche die Erzeugung eines negativen Basisstroms durch Änderung der Größe VC inhibiert bzw. unterdrückt. Wenn bei dieser Schaltung, wie in 32 gezeigt, eine Eingangsspannung VH= 1,4, V an einer VIN-Klemme über das Schalterelement aus einem n-MOS-Transistor eingespeist wird, wird die Ausgangsspannung VOUT auf 1,22 V als Grenzpotential zwischen den hochpegeligen positiven und negativen Basisströmen verriegelt. Falls sich jedoch VC von 8 V auf 0 V ändert, verschwindet das Basispotential, bei dem der negative Basisstrom fließt. Aus diesem Grund verringert sich die Ausgangsspannung VOUT von 1,22 V, als verriegelte Spannung, auf 0 V. Diese Funktion kann als Rücksetzfunktion für ein Speicherelement genutzt werden.
  • Im folgenden ist anhand der 33 bis 40 eine Ausführungsform beschrieben, bei welcher die Erfindung auf einen Speicher angewandt ist. Bei einer in 33 gezeigten Speicherzelle ist Source oder Drain eines MOS-Transistors Q1 als Schalterelement mit der Basis eines Bipolartransistors Q2 verbunden. Der Transistor Q1 ist dabei ein p-Kanal- (oder n-Kanal-). MOS-Transistor, wäh rend der Transistor Q2 ein pnp-Bipolartransistor ist. Die Gateelektrode des MOS-Transistors Q1 ist mit einer Wortleitung WLn verbunden, während Drain oder Source mit einer Bitleitung BLn verbunden ist. Der Knotenpunkt zwischen den Transistoren Q1 und Q2 dient als Speicherknotenpunkt S der Zelle, wobei an diesem Knotenpunkt ein Speicherkondensator CS (CS CBE + CBC), einschließlich der Übergangskapazität CBE über Basis und Emitter des Transistors Q2 und Übergangskapazität CBC über Basis und Kollektor, vorhanden ist. Ein kapazitives Element C1, z.B. ein MOS-Kondensator, kann zum Speicherkondensator CS hinzugefügt sein. Wenn das kapazitive Element C1 vorgesehen ist, wird ein zweckmäßiges Plattenpotential oder Substrat- oder Wannenpotential der anderen Seite des kapazitiven Elements aufgeprägt. Der Widerstand R kann zwischen Basis und Emitter geschaltet sein.
  • 34 veranschaulicht die Betriebskennlinien der Schaltung gemäß 33 sowie die Beziehung zwischen der Basis-Emitterspannung und dem Basisstrom am Speicherknotenpunkt S gemäß 33.
  • Ein hochpegelseitiges Grenzpotential VBE1 steht dabei für einen Speicherzustand "1", während ein Bereich zwischen VBE0 ≃ 0 V einen Speicherzustand "0" angibt. Ein Einlesezugriff erfolgt durch eine Einlesespannung VBE1 oder 0 V im Zellenknotenpunkt. Ein Auslesezugriff erfolgt durch Übertragung einer Ladung vom Speicherkondensator CS zur Bitleitung BLn und Verstärkung des Potential des Speicherkondensators CS.
  • 35 ist ein Schaltbild eines Speichers mit einem Speicherzellenarray und einer peripheren Schaltung.
  • Bei diesem Speicher sind N × N = N' Speicherzellen M/C mit jeweils dem Aufbau gemäß 33 in einem Array angeordnet. Dabei sind N Speicherzellen in Horizontalrichtung und M Speicherzellen in Vertikalrichtung angeordnet; diese Speicherzellen bilden eine Anzahl von Speicherblöcken aus jeweils N × M Speicherzellen. Bitleitungen BL1 – BLM, .... BL(N–1M+1) bis BLN sind mit Nebeneingangs/Ausgangsleitungen (preI/01 bis preI/ON/M) für jeden Speicherblock über Übertragungsgatter verbunden, z.B. n-Kanal-MOS-Transistoren T1, die durch Spaltenwählsignale CL1 – CLM, ...., CSL(N–M+1) bis CSLN durchschaltbar und sperrbar sind. Jeder Block enthält einen Ein/Ausgang-Nebenmeßverstärker (preI/O,S/A).
  • Bei dieser Ausführungsform ist mit jedem Speicherblock eine Blindzelle (dummy cell) D/C verbunden. Die Blindzellen D/C werden durch ein Signal auf einer Blindwortleitung DWL gesteuert. Die Blindzellen D/C sind mit Bitleitungen BLM' – BLM' und weiterhin mit Nebenein/ausgangsleitungen (preI/01, ...., preI/ON/M) verbunden, die parallel zu den Nebenein/ausgangsleitungen (preI/01 – preI/ON/M) angeordnet sind, und zwar auf dieselbe Weise wie bei den Speicherzellen M/C.
  • Die genannten Nebenmeßverstärker (preI/O,S/A) sind mit den betreffenden Nebenleitungen I/0 und I/O verbunden, wobei an den Nebenleitungen I/O und I/O erscheinende verstärkte Potentiale zu Eingangs/Ausgangsleitungen I/O und I/O über entsprechende Übertragungsgatter übertragen werden, z.B. über n-Kanal-MOS-Transistoren T2, die durch Spaltenwählsignale CSLM'D, ...., CSLN'D gesteuert werden.
  • Die Leitungen I/O und I/O sind mit einem Dateneingabe- bzw. DIN-Pufferkreis und einem Ein/Ausgabe-Hauptmeßverstärker (I/O,S/A) verbunden. Der Hauptmeßverstärker liefert ein Ausgangssignal über einen internen Datenausgabe- bzw. Dout-Pufferkreis (nicht dargestellt) an einer Klemme Dout.
  • Jeder Ein/Ausgabe-Nebenmeßverstärker (preI/O,S/A) umfaßt gemäß 36 drei MOS-Transistoren; auf ähnliche Weise umfaßt der Ein/Ausgabe-Hauptmeßverstärker (I/O,S/A) gemäß 37 drei MOS-Transistoren. Gemäß 38 umfaßt jede Blindzelle D/C zwei MOS-Transistoren und einen Kondensator.
  • Der Halbleiterspeicher gemäß 35 besitzt einen aktiven Zustand und einen Voraufladezustand; diese Zustände werden durch einen Zeilenadreß-Abtastimpuls RAS (oder Chipwählimpuls CS) gewählt.
  • Bei dieser Ausführungsform wird die Operation des Speicherchips grundsätzlich durch ein an einer Klemme eingespeistes Steuersignal bestimmt. Ähnlich wie bei einem herkömmlichen DRAM kann jedoch eine Adreßmultiplexmethode angewandt werden, bei welcher Zeilen- und Spaltenadressen auf einer Zeitbasis gegeneinander versetzt bzw. verschoben sind und der Datenabruf mittels Abtastsignalen RAS und CAS erfolgt.
  • Wie im Zeitsteuerdiagramm von 39 gezeigt, wird im Voraufladezustand, in welchem das Signal RAS den hohen Pegel "H" besitzt, der MOS-Transistor Q1 der Speicherzelle M/C dadurch gesperrt, daß die Wortleitung WLn (n = 1, ...., N) auf den hohen Pegel "H" gesetzt wird. In diesem Fall werden Bitleitungen BL1 – BLM, ...., BL(N–M+1) – BLN, BLM' – BLN' und Nebenleitungen I/O und I/O (preI/O1 bis preI/ON/M und preI/O1 bis preI/ON/M) sowie Leitungen I/O und I/O auf ein Potential Vp gemäß 34 voraufgeladen. Dabei wird das Potential Vp in die Blindzelle D/C eingeschrieben bzw. eingelesen.
  • Wenn das Signal RAS auf den (niedrigen) Pegel "L" übergeht, werden eine Adresse abgerufen und z.B. die Speicherzelle A gemäß 35 gewählt sowie die Wortleitung WL1 und die Spaltenwählleitung CSLM freigegeben. Demzufolge wird eine Ladung VBE1 × CS (mit CS = Kapazität des Speicherkondensators C) zur Bitleitung BLM und zur Leitung preI/O1 übertragen. Wenn die parasitäre Kapazität der Bitleitung BLM mit CB und die parasitäre Kapazität der Verdrahtung der Nebenleitung I/O (preI/01) mit CpreI/0 bezeichnet werden, wird beim Einlesen von Daten "1" in die Speicherzelle A das Potential der Ein/-Ausgangs-Nebenleitung oder Leitung I/O (preI/01) um das Potential erhöht, das durch nachstehende Gleichung gegeben ist: ΔV = (VBE1 – Vp)/{1 + (CB + CpreI/O)/CS}
  • Das Potential der Nebenleitung I/O wird weiterhin durch den negativen Basisstrom um ΔV' (bis zu einem Maximum von VBE1 – Vp) erhöht.
  • In diesem Fall wird die Blindwortleitung DWL gleichzeitig gewählt. Die Potentiale der Blindbitleitung BLM' und der Leitung preI/O1 bleiben jedoch auf Vp. Die Potentialdifferenz zwischen der Leitung preI/01 und der Leitung preI/01 ist daher ΔV'.
  • Die Potentialdifferenz ΔV' wird durch das dem Ein/Ausgabe-Nebenmeßverstärker (preI/O,S/A) als dynamischer Meßverstärker eingespeiste Setzsignal SAN (36) auf den Pegel "H" verstärkt, so daß sie eine größere Potentialdifferenz bildet, die zwischen den Leitungen preI/01 und preI/O1 erscheint.
  • Die Leitung CSLM' wird oder ist auf den Pegel "H" gesetzt, wobei Daten (ΔV') zu den Leitungen I/0 und I/0 übertragen werden. Auf ähnliche Weise wird der mit den Leitungen I/0 und I/0 verbundene Hauptmeßverstärker (I/0,S/A) freigegeben, wenn das Taktsignal ϕ1 (38) auf den hohen Pegel "H" gesetzt ist, und es werden Pufferdaten Dout aus dem Datenausgabepufferkreis ausgegeben. Die Dout-Pufferdaten werden über die Dout-Klemme zu einer externen Schaltung übertragen.
  • Wenn die Mindestempfindlichkeit des I/O-Nebenmeßverstärkers (preI/O,S,/A) auf etwa ~ 10 mV eingestellt ist, kann CS z.B. 20 fF oder mehr betragen, wenn VBE1 – Vp = 0,5 V, CB = 0,5 pF und CpreI/O = 0,5 pF betragen. Die Bitleitungen können unmittelbar mit den Leitungen I/O und I/O über die MOS-Transistoren T1 verbunden sein, ohne durch die I/O-Nebenmeßverstärker zu verlaufen, wobei die Bitleitungen erforderlichenfalls unmittelbar durch den Hauptmeßverstärker (I/O,S/A) abgegriffen (sensed) werden können.
  • Eine einem Auslesezugriff unterworfene Speicherzelle liefert (recovers) ursprüngliche Daten "1" oder "0", weil der Bipolartransistor Q2 zwei stabile Punkte VBE0 und VBE1 aufweist. Andererseits wird das Potential eines Speicherknotenpunkts S einer Speicherzelle, die durch die Wortleitung gewählt, jedoch keinem Auslesezugriff durch den Meßverstärker unterworfen ist, in bezug auf Vp um +ΔV variiert, wenn "1" vorliegt, oder um –ΔV variiert, wenn "0" vorliegt. Nach dem Abschalten der Wortleitung wird dieses Potential zu bzw. von VBE1 oder VBE0 auf 0 V zurückgeführt, und zwar durch den negativen Basisstrom (–)IB, wenn "1" vorliegt, oder den positiven Basisstrom IB, wenn "0" vorliegt. Da die Speicherzelle eine Selbstverstärkungsfunktion aufweist, kann die Speicherzelle als nichtlöschender Auslesespeicher dienen.
  • Bei dem die (bzw. diese) Speicherzelle verwendenden Speicher braucht daher, im Gegensatz zu einem DRAM, kein Lese- oder Meßverstärker für jedes Bitleitungspaar vorgesehen zu sein.
  • Eine Einschreib- oder Einleseoperation ist nachstehend anhand des Zeitsteuerdiagramms von 40 beschrieben.
  • Wenn das Signal RAS und das Einlesefreigabesignal WE auf den (niedrigen) Pegel "L" gesetzt sind, wird ein vorbestimmtes Potential in eine mittels der Wortleitung gewählte Speicherzelle, z.B. die Speicherzelle A, mittels eines Ausgangssignals vom DIN-Puffer über die Leitung I/O, die Leitung preI/O und die Bitleitung eingelesen. Die Stromspeisekapazität des DIN-Puffers ist so eingestellt, daß er einen größeren Strom als den Basisstrom IB ausgibt, der über den npn-Transistor der Speicherzelle fließen kann. Wenn die eingelesenen Daten einer "1" entsprechen, wird VBE1 zwangsweise in den Speicherknotenpunkt S eingeschrieben; wenn die Daten einer "0" entsprechen, wird VBE0 eingeschrieben. Wenn die Einlesedaten eine "1" sind, kann ein über Vp liegendes Potential in den Knotenpunkt S eingelesen werden. Wenn die Daten gleich "0" sind, kann in den Knotenpunkt S ein unterhalb von Vp liegendes Potential eingelesen werden.
  • Der Aufbau des Speichers ist in den 41 und 42 dargestellt. Gemäß 42 ist eine versenkte oder eingegrabene n+-Typ-Schicht 42 auf der Oberfläche des p-Typ-Siliziumsubstrats 41 zur Herabsetzung eines Kollektorwiderstands ausgebildet, wobei auf dieser Schicht eine epitaxiale p-Siliziumschicht 43 einer Borkonzentration von etwa 1 × 1015 cm–3 und einer Dicke von z.B. 2,5 μm erzeugt ist. Die epitaxiale p-Siliziumschicht 43 ist mit Phosphorionen dotiert, um eine n-Typ-Wannenschicht 44 einer Fremdatomkonzentration von etwa 4 × 1016 cm–3 zu erzeugen. Auf den Oberflächen der n-Wannenschicht 44 und der epitaxialen Siliziumschicht 43 ist ein Feldoxidfilm 45 ausgebildet. Eine zur eingegrabenen n+-Schicht 42 führende Kollektorleiterschicht 46 ist durch eine der Öffnungen hindurch ausgebildet, die selektiv im Feldoxidfilm 45 vorgesehen sind. An einer anderen Öffnung ist eine phosphordotierte Polysilizium-Gatelektrode 47 eines p-Kanal-MOS-Transistors Q1 geformt. Die Gateelektrode 47 dient als Wortleitung des Speicherzellenarrays. Als Source und Drain des MOS-Transistors dienende p+- und p-Schichten 48 bzw. 49 sind mit Selbstjustierung unter Verwendung der Gateelektrode 47 als Maske in der n-Wannenschicht 44 ausgebildet. Die Schichten 48 und 49 können in einem einzigen Prozeß bzw. Verfahrensvorgang geformt werden. Bei der dargestellten Ausführungsform werden diese Schichten in getrennten Prozessen erzeugt, um ihnen unterschiedliche Konzentration zu erteilen. Die p-Schicht 49 dient auch als Basis eines npn-Bipolartransistors Q2.
  • Auf der Gesamtoberfläche des auf vorstehend beschriebene Weise hergestellten Halbleitergebildes ist nach einem CVD-Prozeß (chemisches Aufdampfen) ein SiO2-Film 50 abgelagert, in welchem Emitter- und Kollektoröffnungen ausgebildet sind. An den Öffnungen ist ein Polysiliziumfilm 51a einer Dicke von 50 – 100 nm erzeugt. Bereiche oder Zonen 46 und 49 werden durch die Öffnungen und den Polysiliziumfilm 51 mit Arsenionen dotiert, um damit in den Zonen 46 und 49 einen n+-Emitter 52 bzw. eine n+-Schicht 53 zu erzeugen. Der n+-Emitter 52 besitzt eine Fremdatomkonzentration von 2 × 1020 cm–3 und eine Übergangs(zonen)tiefe von 0,15 μm; eine p-Basis 49 besitzt eine Fremdatomkonzentration von 3 × 1018 cm–3 und eine Übergangstiefe von 0,3 μm. Ein 300 nm dicker MoSi-Film 51b ist auf den an den Öffnungen geformten Poly siliziumfilm 51a aufgebracht und zur Bildung einer Emitterelektrode 51 und einer Kollektorelektrode 54 gemustert.
  • Auf die Gesamtoberfläche des resultierenden Halbleitergebildes ist ein Siliziumoxidfilm 55 aufgebracht, in welchem Bitleitungs-Kontaktlöcher ausgebildet sind, während auf dem Halbleitergebilde eine Al-Cu-Si-Bitleitungsschicht 56 erzeugt ist.
  • Bei dem Speicher mit dem beschriebenen Aufbau gemäß 41 sind Emitter- und Kollektorelektroden 51 bzw. 54 gemeinsam für in Wortleitungsrichtung angeordnete Zellen angeordnet, und Bitleitungen 56 sind gemeinsam für Zellen vorgesehen, die in einer Richtung senkrecht zu Emitter- und Kollektorelektroden 51 bzw. 54 angeordnet sind.
  • 43 veranschaulicht ein Fremdatomprofil längs einer Linie I-I' der Speicherzelle gemäß 42.
  • Bei der Herstellung des oben beschriebenen Speichers wird das p-Siliziumsubstrat 41 25 Minuten lang bei 250°C in einer Sb2O3-Gasatmosphäre geglüht (annealed), um Sb in die Oberfläche des p-Siliziumsubstrats 41 zu diffundieren und damit in diesem die eingegrabene n+-Schicht 42 auszubilden. Anschließend wird das p-Siliziumsubstrat 41 10 Minuten lang bei 1.150°C in einer gasförmigen Mischatmosphäre aus SiH2Cl2 + B2H6 geglüht, um damit eine 2,5 μm dicke epitaxiale Siliziumschicht 43 auf der eingegrabenen Schicht auszubilden. Nach einer Photolithographietechnik werden Phosphorionen (P+) bei einer Beschleunigungsspannung von 160 keV und in einer Dosis von 5 × 1012 cm–2 in einen oberen Abschnitt der eingegrabenen Schicht 42 implantiert, während Borionen (B+) bei einer Beschleunigungsspannung von 100 keV und in einer Dosis von 6 × 1012 cm–2 in einen vom oberen Abschnitt der eingegrabenen Schicht 44 verschiedenen Abschnitt implantiert werden. Das resultierende Gebilde wird sodann 290 Minuten lang bei 1.100°C in einer N2-Atmosphäre geglüht. Dabei werden Borionen in die Siliziumschicht 43 eindiffundiert, um in dieser die n-Wannenschicht 44 und eine nicht dargestellte p-Typ-Wannenschicht auszubilden. Auf der Wannenschicht 44 des n-Typs (oder p-Typs) und der Siliziumschicht 43 wird z.B. nach einem LOCOS-Verfahren ein 800 nm dicker Feldoxidfilm 45 erzeugt. In letzterem werden selektive Öffnungen ausgebildet, durch welche hindurch Phosphorionen (P+) bei einer Beschleunigungsspannung von 60 keV und in einer Dosis von 1 × 1016 cm–2 selektiv implantiert werden. Sodann wird ein 20 nm dicker Gateoxidfilm auf der n-Wannenschicht 44 erzeugt, worauf auf dem Gateoxidfilm ein Gatepolysiliziumfilm 47 ausgebildet wird. Nach dem Eindiffundieren von Phosphor in den Gatepolysiliziumfilm 47 wird dieser gemustert.
  • In einen Abschnitt an der einen Seite der Gateelektrode werden bei einer Beschleunigungsspannung von 30 keV und in einer Dosis von 2 × 1015 cm–2 Borionen (BF2 +) implantiert, um damit in der n-Wannenschicht 44 eine p+-Schicht 48 auszubilden. Hierauf erfolgt ein selektives Implantieren von Borionen (B+) bei einer Beschleunigungsspannung von 30 keV und in einer Dosis von 1 × 1014 cm–2 zwecks Ausbildung einer p-Schicht 49, die als Basis in der n-Wannenschicht 44 dient.
  • Auf der Gesamtoberfläche des Halbleitergebildes wird nach einem VOD-Verfahren ein 300 nm dicker SiO2-Film abgelagert, in welchem Emitter- und Kollektorbereichsöffnungen ausgebildet werden. Auf die Gesamtoberfläche des Halbleitergebildes wird eine Polysiliziumschicht 51a einer Dicke von 50 – 100 nm aufgebracht, in welche Arsenionen (As+) bei einer Beschleunigungsspannung von 60 keV und in einer Dosis von 1 × 1016 cm–2 implantiert werden. Das Arsen wird durch Glühen im Substrat diffundiert, worauf durch z.B. Aufsprühen ein 300 nm dicker MoSi-Film 51b auf dem Polysiliziumfilm 51a abgelagert wird.
  • Sodann wird ein Siliziumoxidfilm 55 auf der Gesamtoberfläche des erhaltenen Halbleitergebildes aufgebracht, worauf im Siliziumoxidfilm 55 selektiv Bitleitungskontaktlöcher ausgebildet werden. Hierauf wird auf dem Siliziumoxidfilm 55 ein 800 nm dicker Al-Cu-Si-Film abgelagert, der (sodann) zur Ausbildung eines vorbestimmten Musters geätzt wird.
  • Bei der beschriebenen Halbleiteranordnung, d.h. dem Speicher, ist Source oder Drain des MOS-Transistors Q1 mit der Basis des Bipolartransistors Q2 verbunden. Eine Diffusionsschicht des Transistors Q1 wird als Basis des Bipolartransistors Q2 benutzt, wobei der Emitter in dieser Diffusionsschicht ausgebildet wird, so daß damit eine für hohe Integrationsdichte geeignete Struktur erhalten wird.
  • Die 44 und 45 veranschaulichen Abwandlungen des Speicherzellenarrays, wobei jede Speicherzelle als Bereich M dargestellt ist.
  • Ein kennzeichnendes Merkmal dieser Ausführungsform besteht darin, daß mehrere das Speicherzellenarray bildende Speicherzellen gemeinsam (commonly) in der n-Wannenschicht 44 ausgebildet sind, n+-Kollektorleiterbereiche 46 am rechten Ende von 46 angeordnet sind und eine Kollektorelektrode 54 gemeinsam (oder als Sammelelektrode) in Wortleitungsrichtung erzeugt ist. Die n+-Kollektorleiterbereiche 46 können als kontinuierlicher bzw. durchgehender Bereich in einer Verlaufsrichtung der Kollektorelektrode 54 ausgebildet sein. Ein anderes Merkmal dieser Ausführungsform besteht darin, daß zwei benachbarte Speicherzellen in Bitleitungsrichtung die p+-Schicht 48 gemeinsam nutzen oder belegen, wodurch der Bitleitungskontakt verkleinert ist.
  • Noch ein anderes Merkmal dieser Ausführungsform besteht darin, daß die Emitterelektrode 51 als gemeinsame oder Sammelplatte für das Speicherzellenarray ausgebildet und mit Bitleitungskontaktlöchern versehen ist. Die Emitterelektrode 53 ist streifenförmig ausgebildet und kann gemeinsam für in Wortleitungsrichtung angeordnete Speicherzellen ausgebildet sein. Streifenförmige Emitterelektroden 51 jeweils einer Querschnittsform gemäß 45 sind in Wortleitungsrichtung angeordnet. Insbesondere können Emitterelektroden 51, die zwischen sich einen Feldoxidfilm 45 einschließen, gemeinsam in Wortleitungsrichtung angeordnet sein.
  • Die Halbleiteranordnung gemäß den 44 und 45 ist mit einer höheren Integrationsdichte auslegbar.
  • 46 ist ein Schaltbild einer Speicherzelle für einen Halbleiterspeicher. Bei dieser Schaltung sind ein MOS-Transistor Q1 des n-Kanaltyps (oder p-Kanaltyps) sowie ein NPN-Bipolartransistor Q2 auf ähnliche Weise wie in 8 miteinander verbunden. Die Gateelektrode des MOS-Transistors Q1 ist mit der Wortleitung WL verbunden, während Source oder Drain an die Bitleitung BL angeschlossen ist. Eine Basis-Emitterübergangskapazität CBE und eine Basis-Kollektorübergangskapazität CBC des Bipolartransistors Q2 dienen als Speicherkondensator CS. Ein kapazitives Speicherelement C, z.B. ein MOS-Kondensator, kann – wie durch eine gestrichelte Linie in 46 angedeutet – am Knotenpunkt zwischen den Transistoren Q1 und Q2 angeordnet sein.
  • 47 veranschaulicht für den Fall von VCE = 7 V die Beziehung zwischen Basis-Emitterspannung VBE, Kollektorstrom IC und Basisstrom IB beim npn-Bipolartransistor (vgl. 2). Wie aus 47 hervorgeht, können auf dieselbe Weise, wie oben beschrieben, zwei stabile Punkte VBE0 = 0 V und VBE1 = 1,05 V erzielt werden.
  • Beim Einlesen von Daten in die Speicherzelle wird das Bitleitungspotential auf VBE0 oder VBE1 gesetzt, um die Wortleitung WL einzuschalten oder durchzuschalten, so daß VBE0 oder VBE1 in den Verbindungsteil bzw. Zellenknotenpunkt zwischen den Transistoren Q1 und Q2 eingelesen wird. In einem Auslesemodus wird die Bitleitung BL auf das Potential Vp voraufgeladen, worauf die Wortleitung WL durchgeschaltet wird. Damit wird eine Ladung zwischen dem Speicherkondensator CS der Zelle und der Verdrahtungskapazität CB der Bitleitung BL aufgeteilt, wobei eine kleine Potentialänderung V in der Bitleitung BL auftritt. Die Potentialänderung wird durch positive und negative Basisströme vergrößert und durch einen Meßverstärker weiter verstärkt.
  • Bei der beschriebenen Speicherzelle sei angenommen, daß der Widerstand R1 zwischen Basis und Emitter des Bipolartransistors geschaltet oder ein Widerstand R2 an den Emitter angeschlossen ist oder beide Widerstände R1 und R2 angeschlossen sind.
  • 48A veranschaulicht eine Schaltung, bei welcher ein Widerstand R1 (= 20 MΩ) zwischen Basis und Emitter geschaltet ist, während 48B die Stromcharakteristika bzw. kennlinien dieser Schaltung veranschaulicht. In
  • 48B steht eine gestrichelte Kurve für die Stromkennlinie bei nicht angeschlossenem Widerstand. Wenn gemäß 48B der Widerstand R1 angeschlossen ist, ist ein niedrigpegeligseitiger positiver Basisstrom erhöht, und ein Pegel Vp ist in positiver Richtung verschoben, weil ein über den Widerstand R1 fließender Strom, d.h. I = VBE/R1, scheinbar zum Basisstrom hinzuaddiert ist oder wird. Eine Erhöhung des niedrigpegeligseitigen positiven Basisstroms IB kann eine Einlese- oder Auslesezugriffsgeschwindigkeit von VBE0 erhöhen.
  • Die 49A und 49B veranschaulichen eine Ausführungsform, bei welcher ein Widerstand (= 1,5 kΩ) mit dem Emitter verbunden ist. Bei dieser Ausführungsform sind die Pegel des hohen VBE-seitigen Kollektorstroms IC und des Basisstroms herabgesetzt und ein stabiles Potential VBE1 in positiver Richtung verschoben. Insbesondere kann dabei der Pegel von VBE1 gesteuert oder kontrolliert werden, wobei die Spannen oder Spielräume von "1" und "0" im Speicher erweitert werden können.
  • Die 50A und 50B veranschaulichen eine Ausführungsform, bei welcher Widerstände R1 (= 20 MΩ) und R2 (= 1,5 kΩ) angeschlossen sind. Mit dieser Ausführungsform können die Wirkungen der beiden vorstehend beschriebenen Ausführungsformen gleichzeitig gewährleistet werden. Diese Ausführungsform kann MOS-Transistoren zusätzlich zu Polysiliziumwiderständen als Widerstände R1 und R2 verwenden, und sie ist auf eine Verriegelungsschaltung, eine Bezugspotential-Erzeugungsschaltung o.dgl. sowie auch auf einen Speicher anwendbar. Weiterhin ist diese Ausführungsform auf eine Halbleiteranordnung mit einem pnp-Bipolartransistor anstelle eines npn-Bipolartransistors anwendbar.
  • 51A veranschaulicht eine Ausführungsform, bei welcher eine Diode mit einer Speicherzelle verbunden ist. Bei dieser Ausführungsform sind eine Stromquelle VCE zwischen Kollektor und Emitter des Bipolartransistors 11 geschaltet und eine Parallelschaltung aus einer Tunneldiode D und einer Stromquelle VBE zwischen Basis und Emitter eingeschaltet. Wenn die Tunneldiode D angeschlossen ist, kann die in 51B gezeigte Strom-Spannungskennlinie erhalten werden. In 51B steht eine gestrichelte Kurve oder Linie für den Fall, daß keine Diode D eingeschaltet ist.
  • 52A veranschaulicht die Strom-Spannungskennlinie der Diode, während 52B die Kennlinie unter Zugrundelegung des Logarithmus des Stroms der Diode zeigt. In 52A steht eine gestrichelte Kurve für einen Tunnelstrom. Die Kennlinie der Tunneldiode gemäß 52B wird auf diejenige nach 51B geändert, indem die Tunneldiode zwischen Basis und Emitter eines Bipolartransistors mit Sperrbasisstromcharakteristik geschaltet wird. In einem Bereich, in welchem der Basis-Emitterstrom einen niedrigen Pegel aufweist, erhöht sich daher ein Durchlaßbasisstrom, während ein Potential zum Invertieren der Polarität des Basisstroms einer Drift unterliegen kann. Mit einer Erhöhung der Durchlaßbasisstromgröße an der Niederpegelseite kann die Einlese- und Auslesezugriffsgeschwindigkeit von VBE0 erhöht werden.
  • 53 veranschaulicht den Aufbau einer Halbleiteranordnung mit der Schaltungsanordnung gemäß 51A. Gemäß 53 ist auf der Oberfläche eines p-Typ-Siliziumsubstrats 21 zur Herabsetzung eines Kollektorwiderstands eine versenkte oder eingegrabene n+-Typ-Schicht 22 ausgebildet. Auf letzterer ist eine epitaxiale p-Siliziumschicht 23 erzeugt. Die epitaxiale p-Schicht 23 ist mit Phosphor dotiert, um eine n-Typ-Wannenschicht 24 zu erzeugen. Auf den Oberflächen von n-Wannenschicht 24 und epitaxialer Schicht 23 ist ein Feldoxidfilm 25 ausgebildet. Eine zur eingegrabenen n+-Schicht 22 verlaufende Kollektorleiterschicht 26 und eine p-Basiszone 29 sind in einer Öffnung des Feldoxidfilms 25 erzeugt. Eine p+-Basisschicht 28 ist lokal in der p-Basiszone 29 ausgebildet, während eine n+-Emitterzone 28 in Kontakt mit der p+-Schicht 27 in der p-Basiszone 29 erzeugt ist. Auf der n+-Emitterzone 28 ist eine Emittermehrseitenschicht 30 ausgebildet. Eine Tunneldiode D ist durch die p+-Schicht 27 und die Emitterzone 28 gebildet. Auf der Oberfläche der Kollektorleiterschicht 26 ist eine n+-Schicht 31 vorgesehen.
  • Die Oberfläche des beschriebenen Halbleitergebildes ist mit einem Siliziumoxidfilm 32 bedeckt; Kollektor-, Basis- und Emitterelektroden 35, 36 bzw. 37 aus einer Al-Si-Schicht 34 sind über einen Ti/TiN-Film 33 in Kontaktlöchern ausgebildet.
  • Die Charakteristika oder Kennlinien gemäß 51B können unter Verwendung eines Bipolartransistors erzielt werden, der mit einem Fremdatom in so hoher Konzentration dotiert ist, daß eine Kontraktion der Basis des Bipolartransistors sowie des Emitters hervorgerufen wird. Dieses Merkmal ist (im folgenden) anhand von 54 erläutert.
  • Wenn Basis und Emitter zur Hervorrufung einer Kontraktion bzw. Schrumpfung mit einem Fremdatom dotiert werden und die Basis-Emitterspannung VBE klein ist, fließt ein durch die gestrichelten Kurven in 52A und 52B angedeuteter Tunnelstrom IBT (1) von Basis zu Emitter vorwiegender als ein Diffusionsstrom (2) (die Summe aus den Diffusionsströmen von Löchern vom Emitter zur Basis). Wenn jedoch die Basis-Emitterspannung VBE weiter erhöht wird, verursachen vom Emitter zur Basis injizierte Elektronen des Tunnelstroms einen negativen Basisstrom -IB aufgrund der Stoßionisationserscheinung ((3) in 54) zwischen Basis und Kollektor nach demselben Prinzip, wie in Verbindung mit 7 beschrieben. Der auf dieser Erscheinung beruhende Tunnelstrom läßt sich durch folgende Beziehung bzw. Gleichung ausdrücken: IBE = ITexp[A2 (V – VV)] (7)
  • In obiger Gleichung bedeuten: IT = Talstrom, VV = Talspannung und A2 = eine Konstante.
  • Durch Hinzufügung von Gleichung (6) zu Gleichung (7) läßt sich der Basisstrom IB durch folgende Gleichung ausdrücken: IB' = IB + IBT = {1 – (M – 1)hfe)IBF} + ITexp[A2(V – VV)] (8)
  • Die eine Diode verwendende Anordnung gemäß dieser Ausführungsform ist auf einen Speicher, eine Verriegelungsschaltung und dgl. anwendbar und kann anstelle eines NPN-Bipolartransistors einen pnp-Transistor verwenden.
  • 55 veranschaulicht eine andere Abwandlung einer Ausführungsform einer Spannungshalteschaltung. Bei dieser Abwandlung ist ein p-Kanal-MOS-Transistor Q1 mit einem NPN-Bipolartransistor Q2 verbunden, wobei der Emitter des Transistors Q2 an einen variablen Widerstandskreis R aus einem n-Kanal-MOS-Transistor Q3 und einer variablen Stromquelle VG1 angeschlossen ist. Anstatt mit dem Emitter verbunden zu sein, kann der variable Widerstandskreis R auch mit der Basis verbunden sein, wie dies durch eine gestrichelte Linie angedeutet ist.
  • Wenn bei der beschriebenen Schaltungsanordnung ein Taktsignal zum Durchschalten des Transistors Q1 an diesen angelegt wird, wird ein Potential an einer Din-Klemme in den Spannungshaltekreis eingeschrieben. Wenn dabei das Potential an der Din-Klemme größer ist als Vp, wird das Potential VH nach dem Sperren des Taktsignals ϕ durch die Basis des Transistors Q2 verriegelt. Wenn das Potential an der Din-Klemme kleiner ist als Vp, wird VL bis 0 V nach dem Sperren (oder Unwirksamwerden) des Taktsignals durch die Basis des Transistors Q2 verriegelt. Ein Ausgangssignal Dout kann von der Din-Klemme oder vom Knotenpunkt zwischen den Transistoren Q1 und Q2 abgenommen werden.
  • Wenn bei der Schaltung gemäß 56A VCE = 7 V gilt und kein Widerstandskreis R eingeschaltet ist, läßt sich eine Spannung-Stromkennlinie (1) gemäß 56B erzielen. Wenn dagegen die Gatespannung des Transistors Q3 auf 2,5 V oder 5 V eingestellt ist, kann die Kennlinie (2) bzw. (3) erzielt werden. In diesem Fall betragen die Pegel von VH jeweils 1,08 V, 1,35 V bzw. 1,46 V. Wenn insbesondere das variable Widerstandselement R mit dem Emitter verbunden ist, kann der Einlesepegel VH beliebig gesetzt werden.
  • Bei einer Schaltung gemäß 57A ist ein Widerstandskreis R an die Basis des Bipolartransistors Q2 angeschlossen. Wenn in diesem Fall VG2 = 0,02 V gilt, läßt sich die Kennlinie (2) gemäß 57A erzielen. Im Fall von VG2 = 0,1 V wird die Kennlinie (3) erhalten. In diesem Fall ist ein niedrigpegelseitiger positiver Basisstrom IB erhöht. Genauer gesagt: in einem Niederpegelbereich kann eine Einlesezugriffsgeschwindigkeit beliebig eingestellt werden.
  • Gemäß 55 kann mindestens einer der Transistoren Q3 und Q4 ein p-Kanaltransistor sein. Der Transistor Q2 kann ein npn-Transistor sein. Weiterhin kann der Transistor Q2 (auch) ein npn-Transistor sein, während einer der Transistoren Q3 und Q4 oder beide Transistoren jeweils aus einem p-Kanaltransistor bestehen können.
  • 58 veranschaulicht eine Schaltung, bei welcher anstelle von Transistoren Q3 und Q4 npn-Transistoren Q5 und Q6 vorgesehen sind. In 58 sind mit VG1 und VG2 variable bzw. regelbare Stromquellen bezeichnet.
  • Bei dieser Schaltung kann einer der Transistoren Q2, Q5 und Q6 ein npn- oder pnp-Transistor sein, während die restlichen beiden Transistoren pnp- oder npn-Transistoren sein können. Wahlweise können alle Transistoren Q2, Q5 und Q6 PNP-Transistoren sein. Die Typen der Transistoren können durch Umordnung der Transistoren Q5 und Q6 geändert werden.
  • Bei der in 59 dargestellten Schaltung ist der Emitter eines Bipolartransistors Q2 mit einem n-Kanal-MOS-Transistor 43 verbunden, während seine Basis an einen npn-Bipolartransistor Q6 angeschlossen ist. Bei dieser Schaltung können der Transistor Q3 ein p-Kanal-MOS-Transistor und/oder der Transistor Q6 ein pnp-Transistor sein. Der Transistor Q2 kann aus einem pnp-Transistor bestehen. Weiterhin können der Transistor Q2 ein pnp-Transistor, der Transistor Q3 ein p-Kanal-MOS-Transistor und/oder der Transistor Q6 ein npn-Transistor sein.
  • 60 veranschaulicht eine Ausführungsform einer Schaltung, bei welcher der Emitter des Bipolartransistors Q2 mit einem npn-Bipolartransistor Q5 und die Basis des Transistors Q2 mit einem n-Kanal-MOS-Transistor Q4 verbunden sind. Bei dieser Schaltung können der Transistor Q5 ein pnp-Transistor und/oder der Transistor Q4 ein p-Kanal-MOS-Transistor sein. Der Transistor Q2 kann aus einem pnp-Bipolartransistor bestehen. Weiterhin können der Transistor Q5 ein pnp-Transistor oder der Transistor Q4 ein p-Kanal-MOS-Transistor sein. Darüber hinaus kann für den Transistor Q1 anstelle des p-Kanal-MOS-Transistors ein n-Kanal-MOS-Transistor verwendet werden.
  • Die 61 bis 65 veranschaulichen eine andere Ausführungsform für den Fall, daß die Erfindung auf einen Speicher angewandt ist.
  • Bei der Speicherzellenschaltung gemäß 61 ist Source oder Drain des MOS-Transistors (Einlesetransistors) Q1 als Schaltelement oder Schalterelement mit der Basis des Bipolartransistors Q2 verbunden, wie oben beschrieben. Die Gateelektrode des Transistors Q1 ist mit der Wortleitung WL und außerdem mit der Gateelektrode des MOS-Transistors (Auslesetransistors) Q3 verbunden. Die Sourceelektrode des MOS-Transistors Q3 ist mit der Drainelektrode eines MOS-Transistors (Auslesetransistors) Q4 verbunden, dessen Gateelektrode an die Basis des Bipolartransistors Q2 angeschlossen ist. Drain oder Source des Transistors Q1 ist mit einer Einlesebitleitung WBL verbunden, während die Drainelektrode des Transistors Q3 an eine Auslesebitleitung RBL angeschlossen ist. Bei dieser Ausführungsform sind die MOS-Transistoren Q1, Q3 und Q4 vom p-Kanal-Typ (oder n-Kanal-Typ) und der Bipolartransistor Q2 von einem npn-Typ.
  • Der Spannungsschwellenwert VTM1 des MOS-Transistors Q1 ist niedriger eingestellt als der Spannungsschwellenwert VTM3 des Transistors Q3, z.B. VTM1 = –3 V und VTM3 = –1 V. Der Spannungsschwellenwert VTM4 des Transistors Q4 ist gleich z.B. VTM3 eingestellt oder gesetzt (62).
  • Die Speicherzelle gemäß 61 arbeitet mit zwei stabilen Punkten VBE0 und VBE1 auf dieselbe Weise wie diejenige nach 34. Bei dieser Speicherzelle sind ein Basis-Emitterkondensator CBE, ein Basis-Kollektorkondensator CBC und ein Gate-Sourcekondensator CGS des MOS-Transistors Q3 vorhanden, wobei ein Speicherkondensator CS (CS = CBE + CBC + CGS) am Speicherknotenpunkt S der Zelle gebildet ist.
  • Beim Einlesen von Daten in die Speicherzelle fällt das Potential der Wortleitung WL unter VTM1 ab, wobei der Transistor Q1 freigegeben (bzw. durchgeschaltet) wird. Wenn in diesem Fall VBE0 für Daten entsprechend "0" oder VBE1 für Daten entsprechend "1" von der Einlesebitleitung WBL an den Speicherknotenpunkt S angelegt werden, werden entsprechende Daten "0" bzw. "1" in den Speicherknotenpunkt S eingelesen.
  • Beim Auslesen von Daten aus der Speicherzelle wird das Potential VWL der Wortleitung WL so gesetzt, daß es VTM1 < VWL < VTM3 genügt. In diesem Fall werden der MOS-Transistor Q1 gesperrt und der Transistor Q3 freigegeben bzw. durchgeschaltet (enabled). Wenn daher das Potential am Knotenpunkt S gleich VBE0 ist, bestimmt sich das Potential am Knotenpunkt A zu VBE0 + |VTM4|. Wenn das Potential am Knotenpunkt S gleich VBE1 ist, bestimmt sich das Potential am Knotenpunkt A zu VBE1 + |VTM4|. Dieses letztere Potential wird daher auf der Auslesebitleitung RBL ausgegeben.
  • 63 veranschaulicht einen Speicher aus einem Speicherzellenarray und einer peripheren Schaltung unter Verwendung von N × M Speicherzellen MCij (i = 1 bis N, j = 1 bis M) mit jeweils der Anordnung gemäß 61.
  • Bei diesem Speicher sind N Wortleitungen (Zeilenrichtung), M Einlesebitleitungen WBL und M Auslesebitleitungen RBL (Spaltenrichtung) vorgesehen.
  • Ein Ansteuer- oder Wählsignal CSLj steuert ein Übertragungsgatter (transfer gate), das bei einer angewählten Spalte freigegeben wird, d.h. einen n-Kanal-MOS-Transistor. Ein Eingabepufferkreis 71 dient zum Einlesen von Eingabedaten auf einer Einleseleitung 72, während ein Ausgabepufferkreis 73 zum Verstärken und Ausgeben von Daten auf einer Ausleseleitung 74 vorgesehen ist.
  • 64 ist ein Zeitsteuerdiagramm zur Erläuterung eines Auslesevorgangs zum Speicher gemäß 63. Dieses Diagramm veranschaulicht eine Operation, bei welcher Daten "1" in eine Speicherzelle MC11 und Daten "0" in eine Zelle MC21 eingelesen, Daten aus der Zelle MC11 ausgelesen und sodann Daten aus der Zelle MC21 ausgelesen werden. Knotenpunkte S11 und S21 sind Speicherknotenpunkte S der Speicherzellen MC11 bzw. MC21.
  • In einem Zyklus 1 zum Einschreiben bzw. Einlesen von Daten "1" in die Zelle MC11 werden die Wortleitung WL1 durch eine Spaltenadresse angesteuert oder gewählt und die Wortleitung WL1 auf –4 V gesetzt. In diesem Fall besitzen die eingegebenen Daten Din den (hohen) Pegel "H" (5 V), und VBE1 = 0,87 V als Einlesepegel "1" wird vom Eingabepufferkreis 71 in die Eingabesignalleitung 72 eingeschrieben. Wenn ein Signal CSL1 zum Wählen der Bitleitung WBL1 entsprechend einer Spaltenwähladresse auf den Pegel "H" übergeht, wird das Übertragungsgatter M41 freigegeben bzw. durchgeschaltet. Demzufolge wird der Pegel = 0,87 V auf der Eingabesignalleitung 72 in den Speicherknotenpunkt S11 der Speicherzelle MC11 über das Übertragungsgatter M41 und die Einlesebitleitung BL1 eingeschrieben oder eingelesen. Daraufhin wird die Wortleitung BL1 gesperrt.
  • Der in die Eingabesignalleitung 72 eingelesene Pegel kann höher sein als der Pegel VBE1' weil das Potential am Knotenpunkt S11 auf VBE1 durch den positiven Basisstrom IB stabilisiert wird, nachdem die Einlesewortleitung BL1 zum Speicherknotenpunkt S11 gesperrt (worden) ist. Mit anderen Worten: der Einschreib- oder Einlesepegel kann einer beliebigen Größe gleich oder kleiner als Vp entsprechen.
  • Im Zyklus 2 wird zum Einlesen von Daten "0" in die Zelle MC21 die Wortleitung WL2 gewählt, und die Eingangs- oder Eingabesignalleitung 72 wird auf 0 V als Einlesepegel "0" gesetzt. Wenn das Signal CSL2 auf den Pegel "H" übergeht, werden die Bitleitung WBL1 auf 0 V gesetzt und 0 V in den Speicherknotenpunkt S21 der Speicherzelle MC21 eingelesen. Anschließend wird die Wortleitung WL2 gesperrt. Der Einlesepegel braucht nicht unbedingt 0 V zu betragen, sondern kann eine beliebige Größe sein, die gleich groß oder kleiner ist als Vp. Wenn nämlich der Einlesepegel gleich groß oder kleiner ist als Vp, kann der Knotenpunkt S21 durch den positiven Basisstrom IB nach dem Sperren der Wortleitung auf 0 V stabilisiert werden. Es ist darauf hinzuweisen, daß die Auslesebitleitung und die Ausgabesignalleitung 74 in einem Einlesemodus auf VH voraufgeladen gehalten werden und nicht erdfrei bzw. potentialfrei sind.
  • Im Zyklus 3 zum Auslesen von Daten aus der Zelle MC11 wird die Wortleitung BL1 gewählt und auf –2 V gesetzt. Dieser Pegel ist ein Zwischenwert zwischen den Schwellenwerten VTM1 und VTM3. Da die Transistoren Q1 und Q3 vom p-Kanaltyp sind, werden in diesem Fall der Transistor Q1 gesperrt und der Transistor Q3 durchgeschaltet. Da das Potential VBE1 am Speicherknotenpunkt S11 der Speicherzelle MC11 erhalten bleibt, erscheint am Knotenpunkt A der Pegel VH gleich VBE1 + |VTM4|. Auf der Auslesebitleitung RBL1 erscheint (dann) VBE1 + |VTM4|.
  • In den Zyklen 3 und 4 werden die Auslesebitleitung RBL und die Ausgangs- oder Ausgabesignalleitung 74 vor dem Zugriff auf VH voraufgeladen. Wenn das Signal CSL1 entsprechend einer Spaltenwähladresse auf den Pegel "H" übergeht, werden Daten VH von der Auslesebitleitung RBL1 zur Ausgabesignalleitung 74 übertragen. Die Daten VH werden durch den Verstärker 73 abgegriffen, die Ausgabesignalleitung 74 wird auf VH gehalten, und die Auslesebitleitung RBL1 wird auf VH gesetzt. Die Daten VH werden durch den Ausgabepufferkreis 75 auf 5 V verstärkt und als Daten Dout ausgegeben.
  • Im Zyklus 4 zum Auslesen von Daten aus der Zelle MC21 wird die Wortleitung WL2 gewählt und auf –2 V gesetzt. Dadurch werden der Transistor Q1 gesperrt und der Transistor Q3 durchgeschaltet. Da das Potential am Speicherknotenpunkt S2 entsprechend den Daten "0" gleich ~ 0 V ist, werden Daten VL (= 0 – 1 V) betreffend die Schwellenwertspannung VTM4 des Transistors Q4 auf der Auslesebitleitung RBL ausgegeben. Die Daten VL werden auf die Ausgabesignalleitung 74 übertragen, wenn das Signal CSL2 gewählt ist. Die Daten VL werden durch den Verstärker 73 als VL abgegriffen, wobei die Ausgabesignalleitung 74 und die Auslesebitleitung RBL1 auf VL gesetzt werden. Die Daten VL werden durch den Pufferkreis 73 zu 0 V umgesetzt und als Daten Dout ausgegeben.
  • 65 veranschaulicht eine Abwandlung der Anordnung nach 45, bei welcher ein Emitter 52 in einer p– Basiszone 49'' von Source-und Drainzonen 48 bzw. 49' getrennt ausgebildet ist. Eine sich in Wortleitungsverlaufsrichtung erstreckende Emitterelektrode 53 wird durch nebeneinander befindliche Emitter über einen Feld oxidfilm gemeinsam benutzt.
  • Neben der p-Basiszone 49'' ist eine Source- oder Drainzone 49' vorgesehen. Bei dieser Anordnung kann eine Elektrode zur Verbindung dieser Zonen weggelassen werden.
  • Die 41 bis 45 sowie 65 veranschaulichen Halbleiteranordnungen unter Verwendung des p-Kanal-MOS-Transistors und des npn-Bipolartransistors. Dabei können jedoch auch ein n-Kanal-MOS-Transistor und ein pnp-Bipolartransistor verwendet werden. Die Halbleiteranordnung ist auf eine Verriegelungsschaltung, eine Bezugspotential-Erzeugungsschaltung und dgl. sowie auch auf einen Speicher anwendbar.
  • Bei der obigen Ausführungsform können der in Verbindung mit 46 bis 50B beschriebene Emitterwiderstand und Basis-Emitterwiderstand für die Ausführungsform nach 61 bis 64 übernommen werden, und die in den 41 bis 45 und 65 dargestellte Technik ist auf den Speicher gemäß den 61 bis 64 anwendbar.
  • 66 ist ein Schaltbild eines Speichers aus Speicherzellen und Meßverstärkern (sense amplifiers). Bei diesem Speicher sind Speicherzellen 151 eines SRAMs mit Differentialverstärkern 153 als Meßverstärker über Bitleitungen (BL11 bis BL2m) und Spaltenwählgatter 152 verbunden. Die Ausgänge der Differentialverstärker sind mit Ausgangsleitungen OL und OL verbunden.
  • Die Bitleitungen (BL11 bis BL2m) sind mit Bezugspotential-Erzeugungskreisen 154 verbunden, die jeweils Vp als Bitleitungspotential VBL aufweisen. Die Bitleitungen (BL11 bis BL2m) sind mit Eingabe- oder Eingangsleitungen IL und IL über Einschreibgatter 155 und Spaltenwählgatter 152 verbunden.
  • Der Auslese/Einlesezugriff zum Speicher gemäß 66 ist nachstehend anhand der Zeitsteuerdiagramme gemäß den 67 und 68 erläutert.
  • Zunächst ist ein Auslesezyklus gemäß 67 beschrieben. Wenn ein externes Eingangssignal CS in einem aktiven Zustand vorliegt, wird die durch eine Zeilenadresse gewählte Wortleitung WL freigegeben bzw. durchgeschaltet (enabled). Das Basispotential Vcell jeder Speicherzelle entspricht Vcell = VBE1' wenn die Speicherdaten "1" sind, und Vcell = VBE0' wenn die Speicherdaten "0" sind. Wenn die Wortleitung WL gewählt ist, wird ein Verhältnispotential bezüglich jedes an eine Bitleitung angeschlossenen Bezugspotential-Erzeugungskreises zu Vp < Vcell < VBE1 im Fall von Daten "1" und zu VBE0 < Vcell < Vp im Fall von Daten "0". In diesem Fall ist das Bitleitungspotential VBL gleich groß wie Vcell. Jeder Differentialverstärker 153 ist mit einer Bitleitung, die eine Speicherzelle wählt oder ansteuert, und einer Bitleitung verbunden, die keine Speicherzelle wählt. Genauer gesagt: der Differentialverstärker 153 verstärkt eine Potentialdifferenz zwischen VBL = Vp und Vp < VBL < VBE1 ("1" auslesen) oder VBL = Vp und VBE0 < VBL < Vp ("0" auslesen), und er gibt Daten auf einer durch das Spaltenwählsignal CSL bezeichneten Bitleitung auf Ausgangsleitungen OL und OL aus. Auf diese Weise werden Daten "1" oder "0" von der bzw. an der Datenausgabeklemme Dout ausgelesen.
  • Im folgenden ist anhand von 68 ein Einlesezyklus beschrieben. Wenn ein Einlesesteuersignal WE nach dem externen Eingangssignal CS in einen aktiven Zustand gesetzt ist, beginnt ein Einlesezyklus. Wenn zunächst die Wortleitung WL freigegeben oder durchgeschaltet wird, werden in einer Speicherzelle enthaltene Daten auf der betreffenden Bitleitung BL auf dieselbe Weise wie im Auslesezyklus übertragen. Wenn sodann das Einlesegatter 155 freigegeben bzw. durchgeschaltet wird, werden Daten auf der externen Eingangsleitung an der Klemme Din über die Eingangsleitung IL in die Bitleitung BL eingelesen. Zu diesem Zeitpunkt wird eine Bitleitung, in welche Daten einzuschreiben sind, durch das Spaltenwählsignal CSL im voraus gewählt. 39 veranschaulicht eine Operation zum Einlesen von Daten entgegengesetzt zu gespeicherten Daten, wie "1" → "0" oder "0" → "1". Beim Einlesen von Daten "1" ist das Bitleitungspotential VBL gleich groß VBL = Vcc – Vth (mit Vth = Schwellenwertspannung von Spaltenwählgatter 152 und Einlesegatter 155). Wenn sich sowohl das Spaltenwählsignal OSL als auch das Einlesegattersteuersignal ϕW erhöhen und Vcc = Vth übersteigen, verringert sich das Bitleitungspotential VBL zu diesem Zeitpunkt nicht auf Vth, und es wird auf VBL = Vcc gesetzt.
  • Die 69 und 70 sind detaillierte Schaltbilder einer Speicherzelle 151. Gemäß den 69 und 70 ist ein Widerstand zwischen Basis und Emitter eines Bipolartransistors der Speicherzelle eingeschaltet. Gemäß 70 wird die Gatespannung VM nicht durch den Widerstand R1, sondern durch einen MOS-Transistor TR1 auf eine Größe gleich oder kleiner als die Schwellenwertspannung des Transistors TR1 eingestellt, d.h. der Transistor TR1 kann in einem Bereich unterhalb des Schwellenwerts betrieben werden.
  • 71 ist ein Schaltbild des Differentialverstärkers 153. Wenn ein Taktsignal ϕSE auf einen niedrigen Pegel übergeht, wird der Differentialverstärker 153 freigegeben bzw. durchgeschaltet.
  • 72 veranschaulicht in einem Schaltbild einen Bezugspotential-Erzeugungskreis 154. Potentiale V1, ϕP und ϕP sind dabei so gesetzt, daß das Potential VBL der Bitleitung BL im Einschwingzustand zu VBL = Vp wird.
  • 73 veranschaulicht eine Abwandlung für den Fall, daß bei der Anordnung nach 46 ein Widerstand R1 vorgesehen ist. Gemäß 73 ist ein MOS-Transistor als Widerstand parallel zwischen Basis und Emitter geschaltet. Zur Herabsetzung eines Kollektorwiderstands ist eine eingegrabene n+-Schicht 58 auf der Oberfläche eines p-Siliziumsubstrats 75 ausgebildet, wobei auf dieser Schicht 58 eine epitaxiale p-Siliziumschicht 59 ausgebildet ist. In letzterer ist eine n-Typ-Wannenschicht 60 ausgebildet, während auf den Oberflächen der Siliziumschicht 59 und der n-Wannenschicht 60 ein Feldoxidfilm 61 vorgesehen ist. In einer der im Oxidfilm 61 ausgebildeten Öffnungen sind eine zur eingegrabenen n+-Schicht 58 führende Kollektorleiterschicht 62 und eine n+-Zone 64 zur Herstellung eines ohmschen Kontakts mit der Kollektorelektrode 63 erzeugt. In der anderen Öffnung ist die p-Basiszone 65 eines Bipolartransistors ausgebildet. p+-Source- und -Drainzonen 66 eines p-Kanal-MOS-Transistors sind mit Selbstjustierung unter Heranziehung der Gateelektrode 67 als Maske geformt. Die p+-Source- und -Drainzonen 66 sind in einem Prozeß bzw. Verfahrensschritt ausgebildet worden. Die Gateelektrode 67 dient als Wortleitung eines Speicherzellenarrays. n+-Source- und -Drainzonen 68, die flacher sind als die p-Basiszone, sind in der p-Basiszone 65 mit Selbstjustierung in einem Prozeß bzw. Verfahrensschritt unter Heranziehung der Gateelektrode 69 als Maske ausgebildet worden. Auf der Gesamtoberfläche des resultierenden Halbleitergebildes ist nach einem CVD-Verfahren ein SiO2-Film 70 abgelagert. Eine Öffnung ist über den p+-Zonen 66 in der p-Basiszone 65 und einem Teil einer n+-Zone 68 neben der Zone 66 ausgebildet, wobei die Zonen 65 und 66 durch diese Öffnung hindurch mit einer Elektrode 71 verbunden sind, so daß die p-Basiszone 65 und die n+-Zone 68 auf gleichem Potential gehalten werden.
  • Über der n+-Zone 68, die in der p-Basiszone 65 ausgebildet ist und auch als Emitter dient, ist eine Öffnung vorgesehen, über welche die Elektrode 72 mit der Zone 68 verbunden ist. Auf der Oberfläche des Halbleitergebildes ist ein Siliziumoxidfilm 73 abgelagert, in welchem Bitleitungskontaktlöcher ausgebildet sind. Eine Bitleitung der Elektrode 74 ist durch das Kontaktloch hindurch hergestellt.
  • Bei dieser Halbleiteranordnung ist ein in der Basiszone 65 erzeugter n-Kanal-MOS-Transistor als Widerstand vorgesehen, der zur Basis und Emitter parallelgeschaltet ist. Wenn eine Gatespannung auf eine gewünschte Größe gesetzt ist, gewährleistet die Halbleiteranordnung nach 73 dieselben Charakteristika bzw. Kennlinien wie diejenige gemäß 48. Da der n-Kanal-MOS-Transistor in der Basiszone geformt ist, wird eine für hohe Integrationsdichte geeignete Struktur zur Verfügung gestellt.
  • Eine Kanalimplantation zur Steuerung oder Einstellung eines Schwellenwerts kann in einer Kanalzone zwischen n- und p-Kanal-MOS-Transistoren durchgeführt werden.
  • Bei der Halbleiteranordnung gemäß 74 ist eine p-Basiszone 65 durch eine Polysiliziumschicht 76 neben Source und Drain des n-Kanal-MOS-Transistors gemäß 73 zur Ausbildung einer n+-Emitterzone 77 mit einem Donorfremdatom dotiert, wobei darauf eine Emitterelektrode durch einen MoSi-Film 78 erzeugt ist. Polysilizium-Gateelektroden 67 und 69 sowie eine Emitterpolysiliziumschicht 76 können aus dem gleichen Polysilizium hergestellt werden.
  • Die 73 und 74 veranschaulichen nur einen Zellenabschnitt oder -bereich. Wenn jedoch zahlreiche Zellen auf einem Substrat erzeugt werden, werden die eingegrabene n+-Schicht durch eine durchgehende oder fortlaufende Schicht und die Kollektorleiterschicht 62 für die Zellen gemeinsam ausgebildet. Zwischen benachbarten Zellen weist die Bitleitung 74 eine gefaltete Struktur in bezug auf die kontaktierende Sourcezone (p+-Zone) 66 auf. Die p+-Sourcezone 66 kann jedoch auch gemeinsam benutzt oder belegt werden.
  • Die 82A und 82B veranschaulichen den Aufbau bzw. die Struktur eines SRAMs. Die SRAM-Schaltung ist beispielsweise dieselbe wie in 35.
  • Bei diesem SRAM ist eine eingegrabene n+-Schicht 102 zur Herabsetzung eines Kollektorwiderstands auf der Oberfläche eines p-Siliziumsubstrats 101 ausgebildet. Eine n-Wannenschicht 103 ist in einem epitaxialen p-Siliziumfilm einer Borkonzentration von 1 × 1015 cm–3 und einer Dicke von z.B. 2,5 μm ausgebildet. Die Elementisolation erfolgt nach einer herkömmlichen Koplanarmethode, wobei ein Feldoxidfilm 104 als thermischer Oxidationsfilm erzeugt wird.
  • Ein p-Kanal-MOS-Transistor und ein npn-Bipolartransistor, die eine Speicherzelle bilden, sind in einer anderen Elementzone ausgebildet.
  • Die Gateelektrode 106 des p-Kanal-MOS-Transistors ist aus einer ersten Polysiliziumschicht geformt. Eine p+-Schicht 108 und eine n-Wannenschicht 103, die als Source bzw. Drain des MOS-Transistors dienen, sind in Selbstjustierung unter Heranziehung der Gateelektrode als Maske geformt. Von den Source- und Drainzonen kann eine Zone, die als Basiszone des npn-Bipolartransistors benutzt wird, in einem getrennten Prozeß oder Verfahrensschritt ausgebildet und in eine p-Schicht (Schicht niedriger Konzentration) umgewandelt werden.
  • Ein Emitter wird durch Dotieren mit Arsen von einer zweiten Polysiliziumschicht 111 her ausgebildet. Ein n-Emitter 112 besitzt eine Fremdatomkonzentration von 2 × 1020 cm–3 und eine Übergangs(zonen)tiefe von 0,15 μm, während eine p-Basis 108 eine Fremdatomkonzentration von 3 × 1018 cm–3 und eine Übergangstiefe von 0,3 μm aufweist. Auf der Emitterpolysiliziumschicht 111 ist eine Emitterelektrode durch Mustern einer ersten Al-Elektrodenschicht 115 geformt.
  • Auf die Gesamtoberfläche dieses Halbleitergebildes ist ein Siliziumoxidfilm 116 aufgebracht, in welchem Bitleitungskontaktlöcher 117 ausgebildet sind. Auf dem Siliziumoxidfilm 116 ist eine aus einer zweiten Al-Elektrodenschicht geformte Bitleitung 118 vorgesehen.
  • Zur Fertigstellung der Halbleiteranordnung ist auf die Gesamtoberfläche des beschriebenen Gebildes ein Schutzfilm 119 aufgebracht worden. Eine zur eingegrabenen n+-Schicht verlaufende n+-Kollektorschicht ist hierbei um das Speicherzellenarray herum ausgebildet.
  • Das Herstellungsverfahren für den oben beschriebenen SRAM ist nachstehend anhand der 75A bis 81B erläutert.
  • Das p-Siliziumsubstrat 101 wird 25 Minuten lang bei 1.250°C in einer Sb2O3-Atmosphäre geglüht, um Sb in dieses Substrat 101 einzudiffundieren und damit eine versenkte oder vergrabene n+-Schicht 102 auszubilden. Das erhaltene Gebilde wird 10 Minuten lang bei 1.150°C in einer Atmosphäre aus SiH2Cl+B2H6 geglüht, um auf der eingegrabenen n+-Schicht 102 einen epitaxialen p-Siliziumfilm 103 zu züchten. Anschließend werden unter einer Beschleunigungsspannung von 160 keV und mit einer Dosis von 5 × 1012 cm–2 Phosphorionen (P+) in den epitaxialen Siliziumfilm 103 implantiert. Die Phosphorionen werden durch 290 Minuten lang bei 1.100°C erfolgendes Glühen in einer N2-Atmosphäre in den epitaxialen Siliziumfilm 103 eindiffundiert, wobei eine n-Typ-Wannenschicht 103 entsteht.
  • In der Wannenschicht 103 wird nach der selektiven Feldoxidationsmethode ein Feldoxidfilm 104 als thermischer Oxidationsfilm erzeugt, durch den Trenn- oder Isolationsbereiche für Elementtrennung gebildet werden (75B).
  • Sodann wird auf der n-Wannenschicht 103 ein Gateoxidfilm 105 erzeugt. Auf diesem wird unter Verwendung von phosphordotiertem Polysilizium eine Gateelektrode 106 des p-Kanal-MOS-Transistors ausgebildet. Die Gateelektrode 106 wird als Wortleitung des Speicherzellenarrays benutzt. Wenn die Gateelektrode 106 gemustert ist oder wird, wird nach einem CVD-Verfahren ein SiO2-Film 107 auf der Gateelektrode (106) abgelagert, und letztere wird zusammen mit dem SiO2-Film 107 gemustert.
  • Als Source und Drain des p-Kanal-MOS-Transistors dienende p+-Schichten 1081 und 1082 werden in der n-Wannenschicht 103 mit Selbstjustierung unter Heranziehung der Gateelektroden 106 als Masken erzeugt (77A und 77B). Dabei können die Schichten 1081 und 1082 in einem einzigen Verfahrensschritt ausgebildet werden, sie können jedoch auch in verschiedenen Verfahrensschritten erzeugt werden, damit die Konzentration der als Basis des npn-Bipolartransistors dienenden Schicht 1082 niedriger eingestellt ist als diejenige der Schicht 1081.
  • Auf dem Halbleitergebilde gemäß 77B wird eine Resistschicht 110 zum Schutze der p+-Bitleitungszonen 1081 erzeugt und gemustert. Anschließend wird nach einem CVD-Verfahren ein SiO2-Film 109 ausgebildet und nach einer Ätztechnik gemustert, so daß er nur auf den Seitenflächen der jeweiligen Gateelektrode 106 mit einer großen Dicke zurückbleibt. Eine Polysiliziumschicht 111 wird zwischen Gateelektrode 106 des p-Kanal-MOS-Transistors und Feldoxidfilm 104 vergraben. Die Polysiliziumschicht 111 wird mit Arsen dotiert, das in die Schichten 1081 und 1082 eindiffundiert wird, so daß n-Typ-Emitterschichten 112 in den Schichten 1081 und 1082 entstehen (78B). Der n-Emitter 112 besitzt eine Fremdatomkonzentration von 2 × 1020 cm–3 und eine Übergangstiefe von 0,15 μm, und eine p-Basis 1082 weist eine Fremdatomkonzentration von 3 × 1018 cm–3 und eine Übergangstiefe von 0,3 μm auf.
  • Anschließend werden die Resistschicht 110 entfernt und ein SiO2-Film 113 nach einem CVD-Verfahren auf der Gesamtoberfläche des Halbleitergebildes abgelagert. Im SiO2-Film 113 werden über der p+-Bitleitungsschicht 108 und der Emitter-Polysiliziumschicht 111 Kontaktlöcher 114 geformt (79B).
  • Auf dem SiO2-Film 113 mit den Kontaktlöchern 114 wird eine erste Al-Schicht erzeugt und zur Bildung einer Emitterelektrode 1151 gemustert. Gleichzeitig wird die erste Al-Schicht auf der p+-Bitleitungsschicht (108) zur Bildung einer Elektrode 1152 gemustert. Auf diese Weise kann dann, wenn die erste Al-Schicht und eine zweite, später ausgebildete Al-Schicht miteinander verbunden werden, eine Stufenbildung verringert werden (80B).
  • Auf die Gesamtoberfläche des Halbleitergebildes gemäß 80B wird nach einem CVD-Verfahren ein SiO2-Film 116 aufgebracht, in welchem Kontaktlöcher 117 über den Al-Elektroden 115 der ersten Schicht, die mit den p+-Bitleitungsschichten 108 verbunden sind, ausgebildet werden (81B).
  • Auf dem die Kontaktlöcher 117 aufweisenden SiO2-Film 116 wird eine zweite Al-Schicht erzeugt und zur Ausbildung von Bitleitungen 118 gemustert. Schließlich wird auf die Gesamtoberfläche des Halbleitergebildes ein Schutzfilm 119 aufgetragen, worauf die Halbleiteranordnung fertiggestellt ist (82A und 82B).
  • Der vorstehend beschriebene SRAM umfaßt den p-Kanal-MOS-Transistor und den npn-Bipolartransistor. Andererseits kann eine Halbleiteranordnung auch durch einen n-Kanal-MOS-Transistor und einen pnp-Bipolartransistor gebildet sein.
  • Die 92A und 92B zeigen eine andere Abwandlung des SRAMs. Diese SRAM besitzt denselben Schaltungsaufbau wie diejenigen nach den 35 und 56.
  • Bei diesem SRAM wird die versenkte oder eingegrabene n+-Schicht 202 zur Herabsetzung eines Kollektorwiderstands auf der Oberfläche eines p-Siliziumsubstrats 102 erzeugt, wobei auf dieser eingegrabenen Schicht 202 eine nicht dargestellte epitaxiale Siliziumschicht einer Borkonzentration von etwa 1 × 1015 cm–3 und einer Dicke von z.B. 2,5 μm erzeugt wird. In der epitaxialen p-Siliziumschicht wird eine n-Wannenschicht 203 ausgebildet. Für Elementtrennung oder -isolierung wird ein SiO2-Film in einer Rille vergraben, die nach einer BOX-Methode ausgebildet worden ist und sich von der Oberfläche der n-Wannenschicht 203 zur vergrabenen n+-Schicht 202 erstreckt.
  • In einem anderen Elementbereich werden ein p-Kanal-MOS-Transistor und ein npn-Bipolartransistor erzeugt, welche die Speicherzelle bilden.
  • Die Gateelektrode 205 des p-Kanal-MOS-Transistors wird aus einer ersten Polysiliziumschicht gebildet. Als Source und Drain des MOS-Transistors dienende p+-Schichten 207 werden in der n-Wannenschicht 203 mit Selbstjustierung unter Heranziehung der Gateelektrode 205 als Maske ausgebildet. Von den Source- und Drainzonen kann eine als Basiszone des npn-Bipolartransistors benutzte Zone in einem getrennten Prozeß bzw. Verfahrensschritt erzeugt und in eine p-Typ-Schicht (Schicht niedriger Konzentration) umgewandelt werden.
  • Zur Trennung der Basiselektroden benachbarter Zellen wird ein SiO2-Film, der in einer Rille abgelagert worden ist, die mit Selbstjustierung unter Heranziehung der Gateelektroden 205 als Masken ausgebildet wurde, an den Seitenwänden (der Gateelektroden) zurückgelassen.
  • Durch Eindiffundieren von Arsen von der zweiten Polysiliziumschicht 214 her wird ein Emitter erzeugt. Ein n-Emitter 215 besitzt eine Fremdatomkonzentration von 2 × 1020 cm–3 und eine Übergangstiefe von 0,3 μm; eine p-Basis 212 weist eine Fremdatomkonzentration von 3 × 1018 cm–3 und eine Übergangstiefe von 0,3 μm auf. Eine erste Al-Schicht wird zur Ausbildung einer Emitterelektrode 218 auf einer Emitter-Polysiliziumschicht 214 gemustert.
  • Auf der Gesamtoberfläche des erhaltenen Gebildes wird ein Siliziumoxidfilm 210 abgelagert bzw. niedergeschlagen, in welchem Bitleitungskontaktlöcher 220 ausgebildet werden. Eine Bitleitung 212 wird durch eine zweite Al-Schicht gebildet.
  • Auf die Gesamtoberfläche des so geformten Gebildes mit der Bitleitung 212 wird ein Schutzfilm 222 aufgebracht, worauf die Halbleiteranordnung fertiggestellt ist. Um das Speicherzellenarray herum ist eine n+-Kollektorleiterschicht geformt, welche die vergrabene n+-Schicht erreicht.
  • Das Herstellungsverfahren für den oben beschriebenen SRAM ist nachstehend anhand der 83A bis 92B erläutert.
  • Das p-Typ-Siliziumsubstrat 201 wird 25 Minuten lang bei 1.250°C in einer Sb2O3-Atmosphäre geglüht, wobei Sb in das Substrat 201 eindiffundiert und in diesem die versenkte oder eingegrabene n+-Schicht 202 bildet.
  • Das Substrat wird 15 Minuten lang bei 1.150°C in einer Atmosphäre aus SiH2Cl+B2H6 geglüht, um auf der eingegrabenen n+-Schicht 202 eine epitaxiale p-Siliziumschicht aufwachsen zu lassen. Anschließend werden Phosphorionen (P+) bei einer Beschleunigungsspannung von 160 keV und mit einer Dosis von 5 × 1012 cm–2 in die epitaxiale Siliziumschicht implantiert, und letztere wird 290 Minuten lang bei 1.100°C in einer N2-Atmosphäre geglüht. Dabei diffundieren die Phosphorionen in die Siliziumschicht ein, wodurch in letzterer eine n-Wannenschicht 203 entsteht. In einem Elementtrennbereich wird eine 2,5 μm tiefe, an die eingegrabene n+-Schicht heranreichende Rille ausgebildet, in welcher nach einem CVD-Verfahren ein SiO2-Film 204 eingelassen oder eingegraben wird (83A und 83B).
  • Die Gateelektrode 205 des p-Kanal-MOS-Transistors wird auf dem Gateoxidfilm unter Verwendung von phosphordotiertem Polysilizium erzeugt. Gateelektroden 205 dienen als Wortleitungen des Speicherzellenarrays (84A und 84B). Wenn die Polysiliziumschicht zur Ausbildung der Gateelektroden 205 gemustert wird, erfolgt dieses Mustern zusammen mit dem nach einem CVD-Verfahren auf ihr niedergeschlagenen SiO2-Film 206.
  • Als Source und Drain des p-Kanal-MOS-Transistors dienende p+-Schichten 2071 und 2072 werden in der n-Wannenschicht 203 mit Selbstjustierung unter Heranziehung der Gateelektroden 205 als Masken erzeugt (85A und 85B). Dabei können die p+-Schichten 2071 und 2072 im gleichen Verfahrensschritt erzeugt werden, sie können jedoch auch in verschiedenen Verfahrensschritten ausgebildet werden, so daß die Konzentration der als Basis des npn-Bipolartransistors dienenden Schicht 2072 niedriger eingestellt werden kann als diejenige der Schicht 2071 .
  • Auf die Oberfläche des Halbleitergebildes gemäß 85B wird nach einem CVD-Verfahren ein SiO2-Film aufgebracht bzw. aufgedampft, der dann zurückgeätzt wird, um je einen SiO2-Film 208 auf dem Seitenwandabschnitt jeder Gateelektrode 205 des p-Kanal-MOS-Transistors zurückzulassen. Auf den p+-Bitleitungszonen oder -bereichen wird durch Ablagerung (Aufdampfen) und Mustern eine Resistschicht 209 als Schutz für die p+-Bitleitungsbereiche erzeugt. 1,5 μm tiefe Rillen 210 werden in der n-Wannenschicht 203 mit Selbstjustierung erzeugt, und zwar unter Heranziehung der Gateelektroden 205, auf denen SiO2-Filme 208 zurückgeblieben sind, als Masken (86A und 86B).
  • In jede Rille 210 wird nach einem CVD-Verfahren ein 0,5 μm dicker SiO2-Film 211 eingelassen. In die mit den SiO2-Filmen 211 bedeckten Rillen 210 werden Borionen (B+) bei einer Beschleunigungsspannung von 30 keV und in einer Dosis von 1 × 1014 cm–2 implantiert, um damit p-Basisschichten 212 zu erzeugen, die als Basiselektroden in der n-Wannenschicht 203 dienen. In jeder Rille 210 wird nach einem CVD-Verfahren ein 0,3 μm dicker SiO2-Film 213 abgelagert (88B). Weiterhin wird in jede Rille 210 Polysilizium 214 eingebracht, und die Anordnung wird durch die Polysiliziumschicht 214 hindurch mit Arsen dotiert, so daß in jeder Schicht 212 eine n-Emitterschicht 215 entsteht (89B). Der n-Emitter 215 besitzt eine Fremdatomkonzentration von 2 × 1020 cm–3 und eine Übergangstiefe von 0,15 μm; die p-Basis 212 weist eine Fremdatomkonzentration von 3 × 1018 cm–3 und eine Übergangstiefe von 0,3 μm auf.
  • Anschließend werden die Resistschicht 209 entfernt, ein SiO2-Film 216 nach einem CVD-Verfahren auf der Gesamtoberfläche des bisher erhaltenen Gebildes niedergeschlagen und Kontaktlöcher 217 im SiO2-Film 216 über den p+-Bitleitungsschichten 217 und den Emitter-Polysiliziumschichten 214 ausgebildet (89A).
  • Auf dem SiO2-Film 217 wird ein erster Al-Film abgelagert und zur Bildung von Emitterelektroden 218 gemustert. Gleichzeitig wird der erste Al-Film auf jeder p+-Bitleitungsschicht zur Ausbildung einer Bitleitungselektrode 218 gemustert. Da die Elektroden auf diese Weise erzeugt werden, kann eine Stufenbildung bei der Verbindung eines zweiten, später ausgebildeten Al-Films und der Elektroden verringert werden (90B).
  • Auf der Gesamtoberfläche des erhaltenen Gebildes wird nach einem CVD-Verfahren ein SiO2-Film 219 erzeugt, und es werden mit den p+-Bitleitungsschichten 207 verbundene Kontaktlöcher 220 im SiO2-Film 219 auf der ersten Al-Schicht 218 geformt (91B).
  • Auf dem SiO2-Film 219 wird eine zweite Al-Schicht niedergeschlagen und zur Bildung von Bitleitungen gemustert. Anschließend wird ein Schutzfilm 222 auf die Gesamtoberfläche des erhaltenen Gebildes aufgebracht, worauf die Halbleiteranordnung fertiggestellt ist (92A bis 92C).
  • In anderer Ausführungsform wird gemäß 93 eine Rille 210 mit einer Tiefe von 0,6 μm, die größer ist als die Tiefe von 0,3 μm der p+-Schicht 207, geformt, wobei in die Rille 210 ein 0,5 μm dicker SiO2-Film 211 eingelassen wird. Dabei kann die durch Ionenimplantation von Bor erzeugte p-Schicht 212 weggelassen werden. Sodann wird eine Emitter-Polysiliziumschicht 214 in die Rille eingelassen, worauf ein n-Emitter 215 ausgebildet wird.
  • Die vorstehend beschriebene SRAM-Speicherzelle ist durch den p-Kanal-MOS-Transistor und den npn-Bipolartransistor gebildet. Die Erfindung ist jedoch auch auf eine Halbleiteranordnung mit einem n-Kanal-MOS-Transistor und einem pnp-Bipolartransistor anwendbar.
  • Die Rillen 210 werden jeweils mit Selbstjustierung unter Heranziehung der Gateelektroden 205 der p-Kanal-MOS-Transistoren als Masken ausgebildet. Die Erfindung ist jedoch auch auf den Fall anwendbar, in welchem nach getrennter Erzeugung einer Maske eine Rille ohne Selbstjustierung geformt wird.

Claims (13)

  1. Verfahren zum Betrieb einer Halbleiteranordnung, die einen Biopolartransistor (11, Q2, TR2) enthält, der eine Basis, einen Emitter, einen Kollektor, einen Basis-Emitter-Übergang und einen Kollektor-Basis-Übergang aufweist, bei dem der Biopolartransistor (11, Q2, TR2) in folgenden drei Betriebszuständen bei einer vorbestimmten positiven Kollektor-Emitter-Spannung (VCE) betrieben wird, in einem ersten Betriebsbereich derart, dass eine erste positive Basis-Emitter-Spannung (VBE) in einem ersten Bereich angelegt wird, so dass bei der vorbestimmten positiven Kollektor-Emitter-Spannung (VCE) ein erster positiver Basisstrom (IB) durch den Basis-Emitter-Übergang fließt, und anschließend die erste positive Basis-Emitter-Spannung (VBE) weggeschaltet wird, so dass sich die Basisspannung auf ein erstes Potential einstellt, in einem zweiten Betriebsbereich derart, dass eine zweite positive Basis-Emitter-Spannung (VBE) in dem zweiten Bereich, die größer als die Werte in dem ersten Bereich ist, angelegt wird, so dass bei der vorbestimmten positiven Kollektor-Emitter-Spannung (VCE) ein negativer Basisstrom (-IB) fließt, und anschließend die zweite positive Basis-Emitter-Spannung (VBE) weggeschaltet wird, so dass sich die Basisspannung auf ein zweites Potential einstellt, wobei die positive Kollektor-Emitter-Spannung (VBE) derart bestimmt ist, dass der negative Basisstrom (IB) durch Stoßionisation in dem zweiten Betriebsbereich erzeugt wird, und in einem dritten Betriebsbereich derart, dass eine dritte positive Basis-Emitter-Spannung (VBE) in einem dritten Bereich, die größer als die Werte in dem zweiten Bereich ist, angelegt wird, so dass bei der positiven Kollektor-Emitter-Spannung (VCE) ein zweiter positiver Basisstrom (IB) durch den Basis-Emitter-Übergang fließt, und anschließend die dritte positive Basis-Emitter-Spannung (VBE) weggeschaltet wird, so dass sich die Basisspannung auf das zweite Potential einstellt, und bei dem weiterhin mit einer ersten Anlegeeinrichtung selektiv die ersten bis dritten positiven Basis-Emitter-Spannungen (VBE) an dem Basis-Emitter-Übergang des Biopolartransistors angelegt werden, und mit einer zweiten Anlegeeinrichtung die positive Kollektor-Emitter-Spannung (VCE) an den Basis-Kollektor-Übergang des Biopolartransistors angelegt wird.
  2. Verfahren zum Betrieb einer Halbleiteranordnung, die einen Biopolartransistor (11, Q2, TR2) enthält, nach Anspruch 1, dadurch gekennzeichnet, dass die erste Anlegeeinrichtung eine Schalteinrichtung (Q1, TRI) aufweist, die mit der Basis des Biopolartransistors (Q2, TR2) verbunden ist, um eine ausgewählte Spannung aus den ersten bis dritten positiven Basis-Emitter-Spannungen (VBE), die an die Basis gelegt sind, zu schalten.
  3. Verfahren zum Betrieb einer Halbleiteranordnung, die einen Biopolartransistor (11, Q2, TR2) enthält, nach Anspruch 2, dadurch gekennzeichnet, dass ein kapazitives Element (C) zwischen Masse und einem Knoten zwischen der Basis des Biopolartransistors (Q2) und der Schalteinrichtung (Q1) liegt.
  4. Verfahren zum Betrieb einer Halbleiteranordnung, die einen Biopolartransistor (11, Q2, TR2) enthält, nach Anspruch 2, dadurch gekennzeichnet, dass die Schalteinrichtung einen durch einen Takt gesteuerten MOS-Transistor (Q1) aufweist.
  5. Verfahren zum Betrieb einer Halbleiteranordnung, die einen Biopolartransistor (11, Q2, TR2) enthält, nach Anspruch 1, dadurch gekennzeichnet, dass ein Widerstand (R) zwischen Basis und Emitter liegt, um eine Ausgangsspannung zu verändern.
  6. Verfahren zum Betrieb einer Halbleiteranordnung, die einen Biopolartransistor (11, Q2, TR2) enthält, nach Anspruch 1, dadurch gekennzeichnet, dass ein Zeitkonstantenglied (CR) zwischen Basis und Emitter des Biopolartransistors (TR2) liegt.
  7. Verfahren zum Betrieb einer Halbleiteranordnung, die einen Biopolartransistor (11, Q2, TR2) enthält, nach Anspruch 1, dadurch gekennzeichnet, dass die erste Anlegeeinrichtung eine Diode (D1) aufweist, um eine aus den ersten bis dritten positiven Basis-Emitter-Spannungen (VBE), die an der Basis des Biopolartransistors (TR2) liegen, ausgewählte Spannung anzulegen.
  8. Verfahren zum Betrieb einer Halbleiteranordnung, die einen Biopolartransistor (11, Q2, TR2) enthält, nach Anspruch 1, gekennzeichnet durch eine Entladeeinrichtung (TR3), die mit der Basis des Biopolartransistors (TR2) verbunden ist, um eine an der Basis aufgebaute Spannung rückzusetzen.
  9. Verfahren zum Betrieb einer Halbleiteranordnung, die einen Biopolartransistor (11, Q2, TR2) enthält, nach Anspruch 1, dadurch gekennzeichnet, dass die zweite Anlegeeinrichtung eine mit dem Emitter des Biopolartransistors verbundene Rücksetzeinrichtung (Q3, VG1) aufweist, um zum Rücksetzen der an der Basis gehaltenen Spannung die positive Kollektor-Emitter-Spannung (VCE) zu ändern.
  10. Verfahren zum Betrieb einer Halbleiteranordnung, die einen Biopolartransistor (11, Q2, TR2) enthält, nach Anspruch 1, gekennzeichnet durch eine Vielzahl von Speicherzellen, die jeweils den Biopolartransistor und eine jeweilige, mit dem Biopolartransistor der jeweiligen Speicherzelle verbunden Schalteinrichtung aufweisen, wobei die Vielzahl von Speicherzellen in einer Matrix mit einer Vielzahl von Bitleitungen, die jeweils mit einem ersten Anschluss der jeweiligen Schalteinrichtung verbunden sind, und mit einer Vielzahl von Wortleitungen, die jeweils mit dem Steueranschluss der jeweiligen Schalteinrichtung verbunden sind, angeordnet sind, und durch eine Verstärkereinrichtung zum Empfangen der aus den Speicherzellen ausgelesenen Daten.
  11. Verfahren zum Betrieb einer Halbleiteranordnung, die einen Biopolartransistor (11, Q2, TR2) enthält, nach Anspruch 10, dadurch gekennzeichnet, dass die Bitleitungen in eine Vielzahl von Bitleitungsgruppen unterteilt sind, und dass die Verstärkereinrichtung eine Vielzahl von ersten Transfergattern, die mit einer Vielzahl von Bitleitungen verbunden sind, die jede der Bitleitungsgruppen bilden, eine Vielzahl von ersten Leseverstärkern, die gemeinsam mit den Bitleitungen der entsprechenden Bitleitungsgruppen durch die ersten Transfergatter verbunden sind, eine Vielzahl von zweiten Transfergattern, die jeweils mit den ersten Leseverstärkern verbunden sind, und einen zweiten Leseverstärker, der mit den zweiten Transfergattern verbunden ist, aufweist.
  12. Verfahren zum Betrieb einer Halbleiteranordnung, die einen Biopolartransistor (11, Q2, TR2) enthält, nach einem der Ansprüche 1 bis 11, gekennzeichnet durch: eine Halbleiterschicht (60) eines ersten Leitfähigkeitstyps, ein Paar von Halbleiterbereichen (65, 66) eines zweiten Leitfähigkeitstyps, die nebeneinander in einer Oberfläche der Halbleiterschicht (60) des ersten Leitfähigkeitstyps gebildet sind, eine Gateelektrode (67), die auf einem Kanalbereich ausgebildet ist, der zwischen dem Paar von Halbleiterbereichen (65, 66) des zweiten Leitfähigkeitstyps gebildet ist, und einen hochdotierten Halbleiterbereich (68) des ersten Leitfähigkeitstyps, der in einer Oberfläche von einem Halbleiterbereich des Paares von Halbleiterbereichen des zweiten Leitfähigkeitstyps ausgebildet ist, wodurch: ein Feldeffekttransistor durch die Gateelektrode (67) und das Paar von Halbleiterbereichen (65, 66) des zweiten Leitfähigkeitstyps gebildet wird, der Biopolartransistor durch einen Halbleiterbereich (65) des Paares von Halbleiterbereichen (65, 66) des zweiten Leitfähigkeitstyps, durch den Halbleiterbereich (68) des ersten Leitfähigkeitstyps, der in der Oberfläche von einem Halbleiterbereich des Paares von Halbleiterbereichen (65, 66) ausgebildet ist, und durch die Halbleiterschicht (60) des ersten Leitfähigkeitstyps gebildet wird, dessen Kollektor aus dem Halbleiterbereich des ersten Leitfähigkeitstyps besteht, und ein durch die Basis fließender Strom sich in der Polarität aufgrund des Stromes ändert, der durch Ladungsträger gebildet ist, die durch Stoßionisation von aus dem Emitter zu einer Verarmungsschicht des Basis-Kollektor-Überganges injizierten Ladungsträgern erzeugt sind, wenn eine an Basis und Emitter des Biopolartransistors liegende Spannung erhöht wird.
  13. Verfahren zum Betrieb einer Halbleiteranordnung, die einen Biopolartransistor (11, Q2, TR2) enthält, nach Anspruch 12, dadurch gekennzeichnet, dass der andere Halbleiterbereich (66) des Paares von Halbleiterbereichen des zweiten Leitfähigkeitstyps eine Fremdstoffkonzentration hat, die höher ist als diejenige des einen Halbleiterbereiches (65) des zweiten Leitfähigkeitstyps, in welchem der Halbleiterbereich des ersten Leitfähigkeitstyps ausgebildet ist.
DE3900426A 1988-01-08 1989-01-09 Verfahren zum Betreiben einer Halbleiteranordnung Expired - Fee Related DE3900426B4 (de)

Applications Claiming Priority (24)

Application Number Priority Date Filing Date Title
JPP63-1334 1988-01-08
JP133488 1988-01-08
JPP63-17383 1988-01-29
JPP63-17384 1988-01-29
JPP63-17387 1988-01-29
JPP63-17386 1988-01-29
JP63017383A JPH01194195A (ja) 1988-01-29 1988-01-29 半導体装置
JP1738588 1988-01-29
JP1738688 1988-01-29
JP1738788 1988-01-29
JPP63-17385 1988-01-29
JP1738488 1988-01-29
JPP63-69627 1988-03-25
JP6963688 1988-03-25
JP6962788A JPH021157A (ja) 1988-01-29 1988-03-25 半導体装置
JPP63-69636 1988-03-25
JPP63-158189 1988-06-28
JP63158190A JPH021162A (ja) 1988-01-29 1988-06-28 半導体装置
JP63158188A JPH021158A (ja) 1988-01-29 1988-06-28 半導体装置
JP63158189A JP2862877B2 (ja) 1988-01-08 1988-06-28 半導体装置
JPP63-158188 1988-06-28
JPP63-158190 1988-06-28
JPP63-160874 1988-06-30
JP63160874A JPH0271553A (ja) 1988-06-30 1988-06-30 半導体装置

Publications (2)

Publication Number Publication Date
DE3900426A1 DE3900426A1 (de) 1989-07-20
DE3900426B4 true DE3900426B4 (de) 2006-01-19

Family

ID=27583102

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3900426A Expired - Fee Related DE3900426B4 (de) 1988-01-08 1989-01-09 Verfahren zum Betreiben einer Halbleiteranordnung

Country Status (1)

Country Link
DE (1) DE3900426B4 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2783579B2 (ja) * 1989-03-01 1998-08-06 株式会社東芝 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2153038A1 (de) * 1971-09-17 1973-04-27 Western Electric Co
DE2455484A1 (de) * 1973-11-28 1975-06-05 Ibm Monolithisch integriertes halb-festspeicher-element

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2153038A1 (de) * 1971-09-17 1973-04-27 Western Electric Co
DE2455484A1 (de) * 1973-11-28 1975-06-05 Ibm Monolithisch integriertes halb-festspeicher-element

Non-Patent Citations (8)

* Cited by examiner, † Cited by third party
Title
HEBERT, François et al., Modeling of Narrow- Base Bipolar Transistors Including Variable- Base-Charge and Avalanche Effects, in: IEEE Transactions on Electron Devices, Vol. ED-34, No. 11, November 1987, S. 2323-2327 *
Möschwitzer, A., Lunze, K.: Halbleiterelektronik, 4. Aufl., Heidelberg: Dr. Alfred Hüthig Verlag, 1980, S. 100-103, 147-150, 22-238 *
REIN, H.M. et al., in: Solid-State Electronics, 1972, Vol. 15, S. 481-500 *
REISCH, M., in: IEDM Technical Digest, Los Angeles 1986, S. 654-657 *
SAKUI K. et al., in: Japanese Journal of Applied Physics 28, No. 12, Dez. 1989, S. L 2150-L 2152
SAKUI, K. et al., in: IEEE Trans. on Electr.Dev., Vol. 36, 1989, S. 1215-1217 *
SAKUI, K. et al., in: Proceedings International Electron Device Meeting, San Francisco, USA CA 11.-14. Dezember 1988, S. 44-46 *
Tietze, U., Schenk, Ch: Halbleiter-Schaltungs- technik, 6. Aufl., Berlin, Heidelberg, New York, Tokyo: Springer-Verlag, 1983, S. 33-38 *

Also Published As

Publication number Publication date
DE3900426A1 (de) 1989-07-20

Similar Documents

Publication Publication Date Title
DE4402433C2 (de) Vorrichtung zur Erzeugung eines Zwischenpotentials, insb. geeignet für Halbleiterspeichereinrichtungen
DE69914746T2 (de) Halbleiter-schaltsstromvorrichtung mit betriebsverstärker und verfahren zur herstellung
DE69903835T2 (de) On chip wortleitungsspannungsgenerator für in einen logischen prozess eingebauten dramspeicher
DE3650613T2 (de) Halbleiteranordnung
DE69227422T2 (de) Festwertspeicher mit Anti-Sicherungselementen
DE4331895C2 (de) Schaltung zum Halten einer Spannung
DE2844955C2 (de) Permanent-Halbleiterspeicher
DE19819439C2 (de) Nichtflüchtige Halbleiterspeichervorrichtung
DE69119957T2 (de) CMOS-Speichereinrichtung mit verbesserter Leseverstärker-Steuerung
EP0275872B1 (de) Integrierte Schaltung mit &#34;Latch-up&#34; Schutzschaltung in komplementärer MOS Schaltungstechnik
DE3203417A1 (de) Statischer speicher
DE69734241T2 (de) Statische speicherzelle
DE2708126A1 (de) Speicherschaltung mit dynamischen speicherzellen
EP0261370B1 (de) Integrierte Schaltung mit &#34;Latch-up&#34; Schutzschaltung in komplementärer MOS Schaltungstechnik
DE69020461T2 (de) Halbleiterspeichergerät und Verfahren zu dessen Herstellung.
DE69032303T2 (de) Halbleiter-Speichereinrichtung
DE3002492C2 (de)
US5556800A (en) Method of manufacturing a mask read only memory (ROM) for storing multi-value data
DE10338049A1 (de) Halbleiterspeichervorrichtung
DE10256959A1 (de) Halbleiterspeichervorrichtung mit Speicherzellen, die keine Auffrischvorgänge erfordern
DE2363089B2 (de) Speicherzelle mit Feldeffekttransistoren
DE4006432C2 (de)
DE112009001286B4 (de) Verfahren zur Herstellung von Speicherzellen mit wahlfreiem Zugriff, die auf mit Gate versehenen lateralen Thyristoren basieren (GLTRAM)
EP0046551A2 (de) Monolithische statische Speicherzelle und Verfahren zu ihrem Betrieb
DE2818783A1 (de) Datenspeicherzelle

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8125 Change of the main classification

Ipc: H01L 29/73

8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee