JPS59213167A - サイリスタ - Google Patents
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- JPS59213167A JPS59213167A JP58088001A JP8800183A JPS59213167A JP S59213167 A JPS59213167 A JP S59213167A JP 58088001 A JP58088001 A JP 58088001A JP 8800183 A JP8800183 A JP 8800183A JP S59213167 A JPS59213167 A JP S59213167A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7436—Lateral thyristors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はサイリスタの構造に係り、%にブレーナ形すイ
リスタのゲート感度を精度よく製造せしめる構造に関す
る。
リスタのゲート感度を精度よく製造せしめる構造に関す
る。
1)npn d層全基本構造とする5CJ7リコン制御
整流素子)、PNPNスイッチ、 TRIA(、’
(双方向性シリコン制御整流素子)、PUT(プログラ
マブル拳ユニジャンクション・トランジスタ)等7アミ
リーはサイリスタと総評されているが、その電気的特注
項目の中でゲートトリガ電流は、最重要な項目の1つで
ある0 ゲートトリガ電流はサイリスタの製作原理の立場からは
、オフ状態(阻IE状態)のプーイリスタ全ゲート端子
を使用してターンオン条件を満足せしめるがそれに必要
な最小のゲート電流であると云える。周知のようにサイ
リスタのターンオン条件は、PNPNを構図する相補型
fiPNl’、お工ひN、PN各トランジスタのt流利
得會そ引ぞわhll。
整流素子)、PNPNスイッチ、 TRIA(、’
(双方向性シリコン制御整流素子)、PUT(プログラ
マブル拳ユニジャンクション・トランジスタ)等7アミ
リーはサイリスタと総評されているが、その電気的特注
項目の中でゲートトリガ電流は、最重要な項目の1つで
ある0 ゲートトリガ電流はサイリスタの製作原理の立場からは
、オフ状態(阻IE状態)のプーイリスタ全ゲート端子
を使用してターンオン条件を満足せしめるがそれに必要
な最小のゲート電流であると云える。周知のようにサイ
リスタのターンオン条件は、PNPNを構図する相補型
fiPNl’、お工ひN、PN各トランジスタのt流利
得會そ引ぞわhll。
お裏びh Fl!+2とすると、(1)式で与えられる
0hFIII X hFB2≧1 −−−−−−°−(
13従って、ゲートトリガ電流に上記PNI’およびN
PNの電流利得をコントロールすることでコントロール
できる。さらに、サイリスタがターンオンする直前の状
態は当然ながら、サイリスタにはリーク電流程度しか流
れておらず、上記i’ N P 。
0hFIII X hFB2≧1 −−−−−−°−(
13従って、ゲートトリガ電流に上記PNI’およびN
PNの電流利得をコントロールすることでコントロール
できる。さらに、サイリスタがターンオンする直前の状
態は当然ながら、サイリスタにはリーク電流程度しか流
れておらず、上記i’ N P 。
およびNPNの電流利得は低電流領域のそれが対象とな
る。低電流領域の’II流利得はベース領域の表面電荷
に極めて敏感である。特にラテラル(横型)トランジス
タの場合は、エミッタからヘ−、Xに注入された少数キ
ャリアがコレクタへ移動するメカニズムに拡散であり、
特に影響が顕著である。
る。低電流領域の’II流利得はベース領域の表面電荷
に極めて敏感である。特にラテラル(横型)トランジス
タの場合は、エミッタからヘ−、Xに注入された少数キ
ャリアがコレクタへ移動するメカニズムに拡散であり、
特に影響が顕著である。
以上の説明から明らかな如く、プレーナ形うテラル丈イ
リスタは%にそのゲートトリガ電流が表面電荷に敏感で
ろる。
リスタは%にそのゲートトリガ電流が表面電荷に敏感で
ろる。
従来、上記、ゲートトリガ電流が表面電荷に敏感な性質
は製造上、ゲートトリガ′tIL流のコントロールを難
しくシ、歩留等を低下せしめてきた。
は製造上、ゲートトリガ′tIL流のコントロールを難
しくシ、歩留等を低下せしめてきた。
本発明の王たる目的に、上述したようにゲートトリガ電
流が表@電荷に敏感であることを逆に利用して表面電荷
ケコントロールすることでゲートトリガ電流をコントロ
ールできる構造を提供し、製造上の困難さ全解決せしめ
ようとするものでおる0 本発明の特徴は、第1電導形半導体却結晶基板の主表面
側に少なくとも二ケリ上の第2電尋形層を形成し、その
一つの中に、高濃度な第1電纒形層を形成し、表面を絶
縁膜で被覆してなるサイリスタにおいてこの絶縁膜の一
部に、電荷を捕獲する準位を形成せしめる第1のNk影
形成、かつこの第1の層を形成し、かつこの第1の層と
は絶縁分離さfまた第1の層を被覆する第2の層を形成
し、この第2の層屹オーミックコンタクトする電極を形
成したサイリスタにある。
流が表@電荷に敏感であることを逆に利用して表面電荷
ケコントロールすることでゲートトリガ電流をコントロ
ールできる構造を提供し、製造上の困難さ全解決せしめ
ようとするものでおる0 本発明の特徴は、第1電導形半導体却結晶基板の主表面
側に少なくとも二ケリ上の第2電尋形層を形成し、その
一つの中に、高濃度な第1電纒形層を形成し、表面を絶
縁膜で被覆してなるサイリスタにおいてこの絶縁膜の一
部に、電荷を捕獲する準位を形成せしめる第1のNk影
形成、かつこの第1の層を形成し、かつこの第1の層と
は絶縁分離さfまた第1の層を被覆する第2の層を形成
し、この第2の層屹オーミックコンタクトする電極を形
成したサイリスタにある。
以下、その詳細屹ついて説明する。
第1図は従来のサイリスタ?示す断面図である。
通常、N形である単結晶半導体基板I YC王表開側か
ら形成したP膨拡散層2a、お工び2b會形成し、かつ
層2bの中に高濃度N膨拡散層音形成している。表面に
絶縁膜4で被覆されており、全極電極5a、5b、5c
がそれぞれm2a、2b。
ら形成したP膨拡散層2a、お工び2b會形成し、かつ
層2bの中に高濃度N膨拡散層音形成している。表面に
絶縁膜4で被覆されており、全極電極5a、5b、5c
がそれぞれm2a、2b。
3とオーミックコンタクトさね、ている。すなわち、基
板1がN形である場合、サイリスタのアノード。
板1がN形である場合、サイリスタのアノード。
Nベース、Pペース、およびカソードげ、そわぞ?1層
2a、 基板1. /脅2bお工び層3が相当する部分
とlる○ 第2図に、第1図のサイリスタの絶縁膜4を下記のよう
な4種類の絶縁膜にし几ときのp n p。
2a、 基板1. /脅2bお工び層3が相当する部分
とlる○ 第2図に、第1図のサイリスタの絶縁膜4を下記のよう
な4種類の絶縁膜にし几ときのp n p。
およびnpnトランジスタのコレクタ電流−電流利得%
註を測定した実験データの例である。
註を測定した実験データの例である。
第2図の実験データから分かるように、低’を流領域に
おける電流利得が絶縁膜4の種類VCより極めて大きく
影響されている。それはp n p、 n p n両ト
ランジスタ共、思い出ashるが%cpnpトランジス
タ側で顕著である。この現象は後述Tる↓うに絶縁膜4
の種類に!:って異面電荷量が異なることによる効果で
ある。
おける電流利得が絶縁膜4の種類VCより極めて大きく
影響されている。それはp n p、 n p n両ト
ランジスタ共、思い出ashるが%cpnpトランジス
タ側で顕著である。この現象は後述Tる↓うに絶縁膜4
の種類に!:って異面電荷量が異なることによる効果で
ある。
第3図は同じく、絶縁膜4を形成するにあ九って、5i
Oz膜VC8i3N4膜を形成するか否かにより、サイ
リスタのpnp トランジスタのコレクタTIL流−電
流利得%注がどのように影響されるかを笑測した実測し
′fc実験データである0第3図の実験データも低電流
領域の電流利得が絶縁膜4にニジ、大きく影響されてい
ることが分かる0 第4図は、第2図の説明で述べたケースi、 n。
Oz膜VC8i3N4膜を形成するか否かにより、サイ
リスタのpnp トランジスタのコレクタTIL流−電
流利得%注がどのように影響されるかを笑測した実測し
′fc実験データである0第3図の実験データも低電流
領域の電流利得が絶縁膜4にニジ、大きく影響されてい
ることが分かる0 第4図は、第2図の説明で述べたケースi、 n。
■、および■で形成したそわぞhの絶縁膜會オキ丈イド
(ゲート)膜とした)メタル(財)−オキ丈イド(0)
−シリコン(S)構造、すなわちM(JSダイオードを
作製し、電圧−容i′%註?測定し7′c央験データで
ある。第4図の実験データより絶縁膜4の種類Vcより
表面電荷が異なっていることが分かる0第2図と第4図
の実験データを考え合わせるCとにより表面電荷をコン
トロールすることによりpnp。
(ゲート)膜とした)メタル(財)−オキ丈イド(0)
−シリコン(S)構造、すなわちM(JSダイオードを
作製し、電圧−容i′%註?測定し7′c央験データで
ある。第4図の実験データより絶縁膜4の種類Vcより
表面電荷が異なっていることが分かる0第2図と第4図
の実験データを考え合わせるCとにより表面電荷をコン
トロールすることによりpnp。
npn トランジスタのt流利得金コントロールテキる
ことが分かる。それは前述したようにサイリスタのゲー
トトリガ電流全コントロールでさると云うことでもある
。なお、表面電荷によジ、pnp 。
ことが分かる。それは前述したようにサイリスタのゲー
トトリガ電流全コントロールでさると云うことでもある
。なお、表面電荷によジ、pnp 。
npn両トランジスタの電流利得?コントロールできる
が第2図に示したように特rcpnpの万が顕著[i化
させることが出来、サイリスタのゲートトリガvlL流
をコントロールするにはより有効である。
が第2図に示したように特rcpnpの万が顕著[i化
させることが出来、サイリスタのゲートトリガvlL流
をコントロールするにはより有効である。
以上の考察に基づき、本発明は為さi″した。
第5図は本発明の実施例を示す断面図である。
第5図の実施例に第1電導形半導体単結晶基板1cHN
形の抵抗率;l〜20Ω−crrL、厚さ;300〜4
00μmを使用した。拡散NR2aおよび2bは、ボロ
ンの選択拡散法により形成している。拡散層3はリンの
選択拡散法により形成している。拡散層3の深さは実施
例の場合では1〜10μm前後である。絶縁膜4は熱酸
化法、および熱リン処理法(リン原子を熱処理により5
i02膜に拡散させる方法)およびケミカルペーパーデ
ボジシ、四ン法により形成し7jSiQ2膜+PEG(
リンシリケートグラス)膜十CVD 5i02膜である
。絶縁膜4の膜厚は実施例の場合0.5〜2.5細であ
る。金属電極5a。
形の抵抗率;l〜20Ω−crrL、厚さ;300〜4
00μmを使用した。拡散NR2aおよび2bは、ボロ
ンの選択拡散法により形成している。拡散層3はリンの
選択拡散法により形成している。拡散層3の深さは実施
例の場合では1〜10μm前後である。絶縁膜4は熱酸
化法、および熱リン処理法(リン原子を熱処理により5
i02膜に拡散させる方法)およびケミカルペーパーデ
ボジシ、四ン法により形成し7jSiQ2膜+PEG(
リンシリケートグラス)膜十CVD 5i02膜である
。絶縁膜4の膜厚は実施例の場合0.5〜2.5細であ
る。金属電極5a。
5b、5cお工び5dげ実施例では絶縁膜4の膜厚のほ
ぼ2〜3倍の膜厚全有すb輩蒋膜を使用している。多結
晶シリコン#6aお工ひ6bは本発明により%に設けた
ものであり、サイリスタのpnp トランジスタのへベ
ース表面部分全被覆する絶縁膜4の中に形成さねている
O 第6図は第5図の破線部分全拡大した断囲図である。多
結晶シリコン層6aは基板lの表面から8102膜を介
して約5OA−100A程度の距離に形成される。層6
aの膜厚は実施例の場合、約1.0(10Aである。ま
た層6aは電気的には、フロートの状態にされている0
層6aの作用は、@圓電荷金補獲する準位金形収するこ
とでめる0多結晶シリコン層6bは層6aニジ約500
0A程度の膜厚の8r02膜(実施例の場合はケミカル
ペーパーテボジシ百ン法で形成した膜である)を挾んで
形成される。#6bの膜厚は実施例の場合、約6.(1
00A程度である。層6MCは、金属電極(実施例の場
合はアルミニウム薄膜)5dがオーミックコンタクトし
て形成されており完成後、層6bに外部からバイアス全
卵えられるようycなっている0層6bの作用は基板l
の表面と#6aとの間の電荷のやり取りを電界効果によ
りコントロールすることである。
ぼ2〜3倍の膜厚全有すb輩蒋膜を使用している。多結
晶シリコン#6aお工ひ6bは本発明により%に設けた
ものであり、サイリスタのpnp トランジスタのへベ
ース表面部分全被覆する絶縁膜4の中に形成さねている
O 第6図は第5図の破線部分全拡大した断囲図である。多
結晶シリコン層6aは基板lの表面から8102膜を介
して約5OA−100A程度の距離に形成される。層6
aの膜厚は実施例の場合、約1.0(10Aである。ま
た層6aは電気的には、フロートの状態にされている0
層6aの作用は、@圓電荷金補獲する準位金形収するこ
とでめる0多結晶シリコン層6bは層6aニジ約500
0A程度の膜厚の8r02膜(実施例の場合はケミカル
ペーパーテボジシ百ン法で形成した膜である)を挾んで
形成される。#6bの膜厚は実施例の場合、約6.(1
00A程度である。層6MCは、金属電極(実施例の場
合はアルミニウム薄膜)5dがオーミックコンタクトし
て形成されており完成後、層6bに外部からバイアス全
卵えられるようycなっている0層6bの作用は基板l
の表面と#6aとの間の電荷のやり取りを電界効果によ
りコントロールすることである。
以上、本発明の実施例についてその詳細したO実施例の
場合は、第1電導形半導体単結晶基板1はN形であった
がP形であってもよいことeユ勿論である。′また、層
6a、お工びM6bの材料は実施例では多結晶シリコン
であったが発明の主旨からして同様なrl:用?与える
もの1例えばモリブデン、あるいはタングステン、その
他vc置@換えることが可能である。また、本発明の実
施は個別半導体素子(限ら力るものではなく2例えば誘
電体分離技術等と組み合わせて、半導体集積回路分野(
おいても実施することができる0
場合は、第1電導形半導体単結晶基板1はN形であった
がP形であってもよいことeユ勿論である。′また、層
6a、お工びM6bの材料は実施例では多結晶シリコン
であったが発明の主旨からして同様なrl:用?与える
もの1例えばモリブデン、あるいはタングステン、その
他vc置@換えることが可能である。また、本発明の実
施は個別半導体素子(限ら力るものではなく2例えば誘
電体分離技術等と組み合わせて、半導体集積回路分野(
おいても実施することができる0
第1図は従来の丈イリスタ?示す断面図、第2図は半導
体装置全被覆する絶縁膜の種類によりサイリスタを構成
するp n p、お工びnpn)ランジスタの#L電流
利得影響されることを示す笑験テータの例、第3図は電
流利得が表面を被覆する絶縁膜九エリ影響されることを
示す冥験データの今1つの例である。第4図は第2図の
央験で対象とした絶縁膜についてメタル−オキサイド°
−シ1ノコン構造、すなわちMOSダイオード會作製し
、電圧−容量特注を測定したデータの例である0第5図
に本発明によるサイリスタの実施例ゲ示す断面図でめる
0第6図a本発明YC工V特に設ける浮遊ゲート、制御
ゲートの部分を拡大した断面図である0 なお図において、1・・・第1 m:樽形半導体単結晶
基板(N形)、2・・・第2電導形拡散1iW (P形
)、3・・・第11’l導形拡散層(N形)、4・・・
絶縁膜、5・・・金属電極、6・・・多結晶シリコン層
、である。 第4図 / 第 5図 第す図
体装置全被覆する絶縁膜の種類によりサイリスタを構成
するp n p、お工びnpn)ランジスタの#L電流
利得影響されることを示す笑験テータの例、第3図は電
流利得が表面を被覆する絶縁膜九エリ影響されることを
示す冥験データの今1つの例である。第4図は第2図の
央験で対象とした絶縁膜についてメタル−オキサイド°
−シ1ノコン構造、すなわちMOSダイオード會作製し
、電圧−容量特注を測定したデータの例である0第5図
に本発明によるサイリスタの実施例ゲ示す断面図でめる
0第6図a本発明YC工V特に設ける浮遊ゲート、制御
ゲートの部分を拡大した断面図である0 なお図において、1・・・第1 m:樽形半導体単結晶
基板(N形)、2・・・第2電導形拡散1iW (P形
)、3・・・第11’l導形拡散層(N形)、4・・・
絶縁膜、5・・・金属電極、6・・・多結晶シリコン層
、である。 第4図 / 第 5図 第す図
Claims (1)
- 【特許請求の範囲】 第1電導形半導体単結晶基板の主表面側に少なくとも二
個以上の第2電導形/11を形成し、その一つの中に、
高濃度なMl電導形層を形成し、表面を絶縁膜で被覆し
てなるサイリスタにおいて、該絶縁膜の一部(C電荷全
捕獲する準位全形成せしめる第1の層を形成し、かつ該
第1の層とは絶縁分離きわた第1のIWI金被覆する第
2の層を形成し、該第2の層【オーミックコンタクトす
る電極音形成したことを特徴とするサイリスタ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58088001A JPS59213167A (ja) | 1983-05-19 | 1983-05-19 | サイリスタ |
US06/612,668 US4694319A (en) | 1983-05-19 | 1984-05-21 | Thyristor having a controllable gate trigger current |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58088001A JPS59213167A (ja) | 1983-05-19 | 1983-05-19 | サイリスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59213167A true JPS59213167A (ja) | 1984-12-03 |
Family
ID=13930540
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58088001A Pending JPS59213167A (ja) | 1983-05-19 | 1983-05-19 | サイリスタ |
Country Status (2)
Country | Link |
---|---|
US (1) | US4694319A (ja) |
JP (1) | JPS59213167A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SE461428B (sv) * | 1988-06-16 | 1990-02-12 | Ericsson Telefon Ab L M | Foerfarande foer att paa ett underlag av halvledarmaterial framstaella en bipolaer transistor eller en bipolaer transistor och en faelteffekttransistor eller en bipolaer transistor och en faelteffekttransistor med en komplementaer faelteffekttransistor och anordningar framstaellda enligt foerfarandena |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL129185C (ja) * | 1960-06-10 | |||
US3461324A (en) * | 1967-07-03 | 1969-08-12 | Sylvania Electric Prod | Semiconductor device employing punchthrough |
US3893085A (en) * | 1973-11-28 | 1975-07-01 | Ibm | Read mostly memory cell having bipolar and FAMOS transistor |
GB1480201A (en) * | 1975-01-06 | 1977-07-20 | Ncr Co | Four zone semiconductor device |
FR2364528A1 (fr) * | 1976-09-10 | 1978-04-07 | Thomson Csf | Cellule de memoire a transistor tetrode et circuit de memoire comportant de telles cellules |
JPS55113367A (en) * | 1979-02-22 | 1980-09-01 | Fujitsu Ltd | Semiconductor integrated circuit device |
US4334347A (en) * | 1979-10-19 | 1982-06-15 | Rca Corporation | Method of forming an improved gate member for a gate injected floating gate memory device |
-
1983
- 1983-05-19 JP JP58088001A patent/JPS59213167A/ja active Pending
-
1984
- 1984-05-21 US US06/612,668 patent/US4694319A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US4694319A (en) | 1987-09-15 |
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