JPS59213167A - サイリスタ - Google Patents
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- JPS59213167A JPS59213167A JP58088001A JP8800183A JPS59213167A JP S59213167 A JPS59213167 A JP S59213167A JP 58088001 A JP58088001 A JP 58088001A JP 8800183 A JP8800183 A JP 8800183A JP S59213167 A JPS59213167 A JP S59213167A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7436—Lateral thyristors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はサイリスタの構造に係り、％にブレーナ形すイ
リスタのゲート感度を精度よく製造せしめる構造に関す
る。
リスタのゲート感度を精度よく製造せしめる構造に関す
る。
１）ｎｐｎ ｄ層全基本構造とする５ＣＪ７リコン制御
整流素子）、ＰＮＰＮスイッチ、 ＴＲＩＡ（、’
（双方向性シリコン制御整流素子）、ＰＵＴ（プログラ
マブル拳ユニジャンクション・トランジスタ）等７アミ
リーはサイリスタと総評されているが、その電気的特注
項目の中でゲートトリガ電流は、最重要な項目の１つで
ある０ ゲートトリガ電流はサイリスタの製作原理の立場からは
、オフ状態（阻ＩＥ状態）のプーイリスタ全ゲート端子
を使用してターンオン条件を満足せしめるがそれに必要
な最小のゲート電流であると云える。周知のようにサイ
リスタのターンオン条件は、ＰＮＰＮを構図する相補型
ｆｉＰＮｌ’、お工ひＮ、ＰＮ各トランジスタのｔ流利
得會そ引ぞわｈｌｌ。
整流素子）、ＰＮＰＮスイッチ、 ＴＲＩＡ（、’
（双方向性シリコン制御整流素子）、ＰＵＴ（プログラ
マブル拳ユニジャンクション・トランジスタ）等７アミ
リーはサイリスタと総評されているが、その電気的特注
項目の中でゲートトリガ電流は、最重要な項目の１つで
ある０ ゲートトリガ電流はサイリスタの製作原理の立場からは
、オフ状態（阻ＩＥ状態）のプーイリスタ全ゲート端子
を使用してターンオン条件を満足せしめるがそれに必要
な最小のゲート電流であると云える。周知のようにサイ
リスタのターンオン条件は、ＰＮＰＮを構図する相補型
ｆｉＰＮｌ’、お工ひＮ、ＰＮ各トランジスタのｔ流利
得會そ引ぞわｈｌｌ。
お裏びｈ Ｆｌ！＋２とすると、（１）式で与えられる
０ｈＦＩＩＩ Ｘ ｈＦＢ２≧１ −−−−−−°−（
１３従って、ゲートトリガ電流に上記ＰＮＩ’およびＮ
ＰＮの電流利得をコントロールすることでコントロール
できる。さらに、サイリスタがターンオンする直前の状
態は当然ながら、サイリスタにはリーク電流程度しか流
れておらず、上記ｉ’ Ｎ Ｐ 。
０ｈＦＩＩＩ Ｘ ｈＦＢ２≧１ −−−−−−°−（
１３従って、ゲートトリガ電流に上記ＰＮＩ’およびＮ
ＰＮの電流利得をコントロールすることでコントロール
できる。さらに、サイリスタがターンオンする直前の状
態は当然ながら、サイリスタにはリーク電流程度しか流
れておらず、上記ｉ’ Ｎ Ｐ 。
およびＮＰＮの電流利得は低電流領域のそれが対象とな
る。低電流領域の’ＩＩ流利得はベース領域の表面電荷
に極めて敏感である。特にラテラル（横型）トランジス
タの場合は、エミッタからヘ−、Ｘに注入された少数キ
ャリアがコレクタへ移動するメカニズムに拡散であり、
特に影響が顕著である。
る。低電流領域の’ＩＩ流利得はベース領域の表面電荷
に極めて敏感である。特にラテラル（横型）トランジス
タの場合は、エミッタからヘ−、Ｘに注入された少数キ
ャリアがコレクタへ移動するメカニズムに拡散であり、
特に影響が顕著である。
以上の説明から明らかな如く、プレーナ形うテラル丈イ
リスタは％にそのゲートトリガ電流が表面電荷に敏感で
ろる。
リスタは％にそのゲートトリガ電流が表面電荷に敏感で
ろる。
従来、上記、ゲートトリガ電流が表面電荷に敏感な性質
は製造上、ゲートトリガ′ｔＩＬ流のコントロールを難
しくシ、歩留等を低下せしめてきた。
は製造上、ゲートトリガ′ｔＩＬ流のコントロールを難
しくシ、歩留等を低下せしめてきた。
本発明の王たる目的に、上述したようにゲートトリガ電
流が表＠電荷に敏感であることを逆に利用して表面電荷
ケコントロールすることでゲートトリガ電流をコントロ
ールできる構造を提供し、製造上の困難さ全解決せしめ
ようとするものでおる０ 本発明の特徴は、第１電導形半導体却結晶基板の主表面
側に少なくとも二ケリ上の第２電尋形層を形成し、その
一つの中に、高濃度な第１電纒形層を形成し、表面を絶
縁膜で被覆してなるサイリスタにおいてこの絶縁膜の一
部に、電荷を捕獲する準位を形成せしめる第１のＮｋ影
形成、かつこの第１の層を形成し、かつこの第１の層と
は絶縁分離さｆまた第１の層を被覆する第２の層を形成
し、この第２の層屹オーミックコンタクトする電極を形
成したサイリスタにある。
流が表＠電荷に敏感であることを逆に利用して表面電荷
ケコントロールすることでゲートトリガ電流をコントロ
ールできる構造を提供し、製造上の困難さ全解決せしめ
ようとするものでおる０ 本発明の特徴は、第１電導形半導体却結晶基板の主表面
側に少なくとも二ケリ上の第２電尋形層を形成し、その
一つの中に、高濃度な第１電纒形層を形成し、表面を絶
縁膜で被覆してなるサイリスタにおいてこの絶縁膜の一
部に、電荷を捕獲する準位を形成せしめる第１のＮｋ影
形成、かつこの第１の層を形成し、かつこの第１の層と
は絶縁分離さｆまた第１の層を被覆する第２の層を形成
し、この第２の層屹オーミックコンタクトする電極を形
成したサイリスタにある。
以下、その詳細屹ついて説明する。
第１図は従来のサイリスタ？示す断面図である。
通常、Ｎ形である単結晶半導体基板Ｉ ＹＣ王表開側か
ら形成したＰ膨拡散層２ａ、お工び２ｂ會形成し、かつ
層２ｂの中に高濃度Ｎ膨拡散層音形成している。表面に
絶縁膜４で被覆されており、全極電極５ａ、５ｂ、５ｃ
がそれぞれｍ２ａ、２ｂ。
ら形成したＰ膨拡散層２ａ、お工び２ｂ會形成し、かつ
層２ｂの中に高濃度Ｎ膨拡散層音形成している。表面に
絶縁膜４で被覆されており、全極電極５ａ、５ｂ、５ｃ
がそれぞれｍ２ａ、２ｂ。
３とオーミックコンタクトさね、ている。すなわち、基
板１がＮ形である場合、サイリスタのアノード。
板１がＮ形である場合、サイリスタのアノード。
Ｎベース、Ｐペース、およびカソードげ、そわぞ？１層
２ａ、 基板１． ／脅２ｂお工び層３が相当する部分
とｌる○ 第２図に、第１図のサイリスタの絶縁膜４を下記のよう
な４種類の絶縁膜にし几ときのｐ ｎ ｐ。
２ａ、 基板１． ／脅２ｂお工び層３が相当する部分
とｌる○ 第２図に、第１図のサイリスタの絶縁膜４を下記のよう
な４種類の絶縁膜にし几ときのｐ ｎ ｐ。
およびｎｐｎトランジスタのコレクタ電流−電流利得％
註を測定した実験データの例である。
註を測定した実験データの例である。
第２図の実験データから分かるように、低’を流領域に
おける電流利得が絶縁膜４の種類ＶＣより極めて大きく
影響されている。それはｐ ｎ ｐ、 ｎ ｐ ｎ両ト
ランジスタ共、思い出ａｓｈるが％ｃｐｎｐトランジス
タ側で顕著である。この現象は後述Ｔる↓うに絶縁膜４
の種類に！：って異面電荷量が異なることによる効果で
ある。
おける電流利得が絶縁膜４の種類ＶＣより極めて大きく
影響されている。それはｐ ｎ ｐ、 ｎ ｐ ｎ両ト
ランジスタ共、思い出ａｓｈるが％ｃｐｎｐトランジス
タ側で顕著である。この現象は後述Ｔる↓うに絶縁膜４
の種類に！：って異面電荷量が異なることによる効果で
ある。
第３図は同じく、絶縁膜４を形成するにあ九って、５ｉ
Ｏｚ膜ＶＣ８ｉ３Ｎ４膜を形成するか否かにより、サイ
リスタのｐｎｐ トランジスタのコレクタＴＩＬ流−電
流利得％注がどのように影響されるかを笑測した実測し
′ｆｃ実験データである０第３図の実験データも低電流
領域の電流利得が絶縁膜４にニジ、大きく影響されてい
ることが分かる０ 第４図は、第２図の説明で述べたケースｉ、 ｎ。
Ｏｚ膜ＶＣ８ｉ３Ｎ４膜を形成するか否かにより、サイ
リスタのｐｎｐ トランジスタのコレクタＴＩＬ流−電
流利得％注がどのように影響されるかを笑測した実測し
′ｆｃ実験データである０第３図の実験データも低電流
領域の電流利得が絶縁膜４にニジ、大きく影響されてい
ることが分かる０ 第４図は、第２図の説明で述べたケースｉ、 ｎ。
■、および■で形成したそわぞｈの絶縁膜會オキ丈イド
（ゲート）膜とした）メタル（財）−オキ丈イド（０）
−シリコン（Ｓ）構造、すなわちＭ（ＪＳダイオードを
作製し、電圧−容ｉ′％註？測定し７′ｃ央験データで
ある。第４図の実験データより絶縁膜４の種類Ｖｃより
表面電荷が異なっていることが分かる０第２図と第４図
の実験データを考え合わせるＣとにより表面電荷をコン
トロールすることによりｐｎｐ。
（ゲート）膜とした）メタル（財）−オキ丈イド（０）
−シリコン（Ｓ）構造、すなわちＭ（ＪＳダイオードを
作製し、電圧−容ｉ′％註？測定し７′ｃ央験データで
ある。第４図の実験データより絶縁膜４の種類Ｖｃより
表面電荷が異なっていることが分かる０第２図と第４図
の実験データを考え合わせるＣとにより表面電荷をコン
トロールすることによりｐｎｐ。
ｎｐｎ トランジスタのｔ流利得金コントロールテキる
ことが分かる。それは前述したようにサイリスタのゲー
トトリガ電流全コントロールでさると云うことでもある
。なお、表面電荷によジ、ｐｎｐ 。
ことが分かる。それは前述したようにサイリスタのゲー
トトリガ電流全コントロールでさると云うことでもある
。なお、表面電荷によジ、ｐｎｐ 。
ｎｐｎ両トランジスタの電流利得？コントロールできる
が第２図に示したように特ｒｃｐｎｐの万が顕著［ｉ化
させることが出来、サイリスタのゲートトリガｖｌＬ流
をコントロールするにはより有効である。
が第２図に示したように特ｒｃｐｎｐの万が顕著［ｉ化
させることが出来、サイリスタのゲートトリガｖｌＬ流
をコントロールするにはより有効である。
以上の考察に基づき、本発明は為さｉ″した。
第５図は本発明の実施例を示す断面図である。
第５図の実施例に第１電導形半導体単結晶基板１ｃＨＮ
形の抵抗率；ｌ〜２０Ω−ｃｒｒＬ、厚さ；３００〜４
００μｍを使用した。拡散ＮＲ２ａおよび２ｂは、ボロ
ンの選択拡散法により形成している。拡散層３はリンの
選択拡散法により形成している。拡散層３の深さは実施
例の場合では１〜１０μｍ前後である。絶縁膜４は熱酸
化法、および熱リン処理法（リン原子を熱処理により５
ｉ０２膜に拡散させる方法）およびケミカルペーパーデ
ボジシ、四ン法により形成し７ｊＳｉＱ２膜＋ＰＥＧ（
リンシリケートグラス）膜十ＣＶＤ ５ｉ０２膜である
。絶縁膜４の膜厚は実施例の場合０．５〜２．５細であ
る。金属電極５ａ。
形の抵抗率；ｌ〜２０Ω−ｃｒｒＬ、厚さ；３００〜４
００μｍを使用した。拡散ＮＲ２ａおよび２ｂは、ボロ
ンの選択拡散法により形成している。拡散層３はリンの
選択拡散法により形成している。拡散層３の深さは実施
例の場合では１〜１０μｍ前後である。絶縁膜４は熱酸
化法、および熱リン処理法（リン原子を熱処理により５
ｉ０２膜に拡散させる方法）およびケミカルペーパーデ
ボジシ、四ン法により形成し７ｊＳｉＱ２膜＋ＰＥＧ（
リンシリケートグラス）膜十ＣＶＤ ５ｉ０２膜である
。絶縁膜４の膜厚は実施例の場合０．５〜２．５細であ
る。金属電極５ａ。
５ｂ、５ｃお工び５ｄげ実施例では絶縁膜４の膜厚のほ
ぼ２〜３倍の膜厚全有すｂ輩蒋膜を使用している。多結
晶シリコン＃６ａお工ひ６ｂは本発明により％に設けた
ものであり、サイリスタのｐｎｐ トランジスタのへベ
ース表面部分全被覆する絶縁膜４の中に形成さねている
Ｏ 第６図は第５図の破線部分全拡大した断囲図である。多
結晶シリコン層６ａは基板ｌの表面から８１０２膜を介
して約５ＯＡ−１００Ａ程度の距離に形成される。層６
ａの膜厚は実施例の場合、約１．０（１０Ａである。ま
た層６ａは電気的には、フロートの状態にされている０
層６ａの作用は、＠圓電荷金補獲する準位金形収するこ
とでめる０多結晶シリコン層６ｂは層６ａニジ約５００
０Ａ程度の膜厚の８ｒ０２膜（実施例の場合はケミカル
ペーパーテボジシ百ン法で形成した膜である）を挾んで
形成される。＃６ｂの膜厚は実施例の場合、約６．（１
００Ａ程度である。層６ＭＣは、金属電極（実施例の場
合はアルミニウム薄膜）５ｄがオーミックコンタクトし
て形成されており完成後、層６ｂに外部からバイアス全
卵えられるようｙｃなっている０層６ｂの作用は基板ｌ
の表面と＃６ａとの間の電荷のやり取りを電界効果によ
りコントロールすることである。
ぼ２〜３倍の膜厚全有すｂ輩蒋膜を使用している。多結
晶シリコン＃６ａお工ひ６ｂは本発明により％に設けた
ものであり、サイリスタのｐｎｐ トランジスタのへベ
ース表面部分全被覆する絶縁膜４の中に形成さねている
Ｏ 第６図は第５図の破線部分全拡大した断囲図である。多
結晶シリコン層６ａは基板ｌの表面から８１０２膜を介
して約５ＯＡ−１００Ａ程度の距離に形成される。層６
ａの膜厚は実施例の場合、約１．０（１０Ａである。ま
た層６ａは電気的には、フロートの状態にされている０
層６ａの作用は、＠圓電荷金補獲する準位金形収するこ
とでめる０多結晶シリコン層６ｂは層６ａニジ約５００
０Ａ程度の膜厚の８ｒ０２膜（実施例の場合はケミカル
ペーパーテボジシ百ン法で形成した膜である）を挾んで
形成される。＃６ｂの膜厚は実施例の場合、約６．（１
００Ａ程度である。層６ＭＣは、金属電極（実施例の場
合はアルミニウム薄膜）５ｄがオーミックコンタクトし
て形成されており完成後、層６ｂに外部からバイアス全
卵えられるようｙｃなっている０層６ｂの作用は基板ｌ
の表面と＃６ａとの間の電荷のやり取りを電界効果によ
りコントロールすることである。
以上、本発明の実施例についてその詳細したＯ実施例の
場合は、第１電導形半導体単結晶基板１はＮ形であった
がＰ形であってもよいことｅユ勿論である。′また、層
６ａ、お工びＭ６ｂの材料は実施例では多結晶シリコン
であったが発明の主旨からして同様なｒｌ：用？与える
もの１例えばモリブデン、あるいはタングステン、その
他ｖｃ置＠換えることが可能である。また、本発明の実
施は個別半導体素子（限ら力るものではなく２例えば誘
電体分離技術等と組み合わせて、半導体集積回路分野（
おいても実施することができる０
場合は、第１電導形半導体単結晶基板１はＮ形であった
がＰ形であってもよいことｅユ勿論である。′また、層
６ａ、お工びＭ６ｂの材料は実施例では多結晶シリコン
であったが発明の主旨からして同様なｒｌ：用？与える
もの１例えばモリブデン、あるいはタングステン、その
他ｖｃ置＠換えることが可能である。また、本発明の実
施は個別半導体素子（限ら力るものではなく２例えば誘
電体分離技術等と組み合わせて、半導体集積回路分野（
おいても実施することができる０
第１図は従来の丈イリスタ？示す断面図、第２図は半導
体装置全被覆する絶縁膜の種類によりサイリスタを構成
するｐ ｎ ｐ、お工びｎｐｎ）ランジスタの＃Ｌ電流
利得影響されることを示す笑験テータの例、第３図は電
流利得が表面を被覆する絶縁膜九エリ影響されることを
示す冥験データの今１つの例である。第４図は第２図の
央験で対象とした絶縁膜についてメタル−オキサイド°
−シ１ノコン構造、すなわちＭＯＳダイオード會作製し
、電圧−容量特注を測定したデータの例である０第５図
に本発明によるサイリスタの実施例ゲ示す断面図でめる
０第６図ａ本発明ＹＣ工Ｖ特に設ける浮遊ゲート、制御
ゲートの部分を拡大した断面図である０ なお図において、１・・・第１ ｍ：樽形半導体単結晶
基板（Ｎ形）、２・・・第２電導形拡散１ｉＷ （Ｐ形
）、３・・・第１１’ｌ導形拡散層（Ｎ形）、４・・・
絶縁膜、５・・・金属電極、６・・・多結晶シリコン層
、である。 第４図 ／ 第 ５図 第す図
体装置全被覆する絶縁膜の種類によりサイリスタを構成
するｐ ｎ ｐ、お工びｎｐｎ）ランジスタの＃Ｌ電流
利得影響されることを示す笑験テータの例、第３図は電
流利得が表面を被覆する絶縁膜九エリ影響されることを
示す冥験データの今１つの例である。第４図は第２図の
央験で対象とした絶縁膜についてメタル−オキサイド°
−シ１ノコン構造、すなわちＭＯＳダイオード會作製し
、電圧−容量特注を測定したデータの例である０第５図
に本発明によるサイリスタの実施例ゲ示す断面図でめる
０第６図ａ本発明ＹＣ工Ｖ特に設ける浮遊ゲート、制御
ゲートの部分を拡大した断面図である０ なお図において、１・・・第１ ｍ：樽形半導体単結晶
基板（Ｎ形）、２・・・第２電導形拡散１ｉＷ （Ｐ形
）、３・・・第１１’ｌ導形拡散層（Ｎ形）、４・・・
絶縁膜、５・・・金属電極、６・・・多結晶シリコン層
、である。 第４図 ／ 第 ５図 第す図
Claims (1)
- 【特許請求の範囲】 第１電導形半導体単結晶基板の主表面側に少なくとも二
個以上の第２電導形／１１を形成し、その一つの中に、
高濃度なＭｌ電導形層を形成し、表面を絶縁膜で被覆し
てなるサイリスタにおいて、該絶縁膜の一部（Ｃ電荷全
捕獲する準位全形成せしめる第１の層を形成し、かつ該
第１の層とは絶縁分離きわた第１のＩＷＩ金被覆する第
２の層を形成し、該第２の層【オーミックコンタクトす
る電極音形成したことを特徴とするサイリスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58088001A JPS59213167A (ja) | 1983-05-19 | 1983-05-19 | サイリスタ |
| US06/612,668 US4694319A (en) | 1983-05-19 | 1984-05-21 | Thyristor having a controllable gate trigger current |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58088001A JPS59213167A (ja) | 1983-05-19 | 1983-05-19 | サイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59213167A true JPS59213167A (ja) | 1984-12-03 |
Family
ID=13930540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58088001A Pending JPS59213167A (ja) | 1983-05-19 | 1983-05-19 | サイリスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4694319A (ja) |
| JP (1) | JPS59213167A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE461428B (sv) * | 1988-06-16 | 1990-02-12 | Ericsson Telefon Ab L M | Foerfarande foer att paa ett underlag av halvledarmaterial framstaella en bipolaer transistor eller en bipolaer transistor och en faelteffekttransistor eller en bipolaer transistor och en faelteffekttransistor med en komplementaer faelteffekttransistor och anordningar framstaellda enligt foerfarandena |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL129185C (ja) * | 1960-06-10 | |||
| US3461324A (en) * | 1967-07-03 | 1969-08-12 | Sylvania Electric Prod | Semiconductor device employing punchthrough |
| US3893085A (en) * | 1973-11-28 | 1975-07-01 | Ibm | Read mostly memory cell having bipolar and FAMOS transistor |
| GB1480201A (en) * | 1975-01-06 | 1977-07-20 | Ncr Co | Four zone semiconductor device |
| FR2364528A1 (fr) * | 1976-09-10 | 1978-04-07 | Thomson Csf | Cellule de memoire a transistor tetrode et circuit de memoire comportant de telles cellules |
| JPS55113367A (en) * | 1979-02-22 | 1980-09-01 | Fujitsu Ltd | Semiconductor integrated circuit device |
| US4334347A (en) * | 1979-10-19 | 1982-06-15 | Rca Corporation | Method of forming an improved gate member for a gate injected floating gate memory device |
-
1983
- 1983-05-19 JP JP58088001A patent/JPS59213167A/ja active Pending
-
1984
- 1984-05-21 US US06/612,668 patent/US4694319A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4694319A (en) | 1987-09-15 |
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