DE2324787A1 - Logische schaltung - Google Patents

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Dr. F. Zumsteln sen. - Dr. E. Assmann Dr. R. Koenlgsberger - Dlpl.-Phys. R. Holzbauer - Dr. F. Zumsteln Jun.

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Logische Schaltung.

Die Erfindung betrifft eine logische Schaltung, bei der Isolierschicht-Feldeffekttransistoren (IGi¹ET), und insbesondere Isolierschicht-Feldeffekttransistoren von entgegengesetzten Kanaltypen verwandt werden.

Ein elektronischer Rechner weist eine beträchtliche Anzahl von logischen Gatterschaltungen auf, die als Komponenten einer integrierten Schaltung vorgesehen sind. In diesem Fall ist es wünschenswert', daß soviel logische Gatterschaltungen wie möglich in einer einzigen integrierten Schaltung vorgesehen sind. Dazu sollte jede der logischen Gatterschaltungen, die dieselbe Funktion erfüllen, aus so wenig Halbleiterelementen wie möglich bestehen.

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Es ist eine logische Schaltung bekannt, bei der Isolier schicht-PeIdeffekttransistoren verwandt werden, wobei der Leitungsweg eines einzigen ersten Transistors von einem Kanaltyp und die Leitungswege einer Anzahl zweiter Transistoren vom entgegengesetzten Kanaltyp in Reihe zwischen die Klemmen einer Gleichstromquelle geschaltet sind. Die Gate-Elektrode des ersten Transistors und die eines zweiten Transistors werden mit einem gemeinsamen Taktimpuls und die Gate-Elektroden der verbleibenden zweiten Transistoren, die logische Gatterschaltungen bilden, mit Datensignalen versorgt. Der oben genannte erste und zweite Transistor, die mit einem gemeinsamen Taktimpuls versorgt werden, sind so ausgelegt,, daß dann, wenn eine?von Ihnen leitend gemacht wird, der andere gesperrt wird und umgekehrt. Da der Leitungsweg eines einzigen ersten Transistors und die Leitungswege einer Anzahl zweiter Transistoren nicht mit dem Gleichstrom von der Gleichstromquelle versorgt werden, ergibt sich tatsächlich eine Ersparnis beim Energieverbrauch. Jedoch benötigt der oben beschriebene, bekannte Typ einer logischen Schaltung zwei Taktimpulstransistoren. Obwohl einer der zweiten Transistoren, der mit einem Takt impuls signal versorgt wird, gemeinsam mit einer Anzahl von logischen Schaltungen verwandt werden kann, mußte bisher die Strombelastbarkeit und folglieh die Steilheit gm der Takttransistoren erhöht werden, v?as dazu führte, daß der Transistor einen großen Platz in Anspruch nahm.

Es ist daher das Ziel der Erfindung, eine logische Schaltung zu entwickeln, die nur einen Takt trans is tor benötigt und dennoch zu einer Einsparung beim Energieverbrauch führt.

Die erfindungsgemäße logische Schaltung soll sehr wenige Bauelemente aufweisen und zur Bildung einer integrierten Schaltung geeignet sein.

Die erfindungsgemäße logische Schaltung enthält einen einzigen ersten Isolierschicht-Feldeffekttransistor von einem Kanaltyp

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mit einer ersten und einer zweiten Elektrode, die dazwischen einen Leitungsweg bestimmen,und mit einer Gate-Elektrode, eine logische Gatterschaltung, die wenigstens einen zweiten Isolierschicht-Feldeffekttransistor des entgegengesetzten Kanaltyps enthält, der eine erste und eine zweite Elektrode, die einen Leitungsweg dazwischen bestimmen, und eine Gate-Elektrode aufweist, eine Einrichtung zum Verbinden der zweiten Elektrode des ersten Transistors und der zweiten Elektrode des zweiten Transistors, wobei der Übergang des ersten und des zweiten Transistors zur Abnahme eines Ausgangssignals verwandt wird, eine Einrichtung zur Versorgung der Gate-Elektrode des ersten Transistors und der ersten Elektrode des zweiten Transistors mit einem ersten und einem zweiten Taktimpulssignal, die zueinander komplementär sind, und eine Einrichtung zum Liefern eines Datensignals zur Gate-Elektrode des zweiten Transistors.

Um fehlerhafte Operationen auszuschalten, die mit großer Wahrscheinlichkeit die Kaskadenschaltung von vielen logischen Schaltungen begleiten, werden erfindungsgemäß die in Kaskade geschalteten logischen Schaltungen mit Taktimpulssignalen versorgt, deren Impulsbreite progressiv zur Endeinheit der Kaska— , denreihe ansteigt.

Vorzugsweise werden sämtliche logischen Schaltungen mit gemeinsamen Taktimpulsen versorgt und sind Inverter zwischen den vorhergehenden und nachfolgenden logischen Schaltungen vorgesehen.

Bei einer weiteren Ausführungsform sind der erste Transistor der vorhergehenden und der der nachfolgenden logischen Schaltung von entgegengesetzten Kanaltypen und folglich ebenfalls d.ö zweiten Transistoren der Schaltungen in ähnlicher V/eise von entgegengesetzten Kanaltypen. Alle diese logischen Schaltungen werden mit gemeinsamen Taktimpulssignalen versorgt.

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Im folgenden werden "beispielsweise, bevorzugte Aus führung s formen der Erfindung anhand der zugehörigen Zeichnung näher erläutert.

Pig. IA zeigt eine Ausführungsform der erfindungsgemäßen logischen Schaltung.

Pig. 1B zeigt eine Änderung der in Flg. 1A dargestellten logischen Schaltung.

Pig. 1C stellt die Wellenformen dar, die zum Betrieb der in Fig. 1 dargestellten logischen Schaltung gehören.

Fig. 2 zeigt eine andere Ausführungsform der erfindungsgemäßen logischen Schaltung, bei der jede fehlerhafte Operation vermieden werden kann, die auftreten kann, wenn die erfindungsgemäßen logischen Schaltungen in Kaskade geschaltet sind.

Fig. 3A zeigt die Wellenform, die zum Betrieb der in Fig. 2 dargestellten logischen Schaltung gehören.

Fig. 3B zeigt ein Diagramm von Wellenformen, das erläutert, wie eine fehlerhafte Operation mit großer Wahrscheinlichkeit auftreten' kann, wenn die in Kaskade geschalteten erfindungsgemäßen logischen Schaltungen mit gemeinsamen Takt impuls en versorgt werden.

Fig. 4 zeigt eine andere Ausführungsform der erfindungsgemäßen logischen Schaltung, bei der jede fehlerhafte Operation ausgeschaltet werden kann, die auftreten könnte, wenn die erfindungsgemäßen logischen Schaltungen in Kaskade geschaltet sind.

Fig. 5 stellt die der in Fig. 4 dargestellten Ausführungsform zugehörigen Wellenformen dar.

Fig. 6 zeigt noch eine andere Ausführungsform der erfindungsgemäßen logischen Schaltung, bei der jede fehlerhafte Operation vermieden ist, die auftreten könnte, wenn die erfindungsgemäßen logischen Schaltungen in Kaskade geschaltet sind.

Fig. 7 stellt die der in Fig. 6 dargestellten Ausführungsform zugehörigen Wellenformen dar.

Fig. 8,9 und 10 stellen Festwertspeicherschaltungen dar, bei denen erfindungsgemäße logische Schaltungen verwandt sind.

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Pig. 1A zeigt eine Ausführungsform der erfindungsgemäßen logischen Schaltung, bei der mit 11 ein erster N-Kanaltyp-IGFET bezeichnet ist, der eine Last bildet. Mit 12 und 13 sind zweite P-Kanal-IGFETS bezeichnet, die zusammen eine logische Gatterschaltung 14 bilden. Die Drain-Elektrode oder zweite Elektrode des ersten N-Kanal-Transistors 11 ist mit der eines zweiten P-Kanal-Transistors 12 verbunden, dessen Source-Elektrode oder erste Elektrode mit der Drain-Elektrode des anderen zweiten Transistors 13 verbunden ist. Das Halbleitersubstrat des ersten !Transistors 11 ist mit einer Spannungsquelle von -E V verbunden, und die Halbleitersubstrate der zweiten Transistoren 12 und 13 sind geerdet. Die Gate- und Source-Elektroden des ersten Transistors 11 werden mit einem ersten und einem zweiten Taktimpulssignal CP und CP versorgt, die zueinander komplementär sind. Die Source-Elektrode des zweiten Transistors 13 wird mit dem Taktimpulssignal CP versorgt. Die Gate-Elektroden der zweiten Transistoren 12 und 13, die zusammen die logische Gatterschaltung 14 bilden, werden mit Datensignalen A und B jeweils versorgt. Ein Ausgangssignal wird vom Übergang des ersten Transistors 11 und des zweiten Transistors 12 abgegeben. Mit CL ist ein^Ausgangskondensator bezeichnet.

Wenn die Gate-Elektrode des ersten N-Kanal-Transistors 11 mit einer Spannung versorgt wird, die bezüglich des Substrates positiv ist, dann wird der Leitungsweg zwischen der Source und dem Drain leitend gemacht, um eine niedrige Impedanz zu liefern. Wenn umgekehrt die Gate-Elektrode des ersten N-Kanal-Transistors 11 mit einer Spannung versorgt wird, die die gleiche Höhe nie die an das Substrat angelegte Spannung aufweist, dann wird der oben genannte Leitungsweg gesperrt, um eine hohe Impedanz zu erzeugen. Wenn andererseits die Gate-Elektroden der zweiten P-Kanal-Transistoren 12 und 13 mit einer Spannung versorgt werden, die die gleiche Höhe wie die der an die Substrate gelegte Spannung aufweist, dann werden die Leitungswege beider Transistoren 12 und 13 nichtleitend gemacht, so daß eine hohe

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Impedanz auftritt, wohingegen dann, wenn die Gate-Elektroden mit einer Spannung versorgt werden, die bezüglich des Substrates negativ ist, die Leitungswege der Transistoren 12 und 13 leitend werden, so daß sich eine niedrige Impedanz zeigt.

Im folgenden wird anhand von Pig. 1G die Arbeitsweise der in Pig. 1A dargestellten logischen Schaltung erläutert. Es sei-angenommen, daß die Tattimpulse OP und CP und die Datensignale A und B einen Spannungspegel von entweder -E V oder 0 Y aufweisen, wie es in Pig. 10 dargestellt ist....Wenn das Taktimpuls— s ignal CP einen Spannungspegel von 0 V und folglich das komplementäre Taktimpulssignal CP einen Spannungspegel von -E V aufweisen, dann wird der erste Transistor 11 leitend gemacht, wodurch eine Aufladung des Ausgangskondensators OL auf -E Y durch den Leitungsweg des ersten Transistors 11 unabhängig davon verursacht wird, ob die zweiten Transistoren 12 und 13 gesperrt oder nicht gesperrt sind. Wenn sich der Spannungspegeljder Takt impuls signale CP und CP auf -E Y und 0 V jeweils umkehrt, wird der erste Transistor 11 nichtleitend gemacht. In diesem Zustand ändert sich die Spannung über dem Ausgangskondensator CL mit dem Zustand der zweiten Transistoren 12 und 13. Wenn eines der Datensignale einen Spannungspegel von O Y aufweist, zeigen die in Serie geschalteten Leitungswege der zweiten Transistoren 12 und 13 gemeinsam eine hohe Impedanz. Dementsprechend, behält der auf —E Y aufgeladene Ausgangskondensator CL seinen Spannungspegel bei. Obwohl ein Lecken zwischen der Source und dem Drain eines nichtleitenden Transistors in Wirklichkeit zu einer Entladung des Kondensators CL führt, ist die Entladungsmenge noch vernachlässigbar gering.

Wenn beide Datensignale A und B einen Spannungspegel von —E Y aufweisen, werden die zweiten Transistoren 12 und 15 leitend, so daß der Spannungspegel des Ausgangskondensators OL auf 0 Y durch die Entladung über die Leituügawege der zweiten Transistoren 12 und 13 ansteigt. Tatsächlich wird der Kondensator GIj

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jedoch mit einer bestimmten Zeitkonstante infolge des Widerstandes, der in den zweiten Transistoren 12 und 13 auftritt, wenn sie leitend gemacht werden, entladen, wie es in Fig. 1C in einer unterbrochenen Linie dargestellt ist.

Bei einer positiven logik, bei der - wie es aus dem Wellenformend iagramm von Pig. 1C hervorgeht - ein hoher Spannungspegel als "1" und ein niedriger Spannungspegel als "0" bezeichnet wird, arbeitet die logische Schaltung von Pig. 1A als NOR-Gatterschaltung (S = A+B~). Bei der negativen Logik, bei der der hohe Spannungspegel mit "0" und ein niedriger Spannungspegel mit "1" bezeichnet ist, arbeitet die logische Schaltung als NAND-Schaltung (S=T⁷B").

Die erfindungsgemäße logische Schaltung benötigt, wie es in Pig. 1 dargestellt ist, lediglich einen Taktimpulstransistor. Der Grund dafür liegt darin, daß dann, wenn an die Gate-Elektroden der zweiten Transistoren 12 und 13 eine Spannung von -E V angelegt ist, während der Ausgangskondensator CL aufgeladen ist, während nämlich der erste Transistor 11 leitend bleibt, beide zweiten Transistoren 12 und 13 in den Arbeitezustand kommen. Wenn jedoch die Source-Elektroden des ersten Transistors 11 und des zweiten Transistors 13 mit demselben Taktimpulssignal CP (-E V) versorgt werden, werden die Potentiale an beiden Enden des Schaltungsweges, der von den Leitungswegen des ersten Transistors 11 und der zweiten Transistoren 12 und 13 bestimmt wird, gleichgemacht, wodurch ein Durchgang des Gleichstromes durch den Schaltungsweg verhindert wird. Durch die Leitungswege der Transistoren 11,12 und 13 fließt nur ein Schaltoder Einsehaltstrom. Daher liefert die erfindungsgemäße.logische Schaltung eine hervorragende Einsparung bezüglich des E 3rgieverbrauchs.

Die vorhergehende Beschreibung bezieht sich auf den Fall, in dem das Taktirapu"¹ ssignal CP den Source-Elektroden des ersten Transistors 11 und des zweiten Transistors 13 geliefert wird.

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Es ist jedoch nicht immer notwendig, die Source-Elektrode des ersten Transistors 11 mit dem Taktimpulssignal zu versorgen. Es ist leicht einzusehen, daß eine Verbindung der Source-Elektrode mit der Spannungsquelle von -E V den gleichen Zweck erfüllt. Palis erforderlich, können die zweiten Transistoren 12 und 13, die die logische Gatterschaltung 14 bilden, parallel geschaltet sein. Es ist weiterhin möglich, zusätzliche Transistoren in Serie mit den zweiten Transistoren 12 und 13 oder zusätzliche Transistoren parallel zu den in Serie geschalteten Transistoren zu schalten. Die logische Gatterschaltung 14 kann durch einen einzigen Transistor 12 gebildet werden. In diesfem Pail wirkt die in Pig. 1A dargestellte logische Schaltung als ein Inverter oder eine Mcht-SchaltungCS = A).

Der Last transistor kann durch einen Transistor ίτόπι P-Kanal-Typ ersetzt werden, und die zweiten Transistoren 12 und 13, die die logische Schaltung 14 bilden, können durch Transistoren vom IT-Kanal -^yp ersetzt werden, wie es in Pig. 1B dargestellt ist. Die in den Pig. 1B und 1A gleichen Teile sind mit den gleichen Bezugsziffem versehen, auf ihre Beschreibung wird verzichtet. Gemäß Pig. 1B werden die Gate-Elektrodeides ersten Transistors mit dem Taktimpulssignal CP und die Source-Elektrode des zweiten Transistors 13 mit dem komplementären Taktimpulssignal CP versorgt. Die Source-Elektrode des ersten Transistors 11 ist geerdet oder wird mit einem Taktimpulssignal CP versorgt. Die in Pig. 1B dargestellte logische Schaltung wirkt als UAITD-Gatterschal tung im Palle einer positiven Logik und als ITOR-Gatterschaltung im Palle einer negativen Logik.

Ein Pestspeicher besteht des öfteren aus einer Anzahl von in Kaskade geschalteten logischen Schaltungen. Pig. 2 zeigt eine Anzahl von in Kaskade geschalteten, erfindungsgemäßen logischen Schaltungen. Eine logische Schaltung 1 ist mit einer logischen Schaltung 3 und eine logische Schaltung 2 mit der logischen Schaltung 3 in Kaskade geschaltet. Diese logische Schaltung kann

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weiterhin mit folgenden logischen Schaltungen in Kaskade geschaltet sein. Bei jeder logischen Schaltung bestehen die Lasttransistoren 11-1, 11-2 und 11—3, wie in Pig. 1A, aus JCi-Kanal-Transistoren und die logischen Gatter schaltungen 14-1, 14-2 und 14-3 werden durch drei Gruppen von zwei parallel geschalteten P-Kanal-Transistoren 12-1, 13-1, 12-2, 13-2 und 12-3, 13-3 gebildet. Die Gate-Elektroden der Transistoren 12-1 und 13-1, die die logische Gatterschaltung 14-1 bilden, werden mit Datensignalen A und B jeweils versorgt. Die Gate-Elektroden der Transistoren 12-2 und 13-2, die die logische Gatterschaltung 14-2 bilden, werden jeweils mit den Datensignalen C und D versorgt. Die Transistoren 12-3 und 13-3, die die logische Gatterschaltung 14-3 bilden, werden mit den Ausgangssignalen S1 und S2 von den logischen Schaltungen 1 und 2 jeweils versorgt. Im Falle einer positiven Logik wirken die logischen Schaltungen 1,2,3 als NAND-Schaltungen und im Falle einer negativen Logik als NOR-Schaltungen. _;

Die in Fig. 2 dargestellte Ausführungsform zeichnet sich dadurch aus, daß die Taktimpulssignale CP2 und CP2, die der logischen Schaltung 3 der zweiten Stufe geliefert werden, eine größere Impulsbreite als die Taktimpulssignale CP1 und GP1 aufweisen, die den logischen Schaltungen 1 und 2 der ersten Stufe geliefert werden. Das hat den Zweck, eine im späteren beschriebene, fehlerhafte Operation zu verhindern, die in der logischen Schaltung 3 auftreten könnte.

Die Kondensatoren C1,C2 und C3 in Fig. 2 sind Ausgangslast-Kondensatoren, von denen jeder die Bedeutung der gesamten Diffusionskapazität (PN-Übergangskapaζität) durch den Übergang des Drains und des Substrats, der Verdrahtungskapazität und der Gate-Kapazität des Transistors der nachfolgenden logischen Schaltung bat. Die die logischen Gatter schaltungen bildenden IGFETs können erforderlichenfalls in Serie geschaltet sein und haben unterschiedliche Kanalbreiten und folglich unterschiedliche

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Steilheitswerte gnu Dementsprechend ist es wahrscheinlich, daß die Zeitkonstante der Entladung, die durch die last kondensatoren C1,C2 und 03 "bestimmt ist,und die Steilheit gm in Abhängigkeit von der Anzahl und der Verbindung der Transistoren, die in den logischen Schaltungen verwandt sind, ansteigen.

Als Folge davon treten, wie es in den Fig. 3A und 3B dargestellt ist, Zeitverzögerungenti und t2 bei der Entladung der Kondensatoren C1 und 02 auf 0 Volt, nachdem sie auf -E YoIt aufgeladen sind, auf.

Wenn die logischen Schaltungen 1,2 und 3 mit gemeinsamen Takt— impuls signal en CP und ÖP" versorgt werden, werden die Kondensatoren 01, 02 und 03 alle auf -EToIt aufgeladen, da die Lasttransistoren 11-1, 11-2 und 11-3 gleichzeitig leitend gemacht werden. Wenn die Datensignale A,B,C und D einen Spannungspegel von -E Volt aufweisen, nachdem die Last trans is tor en 11-1, 11-2 und 11-3 außer Betrieb gesetzt sind, dann werden die !Transistoren 12—1, 13—1, 12—2 und 13—2 gemeinsam leibend gemacht, um eine Entladung der Kondensatoren 01 und 02 zu veranlassen. Wenn in diesem Pail die Entladung unmittelbar erfolgt und die Aus gangs signale S1 und S2 von den logischen Schaltungen 1 und 2 jeweils schnell auf 0 Volt gebracht werden, dann werden die Transistoren 12-3 und 13-3, die die logische Gatterschaltung 14-3 bilden, außer Betrieb kommen, wodurch eine Entladung des Kondensators 03 verhindert wird, und folglich wird das Ausgangssignal S3 der logischen Schaltung 3 einen Spannungspegel von -E Volt beibehalten, um eine passende logische Operation zu erzielen. Da jedoch, wie oben beschrieben, beim Entladen eine Zeitverzögerung auftritt, werden die Transistoren 12-3 und 13-3, die die logische Gatterschaltung 14-3 bilden, für eine gewisse Zeit leitend gehalten und danach außer Betrieb gesetzt. Als Folge davon setzt der Kondensator C3, währ end die Transistoren 12-3 u.rn 13-3 leitend bleiben, seine Entladung auf 0 Volt fort, wodurch - wie es in der unterbrochenen linie in Fig. 3B dargestellt ist - verursacht

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wird, daß das Ausgangssignal S3 der logischen Schaltung 3 einen falschen Spannungspegel sseigt.

Anhand von Eig.3A wird im folgenden der Fall beschrieben, bei dem die Taktimpulssignale, die den vorhergehenden logischen Schaltungen 1 und 2 und der nachfolgenden logischen Schaltung 3 geliefert werden, so ausgebildet sind, daß sie unterschiedliche Impulsbreiten haben. Erfindungsgemäß wird die Zeitspanne, in der der Lasttransistor 11-3 der nachfolgenden logischen Schaltung 3 durch die Taktimpulssignale CP2 und TTpS leitend gehalten wird, langer gemacht, als die Zeitspanne, in der die Lasttransistoren 11-1 und 11-2 der vorhergehenden logischen Schaltungen 1 und 2 leitend sind. Der Ausgangskondensator 02 der nachfolgenden logischen Schaltung 3 weist nämlich eine bis zum erforderlichen Ausmaß längere Ladungszeit auf als die Ausgangskondensatoren C1 und C2 der vorhergehenden logischen Schaltungen 1 und 2. Selbst wenn die Transistoren 12-3 und 13-3, die die logische Gatterschaltung 14.-3 bilden, durch die Ausgangssignale S1 und S2 von den vorhergehenden logischen Schaltungen 1 und 2 leitend gehalten werden, bis die Spannungen der Ausgangssignale S1 und S2 die Gate-Schwellenspannung der Transistoren 12-3 und 13-3 erreichen, setzt daher der Kondensator C3 seine Entladung weiter fort, wodurch verhindert wird, daß das Ausgangssignal S3 von der nachfolgenden logischen Schaltung 3 einenfalschen Spannungswert infolge der oben genannten vorzeitigen Entladung der Kondensators G3 zeigt.

Wenn, wie oben erwähnt, eine Anzahl von in Kaskade geschalteten logischen Schaltungen mit Taktimpulssignalen versorgt wird, deren Breite progressiv auf die Endeinheit der Kaskadenreihe ansteigt, wird keine fehlerhafte Operation die Folge sein, obwohl bei der Erzeugung eines Ausgangssignals von einem der vorhergehenden oder nachfolgenden logischen Schaltungen eine Zeitverzögerung auftritt. Nachdem daher Taktimpulssignale der Klemmeneinheit einer Reihe logischer Schaltungen geliefert

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sind, können Ausgangsdateη verwandt werden. Wenn jedoch die Taktimpulssignale, die den in Kaskade geschalteten logischen Schaltungen geliefert werden, so ausgebildet sind, daß sie eine Breite aufweisen, die progressiv in der Reihenfolge der Kaskadenverbindung ansteigt, dann sind zahlreiche Arten von Taktimpulsen erforderlich, was einen komplizierten Aufbau eines Taktimpulsgenerators, eine Schwierigkeit des Entwurfes eines Musters einer integrierten Schaltung und eine Vergrößerung des Plattchens zur Folge hat, wodurch die Anzahl der logischen Schaltungen, die in Kaskade geschaltet sind, von der praktischen Verwendung her begrenzt ist.

Pig. 4 zeigt eine andere Ausführungsform der erfindungsgemäßen logischen Schaltung, bei der die oben genannten Nachteile der in 3?ig. 2 dargestellten Ausführungsform beseitigt werden können. Zwischen der vorhergehenden logischen Schaltung 1 und der nachfolgenden logischen Schaltung 3 ist ein bekannter erster Inverter 20 angeordnet, der aus einem Nr Kanal-Transistor 21 und einem P-Kanal-Transistor 22 besteht. Zwischen der vorhergehenden logischen Schaltung 2 und der nachfolgenden logischen Schaltung 3 ist ebenfalls ein bekannter zweiter Inverter vorgesehen, der von einem N-Kanal-»Transistor 24 und einem P-Kanal-Transistor 25 gebildet wird. In der nachfolgenden logischen Schaltung 3 sind die Leitungswege der Transistoren 12-3 und 13-3 in Reihe geschaltet.

Wenn die Lasttransistoren 11-1, 11—2 und 11-3 gemeinsam durch Taktimpulssignale CP und CT? leitend gemacht werden, dann werden die Ausgangskondensatoren 01,02 und 03 alle auf -E Volt aufgeladen. Dementsprechend zeigen die Ausgangssignale ST und S2 vom ersten und zweiten Inverter 20 und 23 0 Volt. Unter diesen Bedingungen werden die Transistoren 12-3 und 13-3, die die logische Gatterschaltung 3 bilden, nichtleitend gemacht. Wenn die Lasttransistoren 11-1 und 11-2 nichtleitend gemacht werden, dann werden die Kondensatoren 01 und 02 auf 0 Volt ent—

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laden oder auf einem Spannungspegel von -E Volt gehalten, was davon abhängt, ob die Transistoren 12-1, 13-1,12-2 und 13-2 leitend oder nichtleitend gemacht werden. Wenn in diesem Pail die Datensignale A,B,C und D alle einen Spannungspegel von -E Volt aufweisen, wie es in Pig. 5 dargestellt ist, dann werden die Kondensatoren C1 und C2 entladen. Die Kondensatoren 01 und 02 werden jedoch infolge der Zeitkonstante der Entladung nicht unmittelbar auf 0 Volt gebracht. Da die Transistoren 21 und 24 . nichtleitend bleiben, bis die Spannungspegel der Kondensatoren C1 und C2 sich von -E Volt auf den Pegel der Gate-Schwellenspannung der Transistoren 21 und 24 geändert haben, bleiben die Ausgangssignale S1 und S2 vom ersten und zweiten Inverter 20 und 23 bei 0 Volt. Selbst wenn die Kondensatoren 01 und 02 sich zu entladen beginnen, werden nämlich die Transistoren 12-3 und 13-3, die die logische Gatterschaltung 14-3 bilden, nicht unmittelbar leitend gemacht. Daher veranlaßt die Versorgung der vorhergehenden und nachfolgenden logischen Schaltung mit Taktimpulssignalen vom gleichen Typ keine fehlerhafte Operation der logischen Schaltungen. In der in Pig. dargestellten Ausführungsform können die Source-Elektroden der P-Kanal-T ransistoren 22 und 25, die den ersten und zweiten Inverter 20 und 23 bilden, mit dem Taktimpulssignal CP und die Gate-Elektroden der Transistoren mit dem Taktimpulssignal CP und die Source-Elektroden der IT.-Kanal-Transistoren 21 und 24 mit dem Taktimpulssignal' CP versorgt werden.

Die in Pig. 4 dargestellte Ausführungsform hat jedoch den Nachteil, daß Inverter erforderlich sind, was zu einer höheren Anzahl an verwandten Elementen führt. Pig. 6 zeigt noch eine andere Auaführungsform der Erfindung, die die Notwendigkeit der Verwendung solcher Inverter beseitigt. Wenn bei der in Pig. 6 dargestellten Ausführungsform die Lasttransistoren 11-1 und 11-2 der vorhergehenden logischen Schaltungen 1 und 2 vom N-Kanal-Typ sind, ist der Lasttransistor 11-3 der nachfolgenden logischen Schaltung 3 vom -Kanal-Typ und sind folglich die

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Transistoren 12-3 und 13-3, die die logische Gatter-Schaltung 14-3 der nachfolgendenlogischen Schaltung 3 MIden, vomH-Kanal-Typ. Die Source-Elektrode des Lasttransistors 11-3 der nachfolgenden logischen Schaltung 3 wird mit einem Takt impuls-Signal CP und deren Gate-Elektrode mit einem Taktimpulssignal t)P versorgt.

Wenn die Ausgangskondensatoren 01 und C2 mit -E Volt beginnend entladen werden, bleiben die Transistoren 12-3, die die nachfolgende logische Gatterschaltung 14-3 bilden, nichtleitend, bis die Spannungen der Kondensatoren 01 und 02 die Gate-Schwellenspannung der Transistoren 12-3 und 13-3 erreicht, wodurch der Spannungspegel des Ausgangssignals S3 von der nachfolgenden logischen Schaltung 3 bei 0 Volt gehalten wird. Bei der in Fig. 6 dargestellten Ausführungsform können die Transistoren 12-3 und 13-3, die die nachfolgende logische Gatter-Schaltung 14-3 bilden, als Elemente angesehen werden, die eine Wirkungsweise wie der Inverter in, Pig. 4 aufweisen. Wie in. Pig. 4 zeigt die nachfolgende logische Schaltung in Fig. 6 selbst dann keine fehlerhafte Operation, wenn sie mit einem gemeinsamen Takt impuls signal GP und CP versorgt wird. Fig. 7 zeigt die Wellenformen ,die zu der in Fig. 6 dargestellten Ausführung sform gehören.

Die oben beschriebenen Ausführungsformen der erfindungsgemäßen logischen Schaltung sind zur Verwendung bei einem Festspeicher (ROM) geeignet. Die Fig. 8,9 und 10 stellen eine ROM-Einrichtung dar, bei der erfindungsgemäße logische Schaltungen verwandt.sind. Während die ROM-Einrichtung verschiedene Verwendungsmöglichkeiten aufweist, wird im folgenden der Fall beschrieben, bei dem die ROM-Einrichtung als Ziffern-Decoder bei einem elektronischen Tischrechner und ähnlichem verwandt wird.

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Pig. 6,9 und 10 zeigen Fest speicher einrichtungen R0M1 und RQM2. Die R0M1-Einrichtung ist eine Speichereinrichtung zur Umwandlung oder zum Decodieren von binär codierten dezimalen Signalen (A,Ä,B,B,C,C*,D,IJ) in dezimale Signale (0 bis 9). Auf den Empfang von Ausgangssignalen von der R0M1-Einrichtung erzeugt die R0M2-Einrichtung sieben Ausgangssignale SA bis SG zur Auswahl von sieben Elektrodensegmenten einer einzigen Ziffernanzeigeröhre. Diese Röhre stellt eine Ziffer durch die Kombination einiger der sieben Elektrodensegmente dar. Die R0M2-Einrichtung ist jedoch nicht erforderlich, wenn eine Ziffernanzeigeröhre verwandt wird, die herkömmlich als Nixie-Röhre oder Kaltkathoden—Glimmröhre bekannt ist, die mit zehn Ziffernelektroden versehen ist, die die Form der Ziffern 0 bis 9 jeweils tragen.

Die R0M1-Einrichtung weist 10 Speiehereinheiten 30 bis 39 auf, die zu den Ziffern 0 bis 9 passen. Jede Speichereinheit, beispielsweise die Speichereinheit 30, enthält einen ersten Transistor 41 und vier zweite Transistoren 42. Datensignale werden den Gate-Elektroden der vier zweiten Transistoren 42 der jeweiligen Speichereinheiten in bestimmten Kombinationen geliefert.

Die R0M2-Einrichtung enthält sieben Speichereinheiten (50 bis 56), die zu den sieben Elektrodensegmenten passen. Beispielsweise v/eist die Speie her einheit 50 einen ersten Transistor 61 und acht zweite Transistoren 62 auf. Die Gate-Elektroden der acht zweiten Transistoren 62 werden mit Ausgangssignalen von der R0M1-Einrichtung in einer bestimmten Kombination versorgt. Die Speichereinheit 50 wählt ein Elektrodensegment A aus, wobei gezeigt ist, daß die Anzeige der Ziffern 0,2,3,5,6,7,8 und 9 der zehn Ziffern das Elektrodensegment A wählen muß.

Fig. 8 entspricht der in Fig. 2 dargestellten Ausführungsform. Dementsprechend werden die Gate-Elektroden der ersten Transistoren 41 der ROM1-Einrichtung und Source-Elektroden der zweiten

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Transistoren 42 der R0M1-Einrichtung mit ersten und zweiten Taktimpuls-Signalen CP1 und CP1 versorgt, die zueinander komplementär sind. Die Gate-Elektroden der ersten Transistoren 61 der R0M2-Einrichtung und die Source-Elektroden der zweiten Transistoren 62 der R0M2-Einrichtung werden mit einer anderen Gruppe von Taktimpulssignalen CP2 und CP2 versorgt, die eine größere Breite als die erste Gruppe von Taktimpulssignalen CP1 und CP1 aufweist.

Pig. 9 entspricht der in Pig. 4 dargestellten Ausführungsform. Zwischen die ROM1- und R0M2-Einrichtungen sind inverter 65 geschaltet. Wie in Pig. 4 werden die R0M1 und R0M2-Einrichtungen von Pig. 9 mit gemeinsamen komplementären Taktimpulssignalen CP und CP versorgt.

Pig. 10 entspricht der in Pig. 6 dargestellten Ausführungsform. Die ersten Transistoren der R0M1-Einrichtung und die ersten Transistoren der R0M2-Einrichtung sind von entgegengesetzten Kanaltypen und werden weiterhin mit gemeinsamen komplementären Taktimpulssignalen CP und CP versorgt.

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Patentansprüche

Logische Schaltung mit einem ereten Isolierschicht-Feldeffekttransistor von einem Kanaltyp und wenigstens einem zweiten Isolierschicht-Feldeffekttransistor vom entgegengesetzten Kanaltyp, der eine logische Gatterschaltung bildet, wobei die Transistoren eine erste und eine zweite Elektrode, die dazwischen einen Leitungsweg festlegen, und eine Gate-Elektrode aufweisen, die zweite Elektrode des zweiten Transistors mit der zweiten Elektrode des ersten Transistors verbunden ist, die Gate-Elektrode des zweiten Transistors mit einem Datensignal versorgt wird, die Gate-Elektrode des ersten Transistors mit einem Taktimpulssignal versorgt wird, eine Betriebsspannung zwischen die erste Elektrode des ersten Transistors und die des zweiten Transistors gelegt ist und ein Ausgangssignal von der zweiten Elektrode des ersten Transistors abgeleitet wird, dadurch gekennzeichnet, daß die zweite Elektrode des wenigstens einen zweiten Transistors, der die logische Gatter-Schaltung bildet, mit einem Taktimpulssignal versoargt wird, das dem Taktimpulssignal komplementär ist, das der Gate-Elektrode des ersten Transistors geliefert wird.

2. Logische Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Elektrode des ersten Transistors so geschaltet ist, daß sie das Taktimpulssignal empfängt, das der ersten Elektrode des zweiten Transistors geliefert wird.

3. Logische Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Elektrode des ersten Transistors mit einer Quelle für ein festes Potential verbunden ist.

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4. logische Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die logische Gatter-Schaltung eine Anzahl von in Reihe geschalteten zweiten Transistoren aufweist, wobei die erste Elektrode irgendeines der zweiten Transistoren mit der zweiten Elektrode des unmittelbar benachbarten Transistors verbunden ist, so daß ein Taktimpulssignal der ersten Elektrode der äußersten Einheit der zweiten Transistoren von der aus gesehen, die mit dem ersten Transistor verbunden ist, geliefert wird.

5. Logische Schaltung nach Anspruch 1, dadurch gekennzeichnet, • daß die logische Gatter-Schaltung eine Anzahl zweiter Transistoren aufweist, deren Leitungswege parallel miteinander geschaltet sind und deren erste Elektroden mit einem gemeinsamen Takt impuls signal versorgt werden.

6. Logische Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß der erste Transistor ein EF~Kanal-Typ und der zweite Transistor ein P-Kanal-Typ ist.

7. Logische Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß der erste Transistor ein Pr-Kanal-Typ und der zweite Transistor ein IT-Kanal-Typ ist.

8. Logischer Schaltungsaufbau mit einer Anzahl von logischen Schaltungen nach Anspruch 1, die in Kaskade geschaltet sind, wobei Ausgangs signale von den vorhergehenden logischen Schaltungen den Gate-Elektroden der zweiten Transistoren der nachfolgenden logischen Schaltung geliefert werden, dadurch gekennzeichnet, daß die ersten Transistoren sowohl der vorhergehenden als auch der nachfolgenden logischen Schaltung vom selben Kanaltyp sind, und die nachfolgende logische Schaltung mit Taktimpulssignalen versorgt wird, deren Impulsbreite größer als die der Takt impuls signale ist, die den vorhergehenden logischen Schaltungen geliefert

. werden.

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9. logischer Schaltungsaufbau mit einer Anzahl von in Kaskade geschalteten logischen Schaltungen nach Anspruch 1, wobei die Ausgangssignale von den vorhergehenden logischen Schaltungen den Gate-Elektroden der zweiten Transistoren der nachfolgenden logischen Schaltung geliefert werden, dadurch gekennzeichnet, daß die ersten Transistoren sowohl der vorhergehenden als auch der nachfolgenden logischen Schaltung vom selben Kanaltyp sind, Inverter zwischen die Ausgangsklemmen der vorhergehenden logischen Schaltungen und die Gate-Elektroden der zweiten Transistoren der nachfolgenden logischen Schaltung geschaltet sind, und die vorhergehenden und nachfolgenden logischen Schaltungen mit gemeinsamen TaktimpulsSignalen versorgt werden.

10. Logischer Schaltungsaufbau mit einer Anzahl von in Kaskade geschalteten logischen Schaltungen nach Anspruch 1, wobei die Ausgangssignale von den vorhergehenden logischen Schaltungen den Gate-Elektroden der zweiten Transistoren der nachfolgenden logischen Schaltung geliefert werden, dadurch gekennzeichnet, daß die ersten Transistoren der vorhergehenden und der nachfolgenden logischen Schaltungen von entgegengesetzten Kanaltypen sind und die zweiten Transistoren der vorhergehenden und nachfolgenden logischen Schaltung von entgegengesetzten Kanaltypen sind, und daß die vorhergehenden und nachfolgenden logischen Schaltungen mit gemeinsamen Taktimpulssignalen versorgt werden.

11. Pestspeicher, gekennzeichnet durch eine Anzahl von Speichereinheiten, von denen jede, einen ersten Isolierschicht-Feldeffekttransistor von einem Kanaltyp mit einer Gate-Elektrode und einer ersten und einer zweiten Elektrode, die einen Leitungsweg dazwischen bestimmten, und eine Anzahl zweiter Isolierschicht-Feldeffekttransistoren von gegenüber dem ersten Transistor entgegengesetztem Kanal— typ enthält, von denen jeder eine Gate-Elektrode und eine erste und eine zweite Elektrode aufweist, die einen Lei-

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tungsweg dazwischen "bestimmen, wobei die Leitungswege der zweiten Transistoren in Reihe mit dem Leitungsweg des ersten Transistors geschaltet sind, die zweite Elektrode wenigstens eines der zweiten Transistoren mit der zweiten Elektrode des ersten Transistors verbunden ist und ein Ausgangssignal von jeder Speichereinheit von der zweiten Elektrode des ersten Transistors abgeleitet wird, durch eine Einrichtung zur Ter sorgung der Gate-Elektroden der zweiten Transistoren jeder Speiehereinheit mit Datensignalen, durch eine Einrichtung zur Versorgung der Gate-Elektrode des ersten Transistors der jeweiligen Speichereinheiten mit einem ersten Taktimpulssignal und durch eine Einrichtung zur Versorgung der ersten Elektrode des wenigstens einen zweiten Transistors der jeweiligen Speichereinheiten mit einem zweiten Taktimpulssignal, das dem ersten Taktimpuls— Signal komplementär ist.

12. Pestspeicher mit wenigstens einer ersten und einer zweiten Pestspeiehereinrichtung nach Anspruch 11, die in Kaskade geschaltet sind, dadurch gekennzeichnet, daß die ersten. Transistoren der ersten und der zweiten Pestspeichereinrichtung vom gleichen Kanaltyp sind, die Ausgangssignale der Speichereinheiten der ersten Pestspeichereinrichtung der Gate-Elektrode der zweiten Transistoren der Speichereinheiten der zweiten Pestspeichereinrichtung in Porm einer gewählten Kombination geliefert werden, und die zweite Pestspeichereinrichtung mit Taktimpulssignalen versorgt wird, die eine größere Breite als die Signale aufweisen, die der ersten Pestspeichereinrichtung geliefert werden.

13. Pestspeicher mit wenigstens einer ersten und einer zweiten Pestspeichereinrichtung nach Anspruch 11, die in Kaskade geschaltet sind, dadurch gekennzeichnet, daß die ersten Transistoren der ersten und der zweiten Pestspeicherein— richtung vom gleichen Kanaltyp sind, die Ausgangssignale

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der Speichereinheiten der ersten Festspeichereinrichtung in Form einer gewählten Kombination durch zwischengeschaltete Inverter den Gate-Elektroden der zweiten Transistoren der Speichereinheiten der zweiten Festspeichereinrichtung geliefert werden und die erste und die zweite Festspeichereinrichtung mit gemeinsamen Taktimpulssignalen versorgt werden,

14. Festspeicher mit wenigstens einer ersten und einer zweiten Festspeichereinrichtung nach Anspruch 11, die in Kaskade geschaltet sind, dadurch gekennzeichnet, daß die ersten Transistoren der ersten und der zweiten Festspeichereinrichtung vom entgegengesetzten Kanaltyp sind, die Ausgangssignale der Speichereinheiten der ersten Festspeichereinrichtung in Form einer gewählten Kombination den Gate-Elektroden der zweiten Transistoren der Speichereinheiten der zweiten Festspeichereinrichtung geliefert werden, und die erste und die zweite Festspeichereinrichtung mit gemeinsamen Taktimpulseignaleη versorgt werden.

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