DE2343128C3

DE2343128C3 - R-S-Flip-Flop-Schaltung mit komplementären Isolierschicht-Feldeffekt-Transistoren

Info

Publication number: DE2343128C3
Application number: DE2343128A
Authority: DE
Inventors: Yasoji Kawasaki Kanagawa Suzuki (Japan)
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1972-08-31
Filing date: 1973-08-27
Publication date: 1975-12-04
Also published as: GB1435973A; US3887822A; JPS5242507B2; DE2343128B2; IT990432B; DE2343128A1; JPS4944655A; CH581924A5; FR2198324A1; FR2198324B1; CA996640A

Description

tung entweder S- oder R-dominant. Im Falle einer spielsweise zur Verwendung in der Hochfrequenz-S-Dominanz behält sie ihren Ausgangszustand bei, technik, bestimmt· sind. Für die Beschreibung wird wenn sich sowohl der Setz- als auch der Rücksetz- definiert, daß der mit einer Vorspannung versorgte eingang im Zustand »0« befinden, und geht üi den Bereich die Source und der andere Bereich der Drain Zustand des Setzsignals bei allen anderen Kombina- 5 genannt wird. Weiterhin wird eine negative Logik tionen, d. h. auch bei der Kombination über, bei wel- verwandt, bei der der untere Spannungspegel oder eher sich sowohl der Setz- als auch der Rücksetzein- -EV die Bedeutung der binären Ziffer »1« und der gang im Zustand »1« befinden. Wenn dann der höhere Spannungspegel oder das Erdpotential die zweite Inverter über Taktimpuls gesteuert wird, wird Bedeutung der binären Ziffer »0« hat.
jedes Ausgangssignal mit einer Verzögerung erzeugt, io In F i g. 1 ist ein Ausführungsbeispiel einer erfinwelche einem Zyklus der Taktimpulssignale entspricht. dungsgemäßen, hauptsächlich vorstellbaren FHp-Bei einem solchen Betrieb kann daher mit der er- Flop-Schaltung dargestellt, bei der ein Rückstelleinfindungsgemäßen Schaltung eine Speicherfunktion er- gang R mit einem Eingang einer UND-Gatterschalfüllt werden. Obendrein sind die Verdrahtung sowie tung 4 über einen ersten Inverter 1 und der Ausgang das Muster der integrierten Schaltung einfach, so daß 15 der UND-Gatterschaltung 4 mit einem Eingang einer das Halbleiterplättchen nicht vergrößert zu werden NOR-Gatterschaltung 5 verbunden ist. Ein Vorstellbraucht, eingang S ist mit dem anderen Eingang der NOR-

Vorteilhafte Weiterbildungen der Erfindung sind Gatterschaltung 5 verbunden. Die UND-Gatterschal-

den Unteransprüchen entnehmbar. tung 4 und die NOR-Gatterschaltung 5 arbeiten in

Nachfolgend werden beispielsweise bevorzugte ao der Weise zusammen, daß sie eine logische Verzöge-Ausführungsformen der Erfindung an Hand der rungsschaltung 2 bilden, die durch ein erstes Takt-Zeichungen näher erläutert. impulssignal und das dazu komplementäre Signal Φ_ι

F i g. 1A zeigt das Schaltbild einer hauptsächlich und Φ₁ betätigt wird. Aus diesem Grunde ist die

vorstellbaren Flip-Flop-Schaltung, die eine Ausfüh- NOR-Gatterschaltung 5 in dem Blockschaltbild von

rungsform der Erfindung darstellt. 25 F i g. 1 als taktgesteuerte NOR-Gatterschaltung dar-

F i g. 1B zeigt das detaillierte Schaltbild der in gestellt, die durch die Taktimpulssignale Φ_ί und Φ_χ

Fig. IA dargestellten Flip-Flop-Schaltung. betätigt wird.

F i g. 1C zeigt das Schaltbild einer hauptsächlich Die Polarität des Ausgangs der NOR-Gatterschal-

rückstellbaren Flip-Flop-Schaltung, tung 5 wird durch einen zweiten Inverter 3 umge-

F i g. 2 zeigt Wellenformen, die zur Erläuterung 30 kehrt, um den Ausgang Q der Flip-Flop-Schaltung

der Arbeitsweise der in den F i g. 1A und 1B darge- zu liefern. Der zweite Inverter 3 kann durch einen

stellten Flip-Flop-Schaltungen dienen. einfachen Inverter, wie den ersten Inverter I, gebildet

Fig. 3A zeigt das Schaltbild einer abgeänderten, werden, jedoch ist in dem Beispiel von Fig. IA der

hauptsächlich vorstellbaren Flip-Flop-Schaltung. Inverter 3 als taktimpulsgesteuerter Inverter darge-

F i g. 3 B zeigt das detaillierte Schaltbild der in 35 stellt, der durch ein Taktimpulssignal Φ₂ und das

Fig. 3A dargestellten, abgeänderten Flip-Flop- dazu komplementäre Signal Φ₂ in Betrieb gesetzt

Schaltung. wird. Der Ausgang des zweiten Inverters oder der

F i g. 3 C zeigt das Schaltbild einer hauptsächlich Ausgang Q der Flip-Flop-Schaltung wird zum ande-

rückstellbaren Flip-Flop-Schaltung. ren Eingang der UND-Gatterschaltung 4 rückge-

F i g. 4 zeigt das Schaltbild einer Änderung eines 40 koppelt.

Teiles der in Fig.3B dargestellten Schaltung. Gemäß Fig. IB, die Einzelheiten des in Fig. IA

Fig. 5A zeigt das Schaltbild einer statischen Flip- dargestellten Schaltungsaufbaues zeigt, besteht der

Flop-Schaltung, bei der der Schaltungsaufbau ver- erste Inverter 1 aus einem bekannten komplementä-

wandt wurde, der in F i g. 1A dargestellt wurde. ren MOSFET-Inverter, der einen N-Kanal-MOSFET

Fig. 5B zeigt das Schaltbild einer statischen Flip- 45 UiV und einen P-Kanal-MOSFETllP enthält.

Flop-Schaltung, bei der der in Fig. 3A dargestellte In der logischen Verzögerungsschaltung2 sind die

Schaltungsaufbau verwandt ist. Leitungswege der N-Kanal-Transistoren Λ2Ν und

Fig.6A zeigt das Schaltbild einer halbstatischen 13N parallel geschaltet, während der Leitungswef

Flip-Flop-Schaltung, bei der der Schaltungsaufbau des N-Kanal-Transistors 14iV mit dem des N-Kanalverwandt ist, der in F i g. 1A dargestellt ist. 50 Transistors 13 N in Reihe geschaltet ist. Der Lei-

Fig. 6B zeigt das Schaltbild einer halbstatischen tungsweg eines P-Kanal-Transistors 12P ist in Reihe Flip-Flop-Schaltung, bei der der in Fig. 3 B darge- mit dem eines P-Kanal-Transistors 13P, und der Leisteilte Schaltungsaufbau verwandt ist tungsweg eines P-Kanal-Transistors 14P ist parallel

Fig. 7A zeigt eine Änderung der in Fig. IB dar- mit den in Reihe geschalteten Leitungswegen dei gestellten Flip-Flop-Schaltung. 55 P-Kanal-Transistoren 12P und 13P geschaltet. Dei

Fig. 7B zeigt in einem Diagramm ein Muster Leirungsweg des N-Kanal-Transistors 13^ ist in

einer in Fig. 7A dargestellten integrierten Schaltung. Reihe mit dem des P-Kanal-Transistors 14P ge-

Ein MOSFET weist einen Sourcebereich und schaltet, und der Verbindungspunkt zwischen diesen

einen Drainbereich auf, die zwischen sich einen zwei Leitungswegen steht mit der Ausgangsklemme Leitungsweg begrenzen, und eine Gate-Elektrode ist 60 18 der logischen Verzögerungsschaltnrig 2 in Verbin-

auf dem Leitungsweg mit einer dazwischen angeord- dung.

neten Isolierschicht angebracht. Die Leitfähigkeit des Diese Transistoren, die eine AND- und NOR-Leitungsweges wird durch eine Steuerspannung ge- Gatterschaltung bilden, sind über taktimpulsgesieuerte steuert, die an die Gate-Elektrode gelegt wird. Im all- N-Kana!- und P-Kanal-Transistoren 15 iV und 15 F gemeinen ist ein MOSFET so ausgebildet, daß er be- 65 mit Vorspannungsquellen verbunden. Die Gate-Elekzüglich der Source- und Drainbereiche einen sym- troden der Transistoren 12N und 12P stehen gemetrischen Aufbau aufweist im Gegensatz zu den- meinsam mit einer Eingangsklemme 16 in Verbinjenigen, die für spezielle Verwendungszwecke, bei- dung, um einen Rückstelleingang R über den erster

fc

Inverter 1 zu empfangen, wohingegen die Gate-Elek- damit ein Ausgang »0« erzeugt. Bei einer Unterbretroden der Transistoren 14 N und 14 P gemeinsam chung der Lieferung der Taktimpulse Φ₁ und 3>j wermit einer Eingangsklemme 17 verbunden sind, um den die Transistoren 15 N und 15 P nichtleitend geeinen Vorstelleingang S zu empfangen. Die Gate- macht, wodurch die Ausgangsklemme 18 gegenüber Elektroden der Transistoren 13 N und 13 P stehen ge- 5 der Vorspannungsklemme und der Erde isoliert wird; meinsam mit einer Eingangsklemme 19 in Verbin- Folglich speichert der Ausgangskondensator C₂₀ kurzdung, um den Ausgang Q der Flip-Flop-Sclialtung zeitig disinformation »0«. Wenn dann Taktimpulse aufzunehmen. Die Gate-Elektroden der taktimpuls- Φ₂ und Φ., angelegt werden, werden die Transistoren gesteuerten Transistoren 15 N und 15 P sind ^o ge- 25 N und 25 P leitend. Da die Information »0«, die schaltet, daß sie das erste Taktimpulssignal Φ₁ und io im Ausgangskondensator C₂₀ gespeichert ist, an die das dazu komplementäre Signal Φ, jeweils empfan- Eingangsklemme 26 des zweiten Inverters 3 gelegt gen, so daß ihre Leitungswege leitend gemacht wer- wird, wird der Transistor 21N leitend und der den, wenn Φ_χ einen hohen Pegel oder den Pegel 0 Transistor 21P nichtleitend gemacht. Als Folge da- und Φ₁ einen niederen Pegel oder einen negativen von wird die Ausgangsklemme 28 über die Transisto-Pegel aufweist. Der zweite Inverter 3 umfaßt einen 15 ren21N und 25 N auf die Ausgangsklemme 28 über Grundinverter, der ein komplementäres Transistor- die Transistoren 21N und 25 N auf — E V gehalten, paar, nämlich einen N-Kanal-Transistor 21N und wodurch ein Ausgang »1« an der Klemme 28 erzeugt einen P-Kanal-Transistor 21P enthält, und ein korn- wird. Unter diesen Bedingungen wird der Ausgangsplementäres Transistorpaar, nämlich einen takt- kondensator C₃₀ auf eine Spannung von — E V aufimpulsgesteuerten N-Kanal-Transistor 25 N und einen ao geladen, so daß der Ausgangszustand Q = »1« selbst taktimpulsgesteuerten P-Kanal-Transistor 25 F, deren dann aufrechterhalten wird^wenn die Lieferung der Leitungswege jeweils in Reihe mit den Leitungs- Taktimpulssignale Φ., und Φ₂ unterbrochen wird, wegen der Transistoren 21N und 21P geschaltet sind. Bei der vorhergehenden Beschreibung wurde ange-

Die Gate-Elektroden der taktimpulsgesteuerten Tran- nommen, daß vor Anlegen der Taktimpulssignale Φ_χ sistoren 25 iV und 25 P sind so geschaltet, daß sie 35 (Φ,) und Φ₂ (Φ₂) der Ausgang Q = »1« betrug. Ein jeweils zweite Taktimpulssignale Φ₂ und Φ₂ aufneh- verzögerter Ausgang Q = »1« bedeutet, daß der men. Die Eingangsklemme 26 des "zweiten Inverters Ausgang vor der Verzögerung ohne Änderung beist mit der Ausgangsklemme 18 der logischen Ver- wahrt wurde. Wenn der Ausgang vor der Verzögezögerungsschaltung 2 verbunden, wohingegen die rung Q — »0« war, ist in ähnlicher Weise der verzö-Ausgangsklemme des zweiten Inverters mit der Ein- 30 gerte Ausgang Q — »0«. Wenn damit der Vorstellgangsklemme 19 der logischen Verzögerungsschal- eingang 5 = 0 und der Rückstelleingang R = Q ist, tung 2 in Verbindung steht. ist der Ausgang der Flip-Flop-Schaltung genau gleich

Wie es in F i g. 2 dargestellt ist, sind die Takt- dem Wert des Ausganges Q vor Anlegen der Einimpulssignale Φ_χ (Φ\) und Φ₂ (Φ₂) Impulse mit einem gängeS und R. Mit anderen Worten wird der Zubestimmten Phasenunterschied und definierten Pen- 35 stand des Ausganges erhalten.

öden. Wie es in Fig. IB dargestellt ist, können auch (ii) Wenn S = »1« und R = »0« ist, werden die

gleiche Taktimpulse T (T) verwandt werden. In je- Transistoren HN, 12 P und 14 P leitend und die dem Fall werden die taktimpulsgesteuerten Transi- Transistoren HP, 12N und 14N nichtleitend gestorenl5iV und 15 P der logischen Verzögerungs- macht. Der Zustand des Ausgangs der logischen Verschaltung 2 und die taktimpulsgesteuerten Transisto- 4° zögerungsschaltung 2 ist durch die Taktimpulse Φ, ren 25 N und 25 P des zweiten Inverters im Wechsel und Φ_, bestimmt. Beim Anlegen der Taktimpulse Φ_ι angesteuert. und Φ₁ wird die Ausgangsklemme 18 über die Tran-

Für eine stabile Arbeitsweise sind natürlich an sistoren 14 P und 15 P geerdet, wodurch ein Ausgang die Substrate der jeweiligen oben beschriebenen »0« erzeugt wird. Auf ein Anlegen der Taktimpulse MOSFETs vorbestimmte Vorspannungen angelegt. 45 Φ₂ und Φ₂ werden dann die Transistoren 25 N, 25 P Die Substrate der jeweiligen P-Kanal-Transistoren und 21N leitend gemacht, wohingegen der Transind geerdet, und die Substrate der jeweiligen N-Ka- sistor 21P nichtleitend gemacht wird. Als Folge danal-Transistoren sind mit einer Spannungsquelle von von wird die Ausgangsklemme 28 mit der Spannungs- -EV verbunden. quelle von -EV über die Transistoren 21N und

Die in Fig. IB dargestellte Schaltung arbeitet wie 50 25N verbunden, wodurch der Ausgangszustand »1« folgt: erzeugt wird. Wenn die logischen Einganges = »1«

(i) Wenn der Vorstelleingang S = »0« und der und R = »0« sind, ist es offensichtlich, daß der Aus-Rückstelleingang R = »0« ist, werden die Tran- gang β den Zustand »1« unabhängig vom Zustand sistoren 11 iV, 12 P und 14 N leitend gemacht, wohin- des vorhergehenden Ausgangs Q annehmen muß gegen die Transistoren HP, 12N und 14P nicht- 55 Auf diese Weise wird am Ausgang der Flip-Flop leitend gemacht werden. Dementsprechend ist das Schaltung vorzugsweise ein Vorstelleingang 5 = »1« Potential an der Ausgangsklemme 18 der logischen erhalten.

Verzögerungsschaltung durch den vorher_ gehaltenen (iii) Wenn 5 = »0« und R = »1« ist, werden di<

AusgangQ und die Taktimpulse Φ₁ und Φ₁ bestimmt Transistoren HP, 12N und 14N leitend und di< Wenn beispielsweise unter der Bedingung Q = »1« 60 Transistoren HiV, 12 P und 14 P nichtleitend ge die Taktimpulse Φ₁ und Φ₁ an die taktimpulsgesteu- macht. Der Ausgangszustand der logischen Verzöge erten Transistoren 15 N und 15 P jeweils angelegt nragsschaltung 2 ist durch die Taktimpulse Φ₁ und Φ werden, wird der Transistor 13 P leitend, der unabhängig vom Zustand des Ausganges Q bestimmi Transistor 13 N nichtleitend und die Transistoren Als Folgedavon wird beim Anlegen der Taktimpuls 15 N und 15 P leitend gemacht, so daß die Ausgangs- 65 φ₁ und Φ, die Ausgangsklemme 18 mit der Span klemme 18 über die Transistoren 13P, 12P und 15P nungsquelle von -EV über die Transistoren 14Λ geerdet ist. Als Folge davon wird die Ladung eines 14 N und 15 N verbunden, wodurch ein Ausgang »1 Ausgangskondensators C₀₀ auf Null gebracht und erzeugt wird. Folglich wird der Transistor 21 i

* ίο

leitend und der Transistor 21N nichtleitend gemacht. menhang ist darauf hinzuweisen, daß die taktimpuls-

Auf ein Anlegen der Taktimpulsc Φ., und Φ₂ hin wird gesteuerten Transistoren 25 N und 25 P bei den ir

die Ausgangsklemme 28 über die Transistoren 21P den Fig. IB und 3B dargestellten taktimpulsgesteu-

und 25P geerdet, wodurch ein Ausgang β von »0« erten Invertern zwischen die Transistoren 21 ;V und

erzeugt wird. In dem Fall, in dem die logischen Ein- 5 21P geschichtet werden können.

gängeS= »0« und R = »1« sind, befindet sich der Die oben beschriebenen Flip-Flop-Schaltunger

Ausgang Q immer im Zustand »0«. Wieder dominiert sind Flip-Flop-Schaltungen vom dynamischen Tyt

der Vorstelleingang S. und zur Verwendung bei hochfrequenten Taktimpuls·

(iv) Wenn S = »1« und R = »1« ist, werden die Signalen geeignet. Wenn die Frequenz der Takt-Transistoren IIP, 12/V und 14P leitend und die io impulse zu gering wird, d. h. wenn das Intervall zwi-Transistoren 12 P und 14 N nichtleitend_ gemacht. sehen den Impulsen zu lang wird, entladen sich die Auf ein Anlegen der Taktimpulse Φ₁ und Φ, hin wird kurzzeitig in den Ausgangskondensatoren C₂₀ und die Ausgangsklemme 18 über die Transistoren 14P C₃₀ jeweils gespeicherten Informationen während und 15 P geerdet, wodurch ein Ausgang »0« geliefert dieses Intervalls über Störelemente oder ähnliche: wird. Folglich wird der Transistor 21N leitend und 15 in dem integrierten Schaltungsplättchen, was zt der Transistor 21P nichtleitend. Wenn Taktimpulse einem fehlerhaften Betrieb führt. Um eine statisch« Φ, und Φ₂ angelegt werden, wird die Ausgangs- Flip-Flop-Schaltung aufzubauen, die bei niederfreklemme 28 mit der Spannungsquelle von -E V über quenten Taktimpulssignalen sicher arbeiten kann, isl die Transistoren 21N und 25 N verbunden, wodurch ist es aus diesem Grunde notwendig, eine Stabilisie· ein Ausgang Q von »1« erzeugt wird. Bei logischen ao rungsschaltung an der Ausgangsseite der jeweiliger Eingängen 5= »1« und R = »1« wird der Aus- taktimpulsgesteuerten Schaltungen vorzusehen, uir gang Q wie der Vorstelleingang S immer den Zustand eine Entladung der Informationen in anderen Peri- »1« annehmen. öden als den Arbeitsperioden der jeweiligen takt-

Obwohl bei der vorhergehenden Beschreibung die impulsgesteuerten Schaltungen d h während der InSprache der negativen Logik verwandt wurde, ist es 25 formationsspeicherperiode, zu vermeiden,
im Falle der positiven Logik lediglich notwendig, für F i g. 5 A zeigt eine verbesserte statische Flip-Flopdie UND-ODER-Gatterschaltung in der logischen Schaltung, bei der eine erste und eine zweite stabili-Verzögerungsschaltung 2 eine ODER-NAND-Gatter- sierende Schaltung 30 und 40 an der Ausgangsseitt schaltung einzusetzen. der logischen Verzögerungsschaltung 2 und des takt

Obwohl die in den Fig. IA und IB dargestellte 30 impulsgesteuerten Inverters3 der dynamischen Flip-Ausführungsform eine hauptsächlich vorstellbare Flop-Schaltung, wie sie in Fig IA dargestellt ist Flip-Flop-Schaltung betrifft, kann eine hauptsächlich jeweils vorgesehen sind Die erste stabilisierend« rückstellbare Fhp-Flop-Schaltung ebenfalls durch den Schaltung 30 umfaßt einen Inverter 31 der einer in Fig. IC dargestellten Schaltungsaufbau erhalten ähnlichen Aufbau wie der Inverter 1 aufweist, uir ^werden- ' 35 das Komplement des Ausgangs von der logischer

In F1 g. 3 A ist ein anderes Beispiel fur eine haupt- Verzögerungsschaltung 2 mit dem taktimpulsgesteu

sächlich vorstellbare Flip-Flop-Schaltung dargestellt, erten Inverter 3 zu koppeln, und einen taktimpulsge

bei der der Rückstelleingang R mit einem Eingang steuerten Inverter 32 der einen ähnlichen Aufbau

einer ODER-Gatterschaltung 6 und der Vorstellein- wie der taktimpulsgesteuerte Inverter 3 aufweist um

gang 5 über einen Inverter 1 mit einem Eingang einer 40 den Ausgang des Inverters 31 zu seinem Eingang zu

NAND-Gatterschaltung7 verbunden ist. Der Aus- rückleitet. Der taktimpulsgesteuerte Inverter 32 win

gang Q der Flip-Flop-Schaltung w-rd zum anderen mit Taktimpulsen Φ, und Φ derart versorgt, daß ei

Eingang der Gatterschaltung 6 ruckgekoppelt. nicht arbeitet, während die logische Verzögerungs

F i g. 3 B zeigt den Aufbau der in F i g. 3 A darge- schaltung 2 durch die Taktimpulse Φ, und Φ, in Be

stellten Flip-Flop-Schaltung im einzelnen, ihre Ar- 45 trieb gesetzt wird, sondern arbeitet, während die Io

beitsweise kann aus der vorhergehenden Beschrei- gische Verzögerungsschaltung 2 sich nicht in Betriel

bung, die sich auf die in F1 g. 1B gezeigte Schaltung befindet. In gleicher Weise umfaßt die zweite stabili

bezog, leicht entnommen werden. sierende Schaltung 40 einen Inverter 41 und einei

Fig. 3C zeigt das Schaltbild einer hauptsachlich taktimpulsgesteuerten Inverter 42. Der taktimpuls

rückstellbaren Fhp-Flop-Schaltung, die dadurch er- 50 gesteuerte Inverter 42 wird mit Taktimpulsen Φ₄ un<

halten werden kann daß die hauptsächlich vorstell- φ₂ derart versorgt, daß er nicht arbeitet, während de

bare Flip-Flop-Schaltung, die in der Fig. 3 A darge- taktimpulsgesteuerte Inverters durch die Takt

stellt ist, abgeändert wird. i_mpulse φ _und _φ _{in Betrieb} ^ _{wird sonde}n

Wahrend be. den in den Fig. IB und 3B darge- arbeitet, während der taktimpulsgesteuerte Inverter:

stellten Schaltungen die logische Verzogerungsschal- 55 nicht arbeitet

tung2 einen solchen Aufbau aufwies daß die lo- Es sei im "folgenden angenommen, daß die logi

gischen Transistoren 12/V,13/V, 14N, 12P, 13P und sehe Verzögerun_Esschaltun<> 2 synchron mit dei

14P zwischen taktimpulsgesteuerte Transistoren 15JV Taktimpulsen ^ und Φ,ΐ^η Au^gaSg »1« erzeug,

und ISP geschichtet sind ,st es offensichtlich, daß Dieser AusgangVl« wird in den AuUngskondensa

die takt,mpulsgesteuerten Transistoren zwischen lo- 60 toren gespeichert und während der Arbeitsperiod

gische N-Kanal-Transistoren und ogische P-Kanal- der logischen Verzögerungsschaltung 2 bewahr!

Transistoren geschichtet werden können. Im letzten Während der Ruheperiode der logischen Verzöge

Fall wird das Ausgangssignal der logischen Verzöge- rungsschaltung 2 befindet sich d?r taktimpulsge

rungsschaltung vom Verbindungspunkt zwischen den steuerte Inverter 32 im Betriebszustand. Der Ausganj

taktimpulsgesteuerten Transistoren abgenommen. Die 6₅ >_le ^d durch den Inverter 31 in einen Ausganj

logische Verzögerungsschaltung die in Fig. 4 dar- _s(k übcrmhn_a^£Zti L·^^ZL·^

gestellt ,st arbeite auf die₎ gleiche Weise w,e die m taktimpulsgesteuerten Inverters 32 in »1« umgewan

F,g.3B dargestelite Schaltung. In diesem Zusam- delt wird. Als Folge davon wird der Ausgang»!"

von der logischen Verzögerungsschaltung während deren Ruheperiode nicht entladen, sondern bewahrt. Die zweite stabilisierende Schaltung 40 arbeitet auf die gleiche Weise.

F i g. 5 B zeigt eine geänderte statische Flip-Flop-Schaltung, bei der stabilisierende Schaltungen 30 und 40, die den in F i g. 5 A gezeigten ähnlich sind, zu der in F i g. 3 A gezeigten dynamischen Flip-Flop-Schaltung hinzugefügt sind.

Die Fig. 6 A und 6B zeigen halbstatische Flip-Flop-Schaltungen, bei denen eine stabilisierende Schaltung 50 für die Ausgangsseite nur einer taktimpulsgesteuerten Schaltung vorgesehen ist, die ein Taktimpulssignal geringerer Frequenz empfängt, wobei die Frequenz des Taktimpulssignals Φ, (Φ[), das an die logische Verzögerungsschaltung 2 angelegt wird, nicht gleich der Frequenz des Taktimpulssignals Φ, (Φ₂) ist, das dem taktimpulsgesteuerten Inverter 3 geliefert wird (d. h., daß die stabilisierende Schaltung für die logische Verzögerungsschaltung 2 vorgesehen ist, wenn die Frequenz des Taktimpulssignals Φ₁ kleiner als die des Taktimpulssignals Φ₂ ist). Wäh-

rend es bei diesen Schaltungen möglich ist, eine stabilisierende Schaltung 50. zu verwenden, die der in den F i g. 5 A und 5 B dargestellten Schaltung ähnlich ist, umfaßt die in den F i g. 6 A und 6 B verwandte stabilisierende Schaltung 50 eine Reihenschaltung eines Inverters 51 und eines taktimpulsgesteuerten Inverters 52, die parallel mit der Verbindungsleitung zwischen der logischen Verzögerungsschaltung 2 und dem Inverter 3 geschaltet ist. Die stabilisierende

ίο Schaltung 50 arbeitet auf die gleiche Weise wie die in Fig. 5 A dargestellte stabilisierende Schaltung3Ό.

F i g. 7 A zeigt eine Änderung der in F i g. 1A dargestellten Flip-Flop-Schaltung, die zwei taktimpulsgesteuerte Transistoren 15 N, zwei taktimpulsgesteuerte Transistoren 15 P und zwei logische Transistoren 14 N umfaßt.

Fig. 7B zeigt in einem Diagramm das Muster der in F i g. 7 A dargestellten Flip-Flop-Schaltung, wenn sie als integrierte Schaltung ausgebildet ist. In Fig. 7B arbeiten ein N-Kanal-Transistor 55N und ein P-Kanal-Transistor 55 P so zusammen, daß sie den in Fi g. 7 A dargestellten Inverter 55 bilden.

Hierzu 7 Blatt Zeichnungen

Claims

Patentansprüche:

1. Ä-5-Flip-Flop-Schaltung mit komplementären Isolierschicht-Feldeffekt-Transistoren, die bei einer bestimmten Kombination der beiden logischen Eingangssignale den Ausgangszustand beibehält und bei anderen Kombinationen in den jeweiligen Zustand ein und desselben Eingangssignals übergeht, gekennzeichnet durch einen ersten Inverter (1), an dessen Eingang eines der logischen Eingangssignale (R oder S) liegt, eine über Taktimpuls (Φ_ν Φ_χ bzw. T bzw. T) gesteuerte Verzögerungsschaltung (2) mit einem Ausgang (18) und drei Eingängen (16, 17, 19), von denen einer (16) mit dem Ausgang des Inveners (1) verbunden ist, der andere (17) das andere logische Eingangssignal (S oder R) empfängt und der dritte (19) über eine Rückkopplung mit dem Ausgang der Ä-S-Flip-Flop-Schaltung in Verbindung steht, und durch einen zweiten In- ao verter (3), dessen Eingang mit dem Ausgang (18) der Verzögerungsschaltung (2) verbunden ist und der das Ausgangssignal (Q) der Ä-S-Flip-Flop-Schaltung liefert.

2. Λ-5-Flip-Flop-SchaItung nach Anspruch 1, as dadurch gekennzeichnet, daß die Verzögeningsschaltung (2) logische UND- und NOR-Gatterschaltungen (4, 5) enthält.

3. Λ-5-Flip-Flop-Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Verzögerungsschaltung (2) logische ODER- und NAND-Gatterschaltungen (6, 7) enthält.

4. Λ-5-Flip-Flop-SchaItung nach Anspruch 1, dadurch gekennzeichnet, daß der zweite Inverter (3) aus einem Paar komplementärer Transistoren (21/V, 21P) und einem Paar taktimpulsgesteuerter Transistoren (25 N, 25P) besteht, die von einem zweiten Taktimpulssignal (Φ, oder T) und dem dazu komplementären Signal (Φ₂ oder T) gesteuert wird.

5. R-5-Flip-Flop-Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Verzögerungsschaltung (2) vier Transistoren (12P, 13P, 14P, 15P) vom selben Kanaltyp, deren Source- und Drainbereiche einen Leitungsweg definieren, und vier weitere Transistoren (12 N, 13 N, 14 N, 15N) vom anderen Kanaltyp aufweist, deren Source- und Drainbereiche ebenfalls einen Leitungsweg definieren, wobei die Leitungswege des ersten und zweiten Transistors (12 P, 13P) parallel geschaltet sind, der Leitungsweg des dritten Transistors (14P) in Reihe mit dem des ersten Transistors (12P) geschaltet ist, die Leitungswege des fünften und sechsten Transistors (12 N, 13 N) in Reihe geschaltet sind, der Leitungsweg des siebten Transistors (14N) parallel zu den in Reihe geschalteten Leitungswegen des fünften und sechsten Transistors (12 N, 13 N) geschaltet ist, der Leitungsweg des zweiten Transistors (13P) in Reihe mit dem des siebten Transistors (14 N) geschaltet ist, der Leitungsweg des vierten Transistors (15 P) zwischen den Leitungsweg des dritten Transistors (14P) und eine Erdklemme einer Arbeilsspannungsquelle geschaltet ist, der Leitungsweg des achten Transistors (15 Λ0 zwischen den Leitungsweg des fünften Transistors (12N) und die andere Klemme (—EVoIt) der Spannungsquelle geschaltet ist, die Gate-Elektroden des ersten und fünften Transistors (12 P, 12N) zusammengeschaltet sind und ein erstes Eingangssignal (R) empfangen, die Gate-Elektroden des zweiten und sechsten Transistors (13 P, 13 N) zusammengeschaltet sind und ein zweites Eingangssignal (S) empfangen, die Gate-Elektroden des dritten und siebten Transistors (14 P, 14 N) zusammengeschaltet sind und ein drittes Eingangssignal empfangen, die Gate-Elektroden des vierten und achten Transistors (15 P, 15 N) zusammengeschaltet sind und die ersten komplementären Taktimpulssignale (Φ,, 0_t) empfangen und der Verbindungspunkt zwischen den Leitungswegen des zweiten und siebten Transistors (13 P, 13N) die Ausgangsklemme der Verzögerungsschaltung (2) bildet.

6. Ä-S-Flip-FIop-SchaltHng nach Anspruch 1, dadurch gekennzeichnet, daß die Verzögerungsschalrung (2) vier Transistoren (12 P, 13 P, 14 P, 15P) von einem Kanaltyp, deren Source- und Drainbereiche einen Leitungsweg definieren und vier weitere Transistoren (12N, 13N, UN, ISN) vom anderen Kanaltyp enthält, deren Source- und Drainbereiche ebenfalls einen Leitungsweg definieren, wobei die Leitunpsweee des ersten >md zweiten Transistors (12 P, 13P) parallel geschaltet sind, der Leitungsweg des dritten Transistors (14P) in Reihe mit dem des ersten Transistors geschaltet ist, die Leitungswege des fünften und sechsten Transistors (12 N, 13N) in Reihe geschaltet sind, der Leitungsweg des siebten Transistors (14 N) parallel mit den in Reihe geschalteten Leitungswegen des fünften und sechsten Transistors (12 N. 13N) geschaltet ist der Leitungsweg des zweiten Transistors (13P) in Reihe mit dem des siebten Transistors (14N) geschaltet ist, die Leitungswege des vierten und achten Transistors (15 P, 15 N) in Reihe zwischen die Lei'ningsweee des zweiten und siebten Transistors (13 P, 14 Λ0 geschaltet sind, die Leitungswege des ersten dritten, vierten, siebten und achten Transistors (12P, 14P, 15P, 14N, ISN) in Reihe zwischen eine Arbeitsspannungsquelle geschaltet sind, die Gate-Elektroden des ersten und fünften Transistors (12 P, 12 N) zusammengeschaltet sind und ein erstes Eingangssignal empfangen, die Gate-Elektroden des zweiten und sechsten Transistors (13 P, 13 N) zusammengeschaltet sind und ein zweites Eingangssignal empfangen, die Gate-Elektroden des dritten und siebten Transistors zusammengeschaltet sind und ein drittes Eingangssignal empfangen, die Gate-Elektroden des vierten und achten Transistors (15 P, 15N) zusammengeschaltet sind und die ersten komplementären Taktimpulssignale (Φ,, Φ,) empfangen und der Verbindungspunkt zwischen den Leitungswegen des vierten und achten Transistors (15 P, 15N) die Ausgangsklemme für die Verzögerungsschaltung (2) bildet.

7. Λ-5-Flip-FIop-Schaltung nach Anspruch 1, gekennzeichnet durch eine Stabilisierungsschaltung (30 oder 50), die mit der Ausgangsseite der Verzögerungsschaltung in Verbindung steht und die Ausgangsspannung der logischen Schaltung nach der Betätigung der Verzögerungsschaltung für eine bestimmte Zeitdauer aufrechterhält.

8. /ϊ-5-Flip-Flop-Schaltung nach Anspruch 7, dadurch gekennzeichnet, daß die Stabilisierungs-

!chaining (30 oder 50) einen Inverter (31) und linen taktimpulsgesteuerten Inverter (32) aufweist, die in Kaskade geschaltet sind, ein Aus- ^angssignal der Verzögerungsschaltung (2) emp-Eangen und ein Ausgangssignal mit der Polarität des Ausgangssignals der Verzögerungsschaltung deren Ausgang liefern, wobei der taktimpulsgesteuerte Inverter (32) wechselweise mit der VerzögeningbGchaltung auf die ersten Taktimpulssignale (Φρ <P_t) anspricht.

9. R-S-Flip-Flop-Schaltung nach Anspruch 4, gekennzeichnet durch eine erste Stabilisierungsschaltung (30), die mit der Ausgangsseite der Verzögerungsschaltung (2) in Verbindung steht und deren Ausgangsspannung nach der Tastung der Verzögerungsschaltung (2) für eine bestimmte Zeitdauer aufrechterhält, und durch eine zweite Stabilisierungsschaltung (40), die mit der Ausgangsseite des zweiten Inverters (3) in Verbindung steht und dessen Ausgangsspannung für eine bestimmte Zeitdauer nach der Tastung des zweiten Inverters (3) aufrechterhält.

10. R-S-Flip-Flop-Schaltung nach Anspruch 9, dadurch gekennzeichnet, daß jede der beiden Stabilisierungsschaltungen (30, 40) einen Inverter (31 oder 51) und einen taktimpulsgesteuerten Inverter (32 oder 52) enthält, die in Kaskade geschaltet sind, ein Ausgangssignal der Verzögerungsschaltung (2) oder des zweiten Inverters (3) empfangen und ein Ausgangssignal mit der Polarität des Ausgangssignals der Verzögerungsschaltung oder des zweiten Inverters an den Ausgang der Verzögerungsschaltung oder des zweiten Inverters legen, wobei der taktimpulsgesteuerte Inverter (32 oder 52) im Wechsel mit der Verzögtrungsschaltung oder des zweiten Inverters auf die ersten oder zweiten Taktimpulssignale (Φ,, Φ, oder Φ₂, Φ₂) anspricht.

11. Ä-S-Flip-Flop-Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß die ersten und zweiten Taktimpulssignale (Φ_ν Φ,) unterschiedliche Frequenzen aufweisen und daß weiterhin eine Stabilisierungsschaltung (50 oder 30) vorgesehen ist, die mit dem Ausgang entweder der Verzögerungsschaltung (2) oder des zweiten Inverters (3) verbunden ist, deren Taktimpulssignal mit einer geringeren Frequenz geliefert wird und die den Ausgang entweder der Verzögerungsschaltung (2) oder des zweiten Inverters (3) für eine bestimmte Zeitdauer aufrechterhält, nachdem eine der Schalhingen (2 oder 3) getastet ist.

12. R-S-Flip-Flop-Schaltung nach Anspruch 11, dadurch gekennzeichnet, daß die Stabilisierungsschaltung (30 oder 50) einen Inverter (31 oder 51) und einen taktimpulsgesteuerten Inverter (32 oder 52) enthält, die in Kaskade geschaltet sind, ein Ausgangssignal entweder der Verzögerungsschaltung (2) oder des zweiten Inverters (3) empfangen und ein Ausgangssignal mit der Polarität des Ausgangssignals entweder der Verzögerungsschaltung (2) oder des zweiten Inverters (3) an den Ausgang einer dieser beiden Schaltungen (2 oder 3) legen, wobei der taktimpulsgesteuerte Inverter (32 oder 52) wechselweise mit einer der Schaltungen (2 oder 3) auf die ersten oder zweiten Taktimpulssignale anspricht.

Die Erfindung betrifft eine Ä-S-Flip-Flop-Schaltung mit komplementären Isolierschicht-Feldeffekt-Transistoren, die bei einer bestimmten Kombination der beiden logischen Eingangssignale den Ausgangszustand beibehält und bei anderen Kombinationen in den jeweiligen Zustand ein und desselben Eingangssignals übergeht.

Eine derartige Schaltung ist beispielsweise in dem Artikel »Using MOS Transistors in Integrated Switching Circuits« aus »Electronic Design«, Dez. 1964 und in »SCP and Solid State Technology« vom Mai 1964, S. 31 bis 34, beschrieben. Diese bekannten Schaltungen bestehen aus überkreuz geschalteten NAND- oder NOR-Gatterschaltungen, welche für niederfrequente Taktimpulssignale sehr stabil sind, welche jedoch den Nachteil haben, daß sie zum einen eine große Anzahl von Elementen aufweisen und zum anderen dann, wenn dem R- und S-Eingang gleichzeitig »1«- oder »O«-Eingangssignale zugeführt werden, in dem sogenannten Eingangssperrzustand kommen, in welchem der Ausgangszustand der Schaltung unbestimmt ist. Beispielsweise wird das bereits vorherrschende Ausgangssignal beibehalten, wenn sowohl der Setz- als auch der Rücksetzeingang sich im Zustand »0« befinden, während der Ausgang den Zustand des Setzsignals einnimmt, wenn Setz- und Rücksetzeingang sich im Zustand »1« und »0« bzw. »0« und »1« befinden. Weisen jedoch sowohl der Setzais auch der Rücksetzeingang beide den Wert »1« auf, so ist das Ausgangssignal unbestimmt. Darüber hinaus wird bei diesen bekannten Schaltungen ein Ausgangssignal synchron mit der ansteigenden oder abfallenden Flanke des Taktimpulses ohne jede Verzögerung erzeugt. Sollen jedoch diese bekannten Schaltungen so ausgelegt werden, daß das Ausgangssignal mit einer gewissen Verzögerung abgegeben wird, dann müssen zwei gleiche Schaltungen in Kaskade geschaltet werden und von Taktimpulsen T und T gesteuert werden. Eine solche aus zwei Stufen bestehende Schaltung weist eine große Anzahl von Elementen auf und erfordert damit eine komplizierte Verdrahtung sowie ein kompliziertes Muster der integrierten Schaltung. Um dies zu erreichen, ist daher ein übergroßes Halbleiterplättchen erforderlich.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Ä-S-Flip-Flop-Schaltung gemäß dem Oberbegriff des Anspruchs 1 zu schaffen, die trotz einer geringeren Anzahl an Elementen Ausgangssignale mit einer bestimmten Verzögerung abgeben und damit ab Speicherelement verwendet werden kann und auch in dem Fall, in welchem sich der Setz- und der Rücksetzeingang in demselben Zustand befinden, ein definiertes Ausgangssignal abgeben kann.

Gemäß der Erfindung ist die Ä-S-Flip-Flop-Schaltung gemäß dem Oberbegriff des Anspruchs 1 gekennzeichnet durch einen ersten Inverter, an dessen Eingang eines der logischen Eingangssignale liegt, eine über Taktimpulse gesteuerte Verzögerungsschaltung mit einem Ausgang und drei Eingängen, von denen einer mit dem Ausgang des Inverters verbunden ist, der andere das andere logische Eingangssignal empfängt und der dritte über eine Rückkopplung mit dem Ausgang der R-S-Flip-F'op-Schaltung in Verbindung steht, und durch einen zweiten Inverter, dessen Eingang mit dem Ausgang der Verzögerungsschaltung verbunden ist und der das Ausgangssignal der R-S-Flip-Flop-Schaltung liefert.

Hierbei ist die erfindungsgemäße Flip-Flop-Schal-