JPS5936427A - 出力回路 - Google Patents
出力回路Info
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- JPS5936427A JPS5936427A JP57148064A JP14806482A JPS5936427A JP S5936427 A JPS5936427 A JP S5936427A JP 57148064 A JP57148064 A JP 57148064A JP 14806482 A JP14806482 A JP 14806482A JP S5936427 A JPS5936427 A JP S5936427A
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- JP
- Japan
- Prior art keywords
- output
- mo8t
- terminal
- voltage
- gate
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は電界効果形トランジスタ（以下、［ＭＯ８Ｔ
Ｊと呼ぶ。）を用いた半導体集積回路の出力回路に関す
るものである。
Ｊと呼ぶ。）を用いた半導体集積回路の出力回路に関す
るものである。
第１図は従来の出力回路を有する２個の半導体集積回路
の各出力端子を直結したシステムが示されている。
の各出力端子を直結したシステムが示されている。
図の様に複数の半導体集積回路の出力端子を共通に接続
しその共通端子をそのシステムの出力端子として用いる
ことは一般的によく知られている。
しその共通端子をそのシステムの出力端子として用いる
ことは一般的によく知られている。
第１図において、（１０ａ）は第１の半導体集積回路の
出力回路部分である。ＣＩＡ）はその出力端子、（２ａ
）は電源電圧の加わる端子、（３ａ）は電源端子（２ａ
）と出力端子（１ａ）との間に接続されたプルアップＭ
Ｏ３Ｔ、（４ａ）は出力端子（１ａ）と接地との間に接
続されたプルダウンＭＯ８Ｔ、（５ａ）はＭＯ８Ｔ （
３ａ）を制御する信号ＯＵＴが加わる端子、（６ａ）は
ＭＯ８Ｔ （４ａ）を制御し上記信号ＯＵＴと補数関係
にある信号ＯＵＴが加わる端子、（７ａ）は端子（５ａ
）と接地との間に接続されたＭＯ８Ｔ 、 （８ａ）
は端子（６ａ）と接地との間に接続されたＭＯ８Ｔ 、
（９ａ）はＭＯ８Ｔ （７ａ） 、 （８ａ）を制御
する信号０８１が加わる端子である。また、第２の半導
体集積回路の出力回路（ＩＯｂ）における（１ｂ）〜（
９ｂ）は上記第１の半導体集積回路の出力回Ｗ！（ｌｏ
ａ）における（ｌａ）〜（９ａ）にそれぞ゛れ相当する
。（１１）は２つの半導体集積回路の出力回路（１０ａ
） 、 （１０ｂ）の共通出力端子である。
出力回路部分である。ＣＩＡ）はその出力端子、（２ａ
）は電源電圧の加わる端子、（３ａ）は電源端子（２ａ
）と出力端子（１ａ）との間に接続されたプルアップＭ
Ｏ３Ｔ、（４ａ）は出力端子（１ａ）と接地との間に接
続されたプルダウンＭＯ８Ｔ、（５ａ）はＭＯ８Ｔ （
３ａ）を制御する信号ＯＵＴが加わる端子、（６ａ）は
ＭＯ８Ｔ （４ａ）を制御し上記信号ＯＵＴと補数関係
にある信号ＯＵＴが加わる端子、（７ａ）は端子（５ａ
）と接地との間に接続されたＭＯ８Ｔ 、 （８ａ）
は端子（６ａ）と接地との間に接続されたＭＯ８Ｔ 、
（９ａ）はＭＯ８Ｔ （７ａ） 、 （８ａ）を制御
する信号０８１が加わる端子である。また、第２の半導
体集積回路の出力回路（ＩＯｂ）における（１ｂ）〜（
９ｂ）は上記第１の半導体集積回路の出力回Ｗ！（ｌｏ
ａ）における（ｌａ）〜（９ａ）にそれぞ゛れ相当する
。（１１）は２つの半導体集積回路の出力回路（１０ａ
） 、 （１０ｂ）の共通出力端子である。
次に泥１図の回路の動作を説明する。便宜上回路に用い
られているＭＯ８ＴはすべてｎチャネルＭＯ８Ｔである
ものさして説明する。
られているＭＯ８ＴはすべてｎチャネルＭＯ８Ｔである
ものさして説明する。
複数の半導体集積回路の出力端子を共通に接続した第１
図のようなシステムでは、いずれか１個の選択された半
導体集積回路の出力状態が出力端子（１すに現われ、非
選択状態にある他の半導体集積回路の出力状態は出力端
子（１１）に影響のないように制（財）される。このた
めに各半導体集積向Ｗｔ （ｌａ）。
図のようなシステムでは、いずれか１個の選択された半
導体集積回路の出力状態が出力端子（１すに現われ、非
選択状態にある他の半導体集積回路の出力状態は出力端
子（１１）に影響のないように制（財）される。このた
めに各半導体集積向Ｗｔ （ｌａ）。
（４ｂ）を非選択または選択にするために、 ＭＯ８Ｔ
（７ａ）、 （８ａ）および（）ｂ）、 （８１：＋
）が設けられており、これにチップセレクト信号Ｃ３ｌ
ｉ−よびＣ８２がそれぞれのゲートに供給される。いま
、第１図において、半導体集積回路（１ａ）のみの出力
状態を出力端子（１０に伝える之めに、チップセレクト
信号ｃｓ１を°°０°。
（７ａ）、 （８ａ）および（）ｂ）、 （８１：＋
）が設けられており、これにチップセレクト信号Ｃ３ｌ
ｉ−よびＣ８２がそれぞれのゲートに供給される。いま
、第１図において、半導体集積回路（１ａ）のみの出力
状態を出力端子（１０に伝える之めに、チップセレクト
信号ｃｓ１を°°０°。
にＯ８２を°°１°゛にする。このようＡ状態で、端子
（５ａ）。
（５ａ）。
（６ａ）に互いに補数関係にある信号が供給されると５
その信号がそれぞれＭＯ８Ｔ （ａａ）、 （４ａ）の
ゲートに伝わり、その信号のレー＼ルに応じて出力端子
（ｌａ） Ｋ１゛１°１ま之は°ＩＯ°“が出る。例え
ば、端子（５ａ）への信号ＯＵＴがＩＩ Ｉ ＩＩで端
子（６ａ）への信号ＯＵＴがＩＩ □ ＩＩのときには
出力端子（ｌａ）には“°ｌ°°が出る。一方、半導体
集積向Ｍ （１０１））側ではチップセレクト信号Ｃ８
２がＩＩ Ｉ ＩＩであるのでＭＯ８Ｔ （７ｂ）、
（８ｂ）は４通し、ＭＯ８Ｔ（３ｂ）、 （４ｂ）はと
もにゲートが接地されるので非導通となり、端子（１ｂ
）はフローティングとなり、端子（５ｂ）、 （６ｂ）
に加えられた信号は出力端子（ｌｂ）に現れない。半導
体集積回路（１０ｂ）側からの出力を端子（ＩＩ）に伝
える場合にはチップセレクト信号０８１を”ｌ” 、
Ｃ８２を°ｌＯ°°にすればよい。
その信号がそれぞれＭＯ８Ｔ （ａａ）、 （４ａ）の
ゲートに伝わり、その信号のレー＼ルに応じて出力端子
（ｌａ） Ｋ１゛１°１ま之は°ＩＯ°“が出る。例え
ば、端子（５ａ）への信号ＯＵＴがＩＩ Ｉ ＩＩで端
子（６ａ）への信号ＯＵＴがＩＩ □ ＩＩのときには
出力端子（ｌａ）には“°ｌ°°が出る。一方、半導体
集積向Ｍ （１０１））側ではチップセレクト信号Ｃ８
２がＩＩ Ｉ ＩＩであるのでＭＯ８Ｔ （７ｂ）、
（８ｂ）は４通し、ＭＯ８Ｔ（３ｂ）、 （４ｂ）はと
もにゲートが接地されるので非導通となり、端子（１ｂ
）はフローティングとなり、端子（５ｂ）、 （６ｂ）
に加えられた信号は出力端子（ｌｂ）に現れない。半導
体集積回路（１０ｂ）側からの出力を端子（ＩＩ）に伝
える場合にはチップセレクト信号０８１を”ｌ” 、
Ｃ８２を°ｌＯ°°にすればよい。
上記のように、半導体集積回路の出力端子を共通に接続
するようなシステムでは、一方の出力回路が働いている
ときは他方の出力回路の出力ＭＯ８Ｔが非導通になるよ
うにチップセレクト信号ａＳによる制御が行なわれる。
するようなシステムでは、一方の出力回路が働いている
ときは他方の出力回路の出力ＭＯ８Ｔが非導通になるよ
うにチップセレクト信号ａＳによる制御が行なわれる。
その理由は、もし他方の出力ＭＯ８Ｔが４Ｊ曲している
と２つの出力の間で干渉が起こり端子（川の１１１１１
、 ＩＩ □ １１のレベルが悪化することになるか
らである。
と２つの出力の間で干渉が起こり端子（川の１１１１１
、 ＩＩ □ １１のレベルが悪化することになるか
らである。
上記のようにこの種類のシステムでは非選択側の出力Ｍ
Ｏ８Ｔは非導通であることが必要であるが。
Ｏ８Ｔは非導通であることが必要であるが。
一方で出力ＭＯ８Ｔの高速動作のために出力ＭＯ８Ｔの
チャネル長を短くし出力ＭＯ８Ｔのコンダクタンスを大
きくする必要がある。しかし、出力ＭＯ８Ｔのチャネル
長を短くすると、短チヤネル効果によって、ＭＯ８Ｔの
しきい値電圧が必要以上に低下する場合がある。このよ
うなとき、端子ｆ５１ 、 ＋６１を接地し出力ＭＯ８
Ｔのゲート電圧を接地レベルにしてもＭＯ８Ｔは完全に
非導通にならすに、出力ＭＯ８Ｔの抵抗が数ＭΩ〜数１
００にΩの有限値になることがある。
チャネル長を短くし出力ＭＯ８Ｔのコンダクタンスを大
きくする必要がある。しかし、出力ＭＯ８Ｔのチャネル
長を短くすると、短チヤネル効果によって、ＭＯ８Ｔの
しきい値電圧が必要以上に低下する場合がある。このよ
うなとき、端子ｆ５１ 、 ＋６１を接地し出力ＭＯ８
Ｔのゲート電圧を接地レベルにしてもＭＯ８Ｔは完全に
非導通にならすに、出力ＭＯ８Ｔの抵抗が数ＭΩ〜数１
００にΩの有限値になることがある。
このとき、もし共通出力端子に非選択状態にある出力回
路が１００個接続されているとする吉、共通の抵抗は数
１ＯＫΩ〜数にΩとなり１選択状態の出力回路から出る
出力レベルに悪影響を与えることＫなる。
路が１００個接続されているとする吉、共通の抵抗は数
１ＯＫΩ〜数にΩとなり１選択状態の出力回路から出る
出力レベルに悪影響を与えることＫなる。
この発明は上記した点に雉みてなされたものであり、チ
ップセレクト信号によって制ｒＩｌｉｌされるＭＯ８Ｔ
＋７１ 、 （８Ｉのソース電極の電位を接地電位よ
り低くして非選択時の出力ＭＯ８Ｔ （３） 、 ＋４
１を完全に非導通にし共通出力端子への影響をなくすこ
七を目的にしている。
ップセレクト信号によって制ｒＩｌｉｌされるＭＯ８Ｔ
＋７１ 、 （８Ｉのソース電極の電位を接地電位よ
り低くして非選択時の出力ＭＯ８Ｔ （３） 、 ＋４
１を完全に非導通にし共通出力端子への影響をなくすこ
七を目的にしている。
以下この発明の一実施例を第２図に基づいて説明する。
第２図において、第１図に示すものと同一符号は同−又
は相当部分を示すものであり、 ＭＯ８Ｔ ＋７１ 、
＋８１のソース電極が接地レベルよりも低い所定電圧
ＶＮ （この場合−ＶＴＲ）を発生する電圧発生源に接
続されたことが第１図に示すものと相違するものである
。
は相当部分を示すものであり、 ＭＯ８Ｔ ＋７１ 、
＋８１のソース電極が接地レベルよりも低い所定電圧
ＶＮ （この場合−ＶＴＲ）を発生する電圧発生源に接
続されたことが第１図に示すものと相違するものである
。
第２図の回路の基本的な回路動作は第１図に示すものと
同じであるので相違する動作、つまりＶＮによる動作を
主として以下に述べる。第２図において非選択側の出力
ＭＯ８Ｔ （３） 、 、＋４１のゲート電極の電位は
接地レベルよりも低い−Ｖｒｕ （ＶＴＲは出力ＭＯ８
Ｔのしきい電圧）になるので、出力ＭＯ８Ｔ（３） 。
同じであるので相違する動作、つまりＶＮによる動作を
主として以下に述べる。第２図において非選択側の出力
ＭＯ８Ｔ （３） 、 、＋４１のゲート電極の電位は
接地レベルよりも低い−Ｖｒｕ （ＶＴＲは出力ＭＯ８
Ｔのしきい電圧）になるので、出力ＭＯ８Ｔ（３） 。
（４）は非導通になり出力端子（１１）に非選択側の出
力の影響が現れなくなる。−力選択側はチップセレクト
信号ａＳが°°０゛であるので、上記の非選択側の出力
ＭＯ８Ｔ （３） 、 （４１と同じ理由でＭＯ８Ｔ
＋７１ 、 （８１がいくぶん導通し端子（５１、＋６
１のレベルが悪化することが考えられる。しかし、一般
的にこのような回路はＯＵＴ、 ＯＵＴ信号よりもａＳ
信号の方が十分速く供給されるので、 ＭＯ８’Ｔ （
７１、（８１はＭＯ８Ｔ （３） 、 ＋４１はど速く
動作する必要はす＜、そのチャネル長はＭＯ８Ｔ （３
） 。
力の影響が現れなくなる。−力選択側はチップセレクト
信号ａＳが°°０゛であるので、上記の非選択側の出力
ＭＯ８Ｔ （３） 、 （４１と同じ理由でＭＯ８Ｔ
＋７１ 、 （８１がいくぶん導通し端子（５１、＋６
１のレベルが悪化することが考えられる。しかし、一般
的にこのような回路はＯＵＴ、 ＯＵＴ信号よりもａＳ
信号の方が十分速く供給されるので、 ＭＯ８’Ｔ （
７１、（８１はＭＯ８Ｔ （３） 、 ＋４１はど速く
動作する必要はす＜、そのチャネル長はＭＯ８Ｔ （３
） 。
（４）よりも長くとれるし、ま之そのしきい値電圧もゲ
ーｔｔａ極形成時のイオン注入等によって意図的に大き
くできるので、チップセレクト信号ｃｓがＩＩ（１“°
のとき完全に非導通にすることは可能である。
ーｔｔａ極形成時のイオン注入等によって意図的に大き
くできるので、チップセレクト信号ｃｓがＩＩ（１“°
のとき完全に非導通にすることは可能である。
次に第２図に示すものの接地電位以下の所定電位ＶＮを
発生する電圧発生念について第３図に基づいて説明する
。
発生する電圧発生念について第３図に基づいて説明する
。
このものは、出力回路吉同−基板上に形成できるもので
あり、第３図において、（２）は−ＶＴＨの電圧が発生
される出力端子、０３は出力重圧を−ＶＴＲにするため
のクランプ用ＭＯ８Ｔで、出力端子■と接地間に接続さ
れ、ゲートが接地されているものである。■は第１の整
流用ＭＯ８Ｔで、一方の主′電極およびゲートが出力端
子（至）に接続されている。（至）は第２の整流用ＭＯ
８Ｔで、その一方の主磁極には第１の整流用ＭＯ６１Ｔ
−の他方の主電極およびゲートが接続され、他方の主電
極が接地されているものである。
あり、第３図において、（２）は−ＶＴＨの電圧が発生
される出力端子、０３は出力重圧を−ＶＴＲにするため
のクランプ用ＭＯ８Ｔで、出力端子■と接地間に接続さ
れ、ゲートが接地されているものである。■は第１の整
流用ＭＯ８Ｔで、一方の主′電極およびゲートが出力端
子（至）に接続されている。（至）は第２の整流用ＭＯ
８Ｔで、その一方の主磁極には第１の整流用ＭＯ６１Ｔ
−の他方の主電極およびゲートが接続され、他方の主電
極が接地されているものである。
弼は整流ノード、（ロ）は結合容量で、クロック信号ψ
Ｃの加わる端子Ｏｅ七第１の整流用ＭＯ８Ｔ Ｃ；！４
の他方の主車極間に接続されているものである。
Ｃの加わる端子Ｏｅ七第１の整流用ＭＯ８Ｔ Ｃ；！４
の他方の主車極間に接続されているものである。
このものにおいて、その動作を説明すると、一般に、第
３図のものにおいてクランプ用ＨＯ８Ｔ（イ）のない回
路構成のものは良く知られてトリ、クロック信号ψＣの
電圧振幅をＶ、第１および第２の整流用ＭＯ８Ｔ鰯、弼
のしきい値電圧をＶＴ）ｌとすると、出力端子（２）に
は−（Ｖ−２Ｖｑ・Ｈ）の負電圧が生じるものである。
３図のものにおいてクランプ用ＨＯ８Ｔ（イ）のない回
路構成のものは良く知られてトリ、クロック信号ψＣの
電圧振幅をＶ、第１および第２の整流用ＭＯ８Ｔ鰯、弼
のしきい値電圧をＶＴ）ｌとすると、出力端子（２）に
は−（Ｖ−２Ｖｑ・Ｈ）の負電圧が生じるものである。
そして、第３図に示すように出力端子６２にクランプ用
ＭＯ８Ｔ Ｃ（ｅを接続すると、出力端子（３２の屯田
が−ＶＴＩＩＩより負の場合にはこのクランプ用ＭＯ８
Ｔ（ト）を通して接地点から耐流が流れるので、出力端
子θ２の電圧は−ＶＴＨにクランプされることになるも
のである。すなわち、出力端子ｉ３のには一定の−ＶＴ
Ｒの電圧が供給されることになるものである。
ＭＯ８Ｔ Ｃ（ｅを接続すると、出力端子（３２の屯田
が−ＶＴＩＩＩより負の場合にはこのクランプ用ＭＯ８
Ｔ（ト）を通して接地点から耐流が流れるので、出力端
子θ２の電圧は−ＶＴＨにクランプされることになるも
のである。すなわち、出力端子ｉ３のには一定の−ＶＴ
Ｒの電圧が供給されることになるものである。
第４図はこの発明の他の実姉例を示す四路図で、第４図
において用２図に示すものと同一符号は同−又は相当部
分を示すものであり、各出力回路（１０ａ）、 （ｌｏ
ｂ） 、プルアップ側の回Ｗ ＣｖｌｏＳＴ（３１、＋
７＋で構成される〕を除去し、出力端子（１１）と電源
端子０□□□吉の間に共通のプルアップ抵抗（１４）を
設けて用いるもので、オープンドレイン形出力と呼ばれ
ている出力回路方式である。この図における回路動作も
第２図のものと同じで、非選択状態の出力ＭＯ８Ｔ（４
１を完全に非導通にすることにより出力端子（１１）の
“°１°°レベルの低下が防げることは第２図の１用路
動作から容易に類推できるものである。
において用２図に示すものと同一符号は同−又は相当部
分を示すものであり、各出力回路（１０ａ）、 （ｌｏ
ｂ） 、プルアップ側の回Ｗ ＣｖｌｏＳＴ（３１、＋
７＋で構成される〕を除去し、出力端子（１１）と電源
端子０□□□吉の間に共通のプルアップ抵抗（１４）を
設けて用いるもので、オープンドレイン形出力と呼ばれ
ている出力回路方式である。この図における回路動作も
第２図のものと同じで、非選択状態の出力ＭＯ８Ｔ（４
１を完全に非導通にすることにより出力端子（１１）の
“°１°°レベルの低下が防げることは第２図の１用路
動作から容易に類推できるものである。
上記滋明けずへてｎチャネルＭＯ８Ｔを用い次場合につ
いて述べたが、ｐチャネルＭＯ８Ｔを用いた場合にもこ
の発明の主旨は適用できる。
いて述べたが、ｐチャネルＭＯ８Ｔを用いた場合にもこ
の発明の主旨は適用できる。
以上詳述したように、この発明ではゲート入力に応じて
２値論理電圧のいずれか一方を出力する出力ＭＯ８Ｔの
ゲートと低電位点との間に制御用ＭＯ８Ｔを接続し、こ
の制御用ＭＯ８Ｔのゲートへ供給される制（財）′屯田
によって出力ＭＯ８Ｔを非導通状態にする出力回路にお
いて、上記低電位点の電位を上記２値論理屯圧の低レベ
ル側の値より低くしたので。
２値論理電圧のいずれか一方を出力する出力ＭＯ８Ｔの
ゲートと低電位点との間に制御用ＭＯ８Ｔを接続し、こ
の制御用ＭＯ８Ｔのゲートへ供給される制（財）′屯田
によって出力ＭＯ８Ｔを非導通状態にする出力回路にお
いて、上記低電位点の電位を上記２値論理屯圧の低レベ
ル側の値より低くしたので。
出力ＭＯ８Ｔを非導通状態にすべきときは完全に非−ネ
通化がｏＪ能となり、このような出力ＭＯ８Ｔを複数個
並列接続しても出力間に干渉を起こすこともない。
通化がｏＪ能となり、このような出力ＭＯ８Ｔを複数個
並列接続しても出力間に干渉を起こすこともない。
第１図は従来技術による半ｊｐ体集積同す各の出力回路
の要部回路図、第２図はこの発明の一実Ｍａ例になる半
導体集積回路の出力回路の要部回路図。 第３図は第２図の実施例における所定゛電圧ＶＮの発生
源の一例を示す回路図、と１４図はこの発明の他の実施
例になる半導体集積回ｂ１６の出力回路の要部回路図で
ある。 １１２１において、（ｌＡ）、 （ｌｂ）は出力端子、
（２ａ）、 （２ｂ）は電源・端子（高レベル側の
論理゛１４１圧点）、（あ）。 （３ｂ）はプルアップＭＯ８Ｔ 、 （４ａ）、 （４
ｂ）は出力ＭＯ８Ｔ（第１の絶縁ゲート形電界効果トラ
ンジスタ）、（６Ａ）、 （６ｂ）は出力すべき倫理重
圧の供給端チ、（ａａ）。 （８ｂ）は第２の絶縁ゲート形′）Ｉｔ界効果トランジ
スタ、（９ａ）、 （９ｂ）は制商１信号供給端子、（
１２ａ）、 （１２ｂ） ｉｊ低レベル側の１、ｈ６理
電圧より低い電圧点である。 なお、はＩ中間−符号は同一または相当部分を示す。 第１図 第３図 ６
の要部回路図、第２図はこの発明の一実Ｍａ例になる半
導体集積回路の出力回路の要部回路図。 第３図は第２図の実施例における所定゛電圧ＶＮの発生
源の一例を示す回路図、と１４図はこの発明の他の実施
例になる半導体集積回ｂ１６の出力回路の要部回路図で
ある。 １１２１において、（ｌＡ）、 （ｌｂ）は出力端子、
（２ａ）、 （２ｂ）は電源・端子（高レベル側の
論理゛１４１圧点）、（あ）。 （３ｂ）はプルアップＭＯ８Ｔ 、 （４ａ）、 （４
ｂ）は出力ＭＯ８Ｔ（第１の絶縁ゲート形電界効果トラ
ンジスタ）、（６Ａ）、 （６ｂ）は出力すべき倫理重
圧の供給端チ、（ａａ）。 （８ｂ）は第２の絶縁ゲート形′）Ｉｔ界効果トランジ
スタ、（９ａ）、 （９ｂ）は制商１信号供給端子、（
１２ａ）、 （１２ｂ） ｉｊ低レベル側の１、ｈ６理
電圧より低い電圧点である。 なお、はＩ中間−符号は同一または相当部分を示す。 第１図 第３図 ６
Claims (1)
- 一方の主′電極を高レベル側の論理電圧点にプルアップ
された出力端子に、他方の主電極を低レベル側の論理電
圧点に接続され、ゲート電極に出力すべき論理電圧が供
給される第１の絶縁ゲート形電界効果トランジスタと、
一方の主電極を上記第１の絶瞳ゲート形電界効果トラン
ジスタのゲート？ｌ（極に他方の主電極を上記低レベル
側の倫理電圧点より低い電圧点に接続され、ゲート電極
に制御信号が供給される第２の絶縁ゲート形電界効果ト
ランジスタとを備えたことを特徴とする出力回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148064A JPS5936427A (ja) | 1982-08-24 | 1982-08-24 | 出力回路 |
| US06/525,901 US4571509A (en) | 1982-08-24 | 1983-08-24 | Output circuit having decreased interference between output terminals |
| DE3330559A DE3330559C2 (de) | 1982-08-24 | 1983-08-24 | Ausgangsschaltung für eine integrierte Halbleiterschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148064A JPS5936427A (ja) | 1982-08-24 | 1982-08-24 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5936427A true JPS5936427A (ja) | 1984-02-28 |
| JPH0322735B2 JPH0322735B2 (ja) | 1991-03-27 |
Family
ID=15444382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57148064A Granted JPS5936427A (ja) | 1982-08-24 | 1982-08-24 | 出力回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4571509A (ja) |
| JP (1) | JPS5936427A (ja) |
| DE (1) | DE3330559C2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8303835A (nl) * | 1983-11-08 | 1985-06-03 | Philips Nv | Digitale signaalomkeerschakeling. |
| JPH0738583B2 (ja) * | 1985-01-26 | 1995-04-26 | 株式会社東芝 | 半導体集積回路 |
| JPS61263313A (ja) * | 1985-05-17 | 1986-11-21 | Matsushita Electric Ind Co Ltd | セレクタ付ラツチ回路 |
| JPH0289357A (ja) * | 1988-09-27 | 1990-03-29 | Nec Corp | 半導体回路 |
| JPH0777345B2 (ja) * | 1988-11-04 | 1995-08-16 | 三菱電機株式会社 | 半導体装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2156166C3 (de) * | 1971-11-12 | 1982-01-28 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Elektronischer Schalter |
| US3866186A (en) * | 1972-05-16 | 1975-02-11 | Tokyo Shibaura Electric Co | Logic circuit arrangement employing insulated gate field effect transistors |
| NL7209535A (ja) * | 1972-07-08 | 1974-01-10 | ||
| US3846643A (en) * | 1973-06-29 | 1974-11-05 | Ibm | Delayless transistor latch circuit |
| IT1009540B (it) * | 1974-01-04 | 1976-12-20 | Sits Soc It Telecom Siemens | Interruttore con stadio separatore di tipo elettronico completamente integrato |
| US4093875A (en) * | 1977-01-31 | 1978-06-06 | International Business Machines Corporation | Field effect transistor (FET) circuit utilizing substrate potential for turning off depletion mode devices |
| JPS5567235A (en) * | 1978-11-14 | 1980-05-21 | Nec Corp | Output circuit |
| US4256978A (en) * | 1978-12-26 | 1981-03-17 | Honeywell Inc. | Alternating polarity power supply control apparatus |
| JPS5632758A (en) * | 1979-08-27 | 1981-04-02 | Fujitsu Ltd | Substrate bias generating circuit |
| US4296340A (en) * | 1979-08-27 | 1981-10-20 | Intel Corporation | Initializing circuit for MOS integrated circuits |
| US4395645A (en) * | 1980-12-05 | 1983-07-26 | International Telephone And Telegraph Corporation | Mosfet logic inverter buffer circuit for integrated circuits |
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