JPS5936427A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPS5936427A JPS5936427A JP57148064A JP14806482A JPS5936427A JP S5936427 A JPS5936427 A JP S5936427A JP 57148064 A JP57148064 A JP 57148064A JP 14806482 A JP14806482 A JP 14806482A JP S5936427 A JPS5936427 A JP S5936427A
- Authority
- JP
- Japan
- Prior art keywords
- output
- mo8t
- terminal
- voltage
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は電界効果形トランジスタ(以下、[MO8T
Jと呼ぶ。)を用いた半導体集積回路の出力回路に関す
るものである。
Jと呼ぶ。)を用いた半導体集積回路の出力回路に関す
るものである。
第1図は従来の出力回路を有する2個の半導体集積回路
の各出力端子を直結したシステムが示されている。
の各出力端子を直結したシステムが示されている。
図の様に複数の半導体集積回路の出力端子を共通に接続
しその共通端子をそのシステムの出力端子として用いる
ことは一般的によく知られている。
しその共通端子をそのシステムの出力端子として用いる
ことは一般的によく知られている。
第1図において、(10a)は第1の半導体集積回路の
出力回路部分である。CIA)はその出力端子、(2a
)は電源電圧の加わる端子、(3a)は電源端子(2a
)と出力端子(1a)との間に接続されたプルアップM
O3T、(4a)は出力端子(1a)と接地との間に接
続されたプルダウンMO8T、(5a)はMO8T (
3a)を制御する信号OUTが加わる端子、(6a)は
MO8T (4a)を制御し上記信号OUTと補数関係
にある信号OUTが加わる端子、(7a)は端子(5a
)と接地との間に接続されたMO8T 、 (8a)
は端子(6a)と接地との間に接続されたMO8T 、
(9a)はMO8T (7a) 、 (8a)を制御
する信号081が加わる端子である。また、第2の半導
体集積回路の出力回路(IOb)における(1b)〜(
9b)は上記第1の半導体集積回路の出力回W!(lo
a)における(la)〜(9a)にそれぞ゛れ相当する
。(11)は2つの半導体集積回路の出力回路(10a
) 、 (10b)の共通出力端子である。
出力回路部分である。CIA)はその出力端子、(2a
)は電源電圧の加わる端子、(3a)は電源端子(2a
)と出力端子(1a)との間に接続されたプルアップM
O3T、(4a)は出力端子(1a)と接地との間に接
続されたプルダウンMO8T、(5a)はMO8T (
3a)を制御する信号OUTが加わる端子、(6a)は
MO8T (4a)を制御し上記信号OUTと補数関係
にある信号OUTが加わる端子、(7a)は端子(5a
)と接地との間に接続されたMO8T 、 (8a)
は端子(6a)と接地との間に接続されたMO8T 、
(9a)はMO8T (7a) 、 (8a)を制御
する信号081が加わる端子である。また、第2の半導
体集積回路の出力回路(IOb)における(1b)〜(
9b)は上記第1の半導体集積回路の出力回W!(lo
a)における(la)〜(9a)にそれぞ゛れ相当する
。(11)は2つの半導体集積回路の出力回路(10a
) 、 (10b)の共通出力端子である。
次に泥1図の回路の動作を説明する。便宜上回路に用い
られているMO8TはすべてnチャネルMO8Tである
ものさして説明する。
られているMO8TはすべてnチャネルMO8Tである
ものさして説明する。
複数の半導体集積回路の出力端子を共通に接続した第1
図のようなシステムでは、いずれか1個の選択された半
導体集積回路の出力状態が出力端子(1すに現われ、非
選択状態にある他の半導体集積回路の出力状態は出力端
子(11)に影響のないように制(財)される。このた
めに各半導体集積向Wt (la)。
図のようなシステムでは、いずれか1個の選択された半
導体集積回路の出力状態が出力端子(1すに現われ、非
選択状態にある他の半導体集積回路の出力状態は出力端
子(11)に影響のないように制(財)される。このた
めに各半導体集積向Wt (la)。
(4b)を非選択または選択にするために、 MO8T
(7a)、 (8a)および()b)、 (81:+
)が設けられており、これにチップセレクト信号C3l
i−よびC82がそれぞれのゲートに供給される。いま
、第1図において、半導体集積回路(1a)のみの出力
状態を出力端子(10に伝える之めに、チップセレクト
信号cs1を°°0°。
(7a)、 (8a)および()b)、 (81:+
)が設けられており、これにチップセレクト信号C3l
i−よびC82がそれぞれのゲートに供給される。いま
、第1図において、半導体集積回路(1a)のみの出力
状態を出力端子(10に伝える之めに、チップセレクト
信号cs1を°°0°。
にO82を°°1°゛にする。このようA状態で、端子
(5a)。
(5a)。
(6a)に互いに補数関係にある信号が供給されると5
その信号がそれぞれMO8T (aa)、 (4a)の
ゲートに伝わり、その信号のレー\ルに応じて出力端子
(la) K1゛1°1ま之は°IO°“が出る。例え
ば、端子(5a)への信号OUTがII I IIで端
子(6a)への信号OUTがII □ IIのときには
出力端子(la)には“°l°°が出る。一方、半導体
集積向M (101))側ではチップセレクト信号C8
2がII I IIであるのでMO8T (7b)、
(8b)は4通し、MO8T(3b)、 (4b)はと
もにゲートが接地されるので非導通となり、端子(1b
)はフローティングとなり、端子(5b)、 (6b)
に加えられた信号は出力端子(lb)に現れない。半導
体集積回路(10b)側からの出力を端子(II)に伝
える場合にはチップセレクト信号081を”l” 、
C82を°lO°°にすればよい。
その信号がそれぞれMO8T (aa)、 (4a)の
ゲートに伝わり、その信号のレー\ルに応じて出力端子
(la) K1゛1°1ま之は°IO°“が出る。例え
ば、端子(5a)への信号OUTがII I IIで端
子(6a)への信号OUTがII □ IIのときには
出力端子(la)には“°l°°が出る。一方、半導体
集積向M (101))側ではチップセレクト信号C8
2がII I IIであるのでMO8T (7b)、
(8b)は4通し、MO8T(3b)、 (4b)はと
もにゲートが接地されるので非導通となり、端子(1b
)はフローティングとなり、端子(5b)、 (6b)
に加えられた信号は出力端子(lb)に現れない。半導
体集積回路(10b)側からの出力を端子(II)に伝
える場合にはチップセレクト信号081を”l” 、
C82を°lO°°にすればよい。
上記のように、半導体集積回路の出力端子を共通に接続
するようなシステムでは、一方の出力回路が働いている
ときは他方の出力回路の出力MO8Tが非導通になるよ
うにチップセレクト信号aSによる制御が行なわれる。
するようなシステムでは、一方の出力回路が働いている
ときは他方の出力回路の出力MO8Tが非導通になるよ
うにチップセレクト信号aSによる制御が行なわれる。
その理由は、もし他方の出力MO8Tが4J曲している
と2つの出力の間で干渉が起こり端子(川の11111
、 II □ 11のレベルが悪化することになるか
らである。
と2つの出力の間で干渉が起こり端子(川の11111
、 II □ 11のレベルが悪化することになるか
らである。
上記のようにこの種類のシステムでは非選択側の出力M
O8Tは非導通であることが必要であるが。
O8Tは非導通であることが必要であるが。
一方で出力MO8Tの高速動作のために出力MO8Tの
チャネル長を短くし出力MO8Tのコンダクタンスを大
きくする必要がある。しかし、出力MO8Tのチャネル
長を短くすると、短チヤネル効果によって、MO8Tの
しきい値電圧が必要以上に低下する場合がある。このよ
うなとき、端子f51 、 +61を接地し出力MO8
Tのゲート電圧を接地レベルにしてもMO8Tは完全に
非導通にならすに、出力MO8Tの抵抗が数MΩ〜数1
00にΩの有限値になることがある。
チャネル長を短くし出力MO8Tのコンダクタンスを大
きくする必要がある。しかし、出力MO8Tのチャネル
長を短くすると、短チヤネル効果によって、MO8Tの
しきい値電圧が必要以上に低下する場合がある。このよ
うなとき、端子f51 、 +61を接地し出力MO8
Tのゲート電圧を接地レベルにしてもMO8Tは完全に
非導通にならすに、出力MO8Tの抵抗が数MΩ〜数1
00にΩの有限値になることがある。
このとき、もし共通出力端子に非選択状態にある出力回
路が100個接続されているとする吉、共通の抵抗は数
1OKΩ〜数にΩとなり1選択状態の出力回路から出る
出力レベルに悪影響を与えることKなる。
路が100個接続されているとする吉、共通の抵抗は数
1OKΩ〜数にΩとなり1選択状態の出力回路から出る
出力レベルに悪影響を与えることKなる。
この発明は上記した点に雉みてなされたものであり、チ
ップセレクト信号によって制rIlilされるMO8T
+71 、 (8Iのソース電極の電位を接地電位よ
り低くして非選択時の出力MO8T (3) 、 +4
1を完全に非導通にし共通出力端子への影響をなくすこ
七を目的にしている。
ップセレクト信号によって制rIlilされるMO8T
+71 、 (8Iのソース電極の電位を接地電位よ
り低くして非選択時の出力MO8T (3) 、 +4
1を完全に非導通にし共通出力端子への影響をなくすこ
七を目的にしている。
以下この発明の一実施例を第2図に基づいて説明する。
第2図において、第1図に示すものと同一符号は同−又
は相当部分を示すものであり、 MO8T +71 、
+81のソース電極が接地レベルよりも低い所定電圧
VN (この場合−VTR)を発生する電圧発生源に接
続されたことが第1図に示すものと相違するものである
。
は相当部分を示すものであり、 MO8T +71 、
+81のソース電極が接地レベルよりも低い所定電圧
VN (この場合−VTR)を発生する電圧発生源に接
続されたことが第1図に示すものと相違するものである
。
第2図の回路の基本的な回路動作は第1図に示すものと
同じであるので相違する動作、つまりVNによる動作を
主として以下に述べる。第2図において非選択側の出力
MO8T (3) 、 、+41のゲート電極の電位は
接地レベルよりも低い−Vru (VTRは出力MO8
Tのしきい電圧)になるので、出力MO8T(3) 。
同じであるので相違する動作、つまりVNによる動作を
主として以下に述べる。第2図において非選択側の出力
MO8T (3) 、 、+41のゲート電極の電位は
接地レベルよりも低い−Vru (VTRは出力MO8
Tのしきい電圧)になるので、出力MO8T(3) 。
(4)は非導通になり出力端子(11)に非選択側の出
力の影響が現れなくなる。−力選択側はチップセレクト
信号aSが°°0゛であるので、上記の非選択側の出力
MO8T (3) 、 (41と同じ理由でMO8T
+71 、 (81がいくぶん導通し端子(51、+6
1のレベルが悪化することが考えられる。しかし、一般
的にこのような回路はOUT、 OUT信号よりもaS
信号の方が十分速く供給されるので、 MO8’T (
71、(81はMO8T (3) 、 +41はど速く
動作する必要はす<、そのチャネル長はMO8T (3
) 。
力の影響が現れなくなる。−力選択側はチップセレクト
信号aSが°°0゛であるので、上記の非選択側の出力
MO8T (3) 、 (41と同じ理由でMO8T
+71 、 (81がいくぶん導通し端子(51、+6
1のレベルが悪化することが考えられる。しかし、一般
的にこのような回路はOUT、 OUT信号よりもaS
信号の方が十分速く供給されるので、 MO8’T (
71、(81はMO8T (3) 、 +41はど速く
動作する必要はす<、そのチャネル長はMO8T (3
) 。
(4)よりも長くとれるし、ま之そのしきい値電圧もゲ
ーtta極形成時のイオン注入等によって意図的に大き
くできるので、チップセレクト信号csがII(1“°
のとき完全に非導通にすることは可能である。
ーtta極形成時のイオン注入等によって意図的に大き
くできるので、チップセレクト信号csがII(1“°
のとき完全に非導通にすることは可能である。
次に第2図に示すものの接地電位以下の所定電位VNを
発生する電圧発生念について第3図に基づいて説明する
。
発生する電圧発生念について第3図に基づいて説明する
。
このものは、出力回路吉同−基板上に形成できるもので
あり、第3図において、(2)は−VTHの電圧が発生
される出力端子、03は出力重圧を−VTRにするため
のクランプ用MO8Tで、出力端子■と接地間に接続さ
れ、ゲートが接地されているものである。■は第1の整
流用MO8Tで、一方の主′電極およびゲートが出力端
子(至)に接続されている。(至)は第2の整流用MO
8Tで、その一方の主磁極には第1の整流用MO61T
−の他方の主電極およびゲートが接続され、他方の主電
極が接地されているものである。
あり、第3図において、(2)は−VTHの電圧が発生
される出力端子、03は出力重圧を−VTRにするため
のクランプ用MO8Tで、出力端子■と接地間に接続さ
れ、ゲートが接地されているものである。■は第1の整
流用MO8Tで、一方の主′電極およびゲートが出力端
子(至)に接続されている。(至)は第2の整流用MO
8Tで、その一方の主磁極には第1の整流用MO61T
−の他方の主電極およびゲートが接続され、他方の主電
極が接地されているものである。
弼は整流ノード、(ロ)は結合容量で、クロック信号ψ
Cの加わる端子Oe七第1の整流用MO8T C;!4
の他方の主車極間に接続されているものである。
Cの加わる端子Oe七第1の整流用MO8T C;!4
の他方の主車極間に接続されているものである。
このものにおいて、その動作を説明すると、一般に、第
3図のものにおいてクランプ用HO8T(イ)のない回
路構成のものは良く知られてトリ、クロック信号ψCの
電圧振幅をV、第1および第2の整流用MO8T鰯、弼
のしきい値電圧をVT)lとすると、出力端子(2)に
は−(V−2Vq・H)の負電圧が生じるものである。
3図のものにおいてクランプ用HO8T(イ)のない回
路構成のものは良く知られてトリ、クロック信号ψCの
電圧振幅をV、第1および第2の整流用MO8T鰯、弼
のしきい値電圧をVT)lとすると、出力端子(2)に
は−(V−2Vq・H)の負電圧が生じるものである。
そして、第3図に示すように出力端子62にクランプ用
MO8T C(eを接続すると、出力端子(32の屯田
が−VTIIIより負の場合にはこのクランプ用MO8
T(ト)を通して接地点から耐流が流れるので、出力端
子θ2の電圧は−VTHにクランプされることになるも
のである。すなわち、出力端子i3のには一定の−VT
Rの電圧が供給されることになるものである。
MO8T C(eを接続すると、出力端子(32の屯田
が−VTIIIより負の場合にはこのクランプ用MO8
T(ト)を通して接地点から耐流が流れるので、出力端
子θ2の電圧は−VTHにクランプされることになるも
のである。すなわち、出力端子i3のには一定の−VT
Rの電圧が供給されることになるものである。
第4図はこの発明の他の実姉例を示す四路図で、第4図
において用2図に示すものと同一符号は同−又は相当部
分を示すものであり、各出力回路(10a)、 (lo
b) 、プルアップ側の回W CvloST(31、+
7+で構成される〕を除去し、出力端子(11)と電源
端子0□□□吉の間に共通のプルアップ抵抗(14)を
設けて用いるもので、オープンドレイン形出力と呼ばれ
ている出力回路方式である。この図における回路動作も
第2図のものと同じで、非選択状態の出力MO8T(4
1を完全に非導通にすることにより出力端子(11)の
“°1°°レベルの低下が防げることは第2図の1用路
動作から容易に類推できるものである。
において用2図に示すものと同一符号は同−又は相当部
分を示すものであり、各出力回路(10a)、 (lo
b) 、プルアップ側の回W CvloST(31、+
7+で構成される〕を除去し、出力端子(11)と電源
端子0□□□吉の間に共通のプルアップ抵抗(14)を
設けて用いるもので、オープンドレイン形出力と呼ばれ
ている出力回路方式である。この図における回路動作も
第2図のものと同じで、非選択状態の出力MO8T(4
1を完全に非導通にすることにより出力端子(11)の
“°1°°レベルの低下が防げることは第2図の1用路
動作から容易に類推できるものである。
上記滋明けずへてnチャネルMO8Tを用い次場合につ
いて述べたが、pチャネルMO8Tを用いた場合にもこ
の発明の主旨は適用できる。
いて述べたが、pチャネルMO8Tを用いた場合にもこ
の発明の主旨は適用できる。
以上詳述したように、この発明ではゲート入力に応じて
2値論理電圧のいずれか一方を出力する出力MO8Tの
ゲートと低電位点との間に制御用MO8Tを接続し、こ
の制御用MO8Tのゲートへ供給される制(財)′屯田
によって出力MO8Tを非導通状態にする出力回路にお
いて、上記低電位点の電位を上記2値論理屯圧の低レベ
ル側の値より低くしたので。
2値論理電圧のいずれか一方を出力する出力MO8Tの
ゲートと低電位点との間に制御用MO8Tを接続し、こ
の制御用MO8Tのゲートへ供給される制(財)′屯田
によって出力MO8Tを非導通状態にする出力回路にお
いて、上記低電位点の電位を上記2値論理屯圧の低レベ
ル側の値より低くしたので。
出力MO8Tを非導通状態にすべきときは完全に非−ネ
通化がoJ能となり、このような出力MO8Tを複数個
並列接続しても出力間に干渉を起こすこともない。
通化がoJ能となり、このような出力MO8Tを複数個
並列接続しても出力間に干渉を起こすこともない。
第1図は従来技術による半jp体集積同す各の出力回路
の要部回路図、第2図はこの発明の一実Ma例になる半
導体集積回路の出力回路の要部回路図。 第3図は第2図の実施例における所定゛電圧VNの発生
源の一例を示す回路図、と14図はこの発明の他の実施
例になる半導体集積回b16の出力回路の要部回路図で
ある。 1121において、(lA)、 (lb)は出力端子、
(2a)、 (2b)は電源・端子(高レベル側の
論理゛141圧点)、(あ)。 (3b)はプルアップMO8T 、 (4a)、 (4
b)は出力MO8T(第1の絶縁ゲート形電界効果トラ
ンジスタ)、(6A)、 (6b)は出力すべき倫理重
圧の供給端チ、(aa)。 (8b)は第2の絶縁ゲート形′)It界効果トランジ
スタ、(9a)、 (9b)は制商1信号供給端子、(
12a)、 (12b) ij低レベル側の1、h6理
電圧より低い電圧点である。 なお、はI中間−符号は同一または相当部分を示す。 第1図 第3図 6
の要部回路図、第2図はこの発明の一実Ma例になる半
導体集積回路の出力回路の要部回路図。 第3図は第2図の実施例における所定゛電圧VNの発生
源の一例を示す回路図、と14図はこの発明の他の実施
例になる半導体集積回b16の出力回路の要部回路図で
ある。 1121において、(lA)、 (lb)は出力端子、
(2a)、 (2b)は電源・端子(高レベル側の
論理゛141圧点)、(あ)。 (3b)はプルアップMO8T 、 (4a)、 (4
b)は出力MO8T(第1の絶縁ゲート形電界効果トラ
ンジスタ)、(6A)、 (6b)は出力すべき倫理重
圧の供給端チ、(aa)。 (8b)は第2の絶縁ゲート形′)It界効果トランジ
スタ、(9a)、 (9b)は制商1信号供給端子、(
12a)、 (12b) ij低レベル側の1、h6理
電圧より低い電圧点である。 なお、はI中間−符号は同一または相当部分を示す。 第1図 第3図 6
Claims (1)
- 一方の主′電極を高レベル側の論理電圧点にプルアップ
された出力端子に、他方の主電極を低レベル側の論理電
圧点に接続され、ゲート電極に出力すべき論理電圧が供
給される第1の絶縁ゲート形電界効果トランジスタと、
一方の主電極を上記第1の絶瞳ゲート形電界効果トラン
ジスタのゲート?l(極に他方の主電極を上記低レベル
側の倫理電圧点より低い電圧点に接続され、ゲート電極
に制御信号が供給される第2の絶縁ゲート形電界効果ト
ランジスタとを備えたことを特徴とする出力回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57148064A JPS5936427A (ja) | 1982-08-24 | 1982-08-24 | 出力回路 |
US06/525,901 US4571509A (en) | 1982-08-24 | 1983-08-24 | Output circuit having decreased interference between output terminals |
DE3330559A DE3330559C2 (de) | 1982-08-24 | 1983-08-24 | Ausgangsschaltung für eine integrierte Halbleiterschaltung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57148064A JPS5936427A (ja) | 1982-08-24 | 1982-08-24 | 出力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5936427A true JPS5936427A (ja) | 1984-02-28 |
JPH0322735B2 JPH0322735B2 (ja) | 1991-03-27 |
Family
ID=15444382
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57148064A Granted JPS5936427A (ja) | 1982-08-24 | 1982-08-24 | 出力回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4571509A (ja) |
JP (1) | JPS5936427A (ja) |
DE (1) | DE3330559C2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL8303835A (nl) * | 1983-11-08 | 1985-06-03 | Philips Nv | Digitale signaalomkeerschakeling. |
JPH0738583B2 (ja) * | 1985-01-26 | 1995-04-26 | 株式会社東芝 | 半導体集積回路 |
JPS61263313A (ja) * | 1985-05-17 | 1986-11-21 | Matsushita Electric Ind Co Ltd | セレクタ付ラツチ回路 |
JPH0289357A (ja) * | 1988-09-27 | 1990-03-29 | Nec Corp | 半導体回路 |
JPH0777345B2 (ja) * | 1988-11-04 | 1995-08-16 | 三菱電機株式会社 | 半導体装置 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2156166C3 (de) * | 1971-11-12 | 1982-01-28 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Elektronischer Schalter |
US3866186A (en) * | 1972-05-16 | 1975-02-11 | Tokyo Shibaura Electric Co | Logic circuit arrangement employing insulated gate field effect transistors |
NL7209535A (ja) * | 1972-07-08 | 1974-01-10 | ||
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