JP3827947B2 - クロック異常検出装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、情報処理装置におけるクロックの停止および異常発振を検出するクロック異常検出装置に関するものである。
【0002】
【従来の技術】
従来のクロック異常を検出する装置として、たとえば、特開平4−306930号公報に開示されるクロック異常検出器は、第16図に示されるように、二つの異なるクロック(CK1 、CK2 )を比較して、どちらか一方のクロック異常を検出するように構成されている。
【0003】
第16図に示された従来のクロック異常検出器の構成において、異常検出の対象となるクロックとして、デューティ比または周波数の互いに異なるクロックCK1 およびCK2 がそれぞれ分周器100および分周器101に入力される。入力されたクロックCK1 およびCK2 は、分周器100および分周器101においてそれぞれ分周比M1 およびM2 で分周される。分周器100において分周されたクロックCK1 は、周波数f4 を有するクロックCK4 として分周器100から出力される。また、分周器101において分周されたクロックCK2 は、周波数f3 を有するクロックCK3 として分周器101から出力され、さらにそのクロックCK3 は、タイミング発生器102に入力される。ここで、分周比M1 およびM2 は、2・f4 ≧f3 の関係を満たす任意の自然数である。
【0004】
分周器100から出力されたクロックCK4 は、カウンタ103およびカウンタ104に入力データとしてそれぞれ入力される。また、タイミング発生器102に入力されたクロックCK3 は、リセットパルスCK5 としてタイミング発生器102から出力され、出力されたリセットパルスCK5 はさらに、カウンタ103およびカウンタ104にそれぞれリセットパルスとして入力される。
【0005】
カウンタ103は、リセットパルスCK5 のパルス間において、入力データであるクロックCK4 のパルスの立ち上がりエッジを計数してパルス数Supを出力する。また、カウンタ104は、リセットパルスCK5 のパルス間において、入力データであるクロックCK4 のパルスの立ち下がりエッジを計数してパルス数Sdownを出力する。
【0006】
カウンタ103および104からそれぞれ出力されるパルス数SupおよびSdownは、加算器105に入力される。加算器105では、パルス数SupとSdownとを加算し、リセットパルスCK5 のパルス間においてクロックCK4 の状態変化の回数、すなわちパルスの立ち上がりおよび立ち下がりの回数である加算値N1 を出力する。
【0007】
加算器105から出力された加算値N1 は、比較器106に入力データBとして、および、比較器107の入力データAとして入力される。比較器107には、さらに入力データBとして基準値N2 が入力され、入力データAと入力データBとを比較してA<Bの関係を満たすかを判定する。すなわち比較器107は、N1 <N2 を判定し、N1 <N2 の関係が満たされる場合は、比較器107からエラー信号E2 を出力する。
【0008】
ここで、基準値N2 は、N2 ・f3 ≦2・f4 <(N2 +1)・f3 を満たす任意の自然数である。また、比較器106は、N2 +1が入力データAとして入力され、比較器107と同様に、入力データAと入力データBとを比較してA<Bの関係を満たすかを判定する。すなわち、比較器106は、N1 >N2 +1を判定し、N1 >N2 +1の関係が満たされる場合は、比較器106からエラー信号E1 を出力する。
【0009】
ここで、リセットパルスCK5 のパルス間隔はクロックCK3 の周波数f3 によって定まるので、カウンタ103および104にそれぞれ入力されるクロックCK4 (周波数f4 )およびリセットパルスCK5 (周波数f3 )においてN2 ・f3 ≦2・f4 <(N2 +1)・f3 の関係を満たす基準値N2 に対して、N1 ≦N2 +1の関係が成立する。よって、比較器106においてN1 >N2 +1の関係が満たされる場合は、CK4 の周波数f4 が本来の周波数より高いか、またはCK3 の周波数f3 が本来の周波数より低い場合に相当し、比較器106からエラー信号E1 が出力される。
【0010】
また、比較器107においてN1 <N2 の関係が満たされる場合は、CK4 の周波数f4 が本来の周波数より低いか、またはCK3 の周波数f3 が本来の周波数より高い場合に相当し、比較器107からエラー信号E2 が出力される。
【0011】
比較器106および107からそれぞれ出力されるエラー信号E1 およびE2 は、タイミング発生器102から出力されるタイミングパルスTPと共に判定器108に入力され、判定器108からクロックCK1 またはCK2 の異常を示すエラーフラグEFが出力される。
【0012】
以上に説明したように、従来のクロック異常を検出する装置によれば、検出対象となる二つの異なるクロックをそれぞれ分周し、二つのカウンタによって分周後のクロックの立ち上がりエッジと立ち下がりエッジを計数して、その計数結果を加算器によって加算し、加算結果と基準値とを比較器によって比較することによりクロックの異常を検出するというものであった。
【0013】
【発明が解決しようとする課題】
しかしながら、従来のクロック異常検出器においては、上記したようなカウンタによる計数値を演算する加算器や比較器、リセットパルスおよびタイミングパルスを発生させるタイミング発生器が必要となり、検出器の回路構成を複雑にしていた。
【0014】
また、特に、上記した特開平4−306930号公報に開示されるクロック異常検出器は、異常検出の対象となる二つのクロックのうちから、異常を示しているクロックを特定することができず、さらに三つ以上のクロックに対する異常検出を可能とした回路構成ではなかった。
【0015】
従って、本発明は、簡単な回路構成にてクロックの異常を、特に三つ以上の互いに異なるクロックに対して検出できるクロック異常検出器およびクロック異常検出装置を提供することを目的としている。
【0016】
【課題を解決するための手段】
本発明にかかるクロック異常検出装置は、m個(m≧3)のクロック信号から2つのクロック信号を取り出してできる組合せ数分のクロック異常検出器を備え、これら複数のクロック異常検出器がそれぞれの前記組み合わせに対応する2つのクロック信号を第1および第2のクロック信号として入力しかつ2つの第1および第2のエラー信号を出力するクロック異常検出装置であって、前記各クロック異常検出器は、第1のクロック信号を分周して第1の分周クロック信号を出力する第1の分周回路と、第1のクロック信号を分周して第1のリセット信号を出力する第2の分周回路と、第2のクロック信号を分周して第2の分周クロック信号を出力する第3の分周回路と、第2のクロック信号を分周して第2のリセット信号を出力する第4の分周回路と、前記第1の分周クロック信号および前記第2のリセット信号を入力し、前記第2のリセット信号の状態に基づいて前記第1の分周クロック信号のパルス数を計数し、計数されたパルス数が所定値を超えた場合にクロック異常状態を示す第1のエラー信号を出力する第1のクロック比較回路と、前記第2の分周クロック信号および前記第1のリセット信号を入力し、前記第1のリセット信号の状態に基づいて前記第2の分周クロック信号のパルス数を計数し、計数されたパルス数が所定値を超えた場合にクロック異常状態を示す第2のエラー信号を出力する第2のクロック比較回路とを備え、前記第1のクロック比較回路は、前記第2のリセット信号の状態を反転させるインバータゲートと、前記第1の分周クロック信号をクロック入力として入力し、前記第2のリセット信号をリセット入力として入力し、第1の出力信号を出力する複数段のフリップフロップからなる第1のシフトレジスタと、前記第1の分周クロック信号をクロック入力として入力し、前記インバータゲートによって反転された前記第2のリセット信号をリセット入力として入力し、第2の出力信号を出力する複数段のフリップフロップからなる第2のシフトレジスタと、前記第1の出力信号と前記第2の出力信号との論理和演算を行い前記第1のエラー信号を出力するORゲートとを備え、前記第2のクロック比較回路は、前記第1のリセット信号の状態を反転させるインバータゲートと、前記第2の分周クロック信号をクロック入力として入力し、前記第1のリセット信号をリセット入力として入力し、第3の出力信号を出力する複数段のフリップフロップからなる第3のシフトレジスタと、前記第2の分周クロック信号をクロック入力として入力し、前記インバータゲートによって反転された前記第1のリセット信号をリセット入力として入力し、第4の出力信号を出力する複数段のフリップフロップからなる第4のシフトレジスタと、前記第3の出力信号と前記第4の出力信号との論理和演算を行い前記第2のエラー信号を出力するORゲートとを備え、前記複数のクロック異常検出器から夫々出力される第1および第2のエラー信号に基づいて、当該クロック信号が本来の周波数よりも低くなる場合にクロック異常状態を示す第1のクロック判定信号と、当該クロック信号が本来の周波数よりも高くなる場合にクロック異常状態を示す第2のクロック判定信号とを、m個のクロック信号のそれぞれに対応して出力する異常クロック判定回路とを備えることを特徴とする。
【0017】
【発明の実施の形態】
以下に、本発明にかかるクロック異常検出器およびクロック異常検出装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【0018】
第1図は、本発明にかかる実施の形態1におけるクロック異常検出器のブロック図である。第1図において、クロックCLK1およびCLK2は、情報処理装置等において使用され、特に、互いにデューティ比または発振周波数の異なるクロックである。これらクロックCLK1およびCLK2が、本発明にかかるクロック異常検出器において異常検出の対象となるクロックである。
【0019】
第1図において、まず、クロックCLK1は、分周回路11および14に入力され、クロックCLK2は、分周回路12および13に入力される。分周回路11、12、13および14は、入力されるクロックに対してそれぞれ分周比N1 、N2 、N3 およびN4 で分周する分周回路である。分周回路11に入力されたクロックCLK1は、分周比N1 で分周され、クロックCLK1Aとして出力される。
【0020】
また、分周回路12に入力されたクロックCLK2は、分周比N2 で分周され、クロックCLK2Aとして出力される。また、分周回路13に入力されたクロックCLK2は、分周比N3 で分周され、クロックCLK2Bとして出力される。分周回路14に入力されたクロックCLK1は、分周比N4 で分周され、クロックCLK1Bとして出力される。
【0021】
分周回路11から出力されたクロックCLK1Aおよび分周回路12から出力されたクロックCLK2Aは、クロック比較器(クロック比較回路)15において、それぞれCLK入力およびRST入力として入力される。クロック比較器15は、クロックCLK1Aの周波数がある判定値よりも高くなった場合、すなわちCLK1が本来の周波数よりも高くなった場合、または、クロックCLK2Aの周波数がある判定値よりも低くなった場合、すなわちCLK2が本来の周波数よりも低くなった場合に、ERR出力をアクティブにし、エラー信号ERR1を出力する。
【0022】
また、分周回路13から出力されたクロックCLK2Bおよび分周回路14から出力されたクロックCLK1Bは、クロック比較器(クロック比較回路)16において、それぞれCLK入力およびRST入力として入力される。クロック比較器16は、クロックCLK2Bの周波数がある判定値よりも高くなった場合、すなわちCLK2が本来の周波数よりも高くなった場合、または、クロックCLK1Bの周波数がある判定値よりも低くなった場合、すなわちCLK1が本来の周波数よりも低くなった場合に、ERR出力をアクティブにし、エラー信号ERR2を出力する。
【0023】
第2図は、第1図のクロック比較器15の内部構成を示した図である。なお、第1図のクロック比較器16における内部構成は、第2図に示されるクロック比較器15の内部構成と同様に示される。
【0024】
第2図において、クロック比較器15は、N段のシフトレジスタ21、M段のシフトレジスタ22、インバータゲート23およびORゲート24から構成される。まず、CLK入力として入力される信号(この場合、クロックCLK1A)は、シフトレジスタ21およびシフトレジスタ22にクロック入力として入力される。また、RST入力として入力される信号(この場合、クロックCLK2A)は、シフトレジスタ21にリセット入力として入力される一方、インバータゲート23を介してシフトレジスタ22にリセット入力として入力される。
【0025】
シフトレジスタ21は、入力データとして常に"H" レベルの信号が入力されている。すなわち1段目のフリップフロップFA1 のD入力が"H" レベルとなっている。N個の各フリップフロップFA1 〜FAN は、RST入力に入力される信号に対して反転したレベルの信号をリセット入力としてR入力に入力する。よって、フリップフロップFA1 〜FAN は、RST入力に入力される信号が"L" レベルである場合にリセットされ、各Q出力を"L" レベルに設定する。
【0026】
すなわち、フリップフロップFA1 〜FAN においては、RST入力に入力される信号が"H" レベルである場合に限り、入力データ("H" レベル)がCLK入力によって同期されて順次フリップフロップのD入力に入力され、第N段目のフリップフロップFAN のQ出力をシフトレジスタ21の出力信号SE1として出力する。
【0027】
この場合、RST入力に入力されるクロックCLK2Aが"H" レベルを保持している期間において、CLK入力に入力されるクロックCLK1Aの立ち上がりエッジがN回発生して初めて、シフトレジスタ21の出力信号SE1が"H" レベルを示す。
【0028】
シフトレジスタ22は、N個のフリップフロップFA1 〜FAN に代えてM個のフリップフロップFB1 〜FBM を使用することを除いて、シフトレジスタ21と同一の構成である。但し、RST入力に入力される信号のレベルは、インバータゲート23において反転され、さらにR入力において反転される。よって、フリップフロップFB1 〜FBM は、RST入力に入力される信号が"H" レベルである場合にリセットされ、各Q出力を"L" レベルに設定する。
【0029】
すなわち、フリップフロップFB1 〜FBM においては、RST入力に入力される信号が"L" レベルである場合に限り、入力データ("H" レベル)がCLK入力によって同期されて順次フリップフロップのD入力に入力され、第M段目のフリップフロップFBM のQ出力をシフトレジスタ22の出力信号SE2として出力する。
【0030】
この場合、RST入力に入力されるクロックCLK2Aが"L" レベルを保持している期間において、CLK入力に入力されるクロックCLK1Aの立ち上がりエッジがM回発生して初めて、シフトレジスタ22の出力信号SE2が"H" レベルを示す。
【0031】
シフトレジスタ21および22においてそれぞれ出力される出力信号SE1およびSE2は、ORゲート24に入力される。ORゲート24においては、出力信号SE1およびSE2の論理和演算が施され、エラー信号ERRを出力する。
【0032】
ここで、第1図に示される分周回路の分周比N1 、N2 、N3 、N4 、および、クロック比較器15および16の内部におけるシフトレジスタの段数N、Mは、各クロック比較器において、正常なクロック(CLK1、CLK2)に対して出力されるクロック比較器のERR信号がアクティブ、すなわち"H" レベルにならないように、クロックCLK1およびCLK2の周波数、デューティ比、周波数精度およびクロック異常検出精度を考慮して、予め自然数として設定しておく必要がある。
【0033】
たとえば、クロック比較器15のシフトレジスタ21においては、正常なクロックCLK1AおよびCLK2Aに対して、クロックCLK2Aが"H" レベルを保持している期間におけるクロックCLK1Aの立ち上がりエッジ数より小さな値となるように、段数Nを設定する。
【0034】
また、シフトレジスタ21および22の段数N、Mをそれぞれ1とすると、異常検出の対象となるクロックCLK1およびCLK2は一般に非同期であるために、それらクロックCLK1およびCLK2が正常な場合であっても、各クロック比較器において出力されるERR信号がアクティブ、すなわち"H" レベルになる場合が生じる。よって、段数N、Mは、2以上の値を選択する必要がある。
【0035】
なお、クロック比較器15および16の内部に使用されるシフトレジスタの段数段数N、Mは、クロック比較器15および16の間において、同じ値である必要はなく、設計上適宜変更可能である。
【0036】
よって、クロック比較器15に入力されるクロックCLK1AおよびCLK2Aに対して、クロック比較器15から出力されるエラー信号ERR1は、以下に示す二つの条件を満たすときにアクティブ、すなわち"H" レベルを示し、クロックCLK1またはCLK2が異常であることを検出する。
【0037】
1.クロックCLK2Aの"H" レベル保持期間に、クロックCLK1の周波数が正常な本来の周波数よりも高くなったために、クロックCLK1Aの立ち上がりエッジがN回以上発生する場合(シフトレジスタ21における検出)、または、クロックCLK2Aの"L" レベル保持期間に、クロックCLK1の周波数が正常な本来の周波数よりも高くなったために、クロックCLK1Aの立ち上がりエッジがM回以上発生する場合(シフトレジスタ22における検出)である。
【0038】
2.クロックCLK2の周波数が正常な本来の周波数よりも低くなったため(クロックCLK2の発振が"H" レベルまたは"L" レベルで停止した場合を含む)に、本来よりも長くなってしまった、クロックCLK2Aの"H" レベル保持期間に、クロックCLK1Aの立ち上がりエッジがN回以上発生する場合(シフトレジスタ21における検出)、または、クロックCLK2の周波数が正常な本来の周波数よりも低くなったために、本来よりも長くなってしまった、クロックCLK2Aが"L" レベルを保持している期間に、クロックCLK1Aの立ち上がりエッジがM回以上発生する場合(シフトレジスタ22における検出)である。
【0039】
また、クロック比較器16に入力されるクロックCLK2BおよびCLK1Bに対して、クロック比較器16から出力されるエラー信号ERR2は、以下に示す二つの条件を満たすときにがアクティブ、すなわち"H" レベルを示し、クロックCLK1またはCLK2が異常であることを検出する。
【0040】
1.クロックCLK1Bの"H" レベル保持期間に、クロックCLK2の周波数が正常な本来の周波数よりも高くなったために、クロックCLK2Bの立ち上がりエッジがN回以上発生する場合(シフトレジスタ21における検出)、または、クロックCLK1Bの"L" レベル保持期間に、クロックCLK2の周波数が正常な本来の周波数よりも高くなったために、クロックCLK2Bの立ち上がりエッジがM回以上発生する場合(シフトレジスタ22における検出)である。
【0041】
2.クロックCLK1の周波数が正常な本来の周波数よりも低くなったため(クロックCLK1の発振が"H" レベルまたは"L" レベルで停止した場合を含む)に、本来よりも長くなってしまった、クロックCLK1Bの"H" レベル保持期間に、クロックCLK2Bの立ち上がりエッジがN回以上発生する場合(シフトレジスタ21における検出)、または、クロックCLK1の周波数が正常な本来の周波数よりも低くなったために、本来よりも長くなってしまった、クロックCLK1Bが"L" レベルを保持している期間に、クロックCLK2Bの立ち上がりエッジがM回以上発生する場合(シフトレジスタ22における検出)である。
【0042】
たとえば、クロックCLK1が10MHz(デューティ比50%)、クロックCLK2が40MHz(デューティ比50%)、分周回路11における分周比N1 が1、分周回路12における分周比N2 が4、分周回路13における分周比N3 が4、分周回路14における分周比N4 が1、クロック比較器15および16の内部のシフトレジスタはすべて2段(N=2、M=2)とした場合を考える。なお、クロックCLK1およびクロックCLK2は互いに非同期であり、理解を簡単にするために、シフトレジスタに使用されているフリップフロップのセットアップ時間およびホールド時間は、共に0sとする。
【0043】
第3図は、上記条件におけるクロック異常検出器のブロック図である。第1図との違いは、分周回路11および分周回路14における分周比を共に1としているので、分周回路11および分周回路14の記載を省略し、クロック比較器(クロック比較回路)31のCLK入力およびクロック比較器(クロック比較回路)32のRST入力に、クロックCLK1(10MHz)がそのまま入力されている。また、クロックCLK2(40MHz)は、分周回路12および分周回路13において、共に分周比4で分周され、それぞれクロックCLK2A(10MHz、デューティ比50%)およびCLK2B(10MHz、デューティ比50%)として、クロック比較器31のRST入力およびクロック比較器32のCLK入力に入力される。
【0044】
第4図は、上記条件における第3図のクロック比較器31の内部構成を示した図である。なお、第3図のクロック比較器32における内部構成は、第3図に示されるクロック比較器31の内部構成と同一である。第2図との違いは段数N、Mを共に2としたシフトレジスタ41および42を使用していることである。
【0045】
よって、第4図に示されるクロック比較器においては、RST入力に入力された信号が"H" レベルまたは"L" レベルを保持するそれぞれの期間に、CLK入力に入力されたクロックの立ち上がりエッジが2回以上計数された際、エラー信号ERRが"H" レベルに設定される。
【0046】
つぎに、第3図に示されたクロック異常検出器の動作を説明する。第5図〜第13図は、クロックCLK1、CLK2、CLK2A、CLK2B、エラー信号ERR1およびERR2のタイミングチャートである。
【0047】
まず、第5図は、異常検出の対象となるクロックCLK1およびCLK2が共に正常である場合のタイミングチャートである。第5図において、クロックCLK2Aが"H" レベルを保持している期間にクロックCLK1の立ち上がりエッジが2回以上計数されることはない(クロック比較器31のシフトレジスタ41における検出)。また、クロックCLK2Aが"L" レベルを保持している期間にクロックCLK1の立ち上がりエッジが2回以上計数されることはない(クロック比較器31のシフトレジスタ42における検出)。
【0048】
また、クロックCLK1が"H" レベルを保持している期間にクロックCLK2Bの立ち上がりエッジが2回以上計数されることはなく(クロック比較器32のシフトレジスタ41における検出)、クロックCLK1が"L" レベルを保持している期間にクロックCLK2Bの立ち上がりエッジが2回以上計数されることもない(クロック比較器32のシフトレジスタ42における検出)。
【0049】
よって、クロック比較器31および32の内部のシフトレジスタ41、42からそれぞれ出力される出力信号SE1およびSE2は共に"L" レベルを示し、それによりエラー信号ERR1およびERR2も共にORゲート44を介して"L" レベルを示すので、クロックCLK1およびCLK2が異常であると判定されない。
【0050】
第6図は、クロックCLK2が正常な本来の周波数よりも高い周波数を有している場合のタイミングチャートである。第6図において、クロックCLK2Aが"H" レベルを保持している期間にクロックCLK1の立ち上がりエッジが2回以上計数されることはなく(クロック比較器31のシフトレジスタ41における検出)、クロックCLK2Aが"L" レベルを保持している期間にクロックCLK1の立ち上がりエッジが2回以上計数されることもない(クロック比較器31のシフトレジスタ42における検出)。
【0051】
しかしながら、クロックCLK1が"H" レベルを保持している期間に2回以上のクロックCLK2Bの立ち上がりエッジが計数され(クロック比較器32のシフトレジスタ41における検出)、クロックCLK1が"L" レベルを保持している期間にも2回以上のクロックCLK2Bの立ち上がりエッジが計数される(クロック比較器32のシフトレジスタ42における検出)。
【0052】
よって、クロック比較器31の内部のシフトレジスタ41および42からそれぞれ出力される出力信号SE1およびSE2は共に"L" レベルを示し、ORゲート44を介してエラー信号ERR1に"L" レベルが示されるが、クロック比較器32の内部のシフトレジスタ41および42からそれぞれ出力される出力信号SE1およびSE2は共に"H" レベルを示し、ORゲート44を介してエラー信号ERR2は"H" レベルを示すことになる。
【0053】
すなわち、クロックCLK2が異常であると判定される。エラー信号ERR2における"H" レベルの状態は、第6図のエラー信号ERR2のタイミングチャートに示すように、クロックCLK1のレベルが変化するまで、すなわちつぎの立ち下がりエッジまたは立ち上がりエッジが発生するまで保持される。また、この"H" レベルを示すエラー信号ERR2のパルスは、クロックCLK2が正常な状態に戻るまで繰り返し発生する。
【0054】
第7図は、クロックCLK2が正常な本来の周波数よりも低い周波数を有している場合のタイミングチャートである。第7図において、クロックCLK1が"H" レベルを保持している期間にクロックCLK2Bの立ち上がりエッジが2回以上計数されることはなく(クロック比較器32のシフトレジスタ41における検出)、クロックCLK1が"L" レベルを保持している期間にクロックCLK2Bの立ち上がりエッジが2回以上計数されることもない(クロック比較器32のシフトレジスタ42における検出)。
【0055】
しかしながら、クロックCLK2Aが"H" レベルを保持している期間に2回以上のクロックCLK1の立ち上がりエッジが計数され(クロック比較器31のシフトレジスタ41における検出)、クロックCLK2Aが"L" レベルを保持している期間にも2回以上のクロックCLK1の立ち上がりエッジが計数される(クロック比較器31のシフトレジスタ42における検出)。
【0056】
よって、クロック比較器32の内部のシフトレジスタ41および42からそれぞれ出力される出力信号SE1およびSE2は共に"L" レベルを示し、ORゲート44を介してエラー信号ERR2に"L" レベルが示されるが、クロック比較器31の内部のシフトレジスタ41および42からそれぞれ出力される出力信号SE1およびSE2は共に"H" レベルを示し、ORゲート44を介してエラー信号ERR1は"H" レベルを示すことになる。
【0057】
すなわち、クロックCLK2が異常であると判定される。エラー信号ERR1における"H" レベルの状態は、第7図のエラー信号ERR1のタイミングチャートに示すように、クロックCLK2Aのレベルが変化するまで、すなわちつぎの立ち下がりエッジまたは立ち上がりエッジが発生するまで保持される。また、この"H" レベルを示すエラー信号ERR2のパルスは、クロックCLK2が正常な状態に戻るまで繰り返し発生する。
【0058】
第8図は、クロックCLK1が正常な本来の周波数よりも高い周波数を有している場合のタイミングチャートである。この場合は、第7図に示したクロックCLK2が正常な本来の周波数よりも低い周波数を有している場合と同様に考えることができる。
【0059】
よって、エラー信号ERR2は"L" レベルを示すが、エラー信号ERR1は"H" レベルを示すことになる。すなわち、クロックCLK1が異常であると判定される。エラー信号ERR1における"H" レベルの状態は、第8図のエラー信号ERR1のタイミングチャートに示すように、クロックCLK2Aのレベルが変化するまで、すなわちつぎの立ち下がりエッジまたは立ち上がりエッジが発生するまで保持される。また、この"H" レベルを示すエラー信号ERR2のパルスは、クロックCLK1が正常な状態に戻るまで繰り返し発生する。
【0060】
第9図は、クロックCLK1が正常な本来の周波数よりも低い周波数を有している場合のタイミングチャートである。この場合は、第6図に示したクロックCLK2が正常な本来の周波数よりも高い周波数を有している場合と同様に考えることができる。
【0061】
よって、エラー信号ERR1は"L" レベルを示すが、エラー信号ERR2は"H" レベルを示すことになる。すなわち、クロックCLK1が異常であると判定される。エラー信号ERR2における"H" レベルの状態は、第9図のエラー信号ERR2のタイミングチャートに示すように、クロックCLK1のレベルが変化するまで、すなわちつぎの立ち下がりエッジまたは立ち上がりエッジが発生するまで保持される。また、この"H" レベルを示すエラー信号ERR2のパルスは、クロックCLK1が正常な状態に戻るまで繰り返し発生する。
【0062】
第10図は、クロックCLK1が"H" レベルの状態で停止した場合のタイミングチャートであり、第11図は、クロックCLK1が"L" レベルの状態で停止した場合のタイミングチャートである。これらの場合は共に、第6図に示したクロックCLK2が正常な本来の周波数よりも高い周波数を有している場合と同様に考えることができる。
【0063】
よって、エラー信号ERR1は"L" レベルを示すが、エラー信号ERR2は"H" レベルを示すことになる。すなわち、クロックCLK1が異常であると判定される。この"H" レベルを示すエラー信号ERR2は、クロックCLK1が正常な状態に戻るまで"H" レベルを保持し続ける。
【0064】
第12図は、クロックCLK2が"H" レベルの状態で停止した場合のタイミングチャートであり、第13図は、クロックCLK2が"L" レベルの状態で停止した場合のタイミングチャートである。これらの場合は共に、第7図に示したクロックCLK2が正常な本来の周波数よりも低い周波数を有している場合と同様に考えることができる。
【0065】
よって、エラー信号ERR2は"L" レベルを示すが、エラー信号ERR1は"H" レベルを示すことになる。すなわち、クロックCLK2が異常であると判定される。この"H" レベルを示すエラー信号ERR1は、クロックCLK2が正常な状態に戻るまで"H" レベルを保持し続ける。
【0066】
以上に説明した実施の形態1にかかるクロック異常検出器によれば、異常検出の対象となる二つのクロックに対して、正常な本来の周波数よりも高い状態、低い状態および停止した状態の検出を、従来のクロック異常検出器と比較して複雑な回路を必要とせずに、シフトレジスタと論理ゲートを含んだクロック比較器および分周回路のみで達成することができる。
【0067】
また、実施の形態1におけるクロック比較器は、クロックの"H" レベルまたは"L" レベルのそれぞれの保持期間に基づいてクロック異常を検出しているので、正常な本来のデューティ比を有さないクロックに対しても、異常なクロックとして判定可能である。
【0068】
第14図は、本発明にかかる実施の形態2におけるクロック異常検出装置のブロック図である。第14図に示される実施の形態2にかかるクロック異常検出装置は、前述した実施の形態1にかかるクロック異常検出器を少なくとも三つ以上使用して、三つ以上のクロックに対し、どのクロックが異常であるかを正確に判定するものである。ここで、前述した実施の形態1にかかるクロック異常検出器をクロック異常検出部と称する。
【0069】
第14図は、特に、m個のクロックに対して異常検出を行う場合のクロック異常検出装置を示している。まず、クロックCLK1およびCLK2がクロック異常検出部301に入力される。クロック異常検出部301に入力されたクロックCLK1およびCLK2は、実施の形態1において説明したように、異常検出が行われ、クロック異常検出部301からエラー信号ERR0およびERR1が出力される。
【0070】
同様に、クロックCLK1およびCLK3がクロック異常検出部302に入力され、また、クロックCLK2およびCLK3がクロック異常検出部303に入力されて、クロック異常検出部302および303からそれぞれエラー信号ERR2、ERR3およびエラー信号ERR4、ERR5が出力される。よって、以上の三つのクロックCLK1、CLK2およびCLK3に対して、相互に比較されるすべての組み合わせである(CLK1,CLK2)、(CLK1,CLK3)、(CLK2,CLK3)のそれぞれにおいて、二つずつのエラー信号が得られる。
【0071】
ここで、4番目のクロックCLK4(図示していない)を異常検出の対象として加える場合は、上記した3通りの組み合わせに加えて、さらに、クロックCLK4自身と、クロックCLK1〜CLK3のそれぞれに対して、合計6つのクロック異常検出部を用意する必要がある。よって、m個のクロックに対して、相互に比較されるすべての組み合わせを考慮すると、m!/2・(m−2)!個のクロック異常検出部が必要になる。
【0072】
m番目のクロックCLKmに対しては、(m−1)個のクロックCLK1〜CLK(m−1)とそれぞれ比較する必要があるが、第14図においては、そのうちの第i番目のクロックCLKiおよび第j番目のクロックCLKjとクロックCLKmとの異常検出をそれぞれ行うクロック異常検出部304および305のみを示している。ここで、但し、mは3以上の自然数、i、jは{i≠jかつ1≦i<mかつ1≦j<m}を満たす自然数である。
【0073】
従って、第14図において、クロック異常検出部304に入力されたクロックCLKmおよびCLKiは、クロック異常検出部304からエラー信号ERR(n−3)およびERR(n−2)が出力され、クロック異常検出部305に入力されたクロックCLKmおよびCLKjは、クロック異常検出部305からエラー信号ERR(n−1)およびERR(n)が出力される。ここで、nは2・(2m−3)以上の自然数である。
【0074】
各クロック異常検出部において出力されたエラー信号ERR0〜ERR(n)は、異常クロック判定回路306に入力される。異常クロック判定回路306においては、入力されたエラー信号ERR0〜ERR(n)に基づいて、どのクロックが異常であるかを判定する。なお、エラー信号ERR0〜ERR(n)を送信する信号線を簡略して一つの信号線として異常クロック判定回路306に接続してあるが、実際はエラー信号ERR0〜ERR(n)毎の信号線が異常クロック判定回路306に接続される。
【0075】
第15図は、異常クロック判定回路306の内部構成を示した図である。第15図において、エラー信号ERR0は、実施の形態1において説明したように、クロックCLK1が正常な本来の周波数よりも高い周波数であるか、またはクロックCLK2が正常な本来の周波数よりも低い周波数であることを示す信号である。以下同様に、エラー信号ERR1は、クロックCLK2が正常な本来の周波数よりも高い周波数であるか、クロックCLK1が正常な本来の周波数よりも低い周波数であることを示す信号であり、エラー信号ERR2は、クロックCLK3が正常な本来の周波数よりも高い周波数であるか、クロックCLK1が正常な本来の周波数よりも低い周波数であることを示す信号である。
【0076】
また、エラー信号ERR3は、クロックCLK1が正常な本来の周波数よりも高い周波数であるか、クロックCLK3が正常な本来の周波数よりも低い周波数であることを示す信号であり、エラー信号ERR4は、クロックCLK2が正常な本来の周波数よりも高い周波数であるか、クロックCLK3が正常な本来の周波数よりも低い周波数であることを示す信号である。
【0077】
また、エラー信号ERR5は、クロックCLK3が正常な本来の周波数よりも高い周波数であるか、クロックCLK2が正常な本来の周波数よりも低い周波数であることを示す信号であり、エラー信号ERR(n−3)は、クロックCLKmが正常な本来の周波数よりも高い周波数であるか、クロックCLKiが正常な本来の周波数よりも低い周波数であることを示す信号である。
【0078】
さらにまた、エラー信号ERR(n−2)は、クロックCLKiが正常な本来の周波数よりも高い周波数であるか、クロックCLKmが正常な本来の周波数よりも低い周波数であることを示す信号であり、エラー信号ERR(n−1)は、クロックCLKjが正常な本来の周波数よりも高い周波数であるか、クロックCLKmが本来の周波数よりも低い周波数であることを示す信号である。エラー信号ERR(n)は、クロックCLKmが正常な本来の周波数よりも高い周波数であるか、クロックCLKjが正常な本来の周波数よりも低い周波数であることを示す信号である。
【0079】
まず、ANDゲート401において、エラー信号ERR0およびERR3が入力されて、論理積が施され、ゲート信号CLK1UPが出力される。ゲート信号CLK1UPは、クロックCLK1が正常な本来の周波数よりも高い周波数であるかを示す信号である。すなわち、エラー信号ERR0およびERR3は共にクロックCLK1が正常な本来の周波数よりも高い場合に"H" レベルを示すので、ゲート信号CLK1UPが"H" レベルを示す場合は、クロックCLK1が正常な本来の周波数よりも高い周波数であることを示す。
【0080】
また、ANDゲート402において、エラー信号ERR1およびERR2が入力されて、論理積が施され、ゲート信号CLK1DOWNが出力される。ゲート信号CLK1DOWNは、クロックCLK1が正常な本来の周波数よりも低い周波数であるかを示す信号である。すなわち、エラー信号ERR1およびERR2は共にクロックCLK1が正常な本来の周波数よりも低い場合に"H" レベルを示すので、ゲート信号CLK1DOWNが"H" レベルを示す場合は、クロックCLK1が正常な本来の周波数よりも低い周波数であることを示す。
【0081】
ANDゲート403においては、エラー信号ERR1およびERR4が入力されて、論理積が施され、ゲート信号CLK2UPが出力される。ゲート信号CLK2UPは、クロックCLK2が正常な本来の周波数よりも高い周波数であるかを示す信号である。すなわち、エラー信号ERR1およびERR4は共にクロックCLK2が正常な本来の周波数よりも高い場合に"H" レベルを示すので、ゲート信号CLK2UPが"H" レベルを示す場合は、クロックCLK2が正常な本来の周波数よりも高い周波数であることを示す。
【0082】
また、ANDゲート404においては、エラー信号ERR0およびERR5が入力されて、論理積が施され、ゲート信号CLK2DOWNが出力される。ゲート信号CLK2DOWNは、クロックCLK2が正常な本来の周波数よりも低い周波数であるかを示す信号である。すなわち、エラー信号ERR0およびERR5は共にクロックCLK2が正常な本来の周波数よりも低い場合に"H" レベルを示すので、ゲート信号CLK2DOWNが"H" レベルを示す場合は、クロックCLK2が正常な本来の周波数よりも低い周波数であることを示す。
【0083】
ANDゲート405においては、エラー信号ERR2およびERR5が入力されて、論理積が施され、ゲート信号CLK3UPが出力される。ゲート信号CLK3UPは、クロックCLK3が正常な本来の周波数よりも高い周波数であるかを示す信号である。すなわち、エラー信号ERR2およびERR5は共にクロックCLK3が正常な本来の周波数よりも高い場合に"H" レベルを示すので、ゲート信号CLK3UPが"H" レベルを示す場合は、クロックCLK3が正常な本来の周波数よりも高い周波数であることを示す。
【0084】
また、ANDゲート406においては、エラー信号ERR3およびERR4が入力されて、論理積が施され、ゲート信号CLK3DOWNが出力される。ゲート信号CLK3DOWNは、クロックCLK3が正常な本来の周波数よりも低い周波数であるかを示す信号である。すなわち、エラー信号ERR3およびERR4は共にクロックCLK3が正常な本来の周波数よりも低い場合に"H" レベルを示すので、ゲート信号CLK3DOWNが"H" レベルを示す場合は、クロックCLK3が正常な本来の周波数よりも低い周波数であることを示す。
【0085】
ANDゲート407においては、エラー信号ERR(n−3)およびERR(n)が入力されて、論理積が施され、ゲート信号CLKmUPが出力される。ゲート信号CLKmUPは、クロックCLKmが正常な本来の周波数よりも高い周波数であるかを示す信号である。すなわち、エラー信号ERR(n−3)およびERR(n)は共にクロックCLKmが正常な本来の周波数よりも高い場合に"H" レベルを示すので、ゲート信号CLKmUPが"H" レベルを示す場合は、クロックCLK3m正常な本来の周波数よりも高い周波数であることを示す。
【0086】
また、ANDゲート408においては、エラー信号ERR(n−2)およびERR(n−1)が入力されて、論理積が施され、ゲート信号CLKmDOWNが出力される。ゲート信号CLKmDOWNは、クロックCLKmが正常な本来の周波数よりも低い周波数であるかを示す信号である。すなわち、エラー信号ERR(n−2)およびERR(n−1)は共にクロックCLKmが正常な本来の周波数よりも低い場合に"H" レベルを示すので、ゲート信号CLKmDOWNが"H" レベルを示す場合は、クロックCLKmが正常な本来の周波数よりも低い周波数であることを示す。
【0087】
続いて、ORゲート409において、ゲート信号CLK1UPおよびCLK1DOWNが入力されて、論理和が施され、クロック判定信号CLKERR1が出力される。クロック判定信号CLKERR1は、クロックCLK1が異常であるかを示す信号である。すなわち、ゲート信号CLK1UPおよびCLK1DOWNのどちらかが"H" レベルを示す場合に、クロック判定信号CLKERR1は"H" レベルを示し、クロックCLK1が異常であることを示す。
【0088】
また、ORゲート410においては、ゲート信号CLK2UPおよびCLK2DOWNが入力されて、論理和が施され、クロック判定信号CLKERR2が出力される。クロック判定信号CLKERR2は、クロックCLK2が異常であるかを示す信号である。すなわち、ゲート信号CLK2UPおよびCLK2DOWNのどちらかが"H" レベルを示す場合に、クロック判定信号CLKERR2は"H" レベルを示し、クロックCLK2が異常であることを示す。
【0089】
ORゲート411において、ゲート信号CLK3UPおよびCLK3DOWNが入力されて、論理和が施され、クロック判定信号CLKERR3が出力される。クロック判定信号CLKERR3は、クロックCLK3が異常であるかを示す信号である。すなわち、ゲート信号CLK3UPおよびCLK3DOWNのどちらかが"H" レベルを示す場合に、クロック判定信号CLKERR3は"H" レベルを示し、クロックCLK3が異常であることを示す。
【0090】
また、ORゲート412においては、ゲート信号CLKmUPおよびCLKmDOWNが入力されて、論理和が施され、クロック判定信号CLKERRmが出力される。クロック判定信号CLKERRmは、クロックCLKmが異常であるかを示す信号である。すなわち、ゲート信号CLKmUPおよびCLKmDOWNのどちらかが"H" レベルを示す場合に、クロック判定信号CLKERRmは"H" レベルを示し、クロックCLKmが異常であることを示す。
【0091】
以上のように、異常クロック判定回路306は、クロック検出部から出力されたエラー信号ERR0〜ERR(n)に基づいて、各クロックCLK1〜CLKm毎の異常を示すクロック判定信号CLKERR1〜CLKERRmを出力し、出力されたクロック判定信号CLKERR1〜CLKERRmのレベルを調べることによって、異常なクロックを特定することができる。
【0092】
よって、実施の形態2にかかるクロック異常検出装置によれば、異常検出の対象となる三つ以上のクロックに対して、正常な本来の周波数よりも高い状態、低い状態および停止した状態の検出を達成することができ、さらには、前記三つ以上のクロックのうちから異常を示すクロックを特定することができる。
【0093】
また、実施の形態2におけるクロック比較器は、実施の形態1のクロック比較器と同様に、クロックの"H" レベルまたは"L" レベルのそれぞれの保持期間に基づいてクロック異常を検出しているので、正常な本来のデューティ比を有さないクロックに対しても、異常なクロックとして判定可能である。
【0094】
以上説明したとおり、この発明にかかるクロック異常検出器によれば、異常検出の対象となる二つのクロックに対して、正常な本来の周波数よりも高い状態、低い状態および停止した状態の検出を、従来のクロック異常検出器と比較して複雑な回路を必要とせずに、分周回路およびクロック比較器のみで達成することができる。
【0095】
つぎの発明にかかるクロック異常検出器によれば、クロック比較器をシフトレジスタ、インバータゲートおよびORゲートのみで構成しており、シフトレジスタにおけるデータのシフトを利用してクロックの異常判断を行っているので、特別な比較演算回路を使用せずに簡単な構成でクロックの異常検出を達成することができる。
【0096】
つぎの発明にかかるクロック異常検出器によれば、シフトレジスタに用いるデータ入力を"H" レベルに固定してデータのシフトを利用したクロックの異常判断を行っているので、シフトレジスタに必要な特別なデータ信号を必要とせずに簡単な構成でクロックの異常検出を達成することができる。
【0097】
つぎの発明にかかるクロック異常検出装置によれば、異常検出の対象となる三つ以上のクロックに対して、正常な本来の周波数よりも高い状態、低い状態および停止した状態の検出を達成することができ、さらには、前記三つ以上のクロックのうちから異常を示すクロックを特定することができる。
【0098】
以上のように、本発明にかかるクロック異常検出器およびクロック異常検出装置は、各種の情報処理装置において、クロックの停止および異常発振を検出するのに適している。
【0099】
【発明の効果】
以上説明したとおり、この発明によれば、異常検出の対象となる三つ以上のクロックに対して、正常な本来の周波数よりも高い状態、低い状態および停止した状態の検出を達成することができ、さらには、前記三つ以上のクロックのうちから異常を示すクロックを特定することができる。
【図面の簡単な説明】
【図1】 第1図は、本発明にかかる実施の形態1におけるクロック異常検出器のブロック図である。
【図2】 第2図は、第1図のクロック比較器の内部構成を示した図である。
【図3】 第3図は、本発明にかかる実施の形態1におけるクロック異常検出器のブロック図ある。
【図4】 第4図は、第3図のクロック比較器の内部構成を示した図である。
【図5】 第5図は、第3図のクロック異常検出器の動作を示すタイミングチャートである。
【図6】 第6図は、第3図のクロック異常検出器の動作を示すタイミングチャートである。
【図7】 第7図は、第3図のクロック異常検出器の動作を示すタイミングチャートである。
【図8】 第8図は、第3図のクロック異常検出器の動作を示すタイミングチャートである。
【図9】 第9図は、第3図のクロック異常検出器の動作を示すタイミングチャートである。
【図10】 第10図は、第3図のクロック異常検出器の動作を示すタイミングチャートである。
【図11】 第11図は、第3図のクロック異常検出器の動作を示すタイミングチャートである。
【図12】 第12図は、第3図のクロック異常検出器の動作を示すタイミングチャートである。
【図13】 第13図は、第3図のクロック異常検出器の動作を示すタイミングチャートである。
【図14】 第14図は、本発明にかかる実施の形態2におけるクロック異常検出装置のブロック図である。
【図15】 第15図は、第14図の異常クロック判定回路の内部構成図である。
【図16】 第16図は、従来におけるクロック異常検出器のブロック図である。
【符号の説明】
15,16,31,32 クロック比較器、301,302,303,304,305 クロック異常検出部、306 異常クロック判定回路。
Claims (1)
- m個(m≧3)のクロック信号から2つのクロック信号を取り出してできる組合せ数分のクロック異常検出器を備え、これら複数のクロック異常検出器がそれぞれの前記組み合わせに対応する2つのクロック信号を第1および第2のクロック信号として入力しかつ2つの第1および第2のエラー信号を出力するクロック異常検出装置であって、
前記各クロック異常検出器は、
第1のクロック信号を分周して第1の分周クロック信号を出力する第1の分周回路と、
第1のクロック信号を分周して第1のリセット信号を出力する第2の分周回路と、
第2のクロック信号を分周して第2の分周クロック信号を出力する第3の分周回路と、
第2のクロック信号を分周して第2のリセット信号を出力する第4の分周回路と、
前記第1の分周クロック信号および前記第2のリセット信号を入力し、前記第2のリセット信号の状態に基づいて前記第1の分周クロック信号のパルス数を計数し、計数されたパルス数が所定値を超えた場合にクロック異常状態を示す第1のエラー信号を出力する第1のクロック比較回路と、
前記第2の分周クロック信号および前記第1のリセット信号を入力し、前記第1のリセット信号の状態に基づいて前記第2の分周クロック信号のパルス数を計数し、計数されたパルス数が所定値を超えた場合にクロック異常状態を示す第2のエラー信号を出力する第2のクロック比較回路と、
を備え、
前記第1のクロック比較回路は、
前記第2のリセット信号の状態を反転させるインバータゲートと、
前記第1の分周クロック信号をクロック入力として入力し、前記第2のリセット信号をリセット入力として入力し、第1の出力信号を出力する複数段のフリップフロップからなる第1のシフトレジスタと、
前記第1の分周クロック信号をクロック入力として入力し、前記インバータゲートによって反転された前記第2のリセット信号をリセット入力として入力し、第2の出力信号を出力する複数段のフリップフロップからなる第2のシフトレジスタと、
前記第1の出力信号と前記第2の出力信号との論理和演算を行い前記第1のエラー信号を出力するORゲートと、
を備え、
前記第2のクロック比較回路は、
前記第1のリセット信号の状態を反転させるインバータゲートと、
前記第2の分周クロック信号をクロック入力として入力し、前記第1のリセット信号をリセット入力として入力し、第3の出力信号を出力する複数段のフリップフロップからなる第3のシフトレジスタと、
前記第2の分周クロック信号をクロック入力として入力し、前記インバータゲートによって反転された前記第1のリセット信号をリセット入力として入力し、第4の出力信号を出力する複数段のフリップフロップからなる第4のシフトレジスタと、
前記第3の出力信号と前記第4の出力信号との論理和演算を行い前記第2のエラー信号を出力するORゲートと、
を備え、
前記複数のクロック異常検出器から夫々出力される第1および第2のエラー信号に基づいて、当該クロック信号が本来の周波数よりも低くなる場合にクロック異常状態を示す第1のクロック判定信号と、当該クロック信号が本来の周波数よりも高くなる場合にクロック異常状態を示す第2のクロック判定信号とを、m個のクロック信号のそれぞれに対応して出力する異常クロック判定回路と、
を備えることを特徴とするクロック異常検出装置。
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