JP3489560B2 - クロック断検出回路 - Google Patents
クロック断検出回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、クロック断検出回
路に関し、特に、半導体集積回路に内蔵して好適とされ
るクロック断検出回路に関する。
路に関し、特に、半導体集積回路に内蔵して好適とされ
るクロック断検出回路に関する。
【０００２】
【従来の技術】クロック断検出回路は、外部より与えら
れるクロックを入力し、該クロックに同期して動作する
論理回路に対して、外部クロックが無くなった場合に該
論理回路が異常動作をしないようにするため、クロック
停止を検出した際に、論理回路の動作を固定するもので
ある。
れるクロックを入力し、該クロックに同期して動作する
論理回路に対して、外部クロックが無くなった場合に該
論理回路が異常動作をしないようにするため、クロック
停止を検出した際に、論理回路の動作を固定するもので
ある。
【０００３】このような、クロック断検出回路として
は、一般に、２系統の外部クロックを入力してどちらか
一方のクロックの停止を検出する構成、または、自走発
振の発振器を用いて（クロックは２系統となる）、クロ
ックの停止を検出するか、あるいは、アナログ積分回路
（半導体集積回路に外付けされる）の出力を２つのコン
パレータで比較し、クロック断を検出する、という構成
が、従来より、用いられている。
は、一般に、２系統の外部クロックを入力してどちらか
一方のクロックの停止を検出する構成、または、自走発
振の発振器を用いて（クロックは２系統となる）、クロ
ックの停止を検出するか、あるいは、アナログ積分回路
（半導体集積回路に外付けされる）の出力を２つのコン
パレータで比較し、クロック断を検出する、という構成
が、従来より、用いられている。
【０００４】近時、自走発振の発振器等を用いることな
く、クロックを１系統（単一）とし、当該クロックが停
止したことを検出する回路を、ＬＳＩに内蔵することが
要求されている。
く、クロックを１系統（単一）とし、当該クロックが停
止したことを検出する回路を、ＬＳＩに内蔵することが
要求されている。
【０００５】この要請に応えるために、例えば特開平５
−１５３１０２号公報には、遅延回路や論理回路を組合
せることで、集積化により小型化が実現でき、素子の調
整が不要で、経年変化のない安定したクロック断検出回
路として、図８に示すような構成が提案されている。
−１５３１０２号公報には、遅延回路や論理回路を組合
せることで、集積化により小型化が実現でき、素子の調
整が不要で、経年変化のない安定したクロック断検出回
路として、図８に示すような構成が提案されている。
【０００６】図８を参照すると、このクロック断検出回
路は、クロック１０１を遅延させる遅延回路１０２と、
クロックと遅延回路の出力１０３の排他的論理和をとる
排他的論理和回路１０４と、排他的論理和回路１０４の
出力が出力制御端子に接続され、排他的論理和回路１０
４の出力がＨｉｇｈレベルのとき、出力イネーブル、排
他的論理和回路１０４の出力がＬｏｗレベルのとき、出
力をハイインピーダンス状態とするスリーステートバッ
ファ１０８と、を備え、クロック消失のとき、ハイイン
ピーダンス状態において、出力端子の電圧が低下してい
き、クロック断を検出するものである。
路は、クロック１０１を遅延させる遅延回路１０２と、
クロックと遅延回路の出力１０３の排他的論理和をとる
排他的論理和回路１０４と、排他的論理和回路１０４の
出力が出力制御端子に接続され、排他的論理和回路１０
４の出力がＨｉｇｈレベルのとき、出力イネーブル、排
他的論理和回路１０４の出力がＬｏｗレベルのとき、出
力をハイインピーダンス状態とするスリーステートバッ
ファ１０８と、を備え、クロック消失のとき、ハイイン
ピーダンス状態において、出力端子の電圧が低下してい
き、クロック断を検出するものである。
【０００７】
【発明が解決しようとする課題】しかしながら、図８を
参照して説明した上記特開平５−１５３１０２号公報に
記載されたクロック断検出回路においては、遅延回路１
０２の遅延時間と、クロック断の検出時間（クロックが
供給されずクロックが断したものと判断される基準時
間）との関係について、スリーステイトバッファ１０８
の漏れ電流（リーク電流）によって、検出時間を設計し
なければならない。このため、スリーステイトバッファ
１０８の漏れ電流の値によって、クロック断の検出時間
が変化する、という問題点がある。さらに、出力のレベ
ルを固定するために、出力端子１０９にコンデンサを設
ける必要がある。
参照して説明した上記特開平５−１５３１０２号公報に
記載されたクロック断検出回路においては、遅延回路１
０２の遅延時間と、クロック断の検出時間（クロックが
供給されずクロックが断したものと判断される基準時
間）との関係について、スリーステイトバッファ１０８
の漏れ電流（リーク電流）によって、検出時間を設計し
なければならない。このため、スリーステイトバッファ
１０８の漏れ電流の値によって、クロック断の検出時間
が変化する、という問題点がある。さらに、出力のレベ
ルを固定するために、出力端子１０９にコンデンサを設
ける必要がある。
【０００８】したがって、本発明は、上記問題点等に鑑
みて創案されたものであって、その目的は、１系統の入
力クロックだけで、クロック断を検出し、集積化が容易
とされ、精度よくクロック断の検出時間を設定すること
ができるクロック断検出回路を提供することにある。
みて創案されたものであって、その目的は、１系統の入
力クロックだけで、クロック断を検出し、集積化が容易
とされ、精度よくクロック断の検出時間を設定すること
ができるクロック断検出回路を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成する本発
明のクロック断検出回路は、入力クロックを分周回路で
所定の分周値で分周してなる分周クロックの立ち上がり
エッジに同期したパルス信号よりなる第１の信号と、前
記分周クロックの立ち下がりエッジに同期したパルス信
号よりなる第２の信号とを生成する回路と、前記第１、
第２の信号が制御端子にそれぞれ入力され、電源側より
充電される第１、第２のコンデンサの放電パスをオン及
びオフ制御する第１、第２のスイッチと、を備え、前記
第１、第２のコンデンサは、それぞれ前記第１、第２の
スイッチがオフのとき電源側から充電され、前記第１、
第２のコンデンサの端子電圧をそれぞれ入力する第１、
第２の波形整形用のバッファ回路と、前記第１、第２の
波形整形用のバッファ回路の出力の一方を出力する回路
と、を備えている。
明のクロック断検出回路は、入力クロックを分周回路で
所定の分周値で分周してなる分周クロックの立ち上がり
エッジに同期したパルス信号よりなる第１の信号と、前
記分周クロックの立ち下がりエッジに同期したパルス信
号よりなる第２の信号とを生成する回路と、前記第１、
第２の信号が制御端子にそれぞれ入力され、電源側より
充電される第１、第２のコンデンサの放電パスをオン及
びオフ制御する第１、第２のスイッチと、を備え、前記
第１、第２のコンデンサは、それぞれ前記第１、第２の
スイッチがオフのとき電源側から充電され、前記第１、
第２のコンデンサの端子電圧をそれぞれ入力する第１、
第２の波形整形用のバッファ回路と、前記第１、第２の
波形整形用のバッファ回路の出力の一方を出力する回路
と、を備えている。
【００１０】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい一実施の形態にお
いて、図１を参照すると、入力クロック（ＣＬＫ）を入
力し、該クロックを、互いに異なる分周値（図１では、
２分周と４分周）で分周してなる複数の分周クロックを
出力する分周回路（１）と、前記入力クロックと、前記
複数の分周クロックの論理積演算結果を出力する第１の
論理積回路（２）と、前記分周値の最も大きな分周クロ
ックを反転するインバータ（３）と、前記入力クロック
と、前記分周値の最も大きな分周クロック以外の分周ク
ロックと、前記インバータの出力との論理積演算結果を
出力する第２の論理積回路（４）と、第１の論理積回路
（２）の出力（ｒｅｓｅｔ０）が制御端子に入力され第
１のコンデンサ（７）の放電パスをオン及びオフ制御す
る第１のスイッチ（５）と、前記第２の論理積回路
（４）の出力（ｒｅｓｅｔ１）が制御端子に入力され第
２のコンデンサ（１０）の放電パスをオン及びオフ制御
する第２のスイッチ（８）と、第１のコンデンサ（７）
の端子電圧を入力する第１の波形整形用のバッファ回路
（１１）と、第２のコンデンサ（１０）の端子電圧を入
力する第２の波形整形用のバッファ回路（１２）と、第
１、第２の波形整形用のバッファ回路の出力を入力し、
前記分周値の最も大きな分周クロック信号（あるいは分
周クロック信号をインバータで反転した信号）を、前記
遅延回路で所定時間遅延させた信号を、選択制御信号
（ｓｅｌｅｃｔ）として、前記第１、第２の波形整形用
のバッファ回路の出力の一方を出力する選択回路（１
３）と、を備えている。第１、第２のコンデンサ（７、
１０）は、それぞれ、第１、第２のスイッチ（５、８）
がオフのとき、電源（ＶＤＤ）側から、第１、第２の抵
抗（６、９）を介して充電され、充電時のコンデンサ
（７、１０）の端子電圧上昇の時定数は、抵抗（６、
９）の抵抗値とコンデンサ（７、１０）の容量値で規定
される。
に説明する。本発明は、その好ましい一実施の形態にお
いて、図１を参照すると、入力クロック（ＣＬＫ）を入
力し、該クロックを、互いに異なる分周値（図１では、
２分周と４分周）で分周してなる複数の分周クロックを
出力する分周回路（１）と、前記入力クロックと、前記
複数の分周クロックの論理積演算結果を出力する第１の
論理積回路（２）と、前記分周値の最も大きな分周クロ
ックを反転するインバータ（３）と、前記入力クロック
と、前記分周値の最も大きな分周クロック以外の分周ク
ロックと、前記インバータの出力との論理積演算結果を
出力する第２の論理積回路（４）と、第１の論理積回路
（２）の出力（ｒｅｓｅｔ０）が制御端子に入力され第
１のコンデンサ（７）の放電パスをオン及びオフ制御す
る第１のスイッチ（５）と、前記第２の論理積回路
（４）の出力（ｒｅｓｅｔ１）が制御端子に入力され第
２のコンデンサ（１０）の放電パスをオン及びオフ制御
する第２のスイッチ（８）と、第１のコンデンサ（７）
の端子電圧を入力する第１の波形整形用のバッファ回路
（１１）と、第２のコンデンサ（１０）の端子電圧を入
力する第２の波形整形用のバッファ回路（１２）と、第
１、第２の波形整形用のバッファ回路の出力を入力し、
前記分周値の最も大きな分周クロック信号（あるいは分
周クロック信号をインバータで反転した信号）を、前記
遅延回路で所定時間遅延させた信号を、選択制御信号
（ｓｅｌｅｃｔ）として、前記第１、第２の波形整形用
のバッファ回路の出力の一方を出力する選択回路（１
３）と、を備えている。第１、第２のコンデンサ（７、
１０）は、それぞれ、第１、第２のスイッチ（５、８）
がオフのとき、電源（ＶＤＤ）側から、第１、第２の抵
抗（６、９）を介して充電され、充電時のコンデンサ
（７、１０）の端子電圧上昇の時定数は、抵抗（６、
９）の抵抗値とコンデンサ（７、１０）の容量値で規定
される。
【００１１】 本発明は、その好ましい一実施の形態に
おいて、図３を参照すると、入力クロック（ＣＬＫ）
と、前記入力クロックを分周回路で所定の分周値で分周
してなる分周クロックとから、前記分周クロックの立ち
上がりエッジに同期したパルス信号よりなる第１の信号
と、前記分周クロックの立ち下がりエッジに同期したパ
ルス信号よりなる第２の信号とを生成する回路（図２の
ＡＮＤ回路２、インバータ３、ＡＮＤ回路４）と、前記
第１、第２の信号が制御端子にそれぞれ入力され、第
１、第２のコンデンサ（７、１０）の放電パスをオン及
びオフ制御する第１、第２のスイッチ（５、８）と、第
１、第２のコンデンサ（７、１０）の端子電圧をそれぞ
れ入力とする第１、第２の波形整形用のバッファ回路
（１１、２０）と、前記第１、第２の波形整形用のバッ
ファ回路の出力の一方を出力するための回路（１５）
と、を備える。
おいて、図３を参照すると、入力クロック（ＣＬＫ）
と、前記入力クロックを分周回路で所定の分周値で分周
してなる分周クロックとから、前記分周クロックの立ち
上がりエッジに同期したパルス信号よりなる第１の信号
と、前記分周クロックの立ち下がりエッジに同期したパ
ルス信号よりなる第２の信号とを生成する回路（図２の
ＡＮＤ回路２、インバータ３、ＡＮＤ回路４）と、前記
第１、第２の信号が制御端子にそれぞれ入力され、第
１、第２のコンデンサ（７、１０）の放電パスをオン及
びオフ制御する第１、第２のスイッチ（５、８）と、第
１、第２のコンデンサ（７、１０）の端子電圧をそれぞ
れ入力とする第１、第２の波形整形用のバッファ回路
（１１、２０）と、前記第１、第２の波形整形用のバッ
ファ回路の出力の一方を出力するための回路（１５）
と、を備える。
【００１２】本発明は、その好ましい別の一実施の形態
において、図６参照すると、入力クロック（ＣＬＫ）を
入力し所定の分周値の分周クロックを生成する分周回路
（１）と、入力クロックと前記分周クロックとの論理積
結果を出力する第１の論理積回路（２）と、分周クロッ
クを反転するインバータ（３）と、入力クロックと、前
記分周クロックをインバータで反転した信号との論理積
演算結果を出力する第２の論理積回路（４）と、前記第
１、第２の論理積回路の出力が制御端子に入力され第
１、第２のコンデンサ（７、１０）の放電パスをオン及
びオフ制御する第１、第２のスイッチ（５、８）と、前
記第１、第２のコンデンサの端子電圧を入力する第１、
第２の波形整形用のバッファ回路（１１、１２）と、前
記第１、第２の波形整形用のバッファ回路の出力を入力
し、前記インバータで反転した信号を、遅延回路（１
４）で所定時間遅延させた信号を、選択制御信号とし
て、前記第１、第２の波形整形用のバッファ回路の出力
の一方を出力する選択回路（１３）と、を備える。
において、図６参照すると、入力クロック（ＣＬＫ）を
入力し所定の分周値の分周クロックを生成する分周回路
（１）と、入力クロックと前記分周クロックとの論理積
結果を出力する第１の論理積回路（２）と、分周クロッ
クを反転するインバータ（３）と、入力クロックと、前
記分周クロックをインバータで反転した信号との論理積
演算結果を出力する第２の論理積回路（４）と、前記第
１、第２の論理積回路の出力が制御端子に入力され第
１、第２のコンデンサ（７、１０）の放電パスをオン及
びオフ制御する第１、第２のスイッチ（５、８）と、前
記第１、第２のコンデンサの端子電圧を入力する第１、
第２の波形整形用のバッファ回路（１１、１２）と、前
記第１、第２の波形整形用のバッファ回路の出力を入力
し、前記インバータで反転した信号を、遅延回路（１
４）で所定時間遅延させた信号を、選択制御信号とし
て、前記第１、第２の波形整形用のバッファ回路の出力
の一方を出力する選択回路（１３）と、を備える。
【００１３】より詳細には、本発明の一実施の形態をな
すクロック断検出回路は、図１を参照すると、入力され
たクロック（ＣＬＫ）の周波数ｆを１／２、１／４に分
周したクロックを出力する分周回路（１）と、入力クロ
ック（ＣＬＫ）と、１／２、１／４分周クロックとの論
理積演算を行う３入力ＡＮＤ回路（２）と、１／４クロ
ックを反転するインバータ３と、１／４クロックを反転
信号と、入力クロックと、１／２分周クロックとの論理
積演算を行う３入力ＡＮＤ回路（４）と、を備えてお
り、ＡＮＤ回路（２）とＡＮＤ回路（４）は、それぞ
れ、入力クロックの１／４の周波数（入力クロックの周
期を４倍した周期）で、１／４クロックの立ち上がりエ
ッジに同期したパルス信号（パルス幅は入力クロックの
１／２クロック周期）と、１／４クロックの立ち下がり
エッジに同期したパルス信号（パルス幅は入力クロック
の１／２クロック周期）を出力する。
すクロック断検出回路は、図１を参照すると、入力され
たクロック（ＣＬＫ）の周波数ｆを１／２、１／４に分
周したクロックを出力する分周回路（１）と、入力クロ
ック（ＣＬＫ）と、１／２、１／４分周クロックとの論
理積演算を行う３入力ＡＮＤ回路（２）と、１／４クロ
ックを反転するインバータ３と、１／４クロックを反転
信号と、入力クロックと、１／２分周クロックとの論理
積演算を行う３入力ＡＮＤ回路（４）と、を備えてお
り、ＡＮＤ回路（２）とＡＮＤ回路（４）は、それぞ
れ、入力クロックの１／４の周波数（入力クロックの周
期を４倍した周期）で、１／４クロックの立ち上がりエ
ッジに同期したパルス信号（パルス幅は入力クロックの
１／２クロック周期）と、１／４クロックの立ち下がり
エッジに同期したパルス信号（パルス幅は入力クロック
の１／２クロック周期）を出力する。
【００１４】ＡＮＤ回路（２）の出力は、ドレインが抵
抗（６）（負荷素子）を介して電源ＶＤＤに接続されソ
ースがグランドに接続されたＮチャネルＭＯＳトランジ
スタ（５）のゲートに入力されており、ＡＮＤ回路
（４）の出力は、ドレインが抵抗（９）（負荷素子）を
介して電源ＶＤＤに接続されソースがグランドに接続さ
れたＮチャネルＭＯＳトランジスタ（８）のゲートに入
力されており、ＮチャネルＭＯＳトランジスタ（５、
８）のドレインとグランド間にはそれぞれコンデンサ
（７、１０）が接続され、ＮチャネルＭＯＳトランジス
タ（５、８）のドレイン電圧はシュミットトリガ（１
１、１２）の入力端にそれぞれ入力され、シュミットト
リガバッファ（１１、１２）の出力は、インバータ
（３）の出力を遅延回路（１４）で遅延させた信号を選
択制御信号として入力するセレクタ（１３）で選択され
て出力される。
抗（６）（負荷素子）を介して電源ＶＤＤに接続されソ
ースがグランドに接続されたＮチャネルＭＯＳトランジ
スタ（５）のゲートに入力されており、ＡＮＤ回路
（４）の出力は、ドレインが抵抗（９）（負荷素子）を
介して電源ＶＤＤに接続されソースがグランドに接続さ
れたＮチャネルＭＯＳトランジスタ（８）のゲートに入
力されており、ＮチャネルＭＯＳトランジスタ（５、
８）のドレインとグランド間にはそれぞれコンデンサ
（７、１０）が接続され、ＮチャネルＭＯＳトランジス
タ（５、８）のドレイン電圧はシュミットトリガ（１
１、１２）の入力端にそれぞれ入力され、シュミットト
リガバッファ（１１、１２）の出力は、インバータ
（３）の出力を遅延回路（１４）で遅延させた信号を選
択制御信号として入力するセレクタ（１３）で選択され
て出力される。
【００１５】ＡＮＤ回路（２）の出力（ｒｅｓｅｔ０）
がハイレベルのときに、ＭＯＳスイッチ（５）がオン状
態になり、コンデンサ（７）にチャージされている電荷
を放電する。ＡＮＤ回路（２）の出力がロウレベルのと
きには、ＭＯＳスイッチ（５）がＯＦＦ状態となり、電
源から抵抗（６）を通してコンデンサ（７）を充電す
る。なお、抵抗（６）の一端（電源に接続されていない
方の端子）にソースが接続され、ＡＮＤ回路（２）の出
力（ｒｅｓｅｔ０）がゲートに接続され、ドレインが、
ＮチャネルＭＯＳトランジスタ（５）のドレインに接続
されたＰチャネルＭＯＳトランジスタを備えた構成とし
てもよい。
がハイレベルのときに、ＭＯＳスイッチ（５）がオン状
態になり、コンデンサ（７）にチャージされている電荷
を放電する。ＡＮＤ回路（２）の出力がロウレベルのと
きには、ＭＯＳスイッチ（５）がＯＦＦ状態となり、電
源から抵抗（６）を通してコンデンサ（７）を充電す
る。なお、抵抗（６）の一端（電源に接続されていない
方の端子）にソースが接続され、ＡＮＤ回路（２）の出
力（ｒｅｓｅｔ０）がゲートに接続され、ドレインが、
ＮチャネルＭＯＳトランジスタ（５）のドレインに接続
されたＰチャネルＭＯＳトランジスタを備えた構成とし
てもよい。
【００１６】同様に、ＡＮＤ回路（４）の出力（ｒｅｓ
ｅｔ１）がハイレベルのときにＭＯＳスイッチ（８）が
オン状態になりコンデンサ（１０）にチャージしている
電荷を放電する。ＡＮＤ回路（４）の出力がロウレベル
のときには、ＭＯＳスイッチ（８）がＯＦＦ状態とな
り、抵抗（９）を通してコンデンサ（１０）を充電す
る。なお、抵抗（９）の一端（電源に接続されていない
方の端子）にソースが接続され、ＡＮＤ回路（４）の出
力（ｒｅｓｅｔ１）がゲートに接続され、ドレインが、
ＮチャネルＭＯＳトランジスタ（８）のドレインに接続
されたＰチャネルＭＯＳトランジスタを備えた構成とし
てもよい。抵抗（６、９）の抵抗値は、第１のコンデン
サ（７、１０）の容量値との積で決定される時定数（Ｃ
Ｒ回路の時定数）と、入力クロックのクロック周期に応
じて決定され、複数のクロック周期分の時間にわたって
連続してＭＯＳスイッチ（５、８）がＯＦＦ状態である
ときに、クロック停止と判断するための、ＣＲ回路の時
定数は、複数クロックサイクルに及ぶ値に設定される。
なお、半導体集積回路にクロック断検出回路を構成する
場合において、ＣＲ回路の時定数が、複数クロックサイ
クルに及ぶという条件を満たす場合、コンデンサ７、１
０は、ＭＯＳスイッチ５、８のドレインとバッファ１
１、１２の接続ノードの負荷容量（寄生容量）等で構成
してもよいことは勿論である。
ｅｔ１）がハイレベルのときにＭＯＳスイッチ（８）が
オン状態になりコンデンサ（１０）にチャージしている
電荷を放電する。ＡＮＤ回路（４）の出力がロウレベル
のときには、ＭＯＳスイッチ（８）がＯＦＦ状態とな
り、抵抗（９）を通してコンデンサ（１０）を充電す
る。なお、抵抗（９）の一端（電源に接続されていない
方の端子）にソースが接続され、ＡＮＤ回路（４）の出
力（ｒｅｓｅｔ１）がゲートに接続され、ドレインが、
ＮチャネルＭＯＳトランジスタ（８）のドレインに接続
されたＰチャネルＭＯＳトランジスタを備えた構成とし
てもよい。抵抗（６、９）の抵抗値は、第１のコンデン
サ（７、１０）の容量値との積で決定される時定数（Ｃ
Ｒ回路の時定数）と、入力クロックのクロック周期に応
じて決定され、複数のクロック周期分の時間にわたって
連続してＭＯＳスイッチ（５、８）がＯＦＦ状態である
ときに、クロック停止と判断するための、ＣＲ回路の時
定数は、複数クロックサイクルに及ぶ値に設定される。
なお、半導体集積回路にクロック断検出回路を構成する
場合において、ＣＲ回路の時定数が、複数クロックサイ
クルに及ぶという条件を満たす場合、コンデンサ７、１
０は、ＭＯＳスイッチ５、８のドレインとバッファ１
１、１２の接続ノードの負荷容量（寄生容量）等で構成
してもよいことは勿論である。
【００１７】クロックＣＬＫが停止した場合は（複数ク
ロックサイクル期間分連続してＭＯＳスイッチ（５、
８）がＯＦＦ状態の時）、電源から所定の時定数で充電
されるコンデンサ（７、１０）の端子電圧（ｔｉｍｅｒ
０、ｔｉｍｅｒ１）のどちらかが、シュミットトリガバ
ッファ（１１、１２）の検出レベル（閾値）を超えるた
め、このバッファ１１又は１２の出力（ｔｉｍｅｒｏｕ
ｔ０、ｔｉｍｅｒｏｕｔ１）がハイレベルとなる。
ロックサイクル期間分連続してＭＯＳスイッチ（５、
８）がＯＦＦ状態の時）、電源から所定の時定数で充電
されるコンデンサ（７、１０）の端子電圧（ｔｉｍｅｒ
０、ｔｉｍｅｒ１）のどちらかが、シュミットトリガバ
ッファ（１１、１２）の検出レベル（閾値）を超えるた
め、このバッファ１１又は１２の出力（ｔｉｍｅｒｏｕ
ｔ０、ｔｉｍｅｒｏｕｔ１）がハイレベルとなる。
【００１８】シュミットトリガバッファ（１１、１２）
の出力のいずれか一方を選択して出力するセレクタ（１
３）は、分周回路（１）で、分周比１／４で分周された
信号を反転するインバータ（３）の出力信号を１クロッ
ク遅らせる遅延回路（１４）の出力に応じて、切替え
る。
の出力のいずれか一方を選択して出力するセレクタ（１
３）は、分周回路（１）で、分周比１／４で分周された
信号を反転するインバータ（３）の出力信号を１クロッ
ク遅らせる遅延回路（１４）の出力に応じて、切替え
る。
【００１９】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して説明する。図１は、本発明の一実施例の構成を示す
図である。図１を参照すると、本発明の一実施例として
のクロック断検出回路が示されている。クロック断検出
回路は、分周回路１を有する。この分周回路２は入力さ
れたクロックＣＬＫの周波数を、分周比１／２、１／４
で分周する。１／２、１／４に分周されたクロック信号
ｆ／２ ＣＬＯＣＫ、ｆ／４ ＣＬＯＣＫは、入力クロ
ック信号ＣＬＫと共に、論理積演算をするＡＮＤ回路２
に供給され、論理積演算される。
詳細に説明すべく、本発明の実施例について図面を参照
して説明する。図１は、本発明の一実施例の構成を示す
図である。図１を参照すると、本発明の一実施例として
のクロック断検出回路が示されている。クロック断検出
回路は、分周回路１を有する。この分周回路２は入力さ
れたクロックＣＬＫの周波数を、分周比１／２、１／４
で分周する。１／２、１／４に分周されたクロック信号
ｆ／２ ＣＬＯＣＫ、ｆ／４ ＣＬＯＣＫは、入力クロ
ック信号ＣＬＫと共に、論理積演算をするＡＮＤ回路２
に供給され、論理積演算される。
【００２０】ＡＮＤ回路２の出力は、ＭＯＳスイッチ
（ＮチャネルＭＯＳトランジスタ）５のゲート端子に供
給され、ＭＯＳスイッチ５をＯＮ／ＯＦＦする。ＭＯＳ
スイッチ５がＯＮすると、コンデンサ７にチャージされ
た電荷は放電される。ＭＯＳスイッチ５がＯＦＦの場合
は、抵抗６を通して電源ＶＤＤからコンデンサ７が充電
される。コンデンサ７の端子電圧は、シュミットトリガ
バッファ１１の入力端子に供給され、閾値以上であれ
ば、出力がハイレベルとなる。また、１／４に分周され
た信号（ｆ／４ ＣＬＯＣＫ）は、インバータ３に供給
されて反転される。
（ＮチャネルＭＯＳトランジスタ）５のゲート端子に供
給され、ＭＯＳスイッチ５をＯＮ／ＯＦＦする。ＭＯＳ
スイッチ５がＯＮすると、コンデンサ７にチャージされ
た電荷は放電される。ＭＯＳスイッチ５がＯＦＦの場合
は、抵抗６を通して電源ＶＤＤからコンデンサ７が充電
される。コンデンサ７の端子電圧は、シュミットトリガ
バッファ１１の入力端子に供給され、閾値以上であれ
ば、出力がハイレベルとなる。また、１／４に分周され
た信号（ｆ／４ ＣＬＯＣＫ）は、インバータ３に供給
されて反転される。
【００２１】この反転信号と、入力クロックＣＬＫと、
分周回路１で１／２に分周された信号ｆ／２は、論理積
演算をするＡＮＤ回路４に供給され、論理積演算され。
ＡＮＤ回路４の出力は、ＭＯＳスイッチ８のゲート端子
に供給されスイッチをＯＮ／ＯＦＦする。ＭＯＳスイッ
チ８がＯＮすると、コンデンサ１０にチャージされた電
荷は放電される。ＭＯＳスイッチ８がＯＦＦの場合は、
抵抗９を通して電源からコンデンサ１０が充電される。
コンデンサ１０の端子電圧は、シュミットトリガバッフ
ァー１２の入力端子に供給され、閾値以上であれば、出
力はハイレベルとなる。なお電源に接続される抵抗と、
ＮチャネルＭＯＳトランジスタ５、８のドレインの間
に、それぞれ、ＡＮＤ回路２、４の出力がゲートに入力
され、ソースが電源に接続され、ドレインがＮチャネル
ＭＯＳトランジスタ５、８のドレインに接続されるＰチ
ャネルＭＯＳトランジスタで構成してもよい。Ｐチャネ
ルＭＯＳトランジスタは、オンのとき（ｒｅｓｅｔ０，
ｒｅｓｅｔ１がロウレベルのとき）、コンデンサ７、１
０を定電流で充電し、ｒｅｓｅｔ０，ｒｅｓｅｔ１がハ
イレベルのとき、オフする。
分周回路１で１／２に分周された信号ｆ／２は、論理積
演算をするＡＮＤ回路４に供給され、論理積演算され。
ＡＮＤ回路４の出力は、ＭＯＳスイッチ８のゲート端子
に供給されスイッチをＯＮ／ＯＦＦする。ＭＯＳスイッ
チ８がＯＮすると、コンデンサ１０にチャージされた電
荷は放電される。ＭＯＳスイッチ８がＯＦＦの場合は、
抵抗９を通して電源からコンデンサ１０が充電される。
コンデンサ１０の端子電圧は、シュミットトリガバッフ
ァー１２の入力端子に供給され、閾値以上であれば、出
力はハイレベルとなる。なお電源に接続される抵抗と、
ＮチャネルＭＯＳトランジスタ５、８のドレインの間
に、それぞれ、ＡＮＤ回路２、４の出力がゲートに入力
され、ソースが電源に接続され、ドレインがＮチャネル
ＭＯＳトランジスタ５、８のドレインに接続されるＰチ
ャネルＭＯＳトランジスタで構成してもよい。Ｐチャネ
ルＭＯＳトランジスタは、オンのとき（ｒｅｓｅｔ０，
ｒｅｓｅｔ１がロウレベルのとき）、コンデンサ７、１
０を定電流で充電し、ｒｅｓｅｔ０，ｒｅｓｅｔ１がハ
イレベルのとき、オフする。
【００２２】インバータ３で反転された信号（ｆ／４
ＣＬＯＣＫ ＩＮＶ）は、遅延回路１４で１クロック遅
延される。この信号をセレクタ１３に供給する。遅延回
路１４は、入力クロックＣＬＫを入力し、インバータ３
で反転された信号を、入力クロックＣＬＫの１クロック
サイクル分遅延する回路であれば、任意の公知の回路構
成が用いられる。この遅延回路１４の遅延時間は選択回
路１３に、バッファ１１、１２の選択切替の、クロック
の遷移時点からのタイミング余裕を与えるものであり、
遅延時間は必ずしも１クロックに、限定されるものでな
い。
ＣＬＯＣＫ ＩＮＶ）は、遅延回路１４で１クロック遅
延される。この信号をセレクタ１３に供給する。遅延回
路１４は、入力クロックＣＬＫを入力し、インバータ３
で反転された信号を、入力クロックＣＬＫの１クロック
サイクル分遅延する回路であれば、任意の公知の回路構
成が用いられる。この遅延回路１４の遅延時間は選択回
路１３に、バッファ１１、１２の選択切替の、クロック
の遷移時点からのタイミング余裕を与えるものであり、
遅延時間は必ずしも１クロックに、限定されるものでな
い。
【００２３】セレクタ１３では、遅延回路１４の出力を
選択制御信号ｓｅｌｅｃｔとして入力し、遅延回路１４
の出力がハイレベルの場合は、シュミットトリガバッフ
ァ１２からの入力を出力し、ロウレベルの場合は、シュ
ミットトリガバッファ１１からの入力を出力する。
選択制御信号ｓｅｌｅｃｔとして入力し、遅延回路１４
の出力がハイレベルの場合は、シュミットトリガバッフ
ァ１２からの入力を出力し、ロウレベルの場合は、シュ
ミットトリガバッファ１１からの入力を出力する。
【００２４】本発明の一実施例の動作について説明す
る。図２は、本発明の一実施例の動作タイミングを示す
図であり、入力ＣＬＯＣＫは、図１の入力クロックＣＬ
Ｋ、ｆ／２ ＣＬＯＣＫ、ｆ／４ ＣＬＯＣＫは、分周
回路１の出力、ｆ／４、 ＩＮＶはインバータ３の出
力、ｒｅｓｅｔ０、ｒｅｓｅｔ１は、ＡＮＤ２、４の出
力、ｔｉｍｅｒ０、ｔｉｍｅｒ１はコンデンサ７、１０
の端子電圧、ｔｉｍｅｒｏｕｔ０、ｔｉｍｅｒｏｕｔ１
はバッファ回路１１、１２の出力、出力はセレクタ１３
の出力（クロック停止信号）である。ｓｅｌｅｃｔは遅
延回路１４の出力信号である。
る。図２は、本発明の一実施例の動作タイミングを示す
図であり、入力ＣＬＯＣＫは、図１の入力クロックＣＬ
Ｋ、ｆ／２ ＣＬＯＣＫ、ｆ／４ ＣＬＯＣＫは、分周
回路１の出力、ｆ／４、 ＩＮＶはインバータ３の出
力、ｒｅｓｅｔ０、ｒｅｓｅｔ１は、ＡＮＤ２、４の出
力、ｔｉｍｅｒ０、ｔｉｍｅｒ１はコンデンサ７、１０
の端子電圧、ｔｉｍｅｒｏｕｔ０、ｔｉｍｅｒｏｕｔ１
はバッファ回路１１、１２の出力、出力はセレクタ１３
の出力（クロック停止信号）である。ｓｅｌｅｃｔは遅
延回路１４の出力信号である。
【００２５】通常クロックが入力されている場合は、分
周回路１は、入力されたクロックの周波数の１／２、１
／４の周波数の信号を出力する。入力クロックと分周回
路１の２出力の論理積をＡＮＤ回路２で論理積演算す
る。ＡＮＤ回路２の出力は、周波数が入力クロックの１
／４で、パルス幅が２分の１周期のパルスが出力され
る。この波形が、ｒｅｓｅｔ０として示されている。こ
のパルスがＭＯＳスイッチ５のゲートに入力され、ハイ
レベルの時は、ＭＯＳスイッチ５がオン状態となり、コ
ンデンサ７に充電された電荷を放電する。逆に、ロウレ
ベルのときは、ＭＯＳスイッチ５がオフ状態となり、抵
抗６を通してコンデンサ７を充電する。コンデンサ７の
端子電圧がｔｉｍｅｒ０として示されている。
周回路１は、入力されたクロックの周波数の１／２、１
／４の周波数の信号を出力する。入力クロックと分周回
路１の２出力の論理積をＡＮＤ回路２で論理積演算す
る。ＡＮＤ回路２の出力は、周波数が入力クロックの１
／４で、パルス幅が２分の１周期のパルスが出力され
る。この波形が、ｒｅｓｅｔ０として示されている。こ
のパルスがＭＯＳスイッチ５のゲートに入力され、ハイ
レベルの時は、ＭＯＳスイッチ５がオン状態となり、コ
ンデンサ７に充電された電荷を放電する。逆に、ロウレ
ベルのときは、ＭＯＳスイッチ５がオフ状態となり、抵
抗６を通してコンデンサ７を充電する。コンデンサ７の
端子電圧がｔｉｍｅｒ０として示されている。
【００２６】コンデンサ７の端子電圧を入力とするシュ
ミットトリガバッファ１１は、入力電圧を監視し、閾値
を超えた時点で出力をハイレベルにする。
ミットトリガバッファ１１は、入力電圧を監視し、閾値
を超えた時点で出力をハイレベルにする。
【００２７】一方、分周回路１の１／４周波数の出力を
反転するインバータ３の出力と、入力クロックと、分周
回路１の１／２周波数の出力の論理積をＡＮＤ回路４で
論理積演算する。この出力波形がｒｅｓｅｔ１として示
されている。このパルスがＭＯＳスイッチ８のゲートに
入力され、ハイレベルの時は、ＭＯＳスイッチ８がオン
状態となり、コンデンサ１０に充電された電荷を放電す
る。逆に、ロウレベルのときは、ＭＯＳスイッチ８がオ
フ状態となり、抵抗９を通してコンデンサ１０を充電す
る。コンデンサ１０の端子電圧がｔｉｍｅｒ１として示
されている。このコンデンサ１０の端子電圧を入力とす
るシュミットトリガバッファ１２は、入力電圧を監視
し、閾値を超えた時点で出力をハイレベルにする。
反転するインバータ３の出力と、入力クロックと、分周
回路１の１／２周波数の出力の論理積をＡＮＤ回路４で
論理積演算する。この出力波形がｒｅｓｅｔ１として示
されている。このパルスがＭＯＳスイッチ８のゲートに
入力され、ハイレベルの時は、ＭＯＳスイッチ８がオン
状態となり、コンデンサ１０に充電された電荷を放電す
る。逆に、ロウレベルのときは、ＭＯＳスイッチ８がオ
フ状態となり、抵抗９を通してコンデンサ１０を充電す
る。コンデンサ１０の端子電圧がｔｉｍｅｒ１として示
されている。このコンデンサ１０の端子電圧を入力とす
るシュミットトリガバッファ１２は、入力電圧を監視
し、閾値を超えた時点で出力をハイレベルにする。
【００２８】シュミットトリガバッファ１１、１２の出
力を入力とするセレクタ１４は、どちらの信号を出力す
るかを決める選択制御信号として、インバータ３の出力
を、入力クロック一周期分遅延させる遅延回路１４から
出力される信号を用いている。この信号波形がｓｅｌｅ
ｃｔとして示されている。
力を入力とするセレクタ１４は、どちらの信号を出力す
るかを決める選択制御信号として、インバータ３の出力
を、入力クロック一周期分遅延させる遅延回路１４から
出力される信号を用いている。この信号波形がｓｅｌｅ
ｃｔとして示されている。
【００２９】信号ｓｅｌｅｃｔがハイレベルのときは、
シュミットトリガバッファ１２の出力を出力し、ロウレ
ベルのときは、シュミットトリガバッファ１２の出力を
出力するように動作する。
シュミットトリガバッファ１２の出力を出力し、ロウレ
ベルのときは、シュミットトリガバッファ１２の出力を
出力するように動作する。
【００３０】クロック停止後、再び、入力クロックＣＬ
ＯＣＫの入力が再開した場合、遅延回路１４から出力さ
れる信号を選択制御信号ｓｅｌｅｃｔとするセレクタ１
３では、例えば図２に示すように、ロウレベルに遷移し
た選択制御信号ｓｅｌｅｃｔを受けて、バッファ１１の
出力ｔｉｍｅｒｏｕｔ０（ロウレベル）を選択し、クロ
ック断状態が解除されたことを通知する。
ＯＣＫの入力が再開した場合、遅延回路１４から出力さ
れる信号を選択制御信号ｓｅｌｅｃｔとするセレクタ１
３では、例えば図２に示すように、ロウレベルに遷移し
た選択制御信号ｓｅｌｅｃｔを受けて、バッファ１１の
出力ｔｉｍｅｒｏｕｔ０（ロウレベル）を選択し、クロ
ック断状態が解除されたことを通知する。
【００３１】クロックがそれぞれの位相で停止した場合
の各部の電圧を、図５に示す。図５に示されているよう
に、どの位相でクロックが停止してもクロック停止信号
を送出できる。図５（ａ）、図５（ｂ）ではクロック
（６発目）が立ち下がり、立ち上がりで停止し、図５
（ｃ）、図５（ｄ）ではクロック（５発目）が立ち下が
り、立ち上がりで停止し、図５（ｅ）、図５（ｆ）では
クロック（４発目）が立ち下がり、立ち上がりで停止
し、図５（ｇ）、図５（ｈ）ではクロック（３発目）が
立ち下がり、立ち上がりで停止している。いずれの場合
も、セレクタ１３からは、選択制御信号ｓｅｌｅｃｔで
選択されたバッファからの出力（ｔｅｒｍｅｒｏｕｔ
０、ｔｅｒｍｅｒｏｕｔ１）として、クロック断を示す
ハイレベルの信号が出力されている。クロック（入力Ｃ
ＬＯＣＫ）の停止後、セレクタ１３からは、クロック断
を示すハイレベルの出力が、４クロックサイクル相当
（ｆ／４ＣＬＯＣＫのクロック周期）期間以内に出力さ
れている。
の各部の電圧を、図５に示す。図５に示されているよう
に、どの位相でクロックが停止してもクロック停止信号
を送出できる。図５（ａ）、図５（ｂ）ではクロック
（６発目）が立ち下がり、立ち上がりで停止し、図５
（ｃ）、図５（ｄ）ではクロック（５発目）が立ち下が
り、立ち上がりで停止し、図５（ｅ）、図５（ｆ）では
クロック（４発目）が立ち下がり、立ち上がりで停止
し、図５（ｇ）、図５（ｈ）ではクロック（３発目）が
立ち下がり、立ち上がりで停止している。いずれの場合
も、セレクタ１３からは、選択制御信号ｓｅｌｅｃｔで
選択されたバッファからの出力（ｔｅｒｍｅｒｏｕｔ
０、ｔｅｒｍｅｒｏｕｔ１）として、クロック断を示す
ハイレベルの信号が出力されている。クロック（入力Ｃ
ＬＯＣＫ）の停止後、セレクタ１３からは、クロック断
を示すハイレベルの出力が、４クロックサイクル相当
（ｆ／４ＣＬＯＣＫのクロック周期）期間以内に出力さ
れている。
【００３２】次に、本発明の第２の実施例について説明
する。本発明の第２の実施例の基本的構成は上記の通り
であるが、クロック断検出回路の出力の出し方を変更し
ている。図３は、本発明の第２の実施例の構成を示す図
である。図３を参照すると、二つのシュミットトリガバ
ッファ１１、１２の出力を論理和演算するＯＲ回路１５
に入力し、その出力をクロック停止回路の出力とする。
する。本発明の第２の実施例の基本的構成は上記の通り
であるが、クロック断検出回路の出力の出し方を変更し
ている。図３は、本発明の第２の実施例の構成を示す図
である。図３を参照すると、二つのシュミットトリガバ
ッファ１１、１２の出力を論理和演算するＯＲ回路１５
に入力し、その出力をクロック停止回路の出力とする。
【００３３】このように、ＯＲ回路１５を用いたクロッ
ク断回路検出回路の動作のタイミングは、図４に示すよ
うなものとなる。すなわち、２つのＣＲ回路（抵抗６と
コンデンサ７、抵抗９とコンデンサ１０のＣＲ回路）か
らの出力電圧のうちどちらか一方が、シュミットトリガ
バッファ１１、１２の反転レベルを超えた時点でクロッ
ク停止を検出することになる。このように、本実施例で
は、さらに、遅延回路１４が省略される。
ク断回路検出回路の動作のタイミングは、図４に示すよ
うなものとなる。すなわち、２つのＣＲ回路（抵抗６と
コンデンサ７、抵抗９とコンデンサ１０のＣＲ回路）か
らの出力電圧のうちどちらか一方が、シュミットトリガ
バッファ１１、１２の反転レベルを超えた時点でクロッ
ク停止を検出することになる。このように、本実施例で
は、さらに、遅延回路１４が省略される。
【００３４】別の構成としては、入力クロックＣＬＫの
立ち上がり、立ち下がりの両方のエッジを使用し、分周
回路１の出力を、１／２分周のみとし、インバータ３は
１／２分周信号を入力する構成としてもよい。また、遅
延回路１４での遅延時間を、入力クロックＣＬＫの半ク
ロック分（１／２クロック周期）とすることでも、同様
の効果が得られる。
立ち上がり、立ち下がりの両方のエッジを使用し、分周
回路１の出力を、１／２分周のみとし、インバータ３は
１／２分周信号を入力する構成としてもよい。また、遅
延回路１４での遅延時間を、入力クロックＣＬＫの半ク
ロック分（１／２クロック周期）とすることでも、同様
の効果が得られる。
【００３５】図６は、本発明の第３の実施例の構成を示
す図である。図７は、本発明の第３の実施例の動作タイ
ミングを示す図である。本実施例では、分周回路を１／
２分周クロックのみとし、前記第１、第２の実施例と較
べて、分周回路１の出力を減らすことができる。
す図である。図７は、本発明の第３の実施例の動作タイ
ミングを示す図である。本実施例では、分周回路を１／
２分周クロックのみとし、前記第１、第２の実施例と較
べて、分周回路１の出力を減らすことができる。
【００３６】分周回路１は、入力クロックＣＬＫを入力
し分周比１／２の分周クロックを生成し、ＡＮＤ回路２
は、入力クロックと１／２分周クロックとの論理積結果
を出力し、インバータ３は、１／２分周クロックをイン
バータで反転し、ＡＮＤ回路４は、入力クロックＣＬＫ
と、１／２分周クロックをインバータ３で反転した信号
との論理積演算結果を出力する。遅延回路１４は、イン
バータで反転した１／２分周クロックを、半クロック周
期分（入力クロックの半周期分）遅延させた信号を、選
択制御信号ｓｅｌｅｃｔとして、選択回路１３に供給す
る。
し分周比１／２の分周クロックを生成し、ＡＮＤ回路２
は、入力クロックと１／２分周クロックとの論理積結果
を出力し、インバータ３は、１／２分周クロックをイン
バータで反転し、ＡＮＤ回路４は、入力クロックＣＬＫ
と、１／２分周クロックをインバータ３で反転した信号
との論理積演算結果を出力する。遅延回路１４は、イン
バータで反転した１／２分周クロックを、半クロック周
期分（入力クロックの半周期分）遅延させた信号を、選
択制御信号ｓｅｌｅｃｔとして、選択回路１３に供給す
る。
【００３７】なお、上記実施例では、分周回路１が、分
周比１／２、１／４の分周クロックを出力する構成を例
に説明したが、本発明はかかる構成に限定されるもので
ない。例えば、分周回路が、１／８、１／１６等の１／
(２のｎ乗)で表すことができる出力とし、それらの信号
と、入力クロックとの論理積で、ＭＯＳスイッチのゲー
トを駆動する構成とし、もう一方のゲート駆動は、分周
回路の出力で、分周値の最も大きい出力に、インバータ
を挿入して信号を反転し、それ以外の分周回路の出力
と、入力クロックとの論理積で、ＭＯＳスイッチのゲー
トを駆動する構成をする、遅延回路１４の入力信号は、
分周値の最も大きい信号とし、遅延量は、１クロックと
することで同様の効果が得られる。
周比１／２、１／４の分周クロックを出力する構成を例
に説明したが、本発明はかかる構成に限定されるもので
ない。例えば、分周回路が、１／８、１／１６等の１／
(２のｎ乗)で表すことができる出力とし、それらの信号
と、入力クロックとの論理積で、ＭＯＳスイッチのゲー
トを駆動する構成とし、もう一方のゲート駆動は、分周
回路の出力で、分周値の最も大きい出力に、インバータ
を挿入して信号を反転し、それ以外の分周回路の出力
と、入力クロックとの論理積で、ＭＯＳスイッチのゲー
トを駆動する構成をする、遅延回路１４の入力信号は、
分周値の最も大きい信号とし、遅延量は、１クロックと
することで同様の効果が得られる。
【００３８】
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。
記記載の効果を奏する。
【００３９】本発明の第１の効果は、入力されているク
ロック以外の発振器を持たずに入力クロックの停止を検
出できる、ということである。
ロック以外の発振器を持たずに入力クロックの停止を検
出できる、ということである。
【００４０】その理由は、本発明においては、２個のＣ
Ｒ回路を有しており、クロック断時には、どちらか一方
のコンデンサが必ず充電状態になっているため、入力ク
ロック以外の発振器を持たずに、クロック停止を検出で
きるためである。
Ｒ回路を有しており、クロック断時には、どちらか一方
のコンデンサが必ず充電状態になっているため、入力ク
ロック以外の発振器を持たずに、クロック停止を検出で
きるためである。
【００４１】本発明の第２の効果は、ＬＳＩに内蔵した
場合にチップ面積の増大を抑止する、ということであ
る。
場合にチップ面積の増大を抑止する、ということであ
る。
【００４２】その理由は、本発明においては、コンパレ
ータなどのアナログ回路を使用せず、シュミットトリガ
バッファで、出力電圧レベルを検出しているためであ
る。
ータなどのアナログ回路を使用せず、シュミットトリガ
バッファで、出力電圧レベルを検出しているためであ
る。
【００４３】本発明の第３の効果は、クロック断検出回
路をＬＳＩに内蔵し、ＣＲ回路の容量、抵抗値がばらつ
いた場合でも、精度良く、クロック断の検出のための時
間が設定できる、ということである。その理由は、本発
明においては、ＣＲ回路の出力を入力クロックの複数周
期ごとに、セレクタによって切替えているため、ＣＲ回
路の時定数を、複数クロック周期以上に設定することが
できる、ためである。
路をＬＳＩに内蔵し、ＣＲ回路の容量、抵抗値がばらつ
いた場合でも、精度良く、クロック断の検出のための時
間が設定できる、ということである。その理由は、本発
明においては、ＣＲ回路の出力を入力クロックの複数周
期ごとに、セレクタによって切替えているため、ＣＲ回
路の時定数を、複数クロック周期以上に設定することが
できる、ためである。
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例における主要ノードのタイミ
ング波形を示す図である。
ング波形を示す図である。
【図３】本発明の第２の実施例の構成を示す図である。
【図４】本発明の第２の実施例における主要ノードのタ
イミング波形を示す図である。
イミング波形を示す図である。
【図５】本発明の一実施例においてクロック信号断のい
くつかの場合の主要ノードのタイミング波形を示す図で
ある。
くつかの場合の主要ノードのタイミング波形を示す図で
ある。
【図６】本発明の第３の実施例の構成を示す図である。
【図７】本発明の第３の実施例における主要ノードのタ
イミング波形を示す図である。
イミング波形を示す図である。
【図８】従来のクロック断検出回路の構成を示す図であ
る。
る。
１ 分周回路
２、４ ＡＮＤ回路
３ インバータ
５、８ ＮチャネルＭＯＳトランジスタ
６、９ 抵抗
７、１０ コンデンサ
１１、１２ シミュットトリガーバッファ回路
１３ セレクタ
１４ 遅延回路
１５ ＯＲ回路
１０１ クロック
１０２ 遅延回路
１０３ 遅延回路の出力
１０４ 排他的論理和回路
１０８ スリーステートバッファ
１０９ 出力端子
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 1/04 302
H03K 5/19
Claims (8)
- 【請求項１】入力クロックを所定の分周値で分周してな
る分周クロックを出力する分周回路と、 前記入力クロックと 前記分周クロックに基づき、前記入
力クロックのクロック周期を所定倍した期間の周期とさ
れ、前記入力クロックのクロック周期を所定倍した期間
の半分の期間、互いに、位相がずれている、所定のパル
ス幅のパルス信号よりなる第１及び第２の信号を生成す
る回路と、第１の電源に一端が接続された第１のコンデ
ンサの他端と、前記第１の電源間に接続され、前記第１
の信号が制御端子に入力されてオン及びオフ制御される
第１のスイッチと、 前記第１の電源に一端が接続された第２のコンデンサの
他端と、前記第１の電源間に接続され、前記第２の信号
が制御端子に入力されてオン及びオフ制御される第２の
スイッチと、 を備え、 前記第１及び第２のコンデンサの他端はそれぞれ第１及
び第２の抵抗素子を介して第２の電源に接続され、 前記第１及び第２のコンデンサの他端が入力端にそれぞ
れ接続される第１及び第２の波形整形用のバッファ回路
と、を備え、 前記入力クロックが供給されている時に、前記第１及び
第２の信号のパルスによりそれぞれ前記第１及び第２の
スイッチがオンされて前記第１及び第２のコンデンサの
他端の電圧がそれぞれリセットされたのち、前記第１及
び第２のスイッチがそれぞれオフし前記第２の電源より
前記第１及び第２のコンデンサがそれぞれ充電される期
間は、前記入力クロックの１周期よりも大とされ、 前記第１及び第２のコンデンサのうち前記他端の電圧が
対応する前記波形整形用のバッファ回路の閾値を超えた
場合、前記波形整形用のバッファ回路はクロック断を検
出したことを示す信号を出力し、 前記第１及び第２の波形整形用のバッファ回路の出力を
入力し、前記入力クロックの周期を前記所定倍した期間
の半分の期間でハイレベル／ロウレベルを交互にとる信
号を遅延回路で所定時間遅延させた信号を選択制御信号
として入力し、前記選択制御信号の値に基づき、 前記第
１及び第２の波形整形用のバッファ回路の出力の一方を
選択出力する選択回路と、 を備えている、ことを特徴とするクロック断検出回路。 - 【請求項２】入力クロックを所定の分周値で分周してな
る分周クロックを出力する分周回路と、前記 分周クロックの立ち上がりエッジに同期し前記入力
クロックと同じパルス幅のパルス信号よりなる第１の信
号と、前記分周クロックの立ち下がりエッジに同期し前
記入力クロックと同じパルス幅のパルス信号よりなる第
２の信号とを生成する回路と、 前記第１、第２の信号が制御端子にそれぞれ入力され、
電源側より充電される第１、第２のコンデンサの放電パ
スをオン及びオフ制御する第１、第２のスイッチと、 を備え、前記第１及び第２のコンデンサは、それぞれ第１及び第
２の抵抗素子を介して第２の電源に接続され、 前記第
１、第２のスイッチがオフのとき電源側から充電され、 前記第１及び第２のコンデンサの端子電圧をそれぞれ入
力する第１及び第２の波形整形用のバッファ回路と、 を備え、前記入力クロックが供給されている時、前記第１及び第
２の信号のパルスによりそれぞれ前記第１及び第２のス
イッチがオンされ前記第１及び第２のコンデンサの端子
電圧がそれぞれリセットされたのち、前記第１及び第２
のスイッチがそれぞれオフし、前記第１及び第２のコン
デンサが充電される期間は、前記入力クロックの１周期
よりも大とされ、 前記第１及び第２のコンデンサのうち前記端子電圧が対
応する前記波形整形用のバッフ ァ回路の閾値を超えた場
合、前記波形整形用のバッファ回路はクロック断を検出
したことを示す信号を出力し、 前記第１及び第２の波形整形用のバッファ回路の出力を
入力し、前記分周クロック信号を遅延回路で所定時間遅
延させた信号を選択制御信号として入力し、前記選択制
御信号の値に基づき、 前記第１及び第２の波形整形用の
バッファ回路の出力の一方を選択出力する選択回路と、 を備えている、ことを特徴とするクロック断検出回路。 - 【請求項３】前記分周回路は、前記入力クロックを互い
に異なる分周値で分周してなる複数の分周クロックを出
力する分周回路よりなり、 前記第１の信号と前記第２の信号とを生成する回路は、 前記入力クロックと、前記分周回路から出力される前記
複数の分周クロックの論理積演算結果を前記第１の信号
として出力する第１の論理積回路と、 前記分周値の最も大きな分周クロックをインバータで反
転するインバータと、 前記入力クロックと、前記分周値の最も大きな分周クロ
ック以外の分周クロックと、前記分周値の最も大きな分
周クロックを前記インバータで反転した信号との論理積
演算結果を前記第２の信号として出力する第２の論理積
回路と、 を備えている、ことを特徴とする請求項１又は２に記載
のクロック断検出回路。 - 【請求項４】前記選択回路は、前記選択制御信号とし
て、前記分周値の最も大きな分周クロックを遅延回路で
所定時間遅延させた信号に基づき、前記第１及び第２の
波形整形用のバッファ回路の出力の一方を選択出力す
る、ことを特徴とする請求項３記載のクロック断検出回
路。 - 【請求項５】入力クロックを入力し、該クロックを、互
いに異なる分周値で分周してなる複数の分周クロックを
出力する分周回路と、 前記入力クロックと、前記複数の分周クロックの論理積
演算結果である第１の信号を出力する第１の論理積回路
と、 前記分周値の最も大きな分周クロックを反転するインバ
ータと、 前記入力クロックと、前記分周値の最も大きな分周クロ
ック以外の分周クロックと、前記インバータの出力との
論理積演算結果である第２の信号を出力する第２の論理
積回路と、を備え、 前記第１及び第２の信号は、前記分周値の最も大きな分
周クロックの周期とされ、互いに、前記分周値の最も大
きな分周クロックの周期の半周期分位相がずれ、前記入
力クロックのパルス幅と同一の期間、ハイレベルとさ
れ、 一端がそれぞれ第１、第２の抵抗を介して高位側電源に
接続され他端が低位側電源に接続された第１、第２のコ
ンデンサと、 前記第１の論理積回路から出力される前記第１の信号が
制御端子に入力され、前記第１の信号のハイレベル／ロ
ウレベルに応じて、前記第１のコンデンサの放電パスを
オン及びオフ制御する第１のスイッチと、 前記第２の論理積回路から出力される前記第２の信号が
制御端子に入力され、前記第２の信号のハイレベル／ロ
ウレベルに応じて、前記第２のコンデンサの放電パスを
オン及びオフ制御する第２のスイッチと、 を備え、 前記第１、第２のコンデンサは、それぞれ、前記第１、
第２のスイッチがオンのとき、リセットされ、前記第
１、第２のスイッチがオフのとき、前記高位側電源側か
ら充電され、 前記第１のコンデンサの端子電圧を入力する第１の波形
整形用のバッファ回路と、 前記第２のコンデンサの端子電圧を入力する第２の波形
整形用のバッファ回路と、 前記第１、第２の波形整形用のバッファ回路の出力を入
力し、前記インバータで反転した分周クロック信号を、
前記遅延回路で所定時間遅延させた信号を、選択制御信
号として入力し、前記選択制御信号の値に基づき前記第
１及び第２の波形整形用のバッファ回路の出力の一方を
選択出力する選択回路と、 を備えている、ことを特徴とするクロック断検出回路。 - 【請求項６】入力クロックを入力し所定の分周値の分周
クロックを生成する分周回路と、 前記入力クロックと前記分周クロックとの論理積結果で
ある第１の信号を出力する第１の論理積回路と、 一端がそれぞれ第１、第２の抵抗を介して高位側電源に
接続され他端が低位側電源に接続された第１、第２のコ
ンデンサと、 前記分周クロックを反転して出力するインバータと、 前記入力クロックと、前記インバータの出力との論理積
演算結果である第２の信号を出力する第２の論理積回路
と、を備え、前記第１及び第２の信号は、前記分周クロックの周期と
され、互いに、前記分周クロックの周期の半周期分位相
がずれ、前記入力クロックと同一のパルス幅とされ、 前記第１のコンデンサと前記第１の抵抗の接続点と前記
低位側電源に接続され、前記第１の論理積回路からの前
記第１の信号のハイレベル／ロウレベルに応じてオン／
オフされる第１のスイッチと、 前記第２のコンデンサと前記第２の抵抗の接続点と前記
低位側電源に接続され、前記第２の論理積回路からの前
記第２の信号のハイレベル／ロウレベルに応じてオン／
オフされる第２のスイッチと、 前記第１のコンデンサの端子電圧を入力する第１の波形
整形用のバッファ回路と、 前記第２のコンデンサの端子電圧を入力する第２の波形
整形用のバッファ回路と、 前記第１、第２の波形整形用のバッファ回路の出力を入
力し、前記インバータから出力される前記分周クロック
の反転信号を前記遅延回路で所定時間遅延させた信号
を、選択制御信号として入力し、前記選択制御信号の値
に基づき前記第１及び第２の波形整形用のバッファ回路
の出力の一方を選択出力する選択回路と、 を備えている、ことを特徴とするクロック断検出回路。 - 【請求項７】前記分周回路が、前記入力クロックを２分
周した２分周クロックを出力し、前記２分周クロックを
前記インバータで反転した信号を、前記遅延回路で、半
クロック遅延した信号で、前記選択回路の出力を切替え
ることを特徴とする請求項６記載のクロック断検出回
路。 - 【請求項８】前記選択回路が、前記入力クロックの複数
クロック周期毎に、前記第１及び第２の波形整形用のバ
ッファ回路の出力の選択を切り替える、ことを特徴とす
る請求項５又は６記載のクロック断検出回路。
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