DE4130890A1

DE4130890A1 - Verfahren zur herstellung eines kondensators unter verwendung des feldeffekttransistor-prozesses und mit hilfe des verfahrens hergestellte struktur

Info

Publication number: DE4130890A1
Application number: DE4130890A
Authority: DE
Inventors: Martin J Alter
Original assignee: Micrel Semiconductor
Current assignee: Micrel Semiconductor
Priority date: 1990-09-17
Filing date: 1991-09-17
Publication date: 1992-04-09
Also published as: US5045966A; JPH06163818A; JP3253986B2

Description

Die Erfindung betrifft Kondensatoren, die unter Anwendung von Fabrikationsverfahren für integrierte Schaltungen hergestellt sind, insbesondere auf Kondensatoren, bei denen eine Kondensa torplatte ein diffundierter Bereich ist.

Zur Herstellung von Kondensatoren wurden zahlreiche Verfahren angewendet, die sich der Fabrikationsmethoden für integrierte Schaltungen bedienen. Bei einem dieser Verfahren wird zunächst in einem Halbleitersubstrat eine hochdotierte Region gebildet, die als untere leitfähige Kondensatorplatte dienen soll, und später wird eine über der hochdotierten Region liegende und gegenüber dieser isolierte Platte aus Polysilizium oder einem ähnlichen Stoff gebildet, die als obere Kondensatorplatte dient. Eines dieser bekannten Verfahren und die entsprechende Struktur sind in Fig. 14a und 14b dargestellt.

In Fig. 14a ist auf einem N-Substrat 10, das eine epitaxiale Schicht oder das Substrat selbst sein kann, ein Dielektrikum 14 ausgebildet, das aus Siliziumdioxid (SiO₂) oder Siliziumnitrid (Si₃N₄) bestehen kann und dessen Dicke durch die gewünschte Durchbruchspannung und Kapazität des zu bildenden Kondensators bestimmt ist.

Die Halbleiter-Trägerscheibe (Wafer) wird mit einem Muster ver sehen, und ein Dotierstoff vom P-Typ, z. B. Bor, wird durch das Dielektrikum 14 in das Substrat 10 implantiert. Die Dotierstoffe werden dann eingetrieben, so daß sie diffundieren und aktiviert werden und die hochleitfähige P+-Region 16 bilden. Die P+-Region 16 ist genügend stark dotiert, um sicherzustellen, daß Spannun gen, die an die Platte 18 in Fig. 14b angelegt werden, die Region 16 nicht verarmen oder invertieren.

Man kann die dielektrische Schicht 14 auch nach der Implantation der P-Dotierstoffe wachsen lassen.

Als nächstes wird, wie in Fig. 14b dargestellt, eine Schicht aus dotiertem Polysilizium 18 über dem Dielektrikum 14 abgelagert und so geätzt, daß es über der diffundierten Region 16 die obere Platte des Kondensators bildet.

Sodann lagert man auf dem Wafer eine Isolierschicht 20 ab und läßt sie über diesen fließen. Anschließend bildet man einen Metallkontakt 22 zur elektrischen Kontaktierung der diffundier ten P+-Region 16 aus. Die Isolierschicht 20 isoliert den Metall kontakt 22 elektrisch gegenüber der Polysiliziumplatte 18.

Außerdem wird an einer geeigneten Stelle auf dem Wafer ein (nicht dargestellter) separater Kontakt zur Kontaktierung der leitfähigen Polysiliziumplatte 18 ausgebildet.

Ein in der Praxis verwendbarer Kondensator entsteht auch dann, wenn die Leitfähigkeitstypen zu den in Beispiel von 1a und 1b dargestellten entgegengesetzt sind.

Fig. 15a zeigt eine MOS-Anordnung vom Verarmungstyp, die als Kondensator verwendet werden kann, dessen Kanalleitfähigkeit durch die Gate/Source-Spannung (V_GS) gesteuert wird. In Fig. 15a besteht der Kondensator aus einer Polysiliziumplatte 24, einem P-Substrat 25, N+-Kontaktregionen 26 und 27 und der N-Kanalre gion 28. Der Kapazitätswert dieser Anordnung ändert sich jedoch mit dem Pegel von V_GS, da negative Werte von V_GS die Kanalregion 25 verarmen und invertieren können und damit die effektive Flä che der unteren Kondensatorplatte und den Abstand zwischen der oberen und der unteren Kondensatorplatte ändern.

Fig. 15b zeigt eine MOS-Anordnung vom Anreicherungstyp, die eben falls als Kondensator verwendet werden kann. Es ist eine positi ve Spannung V_GS erforderlich, um die Kanalregion unter dem Gate 29 leitfähig zu machen, so daß sie in Verbindung mit den N+- Kontaktregionen 30 und 31 als untere Kondensatorplatte wird. Somit ändert sich die Kapazität dieser Anordnung mit V_GS in ähnlicher Weise wie dies für die in Fig. 15a dargestellte MOS- Anordnung vom Verarmungstyp beschrieben wurde.

Ein weiterer Nachteil der Kondensatoren von Fig. 15a und 15b be steht darin, daß die Kanalregion der Kondensatoren für unter einem bestimmten Wert liegende Spannungen V_GS bewirkt, daß die Kondensatoren unerwünscht hohe Reihenwiderstände haben.

Da die Kondensatoren von Fig. 15a und 15b mit MOS-Transistoren identisch sind, werden zu ihrer Herstellung auf einem Wafer, der identisch ausgebildete MOS-Transistoren enthält, keine zusätzli chen Verfahrensschritte benötigt. Aus diesem Grund werden diese Kondensatoren trotz ihrer Nachteile in einigen nicht kritischen Anwendungsfällen häufig verwendet.

Wie man sieht, haben die Kondensatorstrukturen von Fig. 15a und 15b eine Reihe von Nachteilen, die bei dem Kondensator von Fig. 1b nicht auftreten.

Obwohl das in Zusammenhang mit Fig. 14a und 14b erläuterte Ver fahren einen stabilen Kondensator mit einer hochleitfähigen diffundierten Region als unterer Kondensatorplatte liefert, ist es erstrebenswerter, diesen Kondensatortyp unter Verwendung dergleichen Masken und Verfahrensschritte herzustellen, die auch für die Ausbildung der MOS-Transistoren auf demselben Wafer benutzt werden. In diesem erstrebenswerteren bekannten Verfahren wird dieselbe Oxydschicht, die man für das Dielektrikum des Kondensators aufwachsen läßt, auch für das Gate-Oxyd in den MOS- Transistoren verwendet. Weiterhin wird die Polysiliziumplatte des Kondensators mit denselben Verfahrensschritten hergestellt, die zur Bildung der Polysilizium-Gates der MOS-Transistoren verwendet werden. In diesem vorteilhafteren Verfahren nach dem Stand der Technik muß jedoch zur Bildung der hochdotierten dif fundierten Region, beispielsweise der P+-Region 16 in Fig. 1a, die als untere Kondensatorplatte wirken soll, ein zusätzlicher Musterungsschritt und ein Schritt zur Ablagerung des Dotie rungsstoffs vorgesehen sein, der in einem normalen MOS-Prozeß mit Polysilizium-Gate nicht benötigt wird.

Ein Beispiel für einen solchen Prozeß ist in Fig. 16a bis 16c dargestellt.

Wie aus Fig. 16a hervorgeht, wird die Oberfläche des N-Substrats 32 mit Mustern versehen, und Dotierstoffe vom P-Typ, z. B. Bor, werden durch Implantation oder auf andere Weise in dem N-Sub strat 32 abgelagert. Dotierstoffe können stattdessen auch direkt durch eine dünne Oxydschicht, z. B. die später ausgebildete Oxyd schicht 38 implantiert werden. Die Dotierstoffe werden dann eingetrieben, um die hochleitfähige P-Region 33 zu bilden.

Als nächstes läßt man, wie in Fig. 16b gezeigt, auf der Oberseite des N-Substrats 32 ein dickes Feldoxyd aufwachsen, das dann zur Bildung von dicken Oxyd-Regionen 36 gemustert wird. Auf der Oberseite des Substrates 32 ist dann die Gate-Oxyd-Schicht 38 aufgewachsen. Die Oxydschicht 38 wirkt sowohl als Gate-Oxyd für auf dem Wafer ausgebildete MOS-Transistoren wie auch als Dielek trikum des Kondensators, der unter Verwendung der weiter unten beschriebenen Prozeduren hergestellt ist.

Wie Fig. 16b weiterhin zeigt, ist auf der Oxydschicht 38 eine Polysiliziumplatte 40 ausgebildet, die zur Verringerung des spezifischen Widerstands typischerweise mit Phosphor dotiert ist. Sie ist so geformt, daß die P+-Region 33 unter der Platte 40 über diese hinausragt. Gleichzeitig wird ein dotiertes Poly silizium-Gate 42 ausgebildet, das gegebenenfalls ein Gate eines MOS-Transistors bildet.

Man läßt dann eine dünne Oxydschicht 46 auf der Oberfläche des Wafers, einschließlich dem Polysilizium 40 und 42 aufwachsen, und schützt so das Polysilizium 40 und 42 gegen eine entgegen gesetzte Dotierung mit P-Dotierungsstoffen.

Sodann werden Bor-Ionen vom P-Typ in die exponierten Regionen des N-Substrats 32 um das Polysilizium 40 und 42 implantiert, um die Source-Region 50 und die Drain-Region 52 zu bilden, die sich bezüglich des Polysilizium-Gates 42 selbst ausrichten, und um die Kontaktregionen 54 und 56 herzustellen, die sich bezüglich der Polysilizium-Platte 40 und der P+-Region 33 selbst ausrich ten. Die Bor-Ionen werden in Abhängigkeit von der gewünschten Tiefe des Überganges in diesem oder in einem späteren Zeitpunkt eingetrieben.

Wie Fig. 16c zeigt, läßt man auf der Oberfläche des Wafers eine Isolierschicht 66 ablagern und verfließen, wobei man einen her kömmlichen Prozeß, beispielsweise einen Bor/Phosphor-Silikon glas-Prozeß (BPSG) verwendet. Diesem Schritt kann ein separater Schritt für das Eintreiben der Bor-Ionen vorausgehen. Die Iso lierschicht 66 wird dann selektiv geätzt, um Kontaktlöcher zu bilden.

Sodann wird ein Metall-Ablagerungs- und Ätzprozeß angewendet, um Metallkontakte 68 zur Kontaktierung der verschiedenen diffun dierten Regionen in dem N-Substrat 32 und zur Kontaktierung der verschiedenen Polysilizium-Regionen zu bilden.

In der Struktur von Fig. 16c bilden die Polysiliziumplatte 40 und die diffundierte P+-Region 60 einen Kondensator, während das Gate 42, die Source-Region 50, die Drain-Region 52 und eine Kanalregion unter dem Gate 42 einen P-Kanal-MOS-Transistor bil den.

Somit lassen sich mit einem einzigen zusätzlichen Maskierschritt und einem Dotierungsstoff-Implantations-Schritt zur Bildung der diffundierten P+-Region 33 in Fig. 16a in einem Wafer Kondensato ren zusammen mit MOS-Transistoren ausbilden.

Zur Vereinfachung des oben beschriebenen Prozesses und zur Ver ringerung seiner Kosten wäre ein Verfahren zur Herstellung eines Kondensators mit Polysilizium-Platten wünschenswert, bei dem ein MOS-Transistor-Prozeß verwendet wird, wobei keine weiteren Maskier- und Ablagerungsschritte benötigt werden, als die, die zur Bildung der MOS-Transistoren selbst oder zur Bildung anderer Komponenten auf dem Wafer unter Verwendung diffundierter Regio nen ohnehin benutzt werden.

Ein solches Verfahren und nach ihm hergestellte Strukturen sind Gegenstand der vorliegenden Erfindung. Ihre erfindungsgemäße Ausgestaltung ist in den Ansprüchen angegeben.

Es werden ein neuartiges Verfahren zur Herstellung eines Kon densators und die daraus resultierende Struktur offenbart, mit dessen Hilfe ein Kondensator mit stabiler Kapazität (d. h. einer Kapazität, die im wesentlichen keine Funktion von V_GS ist) her stellbar ist und bei dem nur diejenigen Prozeßschritte angewen det werden, die auch zur Bildung von MOS-Transistoren verwendet werden. Somit erfordert die Herstellung des Kondensators keine zusätzlichen Maskierschritte oder Schritte zur Ablagerung eines Dotierstoffes, so daß er einfacher und kostengünstiger herge stellt werden kann, als bekannte Kondensatoren mit ähnlichen Betriebseigenschaften.

Das neuartige Verfahren macht sich die seitliche Diffusion von abgelagerten Dotierungsstoffen während des Eintreibens zunutze.

Bei diesem neuartigen Prozeß wird zunächst eine Platte aus Poly silizium, Polycid oder einem äquivalenten Stoff, die als obere Platte des Kondensators dienen soll, auf einer Oxydschicht aus gebildet. In einem Ausführungsbeispiel der Erfindung wird die Länge der oberen Kondensatorplatte genügend kurz ausgeführt (z. B. kleiner als 4 Mikron bei einer Tiefe der Verbindungs schicht von 3 Mikron), so daß die Dotierstoffe, nachdem sie in einer Weise, die identisch ist mit der Ausbildung von selbstaus richtenden Source- und Drain-Regionen eines MOS-Transistors irgendwo auf dem Wafer, in exponierte Regionen des Subtrats implantiert wurden, während des Eintreibens seitlich diffundie ren und im wesentlichen unter der Platte zusammenlaufen. Die zusammengelaufenen Dotierstoffe bilden eine kontinuierliche hochdotierte diffundierte Region unter der Platte, die dann als stabile Bodenplatte des Kondensators verwendet werden kann.

Ein wirkliches Zusammenlaufen von Dotierstoffen unter die Platte ist für die Erfindung nicht notwendig. Jede seitliche Diffusion von Dotierstoffen unter die Platte, die zu einem geringeren als dem zulässigen Source-Drain-Abstand für einen (bei einer vor bestimmten maximalen Betriebsspannung) betriebsfähigen MOS-Tran sistor auf dem Wafer führt, ergibt einen Kondensator, der be kannten Kondensatoren überlegen ist, die Plattenlängen haben, die gleich oder größer sind als die Gate-Längen von MOS-Transi storen.

Durch Verringerung der Plattenlänge wird der prozentuale Anteil der stabilen Kapazität gegenüber dem prozentualen Anteil der Kapazität, die sich als Funktion V_GS ändert, vergrößert, wobei maximale Stabilität erreicht wird, wenn die diffundierten Berei che unter der Platte tatsächlich zusammenlaufen.

Da bei den erfindungsgemäßen Kondensatoren der genannte Abstand kleiner ist als der zulässige Source/Drain-Abstand, hätten sie eine relativ niedrige Durchbruchsspannung, wenn sie als MOS-Tran sistoren verwendet würden. Da sie jedoch normalerweise mit den miteinander kurzgeschlossenen Source- und Drain-Elektroden ver bunden sind, spielt der Durchbruch zwischen Source und Drain keine Rolle.

Somit können MOS-Transistoren und hochqualitative Kondensatoren unter Verwendung des exakt gleichen Prozesses und ohne zusätzli che Maskier- oder Dotierschritte hergestellt werden, mit der Ausnahme, daß die Längen der Kondensatorplatten kleiner sind als die zulässigen Längen von Gates in MOS-Transistoren bei einer speziellen Betriebsspannung.

Die maximale zulässige Länge der oberen Kondensatorplatte aus Polysilizium oder einem anderen äquivalenten leitfähigen Stoff ist bei einem erfindungsgemäßen Kondensator abhängig von der Seitendiffusion der Dotierstoffe nach dem Eintreiben und kann so praktisch beliebig sein.

Fig. 1-9 veranschaulichen ein bevorzugtes Beispiel des Ver fahrens zur Herstellung eines Kondensators zusammen mit einem MOS-Transistor auf einem einzigen Substrat, wobei der Kondensator unter Verwendung nur derjenigen Maskier- und Dotierschritte hergestellt wird, die auch zur Herstellung des MOS-Transistors erforderlich sind,

Fig. 10 zeigt einen Kondensator und einen MOS-Transistor, die nach einem bevorzugten Verfahren hergestellt sind, wobei jedoch tiefe Verbindungszonen verwendet werden,

Fig. 11-13 zeigen verschiedene Geometrien der aus Polysilizium oder einem äquivalenten Stoff bestehenden oberen leit fähigen Platte des Kondensators.

Fig. 14a und 14b zeigen ein dem Stand der Technik angehörendes Verfahren zur Herstellung eines stabilen Kondensators hoher Qualität, bei dem eine hochdotierte diffundierte Region als untere Kondensatorplatte verwendet wird,

Fig. 15a zeigt einen bekannten MOS-Transistor vom Verarmungs typ, der als Kondensator verwendet werden kann,

Fig. 15b zeigt einen MOS-Transistor vom Anreicherungstyp, der als Kondensator verwendet werden kann,

Fig. 16a-16c zeigen ein dem Stand der Technik angehörendes Ver fahren zur Herstellung eines Kondensators, das zusätz lich zu den für die Herstellung eines Standard-MOS- Transistors erforderlichen Schritten einen weiteren Maskier- und Dotierungsschritt erfordert.

Das bevorzugte Verfahrensbeispiel zur Herstellung eines Konden sators nach der Lehre der Erfindung sei im folgenden anhand von Verfahrensschritten beschrieben, die zur Herstellung eines P- Kanal- und eines N-Kanal-MOS-Transistors vom Anreicherungstyp in einem CMOS-Prozeß verwendet werden. Der Kondensator wird mit denselben Verfahrensschritten hergestellt, die auch zur Herstel lung des P-Kanal-Transistors verwendet werden.

Fig. 1 zeigt einen ersten Schritt in diesem bevorzugten Verfah rensbeispiel zur Herstellung eines Kondensators in einem CMOS- Prozeß. Im Beispiel ist ein N-Substrat 80 dargestellt, es kann sich jedoch um eine Epitaxialschicht handeln und um P-Leitfähig keit. Im bevorzugten Ausführungsbeispiel besitzt das N-Substrat 80 eine Dotierungsdichte von etwa 5 × 10¹⁵ Atomen/cm³ (oder einen spezifischen Widerstand von etwa 1 Ohm · cm) und mit einer Kri stallorientierung (100).

Über dem N-Substrat 80 wird dann durch thermische Oxydation einen Oxydschicht 84 ausgebildet, die eine Dicke von etwa 1 Mi kron hat. Die Oxydschicht 84 kann beliebige Dicke haben, die ausreicht, um die Implantierung von Ionen in einem nachfolgenden Implantierungsschritt zu blockieren.

Die Oxydschicht 84 wird dann so gemustert, daß die Oberfläche des Substrats 80 zur Bildung eines P-Grabens für den Körper eines N-Kanal-Transistors exponiert wird.

Sodann werden Bor-Ionen mit einer Energie von etwa 100 KeV und mit einer Dosierung von etwa 1 × 10¹³ Ionen/cm² implantiert.

Wie Fig. 2 zeigt, werden die Bor-Ionen dann in einer trockenen O₂- oder einer gemischten N₂/O₂-Atmosphäre bei etwa 1100°C einge trieben, um eine Verbindungstiefe zwischen 5 und 6 Mikron für den P-Graben 86 zu erreichen. Das Ausmaß des Eintreibens ist abhängig von den angestrebten Betriebsspannungen. Dieser Ein treib-Prozeß bildet auch eine dünne Oxydschicht 87 auf der Ober fläche des Wafers.

In Fig. 3 werden dann Oxydbereiche 84 und 87 unter Verwendung eines herkömmlichen Naßätzprozesses entfernt, und auf der Ober fläche des Wafers läßt man eine dünne Oxydschicht 90 auf eine Dicke zwischen 200 bis 800 Angström durch thermische Oxydation aufwachsen, die als Puffer wirken sollen, auf dem anschließend Nitrid abgelagert wird.

Eine dünne Nitridschicht (Si₃N₄) wird auf der Oxydschicht 90 bis zu einer Dicke von etwa 1,500 Angström abgelagert, wobei ein chemischer Niederdruckprozeß mit Ablagerung aus der Dampfphase (CVD) angewendet wird. Diese Schicht wird dann gemustert und unter Verwendung herkömmlicher Verfahren plasmageätzt, um Ni tridregionen 92, 94 und 96 zu bilden. Die Stellen der Nitridre gionen 92, 94 und 96 sind entsprechend den gewünschten Stellen von Polysiliziumregionen ausgewählt, die anschließend ausgebil det werden. Die Nitridregionen 92 und 96 werden bei der Herstel lung eines N-Kanal-Transistors bzw. eines P-Kanal-Transistors verwendet, während die Nitridregion 94 zur Herstellung eines Kondensators dienen soll.

Als nächstes wird, wie in Fig. 4 dargestellt, unter Verwendung herkömmlicher Verfahren ein Resist 98 auf der Oberfläche des Wafers abgelagert und gemustert, um periphere Bereiche des P- Grabens 86 zu exponieren. Sodann werden Bor-Ionen mit einer Energie von etwa 40 KeV und mit einer Dosierung von etwa 5 × 10¹³ Ionen/cm² implantiert. Diese Bor-Ionen werden später eingetrieben um in dem P-Graben 86 hochdotierte periphere Regionen 97 (Fig. 5) zu bilden und eine unerwünschte Inversion des P-Grabens 86 unter dem Feldoxyd 100 in Fig. 5 zu verhindern.

Das Resist 98 wird dann unter Verwendung eines herkömmlichen Verfahrens vollständig entfernt, und es bleiben Nitrid-Ionen 92, 94 und 96 zurück.

Während in Fig. 5 die Nitridregionen 92, 94 und 96 von Fig. 4 über der Oxydschicht 90 verbleiben, wird die Oberfläche des Substrats 80 durch thermische Oxydation bei etwa 1000°C oxy diert, um Oxydregionen 100 bis zu einer Dicke von etwa 1 Mikron zu bilden. Unter den Nitridregionen 92, 94 und 96 wächst kein Oxyd. Die in Fig. 4 implantierten Bor-Ionen werden während die ses Oxydationsschrittes eingetrieben und bilden P+-Kanal-Stop- Regionen 97.

Die Nitridregionen 92, 94 und 96 werden dann unter Verwendung bekannter Verfahren entfernt.

Sodann werden Bor-Ionen mit einer Energie von 40 KeV und mit einer Dosierung von etwa 5 × 10¹¹ Ionen/cm² implantiert, um die Schwelle des in dem P-Graben 96 zu bildenden N-Kanal-Transistors anzuheben und die Schwelle des auf der rechten Seite von Fig. 5 zu bildenden P-Kanal-Transistors abzusenken.

Die bevorzugten Implantationsschritte, die in Fig. 4 und 5 dar gestellt sind, können bei einem anderen Verfahrensbeispiel aus diesem Prozeß eliminiert werden.

Als nächstes wird, wie in Fig. 6 gezeigt, über dem Oxyd 90 und 100 unter Verwendung eines herkömmlichen Prozesses, beispiels weise eines Niederdruck-CVD-Prozesses, eine Schicht aus Polysi lizium bis zu einer Dicke von etwa 5,000 Angström abgelagert.

Die Polysiliziumschicht kann auch dicker oder dünner gemacht werden, wobei sie noch ähnliche Resultate liefert. Die Polysili ziumschicht wird dann mit Phosphor dotiert oder in situ dotiert, indem der Wafer für etwa 15 bis 20 Minuten in eine Atmosphäre von POCl₃ bei etwa 950°C eingebracht wird, um den spezifischen Widerstand der Polysiliziumschicht auf etwa 15 Ohm/Quadrat zu verringern. Die Polysiliziumschicht wird dann unter Verwendung herkömmlicher Verfahren gemustert, um die Polysiliziumregionen 104, 106 und 108 auf gewünschte Geometrien zu bringen. In dem bevorzugten Ausführungsbeispiel wird die Polysiliziumschicht geätzt. Dabei bedient man sich einer automatischen Trockenätzma schine, die den Ätzvorgang durch Infrarotdetektion automatisch stoppt, wenn das exponierte Polysilizium weggeätzt ist, wobei das darunter liegende Oxyd 90 und 100 im wesentlichen intakt bleibt.

Die exponierten Polysiliziumregionen 104, 106 und 108 werden dann oxydiert um auf ihren Oberflächen eine Oxydschicht 110 mit einer Dicke von etwa 500 Angström zu bilden.

In dem speziellen Beispiel von Fig. 6 ist angenommen, daß die Polysiliziumregionen 104 und 108 eine Länge von 3 Mikron haben und als Gates für einen N-Kanal-MOS-Transistor bzw. einen P- Kanal-MOS-Transistor verwendet werden, die vorgewählte Source- und Drain-Verbindungstiefen von 0,5 Mikron haben. Diese Gatelän ge von 3 Mikron und Verbindungstiefe von 0,5 Mikron wird in der Regel als normale 3-Mikron-CMOS-Silizium-Gate-Technologie be zeichnet.

Der Polysiliziumbereich 106 hat eine relativ kleine Länge von etwa 2 Mikron und wird als obere Platte eines Kondensators ver wendet.

Eine obere Kondensatorplatte kann unter Verwendung eines ein zigen linearen Polysiliziumstreifens gebildet werden, wie dies in Fig. 6 gezeigt ist. Es sind jedoch andere vorteilhaftere Geometrien für die obere Platte eines Kondensators möglich, die zu verbesserten Eigenschaften führen. Diese werden anhand von Fig. 11 bis 13 diskutiert.

Die auf dem Substrat 80 ausgebildeten MOS-Transistoren dienen lediglich als Beispiel dafür, wie der Kondensator zusammen mit anderen Typen von elektrischen Komponenten und ohne zusätzliche Maskier- oder Dotierprozeduren hergestellt werden kann. In dem Substrat 80 können auch DMOS-Transistoren sowie bipolare Transi storen, Dioden und andere Komponenten unter Verwendung von Stan dard-Verfahren hergestellt werden. Die unten beschriebene Im plantierung von Dotierstoffen in das Substrat 50 zur Bildung der Bodenplatte des Kondensators kann während desselben Implantie rungsschritts durchgeführt werden, der zur Bildung von Regionen irgendwelcher elektrischer Komponenten ausgeführt wird, die nicht unbedingt MOS-Transistoren sein müssen.

Es sei nochmals auf Fig. 6 Bezug genommen:
Auf der Oberfläche des Wafers wird eine Resistschicht 114 abge lagert und dann unter Verwendung herkömmlicher Maskier- und Ätzverfahren so gemustert, daß der Bereich um die Polysilizium region 104 freigelegt ist. Sodann werden N-Typ-Arsen-Ionen bis zu einer Tiefe von etwa 500 Angström mit einer Energie von 150 KeV und mit einer Dosierung von 5 × 10¹⁵ Ionen/cm² implan tiert. Die implantierten Ionen richten sich mit der Polysilizi umregion 104 selbst aus. Falls ein herkömmlicher Vorablagerungs prozeß Anwendung finden soll, sollte die Oberfläche des Sub strats 80 zu beiden Seiten der Polysiliziumregion 104 vor der Vorablagerung unter Verwendung bekannter Verfahren zuerst expo niert werden.

Die Arsen-Dotierstoffe dürfen während eines nachfolgenden Ein treib-Schrittes nicht so weit seitlich unter das Polysilizium- Gate 104 diffundieren, daß das Silizium zwischen den resultie renden Source- und Drain-Regionen bei den beabsichtigten Be triebsbedingungen (durch die Durchschlagspannung) durchbricht.

Eine rohe Abschätzung der seitlichen Diffusion während des Eintreibens läßt sich folgendermaßen angeben:

1) endgültige Tiefe der Verbindungsschicht × 0,7 = seitliche Diffusion.

Im Beispiel von Fig. 6 ist angenommen, daß die Länge des Polysi lizium-Gates 104 3 Mikron beträgt und daß der minimale Abstand zwischen Source und Drain 2,3 Mikron beträgt, um einen Durch bruch bei einer gegebenen maximalen Betriebsspannung zu verhin dern. Somit beträgt in diesem Beispiel die maximale seitliche Diffusion unter das Gate für die Source- und die Drain-Region 0,35 Mikron pro Region. Unter Verwendung von Gleichung (1) ist also die endgültige Tiefe der Verbindungsschicht für die Source- und die Drain-Region maximal 0,5 Mikron.

Dementsprechend werden die Arsen-Ionen in Fig. 6 so eingetrie ben, daß sie Verbindungsschichttiefen von etwa 0,5 Mikron bil den, in dem beispielsweise der Wafer in einer N₂ oder einer gemischten N₂/O₂-Umgebung für etwa 60 Minuten oder bis die Ver bindungszonentiefe von 0,5 Mikron erreicht ist, auf 1000°C er hitzt wird. Fig. 1 zeigt die nach diesem Eintreibschritt ausge bildeten N+-Source- und Drain-Regionen 116 bzw. 118.

Als nächstes wird, wie in Fig. 7 gezeigt, das Resist 114 ent fernt und ein Resist 122 aufgebracht und so geätzt, daß Bereiche exponiert werden, die die Polysiliziumregionen 106 und 108 umge ben.

Sodann wird Bor bis zu einer Tiefe von etwa 3000 Angström im plantiert. Dies geschieht mit einer Energie von 40 KeV und mit einer Dosierung von 2 × 10¹⁵ Ionen/cm², um Dotierstoffe vom P-Typ zu implantieren, die sich mit den Polysiliziumregionen 106 und 108 selbst ausrichten.

Das Resist 122 wird dann entfernt.

In diesem Stadium findet kein Eintreibschritt statt, da ein nachfolgender BPSG-Ablagerungsschritt eine Erhitzung erfordert, um die BPSG-Schicht fließen zu lassen und zu verdichten. Dieses Erhitzen bewirkt auch ein Eintreiben der Bor-Ionen bis zu einer Tiefe von etwa 0,5 Mikron.

Es ist wichtig, daß die 3 Mikron betragende Länge der Polysili ziumregion 108 genügend groß ist, so daß die resultierenden P+- Source- und Drain-Regionen um die erforderlichen zumindest 2,3 Mikron getrennt sind, um bei der vorgegebenen angestrebten maximalen Betriebsspannung einen Durchbruch durch Kurzschluß zu vermeiden. Somit wird ein betriebsfähiger P-Kanal-MOS-Transistor gebildet, wobei die Polysiliziumregion 108 als Gate verwendet wird.

Im Gegensatz hierzu ist die Polysiliziumregion 106 nur zwei Mikron lang, und der resultierende Abstand von 1,3 Mikron (Glei chung 1) zwischen ihrer selbstausrichtenden Source- und Drain- Elektrode reicht nicht aus, um Durchbruch durch Kurzschluß zu verhindern. Da jedoch die Polysiliziumregion 106 als obere Plat te eines Kondensators verwendet wird und die selbstausrichtenden Source- und Drain-Regionen kurzgeschlossen werden, spielt der Durchbruch zwischen Source und Drain keine Rolle.

Somit entstehen nach dem Eintreiben ein betriebsfähiger P-Kanal- MOS-Transistor und ein verbesserter Kondensator mit kleinerem Reihenwiderstand als bei bekannten mit MOS-Transistoren herge stellten Kondensatoren, wobei identische Prozeßschritte verwen det werden.

Wie aus Fig. 8 hervorgeht, wird unter Verwendung eines Nieder druck-CVD-Verfahrens eine BPSG-Schicht 128 mit einer Dicke von etwa 1 Mikron abgelagert, die in einer N₂-Atmosphäre für etwa 30 Minuten auf eine Temperatur von etwa 900°C erhitzt wird, um sie zu verdichten und zu glätten. Dieser Erhitzungsschritt treibt auch die implantierten Bor-Ionen ein, wodurch die P+-Kondensa torregionen 132 und 133, die Source-Region 134 und die Drain- Region 135 ausgebildet werden, die alle eine Tiefe von etwa 0,5 Mikron haben. Dieser Erhitzungsschritt bewirkt auch ein sehr geringfügiges weiteres Eintreiben der Arsen-Dotierstoffe.

Der Wafer wird dann erneut gemustert, und es werden Kontaktlö cher in der BPSG-Schicht 125 gebildet, um die verschiedenen diffundierten Regionen und die Polysiliziumregionen zu kontak tieren.

Sodann wird Metall, z. B. AlSi oder AlSiCu abgelagert und selek tiv geätzt, um die verschiedenen Metallkontakte 138 zur Kontak tierung zugehörigen diffundierten Regionen in dem Substrat 80 auszubilden. Die Metallkontakte zur Kontaktierung der verschie denen Polysiliziumregionen sind nicht dargestellt. Die Kontakte 138 können an anderen vorteilhafteren Stellen auf dem Wafer angeordnet sein, um die verschiedenen diffundierten Regionen zu kontaktieren. Sie sind in der Querschnittszeichnung von Fig. 8 vereinfacht dargestellt.

Die in Fig. 8 dargestellte Struktur wird dann unter Verwendung eines Nitridplasmas (oder in einem äquivalenten Passivierungs prozeß) passiviert, wobei eine Nitridschicht 140 gebildet wird, die einen Kratzschutz bildet und die Wanderung von Natrium und anderen Verunreinigungen in die Halbleiterstruktur verhindert.

Die Nitridschicht 140 wird dann gemustert, um Anschlußflächen für die Kontakte 138 freizulegen.

In einem anderen Ausführungsbeispiel der Erfindung bewirkt die seitliche Diffusion von Dotierstoffen unter die obere Kondensa torplatte ein Zusammenlaufen der Verbindungszonen, so daß diese eine kontinuierliche Region mit hoher Leitfähigkeit unter der oberen Kondensatorplatte bilden. Dies ist in Fig. 9 darge stellt, in der die seitliche Diffusion der implantierten Bor- Ionen während des Fließens der BPSG-Schicht 128 zu der zusammen gelaufenen Diffusionsregion 144 führt. Alle Prozeßschritte zur Herstellung der Struktur von Fig. 9 sind identisch mit denjeni gen, die zur Bildung der Struktur von Fig. 9 verwendet wurden, mit der Ausnahme, daß für das Zusammenlaufen der beiden Verbin dungszonen, die sich mit der Polysiliziumregion 106 selbst aus richten, diese Polysiliziumregion 106 in Fig. 8 kürzer sein muß als die Polysiliziumregion 106 in Fig. 8 und/oder die Verbin dungstiefe der P+-Region 144 hinreichend größer sein muß als die Verbindungstiefe von 0,5 Mikron der P+-Kontaktregionen 132 und 133 in Fig. 8, um die erforderliche seitliche Diffusion nach Gleichung (1) zu bewirken.

Es ist offensichtlich, daß ein kleinerer Abstand zwischen den Diffusionsregionen unter der Kondensatorplatte den Kapazitäts wert erhöht und außerdem zu einer stabileren Kapazität bei wech selnden Pegeln der Spannung V_GS führt.

Zur Herstellung eines Kondensators mit höherer Spannung nach der Lehre der Erfindung werden tiefe Verbindungszonen (z. B. mit einer Tiefe von 1 bis 6 Mikron) in der Weise ausgebildet, daß sie sich mit der Kondensatorplatte selbst ausrichten, und zwar unabhängig davon, ob diese tiefen Verbindungszonen in einem Ein treibschritt unter der Platte tatsächlich zusammenlaufen sollen oder nicht. Bei einem Ausführungsbeispiel werden ein separater Implantierungs- (oder Vorablagerungs-) -Schritt und ein Eintreib schritt zur Bildung dieser tiefen Verbindungszonen eingesetzt, bevor flache Verbindungszonen, wie z. B. die flachen Verbindungs zonen 116, 118, 134 und 135 in Fig. 8 und 9 , ausgebildet wer den, so daß die Implantate der flachen Verbindungszonen auch dazu dienen können, die tiefen Verbindungszonen weiter zu dotie ren, was eine sorgfältigere Steuerung und Begrenzung beim Ein treiben der flachen Verbindungszonen ermöglichen.

Die Ausbildung dieser tiefen Verbindungszonen für den Kondensa tor kann gleichzeitig mit der Ausbildung tiefer Verbindungszonen für andere Komponenten als MOS-Transistoren, erfolgen.

Wegen der relativ großen seitlichen Diffusion von Dotierstoffen bei der Ausbildung der tiefen Verbindungszonen kann die Konden satorplatte relativ lang (z. B. größer als 3 Mikron) sein, wobei die Vorteile der Erfindung erhalten bleiben.

Fig. 10 zeigt ein Ausführungsbeispiel eines Kondensators mit tiefen Verbindungszonen 146 und 148, die entweder zusammenlaufen können und nicht, wobei die tiefen Verbindungszonen 146 und 148 gleichzeitig mit tiefen Verbindungszonen 150 und 152 ausgebildet werden, die als Source- bzw. Drain-Regionen für einen N-Kanal- MOS-Transistor dienen.

Das Zusammenlaufen der tiefen Verbindungszonen 146 und 148 ist in Fig. 10 durch die überlappenden gestrichelten Linien angedeu tet und kann dadurch erreicht werden, daß die Kondensatorplatte 154 genügend kurz gemacht wird.

Die tiefen Verbindungszonen 146, 148, 150 und 152 werden in ähn licher Weise hergestellt, wie die flachen Verbindungszonen 132, 133, 134 und 135 von Fig. 8, wobei jedoch ein Implantierungs prozeß mit höherer Energie und/oder ein tiefer wirkender Ein treibprozeß verwendet werden. Verfahren zur Erzielung gewünsch ter Tiefen von Verbindungszonen sind allgemein bekannt.

Wie aus Fig. 10 hervorgeht, sind die Kondensatorplatte 154 und das Gate 156 des MOS-Transistors länger als die entsprechende Platte 106 und das entsprechende Gate 108 in Fig. 8 und 9. Dies erlaubt einen relativ großen Abstand zwischen Source und Drain des entstehenden MOS-Transistors, wobei trotzdem tiefe Verbindungszonen zur Bildung einer Vorrichtung beibehalten wer den, die eine relativ hohe Durchbruchsspannung besitzt, wie dies allgemein bekannt ist. Obwohl der Abstand der tiefen Verbin dungszonen den Kondensator nicht betrifft, erlauben die tiefen Verbindungszonen die Verwendung höherer Spannungspegel und er möglichen größere Plattenflächen.

Wie aus Fig. 8 und 9 hervorgeht, ist die Platte 154 des Kon densators kürzer als die zulässige Gate-Länge des Gates 156 für die angestrebte Betriebsspannung, um die Vorteile der Erfindung zu erzielen.

Die Strukturen von Fig. 7, 9 und 10 können alle auf demselben Wafer ausgebildet werden. Die verschiedenen Tiefen der Verbin dungszonen und die Längen der Polysiliziumregion hängen ab von den gewünschten Betriebseigenschaften der herzustellenden Vor richtungen. Polysilizium-Gates und -Platten können in Abhängig keit von den Tiefen der Verbindungszonen und in Abhängigkeit von den anzuwendenden Betriebsspannungen eine Länge von mehr als 8 Mikron oder von weniger als einem Mikron haben.

Es sei hier bemerkt, daß der in dem beschriebenen Prozeß her gestellte Kondensator nicht von anderen Einrichtungen isoliert sein muß, sondern eine Diffusionsregion mit einem MOS-Transistor teilen kann. Außerdem kann die aus Polysilizium, Polycid oder einem äquivalenten Stoff bestehende Kondensatorplatte gemeinsam mit anderen Kondensatorplatten oder mit Gates eines oder mehre rer MOS-Transistoren ausgebildet sein. Die Implantierung von Dotierstoffen zur Ausbildung der Bodenplatte(n) des Kondensators kann während eines beliebigen Implantierungsschritts erfolgen, der zur Ausbildung von Regionen in anderen Vorrichtungen dient, wobei alle Vorteile der Erfindung beibehalten werden.

Anstelle der in dem dargestellten Prozeß beschriebenen Leitfä higkeitstypen können auch die entgegengesetzten Leitfähigkeits typen verwendet werden, wobei das Substrat 80 vom P-Typ und die verschiedenen darauf ausgebildeteten Diffusionsregionen vom N- Typ oder vom P-Typ sein können. Auch kann der Kondensator in einer Vertiefung ausgebildet sein oder nicht.

Um die mit der Erfindung verbundenen Vorteile zu erreichen, müssen die verschiedenen Regionen nicht notwendigerweise selbst ausrichtend mit den Polysiliziumregionen ausgebildet werden. Zur Herstellung der verschiedenen Diffusions- und Polysiliziumregio nen kann jedes herkömmliche Verfahren eingesetzt werden.

Fig. 11 bis 13 beziehen sich auf die Geometrien der Kondensator platte aus Polysilizium oder einem gleichwertigen Stoff, die zur Erzielung verschiedener Vorteile verwendet werden kann.

Die Kapazität wird nach folgender Gleichung berechnet:

C = AKε₀/t (2)

worin
C die Kapazität
ε₀ die Permittivität des leeren Raums (8,85×10^-2 coul²/newton²-m²)
K die Dielektrizitätskonstante (3,9 für SiO₂)
A die Plattenfläche und
t die Dicke des Dielektrikums

bedeuten.

Wie aus Gleichung (2) erkennbar ist, steht die Fläche der oberen leitfähigen Kondensatorplatte, die sich über der bzw. den die Bodenplatte des Kondensators bildenden hochdotierten Diffusions region(en) befindet, in direkter Beziehung zu der Kapazität.

Fig. 11 zeigt ein Ausführungsbeispiel eines nach der Lehre der Erfindung hergestellten Kondensators, bei dem der hochdotierte Diffusionsbereich 118 dargestellt ist, über dem sich die von ihm isolierte leitfähige Platte 184 befindet. Die Platte 154 kann in einer relativ großen Anschlußfläche 186 enden, die während der Metallisierung das elektrische Kontaktieren der Platte 184 mit einem Metallkontakt erleichtert.

In der Fig. 11 dargestellten Geometrie läßt sich mit einer sol chen linearen Platte 184 in der Praxis nur eine begrenzte Fläche für die obere Platte erreichen, und die resultierende Kapazität steht in direkter Beziehung zu der Ausrichtung der Maske der Region 180 relativ zu der Platte 184.

Fig. 12 zeigt eine Verbesserung dieser Struktur und veranschau licht, wie eine Platte 190 in einem Mäander- oder Schlangenmu ster über dem Diffusionsbereich 192 ausgebildet sein kann, um den prozentualen Anteil der Plattenfläche pro Fläche des Dielek trikums zu maximieren. Der Einsatz dieses Verfahrens kann jedoch dazu führen, daß der Kapazitätswert sehr stark abhängig ist von der relativen Position der Maske der Region 192 zu der Platte 190. Dies ist darauf zurückzuführen, daß die Flächengröße der Leiter 194, die die Diffusionsregion 192 teilweise überlappen und die Platte 190 mit den Anschlußflächen 196 verbinden, sich mit der Ausrichtung der Maske der Region 195 ändert. Mit der Geometrie der Platte 184 in Fig. 11 ist außerdem das Problem verbunden, daß die Kapazität des Kondensators sich ändert, wenn die Anschlußfläche 186 in unterschiedlichen Abständen von der Diffusionsregion 180 liegt.

Eine Möglichkeit zur Vermeidung dieser Änderung der Kapazität mit den Maskentoleranzen ist in der Geometrie von Fig. 13 darge stellt. In Fig. 13 liegt die Platte 200 über der Diffusionsre gion 202. Die Platte 200 besitzt Ansätze 204 bis 209, die ihre Fläche über der Diffusionsregion 202 vergrößern. Zur Erzielung einer gewünschten Kapazität kann eine beliebige Anzahl solcher Ansätze vorgesehen sein. Es ist wichtig, daß ein Endabschnitt 200 vorgesehen ist, der sich über die Diffusionsregion 202 hin aus erstreckt. Änderungen in der Ausrichtung der Maske der Re gion 202, die zur Folge haben können, daß die Anschlußfläche 212 mehr oder weniger weit von der Diffusionsregion 202 entfernt ist, werden durch die vergrößerte oder verkleinerte Fläche des Abschnitts 210 über der Diffusionsregion 202 kompensiert. Die Geometrie von Fig. 13 kompensiert also Differenzen in der Mas kenausrichtung und ermöglicht so eine vorhersagbare Kapazität.

Der Abstand zwischen benachbarten Ansätzen 204 bis 209 kann beliebig sein, er beträgt in dem bevorzugten Ausführungsbeispiel etwa 2 Mikron.

Die erfindungsgemäße Lehre läßt sich in breitem Umfang anwenden, um getrennte oder zusammenlaufende Diffusionsbereiche unter einer Platte aus Polysilizium oder einem äquivalenten Stoff herzustellen.

Sie ist in besonderer Weise geeignet für die Herstellung von Kondensatoren unter Verwendung eines Fertigungsprozesses für MOS-Transistoren, sie kann jedoch auch überall dort eingesetzt werden, wo Bauelemente beliebiger Art, die keine Kondensatoren sind, hergestellt werden sollen, die eng benachbarte oder zu sammenlaufende Regionen unter einer leitfähigen Platte benutzen können.

Die Geometrien der verschiedenen Diffusionsregionen der leitfä higen Schichten, die zur Ausbildung von Strukturen nach dem Verfahren gemäß der Erfindung verwendet werden, hängen selbstverständlich von den gewünschten Betriebseigenschaften der resultierenden Strukturen ab. Ferner sind die Geometrien der Platte und der Diffusionsregionen nicht auf geradlinige Geome trien beschränkt.

Obwohl spezielle Beispiele der vorliegenden Erfindung darge stellt und beschrieben wurden, ist es für den einschlägigen Fachmann offensichtlich, daß Änderungen und Modifizierungen möglich sind, ohne daß damit die Erfindung in ihren breiteren Aspekten verlassen wird. Die anliegenden Ansprüche sollen in ihrem Umfang alle derartigen Änderungen und Modifizierungen als unter den wahren Erfindungsgedanken und Schutzumfang der Erfin dung fallend umfassen.

Claims

1. Verfahren zur Herstellung eines Kondensators auf demselben Substrat wie ein MOS-Transistor, gekennzeichnet durch die Verfahrensschritte:
Ausbilden einer dielektrischen Schicht auf der Oberseite eines Substrats eines ersten Leitfähigkeitstyps,
Ausbilden einer leitfähigen Platte auf dieser dielektri schen Schicht,
Ablagern von Dotierungsstoffen eines zweiten Leitfähig keitstyps in dem Substrat zur Herstellung von zu den peripheren Bereichen der genannten Platte fluchtenden Bodenplattenregionen in diesem Substrat,
Eintreiben der Dotierungsstoffe in der Weise, daß sie in den Bodenplattenregionen seitlich unter die Platte diffundieren, wobei die Länge der Platte kleiner ist als die für eine vorge gebene Betriebsspannung des Transistors und des Kondensators zulässige Gate-Länge eines lateralen MOS-Transistors, falls dieser in dem genannten Substrat so ausgebildet wurde, daß die Tiefen seiner Source- und Drain-Verbindungszonen nach dem Ver fahrensschritt des Eintreibens der Dotierungsstoffe im wesent lichen gleich den Tiefen der Verbindungszonen der genannten Bodenplattenregionen sind,
elektrisches Verbinden der Bodenplattenregionen und der Platte mit einer Schaltung in der Weise, daß sie in dieser Schaltung als Kondensator wirken,
wobei das Dielektrikum eine Dicke hat, die es nicht erlaubt, daß Elektronen sich bei der genannten spezifischen Betriebsspannung für den Kondensator aufgrund des Tunneleffekts durch das Dielektrikum bewegen können.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Platte während des Verfahrensschritts des Ablagerns von Dotie rungsstoffen als Maske wirkt, so die Dotierungsstoffe in dem Substrat in sich zu der Platte selbst ausrichtenden Regionen abgelagert werden.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Dotierungsstoffe in dem Substrat in der Weise abgelagert werden, daß sie beim Eintreiben um einen Betrag seitlich diffundieren, der etwa gleich oder größer ist als die halbe Länge der Platte, so daß auf entgegengesetzten Seiten der Platte ausgebildete Regionen unter der Platte im wesentlichen zusammenlaufen.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Länge der Platte im Bereich von etwa 1 Mikron bis 8 Mikron liegt.

5. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Länge der Platte im Bereich von etwa 1 Mikron bis 4 Mikron liegt.

6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Länge der Platte über ihre gesamte Breite im wesentlichen konstant ist.

7. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die leitfähige Platte mit Polysilizium dotiert ist.

8. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die leitfähige Platte aus Polyzid besteht.

9. Verfahren nach Anspruch 1, gekennzeichnet durch die Verfah rensschritte des Kontaktierens der unter der Platte liegenden Bodenplattenregionen mit Elektroden und des Kurzschließens der Bodenplattenregionen.

10. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Platte linear ist.

11. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Platte mäanderförmig ausgebildet ist.

12. Verfahren zur Herstellung einer elektrischen Struktur, gekennzeichnet durch die Verfahrensschritte:
Ausbilden einer dielektrischen Schicht auf der Oberseite eines Substrats,
Ausbilden einer leitfähigen Platte auf dieser dielektri schen Schicht,
Ablagern von Dotierungsstoffen in dem Substrat zur Herstel lung von zu den peripheren Bereichen der genannten Platte fluchtenden Bodenplattenregionen in diesem Substrat,
Eintreiben der Dotierungsstoffe in der Weise, daß sie in den Bodenplattenregionen seitlich unter die Platte diffundieren, wobei die Länge der Platte kleiner ist als die für eine vorgege bene Betriebsspannung des Transistors und der Struktur zulässige Gate-Länge eines MOS-Transistors, wenn dieser in dem genannten Substrat so ausgebildet ist, daß die Tiefen seiner Source- und Drain-Verbindungszonen nach dem Verfahrensschritt des Eintrei bens der Dotierungsstoffe im wesentlichen gleich den Tiefen der Verbindungszonen der genannten Bodenplattenregionen sind,
wobei die Platte so ausgebildet wird, daß sie einen linearen Abschnitt und einen oder mehrere von diesem linearen Abschnitt ausgehende Ansätze aufweist und der lineare Abschnitt einen oder mehrere Anchlußabschnitte besitzt, die nach dem Verfahrensschritt des Eintreibens der Dotierungsstoffe über die Bodenplattenregionen hinausragen, so daß Änderungen in den Maskenausrichtungen möglich sind, ohne daß die gesamte Fläche der Platte über den Bodenplattenregionen beeinträchtigt wird.

13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die Ansätze im wesentlichen senkrecht von dem linearen Abschnitt wegragen.

14. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Verfahrensschritt des Ablagern der Dotierungsstoffe unter Verwendung eines Implantierungsprozesses ausgeführt wird.

15. Verfahren zur Herstellung eines Kondensators auf demselben Substrat wie ein MOS-Transistor, gekennzeichnet durch die Verfahrensschritte:
Ausbilden einer dielektrischen Schicht auf der Oberseite eines Substrats eines ersten Leitfähigkeitstyps,
Ausbilden einer leitfähigen Platte auf dieser dielektri schen Schicht,
Ablagern von Dotierungsstoffen eines zweiten Leitfähig keitstyps in dem Substrat zur Herstellung von zu den peripheren Bereichen der genannten Platte fluchtenden Bodenplattenregionen in diesem Substrat,
Eintreiben der Dotierungsstoffe in der Weise, daß sie in den Bodenplattenregionen seitlich unter die Platte diffundieren und daß bewirkt wird, daß eine oder mehrere der Bodenplatten regionen mit einer oder mehreren anderen Bodenplattenregionen zusammenlaufen, so daß sie eine im wesentlichen zusammenhängende Bodenplattenregion bilden, die sich unter der Platte erstreckt,
elektrisches Verbinden der Bodenplattenregionen und der Platte mit einer Schaltung in der Weise, daß sie in dieser Schaltung als Kondensator wirken,
wobei das Dielektrikum eine Dicke hat, die es nicht erlaubt, daß Elektronen sich bei der genannten spezifischen Betriebsspannung für den Kondensator aufgrund des Tunneleffekts durch das Dielektrikum bewegen können.

16. Kondensator, der auf demselben Substrat hergestellt ist wie ein MOS-Transistor, gekennzeichnet durch
eine leitfähige Platte, die auf der Oberseite eines Sub strats eines ersten Leitfähigkeitstyps ausgebildet und gegen dieses durch ein Dielektrikum isoliert ist,
eine Diffusionsregion von einem zweiten Leitfähigtyp, die auf und unter der Oberseite des Substrats ausgebildet ist, wobei ein Abschnitt der Diffusionsregion unter der leitfähigen Platte liegt, der durch seitliche Diffusion von Dotierungsstoff aus zwei oder mehr separaten Regionen gebildet ist, die unter der leitfähigen Platte zusammenlaufen, so sie eine im wesentlichen zusammenhängende Region bilden,
Dotierungsstoffe in der zusammenhängenden Region, die nach der Ausbildung der leitfähigen Platte in dem Substrat abgelagert wurden,
wobei die zusammenhängende Region und die Platte mit einer Schaltung elektrisch so verbunden sind, daß sie in dieser Schaltung als Kondensator wirken,
und wobei das Dielektrikum eine Dicke hat, die es nicht erlaubt, daß Elektronen sich bei einer spezifischen Betriebs spannung für den Kondensator aufgrund des Tunneleffekts durch das Dielektrikum bewegen können.

17. Struktur nach Anspruch 16, dadurch gekennzeichnet, daß die leitfähige Platte mit Polysilizium dotiert ist.

18. Kondensator, der auf demselben Substrat hergestellt ist wie ein MOS-Transistor, gekennzeichnet durch
eine leitfähige Platte, die auf der Oberseite eines Sub strats eines ersten Leitfähigkeitstyps ausgebildet und gegen dieses durch ein Dielektrikum isoliert ist,
eine oder mehrere diffundierte Bodenplattenregionen von einem zweiten Leitfähigkeitstyp, die auf und unter der Oberseite des Substrats ausgebildet ist, wobei ein Abschnitt jeder dieser diffundierten Bodenplattenregionen unter der leitfähigen Platte liegt und dieser unter der leitfähigen Platte liegende Abschnitt durch seitliche Diffusion von Dotierungsstoffen gebildet ist,
wobei die Dotierungsstoffe nach der Ausbildung der leit fähigen Platte in dem Substrat abgelagert werden,
wobei die Länge der Platte kleiner ist als die für eine vorgegebene Betriebsspannung des Transistors und des Kondensa tors zulässige Gate-Länge eines lateralen MOS-Transistors, wenn dieser in dem Substrat so ausgebildet wurde, daß die Tiefen seiner Source- und Drain-Verbindungszonen im wesentlichen gleich den Tiefen der Verbindungszonen der genannten Bodenplattenregio nen sind,
wobei die Bodenplattenregionen und die Platte in einer Schaltung elektrisch so verbunden sind, daß sie in dieser Schaltung als Kondensator wirken,
und wobei das Dielektrikum eine Dicke hat, die es nicht erlaubt, daß Elektronen sich bei der spezifischen spezifischen Betriebsspannung für den Kondensator aufgrund des Tunneleffekts durch das Dielektrikum bewegen können.

19. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Länge der Platte im Bereich von etwa 2 Mikron bis 8 Mikron liegt.

20. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß die Länge der Platte im Bereich von etwa 2 Mikron bis 5 Mikron liegt.

21. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß die Länge der Platte im Bereich von etwa 2 Mikron bis 8 Mikron liegt.

22. Verfahren nach Anspruch 18, dadurch gekennzeichnet, daß die Länge der Platte im Bereich von etwa 2 Mikron bis 8 Mikron liegt.

23. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß die Platte mäanderförmig ausgebildet ist.

24. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß die Platte mäanderförmig ausgebildet ist.

25. Verfahren nach Anspruch 18, dadurch gekennzeichnet, daß die Platte mäanderförmig ausgebildet ist.