DE3334333A1

DE3334333A1 - Verfahren zur herstellung eines mos-einrichtung mit selbstjustierten kontakten

Info

Publication number: DE3334333A1
Application number: DE19833334333
Authority: DE
Inventors: Tarsaim Lal 95014 Cuperto Calif. Batra
Original assignee: American Microsystems Holding Corp
Current assignee: American Microsystems Holding Corp
Priority date: 1982-09-22
Filing date: 1983-09-22
Publication date: 1984-03-22
Also published as: JPS59181564A; IT1167341B; GB2128807B; US4517729A; FR2533370A1; GB8325446D0; GB2128807A; NL8303138A; CA1210528A; IT8367973A0

Description

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Verfahren zur Herstellung einer MOS-Einrichtung mit selbstjustierten Kontakten

Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung einer integrierten Halbleiterschaltung, wie im Oberbegriff des Patentanspruches 1 näher angegeben. Sie befaßt sich mit Halbleitern und spezieller gesehen mit der Herstellung integrierter Schaltungen mit selbstjustierten Kontakten.
" .

Die vorliegende Erfindung ist eine Fortsetzungsanmeldung der US-Patentanmeldungen 287 388 vom 27. Juli 1981 und 001 840 vom 8. Januar 1979, der die deutsche Anmeldung P 80 00 121.9 entspricht. Zur vorliegenden Patentanmeldung sei auf diese Anmeldungen Bezug genommen.

LSI-MQS-Schaltungen, d. h. in großem Maßstab integrierte MOS-Schaltungen, besitzen oftmals Tausende von MOS-FeIdeffekttransistoren auf einem einzigen Halbleiterchip. Sie benötigen eine Vielzahl elektrisch leitender Kontakte, die durch eine auf der Oberfläche des Halbleitermaterial aufliegende Isolationsschicht zu aktiven und passiven Bereichen des Halbleitermaterials hindurchgehen. Sie dienen dazu,, die notwendigen Verbindungen zwischen Schaltungsleitungen, Source-Drain-Bereichen und Gate-Elektroden der einzelnen Transistorelemente herzustellen. Bei Anwendung des bekannten Standes der Technik ist es erforderlich, übergroße, leitende Bereiche bzw. Flächen Im Halbleiter-

material und beträchtlich große Kontaktöffnungen vorzusehen, die durch die diese leitfähigen Bereiche überdeckende Isolationsschicht hindurchgehen, nämlich um den Abmessungs bzw. Justiertoleranzen einer Maske zu entsprechen. Dies führt dazu, daß eine solche Einrichtung bei geringer Dichte eine relativ große Chipfläche benötigt.

Mit dem raschen Ansteigen der Anzahl von MOSFET-Elementen in einer integrierten Schaltung der Großintegrations-Technologie sind Anstrengungen gemacht worden, um nicht nur die Größe eines jeden Elementes, sondern auch die Größe der erforderichen Kontakte zu verringern.

Eine Methode, die Dichte einer Halbleitereinrichtung bzw. -schaltung zu vergrößern und das Problem der Maskenjustierung zu verringern, ist diejenige, selbstjustierte Kontaktöffnungen zu bilden, unter Verwendung überbemessener Kontaktmasken. Selbstjustierte Kontakte werden im allgemeinen dadurch hergestellt, daß man überbemessene Kontaktmasken verwendet, um somit die Schwierigkeiten der Maskenausrichtung zu beseitigen. Der Kontakt wird innerhalb der Kontaktöffnung der Kontaktmaske hergestellt, so daß sich der Kontakt vollständig innerhalb des zu kontaktierenden Bereiches befindet. Es werden damit Kurzschlüsse zu benachbarten Bereichen vermieden. Der Kontakt ist mit anderen Worten gesagt selbstjustiert, weil, obgleich mit der Kontaktmaske mit Übermaß weitere Bereiche exponiert werden können, die den zu kontaktierenden Bereich umgeben, sich der hergestellte Kontakt vollständig innerhalb des zu kontaktierenden Bereiches befindet. Nach dem Stand der Technik ist der Umkreis der Kontaktöffnung wenigstens auf einer Seite (und oftmals auf drei Seiten) durch Feldoxid begrenzt, obgleich die Kontaktmaske mit Übermaß einen Anteil des Feldoxids in Nachbarschaft des Kontakts exponiert. Eine solche Einrichtung ist z. B. in der US-Patentschrift 3 648 125 in Spalte 9, Zeilen 59-66 und auch in den US-Patentschriften 3 913 211 und 3 936 858 beschrieben. In solchen Einrichtungen des Standes der Technik ist die

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Selbstjustierung jedoch nur in bezug auf Kontaktkanten ver fügbar, die an Feldoxid angrenzen. Kontaktkanten, die an die Gate-Bereiche oder Verbindungen angrenzen, können nach dem Prinzip der Selbstjustierung dieses Standes der Technik nicht hergestellt werden.

Ein zweiter Versuch, einen Teil dieses Problems zu lösen, ist in Journal Electrochemical Society, Solid State Science and Technology, Band 125, Nr. 3, (März 1978), Seiten 471-472 beschrieben. Es handelt sich dabei darum, polykristallines Silicium als Gate-Material zu verwenden, das auf einer seiner Seiten und oben mit einer dünnen Siliciumdioxid-Schicht (SiO-) bedeckt ist. Dieses Siliciumdioxid dient als elektrische Isolation zwischen dem polykristallinen Silicium-Gate und Verbindungsmetallisierungen, die oberhalb der Gate-Bereiche ausgebildet sind. Dies hat sich jedoch als unbefriedigend erwiesen, weil das Kurzschlüsse nicht sicher vermeidet, und zwar aufgrund von Durchbrüchen und Rissen in der Siliciumdioxidschicht, die während nachfolgender Verfahrensschritte auftreten bzw. verursacht werden. Die Verwendung einer Dünnoxidschicht oben und an den Seiten der Gate-Elektrode ist desweiteren in den US-Patentschriften 4 103 415 und 4 169 270 beschrieben»

Zusammengefaßt gesehen, werden mit der vorliegenden Erfindung die Probleme bewältigt, die oben erwähnt worden sind» Außerdem werden noch andere Probleme gelöst und verschiedene andere Vorteile zusätzlich mit der Erfindung erreicht. Es sind Maßnahmen angegeben, eine großintegrierte Schaltung bzw', eine entsprechende Einrichtung mit hoher Dichte herzustellen, in der für ein MOS-Transistorelement wesentlich weniger Chipfläche benötigt wird als dies zuvor erreichbar war. Darüber hinaus ist es mit der Erfindung möglich geworden, solche Einrichtungen mit hoher Dichte herzustellen, in denen Source-Drain-Bereiche der MOSFET-Elemente entweder durch Diffusion oder durch Ionenimplantation hergestellt werden können.

Entsprechend den Prinzipien der vorliegenden Erfindung werden MOSFET-Elemente mit selbstjustierten Kontakten in integrierter Schaltung auf bzw» in einem Halbleitersubstrat hergestellt, und zwar mit Hilfe eines Verfahrens, bei dem eine innere Schutzschicht gebildet wird, die das Gate-Material deckt. Diese Schutzschicht schützt das Gate während nachfolgender Verfahrensschritte, womit die Unverletztheit der Gate-Isolationsschicht sichergestellt wird und dadurch Kurzschlüsse zwischen Gate und Leiterbahnen verhindert sind.

Anders als nach dem Stand der Technik der Anwendung selbstjustierter Kontakte sind die nach der Erfindung gebildeten Source- und Drainkontakte auf allen Seiten selbstjustiert, und zwar sogar obgleich die Kontaktmaske mit Übermaß Feldoxid, Gate-Elektrode und Verbindungen exponieren bzw. bloßlegen kann. Durch Selbstjustierung der Source- und Drain-Kontakte auf allen vier Seiten können die Source- und Drain-Bereiche kleiner gemacht werden und direkt benachbart den Gate-Elektroden angeordnet werden. Dadurch wird die Größe eines jeden Transistors (bezüglich seines Materialbedarfs) verringert und die Packungsdichte der sich ergebenden integrierten Schaltung vergrößert.

Vorangehende Verfahrensschritte des Verfahrens betreffen konventionelle Herstellungstechnologien. Nachdem die Feldoxidbereiche mit aktiven Öffnungsbereichen für Transistorelemente versehen worden sind, werden die Polysilicium-Gate-Bereiche innerhalb der öffnungen gebildet. Elektrisch leitende Verbindungslextungen aus Polysilicium (oftmals als Polysilicium oder Poly bezeichnet) werden ebenfalls gleichzeitig oder selektiv auf dem Feldoxid ausgebildet, und zwar nahe bei oder benachbart solchen aktiven öffnungsbereichen.

Entsprechend einer Ausführungsform der Erfindung (.Fig» 3c bis 14c) sind die Polysilicium-Gates und die (leitenden Verbindungs-) Leiterbahnen mit einer dünnen schützenden

Siliciumnitrid-Schicht ("Nitrid") auf ihren oberen Oberflä chen versehen. Das Nitrid wird vom Gate und einem beabsichtigten Source-Drain-Bereich entfernt. Der Source-Drain-Bereich wird dann durch Ionendiffusionstechnologie gebildet, wobei das Polysilicium-Gate als eine Maske in an sich bekannter Weise dient. Daraufhin wird eine dicke schützende Oxidschicht über der exponierten Siliciumoberflache des Gate und des Source-Drain-Bereiches gebildet. Diese schützende dicke Oxidschicht verhindert innere Kurz-Schlüsse während der Bildung überbemessener Löcher in der isolierenden PVX-Schicht.

Bei einer anderen Ausführungsform der Erfindung (Fig. 3d bis 13d) werden die Polysilicium-Gates und die Verbindungsleitungen mit einer Schicht aus Siliciumnitrid versehen, und zwar auf deren oberen und seitlichen Oberflächen ο Source-Drain-Bereiche werden dann durch Diffusionstechnologie gebildet, und daraufhin wird eine dünne schützende Schicht aus Oxid-Ätzstop über den ganzen Chip hinweg erzeugt. Eine standardmäßige Schicht aus Phosphorimprägniertem Glas (PVX) wird darauffolgend in bezug auf den gesamten Chip aufgebracht und eine Kontaktmaske auf der PVX-Schicht wird dazu benutzt, die erforderlichen Sour.ce-Drain-Kontaktöffnungen herzustellen, und zwar dadurch, daß man das PVX und den Oxid-Ätzstop, jedoch nicht die schützende Nitridschicht, wegätzt. Die PoIysilicium-Gate-Bereiche sind mittels der dünnen schützenden Nitridschicht gegen einen Ätzangriff während des langdauernden PVX-Ätzens geschützt.

In bezug auf eine andere Ausführungsform der' Erfindung (Fig» 3e-14e) werden neue Technologien zur Bildung dicker Oxidwände angegeben, die Polysilicium-Gate und PoIysilicium-Leiterbahn schützen. Diese dicken schützenden Oxidwände werden dadurch gebildet, daß man zunächst einen Graben in der polykristallinen Siliciumschicht bildet und die bloßgelegten Anteile der Polysiliciumschicht innerhalb dieses Graber.s dann oxidiert.

Darunterliegende Anteile der Poly-Schicht werden dann entfernt, wobei die verbleibenden Anteile dieser Poly-Schicht Poly-Gates und Poly-Leiterbahnen mit dicken schützenden Oxidwanden bilden.
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Sowohl die Maske, die zur Bildung der Source-Drain-Kontaktöffnungen verwendet wird, und die Maske, die zur Bildung der Polysilicium-Verbindungskontaktöffmangen.verwendet wird, besitzen relativ große Öffnungen, um die Ausrichtung bzw. Selbstjustierung mit den erwünschten Kontaktbereichen sicherzustellen. Die schützende Schicht gewährleistet Schutz für die Gatebereiche während der Bildung der Kontaktöffnungen und schützt gegen Kurzschlüsse zwischen Kontaktmetallisierungen, Gates, Polysilicium-Leitungen und Source-Drain-Bereichen. Mit dem hinzugefügten inneren Schutz durch diese Schicht sind die Maskentoleranzen, die erforderlich sind, um Polysilicium-Gates, Polysilicium-Leitungen und.Kontaktöffnungen richtig auszurichten, wesentlich weniger scharf als beim Stand der Technik, und es ist nicht erforderlich, daß die Toleranzen für die Plazierung der Kontaktmasken zur Bildung der Kontaktöffnungen ungewöhnlich eng sind. Mit der Erfindung wird somit in großem Maße das Problem der Herstellung integrierter Schaltungen bzw. Einrichtungen vermindert, die eine höhere Packungsdichte pro Flächeneinheit und dennoch höhere Ausbeute haben.

Zusammengefaßt sind die Gesichtspunkte bzw« Aufgaben der Erfindung diejenigen:

ein verbessertes Verfahren zur Herstellung einer Halbleitereinrichtung mit auf- allen Seiten selbstjustierten Kontakten anzugeben,

ein Verfahren anzugeben, das es ermöglicht, die Abstände zwischen Kontakten, Gate, Source-Drain-Bereichen und Leiterbahnen zu verringern und damit die Herstellung einer Einrichtung mit höherer Packungsdichte zu erleichtern,
ein Verfahren anzugeben, bei dem mit standardmäßiger

Diffusion oder Ionenimplantation gearbeitet werden kann, um Source-Drain-Bereiche zu dotieren,

ein Verfahren anzugeben, das mit den Möglichkeiten bzw. Einrichtungen üblicher Halbleiterfabrikation in einfächer Weise gesteuert werden kann bzw. zu beherrschen ist und

ein Verfahren anzugeben, mit dem eine wesentliche Steigerung der Ausbeute der Produktion zu erreichen ist, und zwar für großintegrierte Halbleitereinrichtungen mit hoher IQ Packungsdichte und selbstjustierten Kontakten.

Die Figuren zeigen:

Fig» 1 eine Aufsicht einer üblichen MOS-Transistor-Struktur mit Kontakten, die nach dem Stand

der Technik hergestellt sind;

Fig. 2 eine Aufsicht einer MOS-Transistorstruktur mit selbstjustierten Kontakten;

Fig. 3a-18a Verfahrensschritte zur Herstellung selbst-·

justierter Kontakte für eine Halbleitereinrichtung, die einer ersten Ausführungsform der Erfindung entspricht;

Fig. 3b-19b Verfahrensschritte zur Herstellung selbstjustierter Kontakte für eine Halbleitereinrichtung, die einer zweiten Ausführungsform der Erfindung entspricht;

Fig„ 3c-14c Verfahrensschritte zur Herstellung selbstjustierter Kontakte für eine Halbleitereinrichtung, die einer dritten Ausführungsform der Erfindung entspricht;

Fig. 3d-13d Verfahrensschritte zur Herstellung selbstjustierter Kontakte für eine Halbleitereinrichtung, die einer vierten Ausführungsform der Erfindung entspricht; und

Fig. 3e-12e Verfahrensschritte zur Herstellung selbstjustierter Kontakte für eine Halbleitereinrichtung, die einer fünften Ausführungsform der Erfindung entspricht. 5

Die Ansicht der Fig. 1 zeigt einen MOS-Transistor 10 des Standes der Technik, der einen nicht-selbstjustierten Source-Kontakt 12, Drainkontakt 14 und Gate-Kontakt 16 hat. Ein jeder Source-Kontakt Ύ2, Drain-Kontakt 14 und Gate-Kontakt 16 muß eine minimale Fläche einnehmen, um eine zuträglich niederohmige elektrische Verbindung zu haben. Wegen Justxerungstoleranzen im Zusammenhang mit der nach dem Stand der Technik erfolgenden Herstellung solcher Kontakte ist es erforderlich, daß der untenliegende Source-Drain-Bereich 18 beträchtlich größer ist als der minimale Kontaktbereich, nämlich um zufriedenstellende Justierung der Kontakte zu erreichen. Um z. B. einen Drainkontakt 14 herzustellen, der eine minimal erforderliche Kontaktfläche hat, ist eine gleichmäßige Toleranz auf allen Seiten des Kontaktes (bezeichnet mit L- und L₂) erforderlich, wenn man Technologie des Standes der Technik anwendet. Um elektrische Kurzschlüsse zwischen Drain-Kontakt 14 und Gate-Elektrode 20 zu verhindern, ist in ähnlicher Weise ein vorgegebener Minimalabstand (L₃) zwisehen der Kontaktkante und der Kante des Polysiliciums vorzusehen, wenn man Technologie des Standes der Technik anwendet. Diese Toleranzerfordernisse des Standes der Technik ergeben eine relativ große MOS-Halbleitereinrichtung, wie sie Fig. 1 zeigt. Der Aufbau einer integrierten Schaltung mit vielen derartigen Einrichtungen nach dem Stand der Technik führt zu einer (in ihren Abmessungen) großen integrierten Schaltung mit geringer Dichte.

Die Verminderung der (erforderlichen) Chipfläche, die für einen einzigen MOS-Transistor 10a zu erreichen ist, der mit selbstjustierten Kontakten entsprechend der vorliegenden Erfindung aufgebaut ist, geht aus der Fig. 2 hervor. Die Kontaktmaske 17a ist auf dem Wafer wie dargestellt

gebildet. Es ist wichtig, daß der Source-Kontakt 12a und der Drain-Kontakt 14a beide die minimal erforderliche Fläche haben, um zuträgliche niederohmige elektrische Verbindung zu erreichen. Sie sind automatisch ausgerichtet zum Rand des Source-Drain-Bereiches 18a und zum Rand des Poly-Gate-^Bereiches 20 a, wie dies dargestellt ist. Der Gate-Kontakt 16a, der ebenfalls die minimal erforderliche Fläche hat, ist in gleicher Weise automatisch zum PolyGate-Bereich 20a ausgerichtet. Die Toleranzen L₁, L₂ und L^ sind auf null verringert. Ein jeder Source-Drain-Bereich 18a und Poly-Bereich.2oakann in Breite und Länge verringerte Abmessungen haben, nämlich im Vergleich zu Breiten- und Längenabmessungen, wie sie bei Anwendung zur Herstellung nach, dem Stand der Technik vorliegen. Da ein jeder Kontakt selbstjustiert ist (d.h. vollständig im zu kontaktierenden Bereich enthalten ist, obgleich mit einer mit Übermaß versehenen Kontaktmaske Bereiche bloßgelegt worden sind, die den zu Jcon taktier enden Bereich umgeben) , können die Abstände zwischen Kontaktenund die Abstände zwischen einem Kontakt und einem benachbarten leitenden Bereich verringert werden gegenüber Abständen, die bei Einrichtungen nach dem Stand der Technik erforderlich sind ο Damit läßt sich die für eine Halbleitereinrichtung, hergestellt nach der vorliegenden Erfindung, erforderliche Gesamt-Chipflache weiter verringern.

Nachfolgend wird eine erste Ausführungsform der Erfindung beschrieben. Die Technologie zur Herstellung einer solchen Halbleitereinrichtung mit selbstjustierten /Kontakten und die sich daraus ergebende Halbleiterstruktur wird anhand der Fig. 3a bis 18a erläutert.

Wie in Fig. 3a dargestellt,wird als Ausgangsmaterial ein Halbleitersubstrat 22 verwendet, wie z. B. ein Wafer aus P-leitfähigem Silicium mit ClOO^ Kristallorientierung und mit einem Widerstand im Bereich von ungefähr 25 bis 50 Ohm-cm. Es können aber auch andere geeignete Substrate verwendet werden. Das Substrat 22 wird in bekannter Weise

mit einer anfänglichen Oxidationsschicht 24 bedeckt, die eine Dicke von ungefähr 50 bis 100 nm (500-1000 S) hat. Z. B. kann diese Oxidschicht 24 auf dem Substrat 22 durch thermische Oxidation in trockner Sauerstoffatmosphäre während ungefähr 10 bis 15 min bei ungefähr 1O5O°C erzeugt werden. In an sich bekannter Weise wird eine zweite Schicht 26 aus Siliciumnitrid mit ungefähr der gleichen Dicke auf der Oxidschicht 2 4 hergestellt. Die Siliciumnitridschicht 26 wird durch übliche chemische Niederdruck-Vapordeposition (Abscheidung aus der Dampfphase) hergestellt. Dies ist in der Halbleitertechnologie gut bekannt und z. B. von Rosler in der Druckschrift beschrieben "Low Pressure CVD Production Processes for Poly, Nitride and Oxide", Solid state Technology (April 1977) Seiten 63-70. Es sei hier auf αχεί 5 se Druckschrift hingewiesen.

Durch Verwendung einer Feldoxidmaske (nicht dargestellt) werden die Schichten 24 und 26 mit einem Muster versehen (Fig. 4a), indem man zunächst Nitrid 26 aus den Feldbereichen unter Anwendung bekannter Technologie entfernt (z. B. durch selektives Ätzen mit Phosphorsäure). Soweit gewünscht, wird dann das Oxid 24 aus den Feldbereichen entfernt, indem man bekannte Verfahrensschritte anwendet, wie z. B. das Ätzen mit gepufferter Fluorwasserstoff-Säure.

Die Feldbereiche werden dann mit .geeignetem Dotiermittel, wie z. B. Bor dotiert (wie mit den gestrichelten Linien 28 angedeutet). Dies erfolgt bis zu einem Dotierungsgrad, der geeignet ist, die gewünschten Feld-Schwellenpegel zu erreichen. Soweit gewünscht, wird der Feldbereich entweder durch bekannte Diffusions- oder lonenimplantations-Technologie dotiert. Sofern das Oxid 24 aus den Feldbereichen nicht entfernt wird, ist es wichtig, daß das Feld mit Hilfe der Ionenimplantation durch das Oxid 24 hindurch dotiert wird. Für einen üblichen Feld-Schwellenpegel von 12 Volt wird ein Dotierungspegel von angenähert 12 2

5,3 χ 10 Ionen/cm angewendet.

Wie in Fig. 5a gezeigt, wird ein relativ dickes Feldoxid 30 (mit einer Dicke von angenähert 800 bis 1000 ran) in den Feldbereichen, und zwar durch Wachsen erzeugt. Z. B. wird thermische Oxidation in feuchtem Sauerstoff bei ungefähr 1000 C für eine Zeitdauer von 90 min angewendet. Dieses Wachsen des Feldoxids treibt die Feld-Dotiermittel 28 weiter in das Substrat 22 unter das Feldoxid 30 hinein. In einer üblichen Halbleiterstruktur wird das Feldoxid 30 mit einer wie in Fig. 5a dargestellten Konfiguration versehen, um Löcher bzw. öffnungen zu bilden, die aktive Bereiche 99 definieren, in denen MOS-Transistoren herzustellen sind. Die Bildung eines üblichen Feldoxids dieser Art ist z. B. in der US-Patentschrift 3 936 858 beschrieben.

Nachdem das Feldoxid 30 gebildet worden ist, werden die ursprüngliche Nitridschicht 26 und die ursprüngliche Gate-Oxidschicht 24 entfernt (nicht dargestellt), und zwar durch geeignetes. Ätzmittel, wie voranstehend beschrieben.

Daraufhin wird der Wafer oxidiert, z. B. in trockner Sauerstoffatmosphäre, die einen geringen Anteil (z. B. 2-3 %) Salzsäure enthält. Dies wird bei einer Temperatur von ungefähr 1O5O°C 20 min lang durchgeführt. Es wird damit eine neue Gate-Oxidschicht 32 mit einer angenäherten Dicke von 50 nm innerhalb des aktiven Bereiches erzeugt. Die Dicke des Feldoxids 30 wird außerdem in geringem Maße während dieser Oxidation vergrößert. Dieser Dickenzuwachs des Feldoxids ist jedoch unbedeutend.

QQ Wie dies in Fig» 6a dargestellt ist, wird eine dünne

(z. B. 15 bis 30 nm) dicke Siliciumnitridschicht 34 über die gesamte Oberfläche der Einrichtung hinweg erzeugt, und zwar eingeschlossen die Gate-Oxidschicht 32 und das Feldoxid 30. Dazu wird z. B. übliche Niederdruck-Vapor-

Qg deposition-Technologie angewendet. Um Stabilität der Einrichtung zu gewährleisten (d. h. um das Einfangen bzw. Festhalten von Ladung in der Nitridschicht auf einem Minimum zu halten) und um zu erreichen, daß nachfolgend

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aufgebrachte Schichten aus Photoresist besser auf dem Wafer anhaften, wird die obere Oberfläche der Nitridschicht 34 in trockener Sauerstoffatmosphäre bei ungefähr 950 C ungefähr 3 bis 4 h lang oxidiert. Es bildet sich damit eine dünne (ungefähr 5 bis 10 nm Dicke) Schicht aus Oxid auf der Oberfläche der Nitridschicht 34. Diese dünne Oxidschicht wird auch während der Herstellung der Kontaktöffnungen zu leitenden Polysiliciumleitungen verwendet, wie dies noch später näher beschrieben wird. Es sei darauf hingewiesen, daß diese dünne Oxidschicht in den Fig. nicht dargestellt ist. Fig. 6a zeigt ein neues Gate-Oxid 32 und eine Nitridschicht 34, die die gewünschten Dickenabmessungen haben. Es sei jedoch darauf hingewiesen, daß die ursprüngliche Gate-Oxidschicht und die ursprüngliche Nitridschicht 26 mit geeigneten Dickenabmessungen, wie in Fig. 3a gezeigt, als Gate-Dielektrikum verwendet werden könnten.

Es wird weiter auf Fig. 6a Bezug genommen. Die Maskierung und geeignete Anreicherungs- und/oder Verarmungs-Implantationen können nunmehr durchgeführt werden, um die Schwellenspannungen der herzustellenden Transistoren zu bewirken.

Im nächsten Verfahrensschritt zu dieser Ausführungsform der Erfindung, nämlich wie in Fig. 7a gezeigt, wird eine Schicht 36 aus polykristallinem Silicium (Poly) mit einer Dicke von ungefähr 300 bis 500 nm hergestellt, und zwar über die gesamte Oberfläche des Wafers hinweg. Die PoIy-

OQ schicht 36 wird z. B. durch übliche Vapordposition hergestellt, wie sie in der Halbleitertechnologie bekannt ist. Die Polyschicht 36 wird dann mit einem passenden Dotiermittel (z. B. Phosphor) dotiert, um deren elektrische Leitfähigkeit auf ungefähr 20 bis 30 Ohm/Fläche

gg (Ohm/Q) zu erhöhen.

Es werden nachfolgend bekannte Maslcierungs- und Ätztechnologien angewendet, um unerwünschte Anteile der Polyschicht

36 zu entfernen und damit (wie in Fig. 8a gezeigt) Gate-Elektroden 3 8 innerhalb der aktiven Bereiche und um Verbindungsleitungen bzw. Leiterbahnen 40 zu bilden, die sich auf der Oberfläche des Feldoxids 30 und benachbart einem oder mehrerer Gate-Elektroden 38 befinden. Die PoIyschicht 36 wird z. B. mit einem CF.-Plasma geätzt. Zu diesem Zeitpunkt befinden sich alle Anteile des Poly-Gate 38 innerhalb des aktiven Bereiches und auf dem Feldoxid auf der Nitridschicht 34. Mit Hilfe bekannter Ionenimplantation, bei der das Gate 38 als Maske dient, werden die dotierenden Ionen in das Substrat 22 implantiert, wie dies durch die vertikalen Pfeile in Fig. 9a angedeutet ist. Es werden damit der Source-Bereich 42 und der Drainbereich 44 innerhalb des Substrats 22, und zwar unmittelbar unter dem Gate-Oxid 32 auf einander gegenüberliegenden Seiten des Polysilicium-Gates 38 erzeugt.

Im nächsten Verfahrensschritt, wie in Fig. 10a gezeigt, werden die Poly-Gates 38 und die Poly-Leiterbahnen 40 oxidiert,

wobei ^J

Alle anderen Anteile . des Wafers durch die

Nitridschicht 34 gegen Oxidation geschützt sind. Eine Schicht 46 aus Siliciumdioxid läßt man nun auf allen Seiten und auch oben auf allen leitenden Poly—Bereichen wachsen, wobei auch die Poly-Gate-Bereiche 38 und die benachbarten Poly-Leiterbahnen 40 eingeschlossen sind. Die Dicke dieser Oxidschicht 46 beträgt ungefähr 300 nm und ist beträchtlich größer als die mit 50 nm bemessene Dicke des Gate-Oxids 32. Oxidschichten 46 schützen das Poly-Gate 38 und die Poly-Leiterbahn 40 während des nachfolgenden Verfahrens. Das Oxid 46 wird z. B. durch thermische Oxidation in feuchtem Sauerstoff.bei ungefähr 950 C während ungefähr 60 bis 90 min gebildet« Gleichzeitig wird eine dünne Oxidschicht (nicht dargestellt) auf der Nitridschicht 3 4 erzeugt, deren Dicke ungefähr 5 bis 10 nm beträgt. Diese dünne Oxidschicht dient einem nützlichen - Zweck während der Bildung der Verbindungskontakte, wie dies noch nachfolgend beschrieben wird»

Im nächsten Verfahrensschritt, auch aus Fig. 10a zu ersehen, wird eine dünne, schützende Nitridschicht 48 mit einer Dicke von ungefähr 10 bis 30 nm hergestellt, und zwar beispielsweise mittels chemischer Niederdruck-Vapordeposition, wie oben beschrieben. Die Nitridschicht 48 bedeckt die gesamte Struktur, eingeschlossen das Feldoxid 30, den Source-Bereich 42, den Drain-Bereich 44, das Poly-Gate 38 und die Poly-Leiterbahn 40. Die Nitridschicht 48 dient später dazu, einen sehr wichtigen Schutz für das Feldoxid 30 und das schützende Polyoxid 46 während nachfolgender Verfahrens-schritte zu bewirken.

Auf die Bildung der Nitridschicht 48 folgend, wird, wie in Fig.' 11a dargestellt, der gesamte Wafer mit einer relativ dicken (ungefähr 1000 nm Dicke) Schicht aus Phosphosilikat-Glas (PVX) 50 bedeckt, wie dies.bekannte Technologie ist. PVX 50 dient zur elektrischen Isolation darunterliegender Bereiche gegenüber herzustellender Metallisierung. PVX 50 wird z. B. durch übliche Vapordeposition nach in der Halbleitertechnik bekannter Art hergestellt'bzw. gebildet.

Eine (nicht dargestellt) erste Kontaktmaske für die Source-Drain-Kontakte wird auf die PVX-Schicht 50 ,aufgebracht, und es wird ein geeignetes Ätzmittel (z. B. gepufferte Fluorwasserstoffsäure) dazu verwendet, die PVX-Schicht 50 in den Source-Drain-Kontaktbereichen zu entfernen, wie dies Fig. 12a zeigt. Die zum Ätzen des PVX verwendete gepufferte.Fluorwasserstoffsäure greift die Nitridschichten 34 und 48 nicht an. Somit sind die Oxidschichten 32 und 46 und die Dünnoxidschicht (nicht dargestellt) , die auf der Nitridschicht 34 gebildet ist, während des relativ lang andauernden (z„ B. ungefähr 3 min langen) Ätzens der PVX-Schicht 50 geschützt. Bei Verfahren des Standes der Technik sind die Oxidschichten 32 und 46 während dieses Ätzens nicht geschützt. Es kann dort dann daher ein Schaden an den Oxidschichten 32 und 46 auftreten. Dann wird ein passendes Ätzmittel (z. B. ein CF₄-Plasma)

angewendet, um die Nitridschichten 34 und 48 in der Source-Drain-Kontaktöffnung zu ätzen, wie dies in Fig. 13a gezeigt ist. Es ist wichtig, daß die Verwendung eines CF.-Plasmas als Nitrid-Ätzmittel nicht in wesentlichem Maße das PVX 50, das Feldoxid 30 oder das schützende Oxid 46 angreift", weil diese relativ dick sind. Das Plasma-Ätzmittel entfernt in der Kontaktöffnung auch die Dünnoxidschicht (nicht dargestellt), die auf der Nitrid-Schicht 34 ausgebildet ist. Es beschädigt jedoch nicht das Gate-Oxid 32, weil dieses Gate-Oxid 32 durch das Nitrid 34 während des Ätzvorganges, ausgenommen für eine sehr kurze Zeitdauer, nachdem das Nitrid 34 entfernt ist, geschützt ist.

Das Gate-Oxid 32 wird dann von dem Kontaktbereich entfernt, so z„ B. durch ein ungefähr 1 min lang andauerndes Ätzen mit gepufferter Fluorwasserstoffsäure, wie dies in Fig. 14a gezeigt ist. Es ist wichtig, daß die Oxidschicht 46, die das Poly-Gate 38 schützt, wesentlich dicker ist als das Gate-Oxid 32, das entfernt worden ist. Es wird damit eine Beschädigung des schützenden Oxids 46 während des Entfernens des Gate-Oxids 32 verhindert. Infolge des wirksam schützenden Oxids 46 kann später die Source-Drain-Kontaktmetallisierung mittels Abscheidung durchgeführt werden, ohne das elektrischer Kurzschluß mit dem Poly-Gate 38 auftritt. Ohne die Verwendung der schützenden Nitridschicht 48 würde das schützende Oxid 46 während derjenigen Zeitdauer Schaden nehmen, die notwendig ist, um die PVX-Schicht 50 zu ätzen. Es könnten sich in diesem Falle dann elektrische Kurzschlüsse zwischen der herzustellenden Source-Kontakt-Metallisierung und dem Gate 38 ausbilden.

Eine (nicht dargestellte) zweite Kontaktmaske wird nunmehr in der gleichen Weise am Wafer angewendet, wie dies mit der ersten Kontaktmaske geschehen ist. Es dient dies dazu, die Kontaktöffnungen für die elektrische Verbindung zu den Poly-Leiterbahnen 40 zu bilden. Diese zweite Kontaktmaske bedeckt und schützt gleichzeitig diejenigen Schich-

ten, die bei der vorangegangenen Herstellung der Source-Drain-Kontaktöffnungen exponiert bzw. bloßgelegt worden sind. Die PVX-Schicht 50 wird (Fig= 15a) von den Verbindungskontaktöffnungen entfernt, und zwar durch Verwendung eines angepaßten Ätzmittels, wie z. B. gepufferter Fluorwasserstoffsäure. Die Nitridschichten 34 und 48 schützen das Gate-Oxid 32, das Feldoxid 30 und das schützende Zwischenverbindungsoxid 46 während des relativ lang andauernden (z. B. 3 min) Ätzens der PVX-Schicht 50. Die Nitridschicht 48 wird dann entfernt (Fig. 16a), indem man passendes Ätzmittel, z. B. Phosphorsäure, benutzt. Die Verwendung von Phosphorsäure anstelle des CF^-Plasmas, das im Zusammenhang mit der ersten Kontaktmaske wie voranstehend beschrieben verwendet worden ist, ermöglicht es, die Nitridschicht 48 zu ätzen, während verhindert ist, daß die Dünnoxidschicht (nicht dargestellt), die auf der Nitridschicht 34 gebildet ist, geätzt wird. Die X nicht dargestellte) Dünnoxidschicht auf der Nitridschicht 34 dient dazu, zu verhindern, daß die Nitridschicht 34 während der Entfernung der Nitridschicht 48 geätzt wird, so daß die Nitridschicht 48 entfernt wird.· Es erfolgt somit ein Bloßlegen des schützenden Oxids 46, während die Nitrid schicht 34 intakt bleibt. Das schützende Oxid 46 wird dann von der Polyleitung 40 (Fig. 17a) entfernt, z. B. mittels gepufferter Fluorwasserstoffsäure. Es erfolgt damit eine Exponierung dpr Poly-Leiterbahn 40. Zur gleichen Zeit wird die Dünnoxidschicht (nicht dargestellt), die vorangehend auf der Polyschicht 34 gebildet worden ist, entfernt. Es ist wichtig, daß die Nitridschicht 34 eine Beschädigung des Gate-Oxids 32 und des Feldoxids 30 während der Entfernung des schützenden Oxids 46 verhindert. Es werden damit Kurzschlüsse zwischen zu bildenden Metallverbindungen und dem Source-Drain-Bereich 44 verhindert. Es entsteht damit eine Einrichtung - wie in Fig. 17a gezeigt mit einem Poly-Gate 38, das geschützt wird von einer PVX-Schicht 50, einer Nitridschicht 48 und schützendem Oxid Die Kontaktöffnungen legen den Source-Bereich 42 und die Poly-(Verbindungs-)-Leiterbahn 40 bloß. Die Poly-Verbin-

dungskontaktöffnung kann natürlich auch schon früher bei der Bildung der Source-Drain-Koritaktöffnungen hergestellt werden, soweit dies gewünscht ist.

Es wird nunmehr übliche Fabrikationstechnologie angewendet, um leitendes Material, wie z. B. Metall, in den Kontaktbereichen abzuscheiden. Es werden damit die wie in Fig. 18a gezeigten Kontakte 52 und 54 gebildet, die Teil des gewünschten Verbindungsmusters (üblicherweise Metall) der Halbleitereinrichtung sind. Die Metallisierung wird übli-•cherweise auf der Halbleitereinrichtung durch Aufdampfen von Metall gebildet, üblicherweise wird Aluminium oder Aluminiumlegierung auf der Einrichtung aufgebracht, und dieses Metall wird mit Hilfe passender Masken und mittels Ätzens mit dem Muster versehen. Geeignete Ätzmittel, um das Muster in dem Metall herzustellen, umfassen eine bekannte Metall-Ätzlösung, die Essigsäure, Salpetersäure und Phosphorsäure enthält. Eine Schutzschicht (nicht dargestellt) , die gegen Verkratzen schützen soll, wird· dann in üblicher Weise über die Oberfläche der Einrichtung hinweg aufgebracht. Solch eine Kratzschutzschicht besteht üblicherweise auf PVX oder aus Siliciumnitrid. Es werden dann in dieser Kratζschutzschicht üblicherweise öffnungen hergestellt, um elektrische Verbindungen mit dem Äußeren

zu ermöglichen. ·

Nachfolgend wird ein zweites Ausführungsbeispiel beschrieben, und zwar anhand der Fig. 3b bis 18b. Die ersten Verfahrensstufen gemäß den Fig. 3b bis 6b sind identisch mit denjenigen, die zu den Fig. 3a bis 6a beschrieben worden sind. Bei dieser zweiten Ausführungsform wird jedoch die bekannte Diffusionstechnologie zur Bildung der Source- und Drainbereiche angewendet. Es werden verschiedene Schichten gebildet und entfernt, wobei die Verfahrensschritte angewendet werden, wie sie vorangehend in bezug auf das erste Ausführungsbeispiel beschrieben worden sind. Eine Wiederholung dieser Verfahrensschritte ist hier deshalb unterlassen.

Wie dies Fig. 7b zeigt, wird das Feldoxid 30 und das Gate-Oxid 32 auf einem Substrat 22 gebildet. Eine Polyschicht 36 mit einer üblichen Dicke von 300 bis 500 nm wird auf dem Wafer oberhalb der Nitridschicht 34 gebildet. Dies erfolgt z. B. durch übliche chemische Niederdruck-Vapordeposition. Die Polyschicht 36 wird dann, wie vorangehend beschrieben, dotiert, um deren Leitfähigkeit zu erhöhen. Darauffolgend wird eine Nitridschicht 56 mit einer Dicke von ungefähr 100 bis 200 nm, wie vorangehend beschrieben, aus der Polysiliciumschicht 36 erzeugt. Diese Schicht 56 ist beträchtlich dicker als die Gate-Nitridschicht 34.

Wie dies in Fig. 8b gezeigt ist, erhält die Polysiliciumschicht 36 in Gate-Bereichen und Verbindungsleitungen in einem zweistufigen Prozeß ein Muster» Dies erfolgt durch Anwendung einer Polymaske (nicht dargestellt) und bekannter Ätztechnologie. Es werden dabei zunächst unerwünschte Anteile der Nitridschicht 56, z. B₀ durch Ätzen mit Phosphorsäure, entfernt. Die unerwünschten Anteile der Polyschicht 36 werden dann entfernt, z. B. durch Ätzen mit einem CF.-Plasma. Dies läßt eine Struktur zurück, wie sie in Fig. 8b gezeigt ist, die ein dotiertes Polysilicium-Gate 38 innerhalb eines aktiven Bereiches besitzt, der von Feldoxid 30 umgeben ist. Sie besitzt desweiteren eine benachbarte Poly-(Verbindungs-)-Leiterbahn 40, die sich auf dem Feldoxid 30 befindet. Polygate 38 und Poly-Leiterbahn 40 haben eine auf ihren oberen Oberflächen verbliebene Nitridschicht 56.

Im nächsten, in Fig. 9b gezeigten Verfahrenschritt werden das Polygate-Element 38 und die Poly-Leiterbahn 40 oxidiert, um eine Oxidschicht 46 auf ihren Seiten zu bilden. Diese Schicht 46 hat eine Dicke von ungefährt 300 nm.

Diese Oxidation wird dadurch ausgeführt, daß z. B. einfache thermische Oxidation in einem Raum durchgeführt wird* nämlich nach bekannter Technologie.

Es werden nunmehr der Source-Bereich 42 und der Drain-Bereich 44 mit Hilfe einer Diffusion erzeugt. Zunächst wird eine geeignete, bekannte Maskierungs- und Ätztechnik angewendet. Es wird die Gate-Nitridschicht 34 von einer jeden Oberfläche weggeätzt, ausgenommen das Unterteil bzw. unter dem Polygate und der Poly-Leiterbahn 40. Dies zeigt Fig. TOb. Eine dickere Nitridschicht 56 verbleibt auf der oberen Oberfläche des Gates 38 und der Leiterbahn 40. Daraufhin wird, wie in Fig. 11b gezeigt, die Gate-Oxidschicht 32 in all denjenigen Bereichen entfernt, die das Polygate 3 8 umgeben. Es wird nunmehr bekannte Diffusionstechnologie angewendet, um den Source-Bereich 42 und den Drainbereich 44 zu bilden» Auf diese Diffusion folgend wird eine neue·dünne Gate-Oxidschicht 58 gebildet, wie dies in Fig. 12b gezeigt ist. Gebildet wird sie über dem diffundierten Source-Bereich 42 und Drain-Bereich 44, und zwar mit einer Dicke von angenähert 50 nm.

Eine dünne schützende Nitridschicht 60 (z. B. 15-30 nm dick) wird auf die Struktur aufgebracht, wie dies in Fig» 12b gezeigt ist. Die Nitridschicht 60 ist somit viel dünner als die Nitridschicht 56 und - wie bei der vorangehend beschriebenen Ausführungsform - erstreckt sich die Schicht 60 über die gesamte Oberfläche des Chip, eingeschlossen das Feldoxid 30, der Source-Bereich 42, der Drain-Bereich 44 und die mit Nitrid bedeckten Poly-Gate 38 und Poly-Leiterbahn 40.

Es wird nunmehr eine PVX-Schicht 50 mit einer Dicke von angenähert 1000 nm (Fig. 13b) nach bekannter Technologie aufgebracht. In derselben Weise wie vorangehend zur ersten Ausführungsform der Erfindung beschrieben, werden Kontaktmasken verwendet, mit deren Hilfe Anteile der PVX-Schicht 50 entfernt werden, wie dies in Fig. 14b gezeigt ist. Dies dient dazu, die Source-Drain-Kontakte zu bilden. Die Nitridschicht 60 wird dann in dem Kontaktbereich (Fig. 15b) in derselben Weise wie zur ersten Ausführungsform beschrieben^ entfernt, wobei gewährleistet .ist, daß das zur

-2/-31·

Entfernung des Nitrids verwendete Ätzmittel nicht das Feldoxid 30, die PVX-Schicht 50, das Gate-Oxid 58 und das schützende Oxid 46 beeinträchtigt. Die Gate-Oxidschicht 58 wird dann von dem Kontaktbereich (Fig. 16b) in derselben Weise, wie voranstehend zur ersten Ausführungsform beschrieben, entfernt. Es ist wichtig, daß das Gate-Oxid 58 beträchtlich dünner ist als die Oxidschicht 46, die den Polybereich 38 schützt. Damit erleidet die schützende Oxidschicht 46 keinen Schaden während der Entfernung des Gate-Oxids 58.

Eine zweite Kontaktmaske (nicht dargestellt) wird auf der Oberfläche der Einrichtung aufgebracht, um Kontaktöffnungen zu ausgewählten Anteilen der Poly-Leiterbahn 40 zu erzeugen und diejenigen Schichten zu schützen, die durch die Source-Drain-Kontaktöffnungen offen sind bzw. bloßliegen. Zunächst wird die PVX-Schicht 50 von dem Kontaktbereich der Poly-Leiterbahn entfernt, wie dies in Fig. 17b dargestellt ist. Nitridschichten 60 und 56 werden dann von dem Kontaktbereich der Poly-Leiterbahn entfernt, wie dies Fig. 18b zeigt. Es ist wichtig_f daß der Anteil des Gate-Oxids 58, der sich innerhalb der Kontaktöffnung der Poly-Leiterbahn befindet, während des Entfernens der schützenden Nitridsehicht 34 nicht beschädigt wird, weil das zum Entfernen des Nitrids verwendete Ätzmittel das Oxid nicht angreift.

Wenn nunmehr diese Kontaktöffnungen gebildet sind, werden jetzt die Metallkontakte 52 und 54 in bekannter Weise gebildet, wie dies in Fig. 19b gezeigt ist,- Da das Oxid 46, das das Polyr-Gate 38 schützt, während der Bildung des Kontakts nicht beschädigt wird, sind Kurzschlüsse zwischen der Metallisierung 52 und dem Polygate 38 verhindert. Da das Gate-Oxid 58 oberhalb des Drain 44 während der BiI-dung des Poly-Leiterbahnkontakts nicht beschädigt worden ist, sind in gleicher Weise Kurzschlüsse zwischen der Metallisierung 52 und dem Drain 44 verhindert.

Nachfolgend wird eine dritte Ausführungsform anhand der Fig. 3c-18c beschrieben. Die anfänglichen Verfahrensschritte der Fig. 3c-7c sind identisch mit denjenigen der Fig. 3b-7b und deren Beschreibung wird aus diesem Grunde nicht wiederholt. Für die dritte Ausführungsform wird eine Maske mit Übermaß für die Polykontakte verwendet, wie dies in Fig. 8c gezeigt ist, und zwar zum Entfernen des Nitrids 56, jedoch ausgenommen dort, wo dieses erwünscht ist, um elektrische Kontakte zu den PolySilicium-Leiterbahnen 40 zu bilden. Die unerwünschten Anteile des Nitrids 56 werden z. B. durch Ätzen mit heißer Phosphorsäure beseitigt. Wie dies in Fig. 9c gezeigt ist, wird daraufhin eine Polymaske verwendet, um die Polyschicht mit einem Muster zu versehen. Es werden damit das Polygate 38 und die Poly-Leiterbahnen 40 definiert. Wenn sich die Polykontaktmaske an ihrem Ort befindet, werden unerwünschte Anteile der Nitridschicht 56 entfernt, die infolge der Verwendung einer Polykontaktmaske mit Übermaß stehengeblieben sind. Dies erfolgt z. B. durch Ätzen mit heißer Phosphorsäure. Die unmaskierten Anteile der Polyschicht 40 werden dann entfernt, z. B. mit Hilfe des Ätzens mit CF₄-Plasma.

Als nächstes wird eine (nicht dargestellte) Kontaktmaske mit Übermaß in an sich bekannter Weise gebildet, um diejenigen Bereiche zu schützen, in die einige Verfahrensschritte später Verunreinigungen eindiffundiert werden, um einen Source-Drain-Bereich 42 zu erzeugen. Die Nitridschicht 34 wird dann von allen Bereichen entfernt, die nicht von der Kontaktmaske abgedeckt sind. Es wird hierzu ein passendes Ätzmittel verwendet, wie z. B. ein CF.-Plasma. Das Gate-Oxid 32, das dann bloßgelegt wird, wird von dem zu bildenden N -Source-Drain-Bereich 44 entfernt, und zwar z. B. durch ein ungefähr 1 min lang andauerndes Ätzen mit gepufferter Fluorwasserstoffsäure. Das Nitrid 34 und das Oxid 32 verbleiben über dem Source-Drain-Bereich 42, wie dies Fig. 10c zeigt. Wie dies Fig. 10c zeigt, wird als nächstes ein N -Bereich 4< in dem bloßge-

legten Anteil des Substrats 22 gebildet, und zwar durch übliche Standarddiffusion oder durch Ionenimplantation. Nach erfolgter N -Diffusion wird über allen bloßgelegten Silicium(44)- und Polysilicium(38 und 40)-Bereichen eine Dickoxidschicht 62 gebildet. Dies erfolgt z. B. durch Oxidation in feuchtem Sauerstoff bei ungefähr 975 C und 20 min Dauer. Die Dicke der Oxidschicht 62 beträgt unge- " fähr 300 nm. Das Feldoxid 30 wird dabei ebenfalls dicker, jedoch ist dies unwesentlich. Das Gate 38, die Leiterbahn 40 und der Bereich 44 werden auf diese Weise mit einer dicken schützenden Schicht axis Oxid bedeckt, wie dies in Fig. 11c gezeigt ist_r jedoch ausgenommen in den Bereichen, wo Kontakt zur Polyleitung 40 und zu diffundierten Bereichen (nicht dargestellt) herzustellen sind, die mit Nitrid 56 bedeckt bleiben.

Die verbliebenen bloßgelegten Schichten der Nitride 34 und 56 werden als nächstes entfernt, wie dies Fig. 12c zeigt. Z. B. erfolgt dies .durch Ätzen mit heißer Phosphorsäure. Die bloßgelegten Anteile der Dünnoxidschicht 32 werden daraufhin entfernt. Dies erfolgt z. B. durch Ätzen mit gepuffertem Fluorwasserstoff,, ohne daß eine wesentliche Verringerung der dickeren Oxidschicht 62 auftritt. Es wird dann der bloßgelegte Source-Drain-Bereich 42 gebildet, z. B. durch dieselbe übliche Diffusion oder Ionenimplantation wie sie vorangehend für den Bereich 44 verwendet worden ist. Während der Bildung des Bereiches 42 erfolgt Dotierung auch in dem bloßgelegten Anteil der Leiterbahn 40. Dies ist jedoch unwesentlich. Die Struktur dieses Verfahrensstandes ist in Fig. 13c gezeigt.

Es wird nunmehr eine Schicht aus PVX 50 mit einer Dicke von ungefähr 1000 nm auf der Oberfläche des Wafers abgeschieden. Dies erfolgt z. B. mittels Vapordepositiontechnik. Das PVX 50 wird dann maskiert und mit einem Muster versehen, z. B. durch Ätzen mit gepuffertem Fluorwasserstoff, um eine Maske für die Abscheidung von Metall zu bilden.

-τ/- SS'

Übliche Fabrikationstechnik wird nunmehr angewendet, um leitendes Material, wie z. B. Metall, in den Kontaktbereichen abzuscheiden, um die Kontakte 52 und 54 als Teil eines gewünschten Verbindungsmusters der Halbleitereinrichtung herzustellen. Im allgemeinen wird die Metallisierung mit Hilfe des Aufdampfens von Metall (üblicherweise Aluminium oder eine Aluminiumlegierung) auf die Oberfläche der Einrichtung durchgeführt, und dieses Metall wird mit Hilfe einer Maskierung und durch Ätzen mit einem Muster versehen. Geeignete Ätzmittel für die Bildung des Musters in der Metallisierung sind bekannte Metallätzen, die Essigsäure, Salpetersäure und Phosphorsäure umfassen. Die sich ergebende Struktur ist in Fig. 14c gezeigt. Sie hat einen selbstjustierten Kontakt 52 am N -Bereich 42 und einen selbstjustierten Kontakt 54 zur Polyleiterbahn 40. Die Oxidschicht 62 ermöglicht es, daß die Kontakte dichter an den Polybereichen 38 und 40 ausgebildet werden, nämlich dichter als dies bisher möglich war, wobei jedoch Kurzschlüsse ausgeschlossen sind. Die Halbleitereinrichtung wird dann mit Hilfe bekannter Technologie vervollständigt, nämlich durch Bilden einer Kratz-Schutzschicht und von Öffnungen für äußere elektrische Anschlüsse an ausgewählten Stellen der Metallverbindungen.

Nachfolgend wird ein viertes Ausführungsbeispiel anhand der Fig. 3d bis 13d beschrieben. Die anfänglichen Verfahrensschritte der Fig. 3d bis 5d entsprechen denen der Fig. 3a bis 5a und werden hier nicht wiederholt. Bei diesem vierten Ausführungsbeispiel werden nach der Bildung des Feldoxids 30 gemäß Fig. 5d die Nitridschicht 26 und die Gate-Oxidschicht 24 (Fig. 4d) mit Hilfe angepaßter Ätzmittel beseitigt, wie dies voranstehend beschrieben ist. Daraufhin wird der Wafer oxidiert, und dies erfolgt z„ B. in trockener Sauerstoffatmosphäre bei ungefähr

1O5O°C für eine Dauer von ungefähr 20 min. Es wird eine neue Gate-Oxidschicht 32 mit einer ungefähren Dicke von 50 nm innerhalb des aktiven Bereiches 99 gebildet. Die Dicke des Feld-Oxids 30 nimmt ebenfalls i:i geringem Maße

während dieser Oxidation zu, jedoch ist diese Dickenzunahme des Feldoxids unwesentlich.

Es sei darauf hingewiesen, daß das ursprüngliche Gate-Oxid 24 mit passender Dicke, wie in Fig. 3d gezeigt, an seinem Platz verbleiben könnte und als Gate-Dielektrikum 32 verwendet werden kann.

Anreicherungs- und Verarmungsimplantationen werden nunmehr in an sich bekannter Weise, soweit gewünscht, durchgeführt, um die erwünschte Schwellenspannung im aktiven Bereich 99 zu erreichen.

Im nächsten Verfahrensschritt wird, wie in Fig„ 6d gezeigt, eine Schicht 36 aus Polysilicium auf der gesamten Oberfläche des Wafers gebildet. Diese Schicht hat eine Dicke von ungefähr 300 bis 500 nm. Sie wird z. B. durch eine übliche Vapordeposition durchgeführt. Diese PoIyschicht 36 wird dann mit einem passenden Dotiermittel (z. B. Phosphor) dotiert, um deren elektrische Leitfähigkeit auf ungefährt 20 bis 30 Ohm/Fläche zu erhöhen.

Es wird daraufhin übliche Maskierungs- und Ätztechnik angewendet, um unerwünschte Anteile der Polyschicht 36 zu entfernen und um damit (wie in Fig. 7d gezeigt) Gate-Elektroden 38 innerhalb der aktiven Bereiche und Leiterbahnen 40 zu definieren, die sich oben auf dem Feldoxid 30 und benachbart einer oder mehrerer Gate-Elektroden 38 befinden. Die Polyschicht 36 wird z. B. mittels CF^-Plasma geätzt.

Das Substrat 22 wird daraufhin mit Stickstoffionen implantiert, wie dies in Fig. 7d gezeigt ist. Es wird übliche Ionenimplantationstechnik angewendet, wie z. B. die Implantation von Stickstoffionen mit einer Energie von 50 bis 150 KeV. Es gelangt damit genügend Stickstoff in die obere Oberfläche des Poly-Gates 38 und der Polyleiterbahn 40, um im nächsten Verfahrensschritt Siliciumnitrid zu bilden.

Im nächsten Verfahrensschritt werden die implantierten Stickstoffionen getempert, und zwar z. B. bei 1100 bis 1200⁰C für eine Dauer von 30 min in einer Stickstoffatmosphäre. Dieser Verfahrensschritt führt zu einer Schicht 47 aus Siliciumnitrid, die eine Dicke von ungefähr 100 bis 200 nm hat. Sie wird in denjenigen Bereichen gebildet, wo Polysilicium 36 bloßliegt, d. s. die Gates und die (Verbindungs-)Leiterbahnen 4p, wie in Fig. 8d gezeigt ist. Anderswo verhindern die Oxidoberflächen 30 und 32 die Bildung von Nitrid.

Es wird dann das Substrat 22 geätzt, z.B. mit gepuffertem Fluorwasserstoff, ungefähr 2 bis 3 min lang, um das Gate-Oxid 32 über demSource-Drain-Bereich zu entfernen, ohne das Nitrid 47 anzugreifen und ohne merkbare Verringerung der Dicke des Feldoxids 30. Die Source-Drain-Bereiche 42 und 44 werden dann durch übliche Diffusion oder Ionenimplantation gebildet. Auf diese Bildung der Source-Drain-Bereiche 42 und 44 folgend, wird eine dünne Gate-Oxidschicht 58 mit einer Dicke von ungefähr 50 nm ' über dem diffundierten Source-Bereich und Drain-Bereich 44"gebildet, wie dies in Fig. 9d gezeigt ist. Dies erfolgt z. B. durch Oxidation in feuchtem Sauerstoff bei ungefähr 95O°C für eine Dauer von ungefähr 15 min. Es sei darauf hingewiesen, daß das Gate-Oxid 32 nicht entfernt zu werden braucht, wenn die Source-Drain-Bereiche 43 und 44 mittels Ionenimplantation erzeugt werden, und in diesem Falle kann das Gate-Oxid 32 anstelle des Oxids 58 verwendet werden.

Wie in Fig. 1Öd gezeigt ist, wird als nächstes eine Schicht aus Oxid-Ätzstop 61 über die ganze Oberfläche des Substrats hinweg mittels bekannter Technik aufgebracht. Diese Schicht hat z. B. eine Dicke von ungefähr 100 nm und wird beispielsweise durch chemische Vapordeposition oder durch Aufdampfen erzeugt. Dieser Ätzstop 61 ist z. B. entweder Siliciumcarbid, polykristallines Silicium oder Aluminiumoxid oder irgendein anderes geeignetes Material,

das geätzt werden kann, ohne Oxid oder Siliciumnitrid zu beschädigen. Siliciumcarbid, polykristallines Silicium und Aluminiumoxid werden z. B. mit einem geeigneten Plasma geätzt, das Oxid oder Nitrid nicht beeinträchtigt oder angreift. Nunmehr wird eine PVX-Schicht 50 mit ungefähr 1000 nm erzeugt. Sie ist ebenfalls in Fig. 1Od dargestellt, und sie wird z.B. mittels bekannter Vapordeposition hergestellt, wie dies vorangehend beschrieben worden ist.

Eine Kontaktmaske 69 wird in der gleichen Weise wie zur ersten Ausführungsform der Erfindung beschrieben, verwendet, um Anteile der PVX-Schicht 50 zu entfernen und damit Source-Drain-Kontaktfenster über dem Bereich .42 zu bilden.

In der Kontaktfläche wird der Ätzstop 61 dann entfernt, und zwar ohne daß das verwendete Ätzmittel, das zur Entfernung des Ätzstops benutzt wird, das Feldoxid 30, das PVX 50, das Gate-Oxid 58 oder das schützende Nitrid 47 angreift bzw. beeinträchtigt. Die Gate-Oxidschicht 58 wird dann aus dem Kontaktbereich entfernt, z. B. durch Ätzen mit gepuffertem Fluorwasserstoff. Von diesem wird das Nitrid 47 nicht beeinträchtigt, und es greift das PVX 50 oder das Feldoxid 30 in nicht merkbarem Maße an. Das Ergebnis ist dann die in Fig„ 11d gezeigte Struktur.

Es wird eine zweite Kontaktmaske 70 auf der Oberfläche der Einrichtung verwendet, und zwar um die Kontaktöffnungen in ausgewählten Anteilen der Poly-Leiterbahnen 40 zu definieren und um die durch die Source-Drain-Kontaktöffnung bloßgelegten Schichten zu schützen. Zunächst wird PVX 50 von der Kontaktfläche der Poly-Leiterbahn 40 entfernt. Dies erfolgt z. B. durch Ätzen mittels gepufferten Chlorwasserstoffs. Dann wird der Ätzstop 61 entfernt, z. B. durch Anwendung eines geeigneten Plasma-Ätzens, wie es vorangehend beschrieben ist. An dritter Stelle wird Nitridschicht 47 von bzw= aus der Kontaktfläche der PolyLeiterbahn 40 entfernt,und zwar durch Ätzen mit heißer Phosphorsäure. Das Ergebnis ist die in Fig. 12d dargestellte

Struktur. Es ist wesentlich, daß der Anteil des Gate-Oxids 58 , der sich in der Kontaktöffnung der Poly-Leiterbahn befindet, während des Entfernens der schützenden Nitridschicht 47 nicht beschädigt wird, weil das zum Entfernen des Nitrids' benutzte Ätzmittel das Oxid nicht angreift» Desweiteren wird das Gate-Oxid 58 durch PVX 50 und Ätzstop 61 geschützt.

Es wird nunmehr die Maske 70 entfernt. Es liegen die Kontaktöffnungen vor, und die Metallkontakte 52 und 54 werden in bekannter Weise hergestellt. Da das das PoIygate 38 schützende Nitrid 47 während der Herstellung sowohl des Kontaktes 52 als auch des Kontaktes 54 nicht beschädigt worden ist, sind Kurzschlüsse zwischen der Metallisierung 52 und dem Polygate 38 verhindert. Die mit den Metallkontakten versehene Struktur ist in Fig. 13d gezeigt. Die Halbleitereinrichtung wird dann dadurch vervollständigt, daß eine Kratzschutzschicht aufgebracht wird und Öffnungen in dieser Schicht erzeugt werden, die Anschlüsse von außen ermöglichen, wie dies voranstehend schon beschrieben worden ist.

Bei einer Alternative dieser vierten Ausführungsform wird das Gate-Oxid 32 von den herzustellenden Source-Drain-Bereichen 42 und 44 vor der Stickstoffimplantation (Fig„ 7d) entfernt. Die Source-Drain-Bereiche 42 und 44 werden dann in üblicher Weise hergestellt. Die Stickstoffionen werden dann in die Oberfläche des Polygates 38, in die Poly-Leiterbahn 40 und in die Source-Drain-Bereiche 42 und 44 implantiert. Die Einrichtung wird daraufhin getempert, womit sich eine dünne Nitridschicht auf der Oberfläche der Source-Drain-Bereiche 42 und 44 bildet. Die Seiten des Polygates 38 und der Poly-Leiterbahn 40 werden dann in bekannter Weise oxidiert. Das Polygate 38 und die Poly-Leiterbahn 40 sind dann durch Oxid auf ihren Seiten geschützt. Daraufhin wird das Nitrid von bzw. aus den Source-Drain-Bereichen entfernt und neues Gate-Oxid wird in den Source-Drain-Bereichen 42 und 44 in an sich

bekannter Weise erzeugt. Die übrigen Verfahrensschritte sind dann dieselben, wie sie vorangehend im Zusammenhang mit den Fig. 1Od bis 13d beschrieben worden sind.

Nachfolgend wird ein fünftes Ausführungsbeispiel der vorliegenden Erfindung anhand der Fig. 3e bis 14e beschrieben. Die anfänglichen Verfahrensschritte der Fig. 3e bis 6e sind identisch mit denjenigen der Fig. 3d bis 6d und ihre Beschreibung wird hier nicht wiederholt. Auf den in Fig. 6e dargestellten Verfahrensschritt folgend, wird eine Nitridschicht 75 mit ungefähr 200 mn Dicke gebildet, die die. Polyschicht 36 (Fig. 7e) bedeckt. Die Nitridschicht 75 wird z. B. in bekannter Weise beispielsweise mittels chemischer Niederdruck-Vapordeposition erzeugt, wie dies schon beschrieben worden ist.

Eine nicht dargestellte Maske wird dann auf die Oberfläche der Einrichtung aufgebracht, um die Orte zu bestimmen, wo Polygate und Poly-Leiterbahnen herzustellen sind. Es.

werden Anteile der Nitridschicht 75 entfernt, um so die Polyschicht 36 in denjenigen Flächenteilen bloßzulegen, wo Polygates und Poly-Leiterbahnen herzustellen sind. Eine dünne (ungefähr 20 bis 50 nm Dicke) Oxidschicht 78 wird dann auf den bloßgelegten Anteilen der Polyschicht 36 gebildet. Oxidschichten 78 werden z.. B. durch Oxidation in feuchtem Sauerstoff bei ungefähr 95O°C mit einer Dauer von ungefähr 5 min erzeugt. Die sich ergebende Struktur ist in Fig. 8e gezeigt. Wie Fig. 9e zeigt, werden Anteile der Nitridschicht .75 entfernt. Dies erfolgt z. B. durch Ätzen des Nitrids 75 mittels heißer Phosphorsäure. Die Breite W dieser Öffnungen 79 ist üblicherweise ungefähr 50 bis 100 nm groß, so daß Anteile der Polyschicht 36 benachbart der Oxidschicht 78 bloßgelegt sind. Die Dicke der verbleibenden Nitridschicht 75 wird durch dieses Ätzen auf ungefähr 50 bis 100 nm verringert. Diese Dickenabnahme ist jedoch unbedeutend.

Die bloßgelegten Anteile der Polyschicht 36 werden dann Ms zu einer Tiefe geätzt, die ungefähr 3/4 der Dicke der Polyschicht 36 ausmacht (d. h. es wird auf eine Tiefe von ungefähr 250 bis 300 nm geätzt). Dies erfolgt z. B. durch Ätzen mit einer Lösung von Salpetersäure, Essigsäure und Fluorwasserstoffsäure. Die bloßgelegten Anteile der Polyschicht 36 werden dann oxidiert, womit die in Fig. 10e gezeigten Oxidbereiche 81 gebildet werden. Diese Oxidation wird z. B. in der Weise ausgeführt, daß die Einrichtung in eine feuchte SauerstoffUmgebung mit ungefähr 950 C gebracht, und zwar dies ungefähr 20 bis 25 min lang. Die Nitridschicht 75 wird dann entfernt, z. B. durch Ätzen mit heißer Phosphorsäure, wie dies in Fig. 1Oe gezeigt ist«,

Bloßgelegte Anteile der Polyschicht 36 werden dann entfernt. Dies erfolgt z. B. durch Ätzen mit einem CF.-Plasma. Wie dies in Fig. 11e gezeigt ist, sind der Polygatebereich 82 und die PoIy-Leiterbahn 83 jeweils oben und an ihren Seiten mittels der Oxidbereiche 78 und 81 geschützt. Zu diesem Zeitpunkt ist die Herstellung der Einrichtung in Übereinstimmung mit den in Fig. 12e gezeigten Verfahrensschritten vollendet, und zwar durch Bildung der PVX-Schicht 50, der Kontaktöffnungen in der PVX-Schicht 50 und durch Bildung der Metallisierungs-Verbindungen 52 und 54 (wie dies vorangehend zu den anderen Ausführungsbeispielen der Erfindung beschrieben worden ist)..

Mit Hilfe der Erfindung ist es möglich, groß integrierte Halbleitereinrichtungen mit einer Vielzahl von MOSFET-Elementen herzustellen, die selbstjustierte Kontakte besitzen und die daher nur minimale Chip-Fläche bei dichter Packung benötigen. Z. B. für ein übliches RAM (random access memory = Speicher mit wahlfreiem Zugriff), der nach dem Stand der Technik hergestellt worden ist, beträgtt die für eine einzige Speicherzelle erforderliche Fläche

1344 um . Unter Anwendung der Erfindung mit selbstjustierten Kontakten jedoch ist es möglich, daß dieselbe Speicher-

2 zelle eine Fläche von nur noch 950 um benötigt. Dies ist eine Flächenersparnis von ungefähr 30 %. Mit dem Verfahren der vorliegenden Erfindung ist die Ausbeute solcher dichtgepackter Einrichtungen mit selbstjustierten Kontakten sogar höher als bei Einrichtungen des Standes der Technik, nämlich weil die inneren schützenden Nitridschichten 48 (Fig. 10a bis 18a), 6o (Fig. 12b bis 19b) und 47 (Fig. 8d bis 13d) und die Dickoxidschicht 62 (Fig. 12c bis 15c) und 81 (Fig. 1Oe bis 12e) bewirken, daß während kritischer Verfahrensschritte ein solcher - Schutz für die Schaltung bewirkt ist, der Kurzschlüsse oder Fehler verhindert, wie sie früher während solcher Verfahrensschritte verursacht worden sind.

Obgleich Siliciumnitrid und Dickoxid bevorzugte Materialien für derartige schützende Schichten sind, können dafür auch andere Materialien verwendet werden, wie z. B. Siliciumcarbid, Aluminiumoxid und polykristallines Silicium.

Für den einschlägigen Fachmann ergeben sich aus der vorangehenden Beschreibung vielfältige Anregungen zu Variationen des Aufbaus und der Ausführungsformen der Erfindung, und zwar ohne daß der Fachmann damit das Wesen und den Rahmen der vorliegenden Erfindung verläßt. Diese vorangehende Beschreibung und die Beispiele stellen keine Beschränkung des Erfindungsgedankens dar.

.Die Erfindung betrifft somit ein Verfahren zur Herstellung einer Halbleitereinrichtung mit integrierter Schaltung mit einem array, bestehend aus MOS FET-Elementen, die selbstjustierte ^elektrische Verbindungen (52,54) mit Leiterbahnen (4o) haben. Das Verfahren umfaßt, auf einem Substrat (22) eine elektrisch isolierende Dickoxidschicht (3o) zu bilden, die aktive Bereiche (99) umgibt. Eine Gateelektrode (38) ist in einem jeden Bereich (99) vor-

handen, die zur selbstjustierten Herstellung der Source-und Drain-Bereiche (42,44) verwendet wird. Bei zwei Ausführungsformen (Ausführungsform 1, Figur 18a; Ausführungsform 3, Figur 13c; Ausführungsform 4, Figur 13d) ist die Gateelektrode (38) auf allen Seiten und auf ihrer Oberseite mit einer schützenden Schicht aus Nitrid oder Dickoxid (46;62;47) bedeckt. Bei einer Ausführungsform (Ausführungsform 4) wird nach der Bildung der Source-Drain-Bereiche (42,44) eine relativ dünne schützende Schicht (61) aus Ätzstopp verwendet, die auf dem gesamten Chip (22) vor der Anwendung einer oberen isolierenden Schicht (5o) aufgebracht wird. Wenn mit Übermaß bemessene Fenster in die obere isolierende Schicht (5o) hereingeätzt werden, verhindert die Schicht (61) aus Ätzstopp, daß die Nitridschicht (47) angeätzt wird. Auf diese Weise werden Kurzschlüsse und Leckströme zwischen leitenden und aktiven Bereichen (Source-Drain-Kontakt (52) gegen Gateelektrode (38); Kontakt (54) gegen Source-Drain-Bereich (44) vermieden und es können selbstjustierte Kontakte (52,54) hergestellt werden, wobei minimaler Flächenbedarf bzw. minimaler Abstand von benachbarten leitenden Bereichen erreicht werden kann. Bei anderen Ausführungsformen (Ausführungsform 3, Figur 14c) bewirkt eine Dickoxidschicht (62) elektrische Isolation zwischen der Gateelektrode (38) , dem Source-Drain-Bereich (42,44) und Leiterbahnen (4o). Zwei andere Ausführungsformen (Ausführungsform 2, Figur 13b; Ausführungsform 5, Figur 12e) haben schützende Dickoxidschichten (46;81) auf den Seitenwänden der Gateelektrode (38) . Die Erfindung sieht gegenüber Einrichtungen des Standes der Technik einen inneren Schutz in einer MOS-Halbleitereinrichtung mit Source-Drain-Bereich en (42,44) vor, die entweder durch Diffusion oder durch Ionenimplantation erzeugt worden sind.

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Claims

Patentanwälte *

Dipl.-Ing. H. MITSCHERLICH Dipl.-Ing. K. GUfJSCHMANfJ Di;J.-li:g. Dr. rsr. nat. VV. K0R3ER Dipl.-!ng. J. SCHMiDT-EVERS ^λ

Dipl.-Ing. W. IMELZER Steinsdorfstr. 10,8000 MÖNCHEN 22

AMERICAN MICROSYSTEMS INC 22.9.1983

38oo Homestead Road

Santa Clara, California 95o51/USA

ANSPRÜCHE

Π )J Verfahren zur Herstellung einer Halbleiter- ° Einrichtung mit integrierter Schaltung, die eine Vielzahl von Feldeffekttransistor-Elementen (1oa) hat, die selbstjustierte elektrische Kontakte (52,54) auf ihren Source-Drain-Bereichen (42 ) und auf ihren Verbindungsleitungen (4o) haben, bei dem auf einem Halbleiter-Substrat (22) eines erstenLeitungstyps eine Feldoxidschicht (3o) erzeugt wird,

bei dem die Feldoxidschicht (3o) mit einem Muster zur Bildung aktiver Bereiche (99) versehen wird, in denen die Substratoberfläche frei von Oxid ist, um dort Feldeffekttransistor-Elemente (1oa) zu bilden, und

bei dem eine relativ dünne Gate-Dielektrikumschicht (32,58) in den aktiven Bereichen hergestellt wird, gekennzeichnet dadurch,

daß eine erste Schicht (34) aus schützendem Material aufgebracht wird, die das obere einer jeden Einrichtung mit integrierter Schaltung bedeckt, daß eine Schicht (36) aus elektrisch leitendem Material auf der Oberfläche dieser Schicht (34) aus schützendem Material aufgebracht wird,

daß eine zweite Schicht (56) aus schützendem Material über der Schicht (36) aus elektrisch leitfähigem Material aufgebracht wird ρ

daß Ant-eile dieser zweiten Schicht (56) aus schützen- - dem Material mit Ausnahme über solchen Anteilen entfernt wird, wo elektrische Kontakte (54) zu herzustellenden Verbindungsleitungen (4o) vorgesehen sind, daß die Schicht (36) aus elektrisch leitfähigem Material mit einem Muster versehen wird, daß leitfähige Gate-Elektroden (38) über den aktiven Bereichen (99) und Verbindungsleitungen (4o) über Feldoxidbereichen (3o) gebildet,

daß die erste Schicht (34) aus schützendem Material bis auf diejenigen Anteile dieser ersten schützenden Schicht (34) entfernt werden, die über herzustellenden Source-Drain-Bereichen (42) liegen, wo elektrische Kontakte (52) herzustellen sind, daß derjenige Anteil der Gate-Dielektrikumschicht (32) entfernt wird, der bloßgelegt ist, daß in einem jeden dieser aktiven Bereiche (99) , dort wo diese Gate-Dielektrikumsschicht (32) entfernt worden ist, dotierte Silicium-Source-Drain-Bereiche (42) hergestellt werden, die Material eines zweiten Leitungstyps haben, der entgegengesetzt dem ersten Leitungstyp ist, wobei die Grenzen dieser Source-Drain-Bereiche (42) bestimmt sind, durch die Kante ; des Feldoxids (3o) und durch die Kanten die Kanten dieser Gate-Elektroden (38), daß eine relativ dicke, dritte Schicht (46,62) aus schützendem Material über allen bIoBeigelegten Bereichen des Substrates (22) und dieser Schicht (36) aus elektrisch leitfähigem Material aufgebracht wird, daß der übrigbleibende bloßgelegte Anteil der ersten Schicht (34) aus schützendem Material und der verbleibende Anteil dieser zweiten schützenden Schicht (56) entfernt werden,

daß derjenige Anteil, der Gate-Dielektrikumsschicht (32) entfernt wird, der bloßgelegt ist, daß in einem jeden aktiven Bereich (99), dort wo diese Gate-Dielektrikumsschicht (32) entfernt worden ist, dotierte Silicium-Source-Drain-Bereiche (44) eines zweiten Leitungstyps, der entgegengesetzt dem ersten Leitungstyp ist, hergestellt werden, wobei die Grenzen dieser Source-Drain-Bereiche (44) durch die Kaute des Feldoxids (3o) und durch die Kanten der Gate-Elektroden (38) bestimmt sind, daß eine vierte Schicht (5o) aus schützendem Material über der ganzen Einrichtung erzeugt wird, daß mit Übermaß versehene Kontaktöffnungen in dieser vierten Schicht (5o) aus schützendem Material über der Verbindungsleitung (4o) und über diesen Source-Drain-Bereichen (42) erzeugt werden, wo elektrische Kontakte (52,54) herzustellen sind und daß ein Muster leitfähiger Leitungen auf der Oberfläche des Wafers (22) gebildet werden, die in die Kontaktöffnungen (52,54) hereinragen, um dadurch elektrische Verbindungen mit den Source-Drain-Bereichen (42) und mit den Verbindungsleitungen (4o) innerhalb dieser Kontaktöffnungen (52,54) zu bilden.
2) Verfahren nach Anspruch 1, gekennzeichnet dadurch, daß diese erste und diese zweite Schicht (34,56) aus schützendem Material aus Siliciumnitrid bestehen, daß eine Dicke im Bereich von Io nm bis 3o nm (1ooÄ bis 3oo Ά), hat.
3) Verfahren nach Anspruch 1 oder 2, gekennzeichnet dadurch, daß die elektrisch leitenden Gate-Elektroden (38) aus poiykristallinem Silicium bestehen und

dadurch, daß die Dicke dritte Schicht (46,62) aus 35

schützendem Material, die sich auf den Seiten und oben auf einer jeden dieser Gate-Elektrgden (38) befindet, Siliciumdioxid ist.
4) Verfahren nachAnspruch 1, 2 oder 3, gekennzeichnet dadurch, daß die Source-Drain-Bereiche (42,44) eines jeden Feldeffekttransistor-Elementes (1oa) durch Diffusionsprozeß -hergestellt sind.
5) Halbleitereinrichtung mit integrierter Schaltung mit einem array von Feldeffekttransistor-Elementen (1oa), die ein jedes selbtjustierte elektrische Kontakte auf ihren Source-Drain-Bereichen (42) und auf ihren Verbindungsleitungen (4o) haben, mit einem dotierten Halbleitersubstrat (22), das einen ersten Leitungstyp besitzt, mit Feldeffektbereichen (3o) die aktive Bereiche (99) auf der Oberfläche des Substrates (22) für diese Feldeffekttransistor-Elemente (1o a) umgeben, mit einer mit Muster versehenen Schicht (36) aus elektrischleitfähigem Material vorgegebener Form und Dicke, so daß Gate-Elektroden (38) in diesen aktiven Bereichen (99) vorliegen, mit einer Schicht (32) aus Gate-Dielektrikumsmaterial, die sich zwischen den Gate-Elektroden (38) und dem Substrat (22) befindet, mit einer relativ dicken Schicht (46,62) aus schützendem Material auf den Seiten und oben auf einer jeden dieser Gate-Elektroden (38), mit dotierten Silicium-Source-Drain-Bereichen (42,44) eines zweiten Leitungstyps, der entgegengesetzt dem ersten Leitungstyp ist, wobei sich diese Bereiche (42,44) auf bezüglich der Gate-Elektrode (38) gegenüberliegenden Seiten befinden und wobei die Grenzen eines jeden dieser Source-Drain-Bereiche (42,44) durch die Kanten der ihnen zugeordneten Gateelektrode und durch die Kante des Feldoxids (3o) bestimmt sind, mit einem metallenen, elektrisch-

leitfähigem Leitungsmuster (52,54) auf der Einrichtung, das sich in die Kontaktöffnungen hinein erstreckt, um elektrische Verbindungen mit den Source-Drain-Bereichen (42) und mit Verbindungsleitungen (4o) zu bilden,

gekennzeichnet dadurch,

daß eine zusätzliche schützende Schicht (34) über der Gate-Dielektrikumsschicht (32) vorhanden ist und daß eine zusätzlich schützende Schicht (48,6o) vorgesehen ist, die die relativ dicke Schicht (46,62) . aus schützendem Material auf jeder Gateelektrode (38) oben und seitlich umgibt.
6) Verfahren zur Herstellung einer Halbleiter-Einrichtung mit integrierter Schaltung, die eine Vielzahl von Feldeffekttransistor-Elementen (1oa) hat, die selbstjustierte elektrische Kontakte (52,54) auf ihren Source-Drain-Bereichen (42) und auf ihren Verbindungsleiterbahnen (4o) haben, bei dem eine Schicht aus Feldoxid (3o) auf einem Halbleitersubstrat (22) eines ersten Leitungstyps erzeugt wird,

bei dem diese Schicht (3o) aus Feldoxid mit einem Muster versehenwird, das aktive Bereiche (99) bildet, in denen die Oberfläche des Substrates (22) frei von Oxid ist, um dort Feldeffekttransistor-Elemente (1oa) zu bilden,

bei dem eine zusätzliche schützende Schicht auf der Gate-Dielektrikumsschicht (32) und bei dem eine realtiv dünne Gate-Dielektrikumsschicht (32) innerhalb der aktiven Bereiche (99) gebildet wird, bei dem eine Schicht (36) aus elektrisch-leitfähigem Material über der Oberfläche des Substrates (22) gebildet wird, und

daß diese Schicht (36) aus elektrisch-leitfähigem

Material mit einem Muster versehen wird, um elektrisch-Ieitfähige Gate-Elektroden (38) auf der Gate-Dielektrikumsschicht (32) innerhalb der aktiven Bereiche (99) ° und die Verbindungsleitungen (4o) über diesen Feldoxidbereichen (3o) zu bilden, gekennzeichnet dadurch, daß eine erste Schicht (47) aus schützendem Material auf den Seiten und oben auf einer jeden der elektrischleitfähigen Gate-Elektroden (38) und dieser Verbindungsleitungen (4o) gebildet wird,

daß in einem jeden dieser aktiven Bereiche (99) dotierte Silicium-Source-Drain-Bereiche (42,44) eines zweiten Leitungstyps gebildet werden, der entgegengesetzt dem ersten Leitungstyp ist, wobei die Grenzen !5 dieser Soruce-Drain-Bereiche (42,44) durch die Kante des Feldoxids (3o) und durch die Kanten der Gate-Elektroden (38) bestimmt sind,
daß eine zweite Schicht (61) aus einem zweiten schütz-enden Material über der gesamten Einrichtung aufgebracht wird,

daß diese zweite Schicht (61) aus zweitem schützenden Material auf der Einrichtung mit einer relativ dicken Schicht (5o) aus elektrisch-isolierendem Material bedeckt wird,

daß erste mit Übermaß versehene Kontaktöffnungen in dieser Schicht (5o) aus isolierendem Material dort hergestellt werden, wo elektrische Kontakte (52) zu den Source-Drain-Bereichen (42) zu bilden sind, "daß die zweite Schicht (61) aus zweitem schützendem Material innerhalb dieser ersten Kontaktöffnungen, die mit Übermaß versehen sind, entfernt wird, daß die Gate-Dielektrikumsschicht (32) über den Oberflächen dieser Source- und Drain-Bereiche (42,44) in diesen ersten mit Übermaß versehenen Kontaktöffnungen entfernt wird,

daß zweite mit Übermaß versehene Kontaktöffnungen in der Schicht (5o) aus isolierendem Material dort hergestellt werden, wo elektrische Kontakte zu den Verbindungsleitungen (4o) zu bilden sind, daß die erste Schicht (47) aus erstem schützendem Material in diesen zweiten Kontaktöffnungen entfernt wird, und

daß ein elektrisch leitfähiges Leitungsmuster (52,54) auf der Oberfläche des Wafers (22) gebildet wird, das sich in die ersten und zweiten Kontaktöffnungen hinein erstreckt, um damit elektrische Verbindungen mit den Source-Drain-Bereichen (42) und mit den Verbindungsleitungen (4o) innerhalb der Kontaktöffnungen zu bilden.
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7) Verfahren nach Anspruch 6, gekennzeichnet dadurch, daß die Schicht (36) aus elektrisch leitfähigem Material polykristallines Silicium ist, das eine Dicke im Bereich von To nm bis 3o nm hat.
8) Verfahren nach Anspruch 6 oder 7, gekennzeichnet dadurch, daß die erste Schicht (47) aus schützendem Material Siliciumnitrid ist.
9) Verfahren nach Anspruch 6,7, oder 8, gekennzeichnet dadurch, daß die zweite Schicht (61) aus schützendem Material Aluminiumoxid ist.
10) Verfahren nach Anspruch 6,7 oder 8, gekennzeichnet dadurch, daß die zweite Schicht (61) aus schützendem Material Siliciumkarbid ist.
11) Verfahren nach Anspruch 7, 8,9 oder 1o, gekennzeichnet dadurch, daß die Gate-Dielektrikumsschicht

(32) Siliciumdioxid ist.
12) Verfahren nach einem der Ansprüche 6 bis 11, gekennzeichnet dadurch, daß für die elektrischleitfähigen Gate-Elektroden (38)polykristallines Silicium und für die erste Schicht (47) aus schützendem Material auf den Seiten und oben auf einer jeden Gate-Elektrode (38) Siliciumnitrid verwendet ist.
13) Verfahren nach einem der Ansprüche 6 bis 12, gekennzeichnet dadurch, daß die Source-Drain-Bereiche (42,44) durch Ionenimplantation hergestellt werden.
14) Verfahren nach einem der Ansprüche 6 bis 12, gekennzeichnet dadurch, daß die Gate-Dielektrikumschicht (32) von den aktiven Bereichen (99). begrenzt durch die Gate-Elektroden (38) und das Feldoxid (3o) entfernt wird,[daß die Source-Drain-Bereiche (42,44) eines jeden der Feldeffekttransistor-Elemente (1oa) durch Eindiffusion ausgewählter Verunreinigungen in diese Source-Drain-Bereiche (42,44) gebildet werden, und daß ein neues Gate-Dielektrikum (58) in denjenigen Bereichen gebildet wird, von denen die Gate-Dielektrikumsschicht (32) entfernt worden war.
15) Halbleitereinrichtung mit integrierter Schaltung mit einem array aus Feldeffekttransistor-Elementen (1oa), die ein jedes selbstjustierte elektrische Kontakte (52,54) auf ihren Source-Drain-Bereichen (42) und auf ihren Verbindungsleitungen (4o) haben, .mit einem dotierten Halbleitersubstrat (22) eines ersten Leitungstyps, mit Feldoxidbereichen (3o), die für diese Feldeffekttransistor-Elemente (1oa) vorgesehene aktive Bereiche (99) auf der Oberfläche des Substrates (22) umgeben, mit einer mit Muster versehenen Schicht (36) aus elektrisch-leitfähigem Material, das diese Gate-Elektroden (38) in den aktiven Bereichen (99) und Verbindungsleitungen (4o)

über den Feldoxidbereichen (3o) bildet, mit dotierten Silicium-Source-Drain^-Bereichen eines zweiten Leitungstyps, der entgegengesetzt dem ersten Leitungstyp ist, wobei sich diese Bereiche, bezogen auf die Gate-Elektroden (38) , auf einander gegenüberliegenden Seiten befinden und wobei die Grenzen dieser Source-Drain-Bereiche (42, 44) bestimmt sind durch die Kanten der Gate-Elektroden (38) und durch die Kanten des Feldoxids, mit einer relativ dünnen, ersten Schicht (61 ) aus schützendem Material, das im wesentlichen die gesamte Oberfläche einer jeden dieser integrierten Halbleitereinrichtungen bedeckt und die mit Übermaß versehene Kontaktöffnungen besitzt, die sich über ausgewählten Anteilen der Verbindungsleitungen und über einem ausgewählten der Source-Drain-Bereiche- (42,44) befinden, mit einer relativ dicken Schicht (5o) aus elektrisch isolierendem Material, die die dünne, erste Schicht ( 61) aus schüztendem Material überdeckt und die mit Übermaß versehene Kontaktöffnungen besitzt, die sich über ausgewählten Anteilen der Verbindungsleitungen (4o) und über einem ausgewählten der Source-Drain-Bereiche (42) befinden, und mit einem elektrisch-leitfähigen Leitungsmuster (52,54) auf der Einrichtung, daß sich in diese Kontaktöffnungen hinein erstreckt, um elektrische Verbindungen mit diesen jeweils einen Bereichen (42) der Source-Drain-Bereiche und mit diesen ausgewählten Anteilen der Verbindungsleitungen (4o) der Einrichtung bilden, gekennzeichnet dadurch, daß sich eine zweite Schicht ( 4 7) aus elektrisch schützendem Material auf den Seiten und oben auf einer jeden Gate-Elektrode (38) und jeder Verbindungsleitung (4o) befindet.
16) Einrichtung nach Anspruch 15, gekennzeichnet dadurch, daß diese zweite Schicht (47) aus schützendem Material Siliciumnitrid ist.
17) Verfahren zur Herstellung einer Halbleiter-Einrichtung mit integrierter Schaltung, die eine Vielzahl von Feldeffekttransistor-Elementen (10a) hat, die selbstjustierte elektrische Kontakte (52, 54) auf ihren Source-Drain-Bereichen (42) und auf Verbindungsleiterbahnen (40) der Einrichtung haben,

bei dem auf einem Halbleiter-Substrat (22) eines ersten Leitungstyps eine Schicht (30) aus Feldoxid erzeugt wird,

die
bei dem/Schicht (30) aus Feldoxid mit einem Muster zur Bildung aktiver Bereiche (99) versehen wird, in denen die Oberfläche des Substrats (22) frei von Oxid ist, um dort Feldeffekttransistor-Elemente (10a) zu bilden, bei dem eine relativ dünne Gate-Dielektrikumsschicht (32) in diesen aktiven Bereichen (99) gebildet wird, bei dem eine Schicht (36) aus elektrisch leitfähigem Material über der Oberfläche dieses Substrats (22) aufgebracht wird und

bei dem eine erste schützende Schicht (75) über der Oberfläche dieses elektrisch !,eitenden Materials erzeugt wird, gekennzeichnet dadurch,

daß diese erste schützende Schicht (75) mit einem Muster versehen wird, wobei Anteile dieser schützenden Schicht (75) entfernt werden, um Öffnungen (77) in dieser ersten schützenden Schicht (75) für die Bildung von Gate-Elektroden (38) und Verbindungsleiterbahnen (40) zu erzeugen, daß eine zweite schützende Schicht (78) in diesen Öffnungen (77), die sich in dieser ersten schützenden Schicht (75) befinden, gebildet wird,.

daß die bloßgelegte Oberfläche, die von dieser ersten schützenden Schicht (75) verblieben ist, bis zu einer begrenzten Tiefe entfernt wird, die genügt, schmale An-

teile (79) der Schicht (36) aus elektrisch leitfähigem Material bloßzulegen, wobei diese Anteile (79) die zweite schützende Schicht (78) umgeben, daß die bloßgelegten Anteile (79) dieser elektrisch leitfähigen Schicht (36) oxidiert (81) werden, daß alle übrigen Anteile dieser ersten schützenden Schicht (75) entfernt werden,

daß alle bloßgelegten Anteile dieser elektrisch leitfähigen Schicht (36) entfernt werden, womit Anteile der Gate-Dielektrikumsschicht (32) bloßgelegt werden, daß alle bloßgelegten Anteile dieser Gate-Dielektrikumsschicht (32) entfernt werden,

daß in einem jeden aktiven Bereich (99), der von Feldoxid (30) umgeben ist, dotierte Silicium-Source-Drain-Bereiche (42, 44) eines zweiten Leitungstyps, der dem ersten Leitungstyp entgegengesetzt ist, gebildet werden, wobei die Grenzen dieser Source-Drain-Bereiche (42, 44) durch die Kante dieses Feldoxids (30) und durch die Kanten dieser oxidierten Anteile (81) der elektrisch leitfähigen Schicht (36) bestimmt sind, daß eine Source-Drain-Oxidschicht (58) über diesen Source-Drain -Bereichen (44) gebildet wird, daß diese Einrichtung mit einer relativ dicken Schicht (50) aus elektrisch isolierendem Material bedeckt wird, daß mit Übermaß bemessene Kontaktöffnungen·, die durch diese.Schicht (50) aus isolierendem Material hindurchgehen, über diesen Verbindungsleiterbahnen (40) und über diesen Source-Drain-Bereichen (42) dort gebildet werden, wo elektrische Kontakte (52, 54) herzustellen sind,

daß das Source—Drain-Oxid (32) von den Oberflächen dieser Source-Drain-Bereiche (42) innerhalb dieser Kontakt-Öffnungen mit Übermaß dort entfernt wird, wo elektrische Kontakte herzustellen sind, und

daß ein leitendes Leitungsmuster auf der Oberfläche des

Wafers gebildet wird, das sich in diese Kontaktöffnungen hineinerstreckt, um elektrische Verbindungen mit diesen Source-Drain-Bereichen (42) und mit diesen Leitungsbahnen in diesen Kontaktöffnungen zu bilden.
18) Verfahren nach Anspruch 17, gekennzeichnet dadurch, daß für die Schicht (36) aus elektrisch leitfähigem Material polykristallines Silicium verwendet wird.
19) Verfahren nach Anspruch 17 oder 18, gekennzeichnet dadurch, daß für diese erste schützende Schicht (75) Siliciumnitrid verwendet wird.
20) Verfahren nach Anspruch 17, 18 oder 19, gekennzeichnet dadurch, daß für diese zweite schützende Schicht (78) ein Material verwendet wird, dessen Oxid für Siliciumdioxid-Ätzmittel undurchlässig ist.