DE2922015A1

DE2922015A1 - Verfahren zur herstellung einer vlsi-schaltung

Info

Publication number: DE2922015A1
Application number: DE19792922015
Authority: DE
Inventors: Jun Gordon Ch Godejahn; Gary L Heimbigner
Original assignee: Rockwell International Corp
Current assignee: Boeing North American Inc
Priority date: 1978-06-06
Filing date: 1979-05-30
Publication date: 1979-12-13
Also published as: FR2428324B1; US4221044A; FR2428324A1; JPS54162480A

Description

79-Τ-3583 77Ε147

Verfahren zur Herstellung einer VLSI-Schaltung

Die Erfindung bezieht sich auf die Herstellung von Halbleitern, und zwar insbesondere auf die Herstellung von VLSI-Schaltungen mit erhöhter Dichte und Zuverlässigkeit, wobei die Schaltungen FET-Vorrichtungen, Polysilicium- und diffundierte N+-Zwischenverbindungsleitungen sowie metallisierte Zwischenverbindungsleitungen aufweisen, welche die Polysilicium- und N+ diffundierten-Leitungen verbinden. Insbesondere bezieht sich die Erfindung auf die Selbstausrichtung von Gate-Kontakten an örtlichen oder entfernt gelegenen Stellen.

Die Halbleitertechnik ist bestrebt, die Größe sowie den Leistungsverbrauch einzelner Vorrichtungen in integrierten Schaltungen zu vermindern, um so die logische Leistung dieser Schaltungen pro Einheitsfläche zu erhöhen. Von besonderem Interesse waren dabei die RAM's und ROM's mit sehr großer Speicherkapazität, über die Jahre hinweg wurden verschiedene Maßnahmen vorgesehen, um die Größe der Vorrichtungen zu vermindern, und um die Toleranz zu reduzieren, mit der diese Vorrichtungen hergestellt werden. Diese Bemühungen umfaßten u. a. die Peinlinien-Lithographie, eine verbesserte Maskenherstellung sowie Ausrichtvorrichtungen und ferner auch verbesserte

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Toleranzen bei der Maskenausrichtung sowie selbstausrichtende Gates. Diese Verfahren verminderten die zur Herstellung der bei integrierten Schaltungen verwendeten FET-Vorrichtungen erforderliche Fläche. Wegen der Ausrichttoleranzen mußten jedoch FET-Vorrichtungen mit größeren Geometrien ausgelegt werden, als dies dann erforderlich gewesen wäre, wenn eine perfekte Maskenausrichtung zu erreichen wäre. Wegen der Ausrichttoleranzen müssen die FET-Vorrichtungen ferner mit einem größeren Abstand voneinander angeordnet werden, als dies andernfalls notwendig gewesen wäre, um die Fehlausrichtung bei der Bildung der Verbindungsleitungen zu kompensieren. Demgemäß besteht ein Bedürfnis nach einem verbesserten Herstellungsverfahren zur Erzeugung von VLSI-Schaltungen (VLSI = very large scale integrated = in einem sehr hohen Ausmaß integrierte), einschließlich FET-Vorrichtungen und Verbindungsleitungen, welches eine verminderte Empfindlichkeit gegenüber der Maskenausrichtung besitzt und dadurch eine erhöhte Dichte und Zuverlässigkeit solcher Vorrichtungen und Schaltungen ermöglicht.

Zusammenfassung der Erfindung. Bei einem erfindungsgemäßen Verfahren werden sowohl die Gate-Oxidlage der aktiven FET-Vorrichtungen der integrierten Schaltung als auch eine Siliciumnitrid-Lage auf der Oberfläche eines Siliciumsubstrats ausgebildet. Beide Lagen sind von einer Feldoxidlage umgeben und werden gleichzeitig auf Gebieten ausgebildet, in denen diffundierte N+-Verbindungsleitungen ausgebildet werden sollen. Eine auf der Nitridlage ausgebildete Polysiliciumlage wird abgegrenzt, um den Polysiliciumleiter der Gates der FET-Vorrichtungen vorzusehen, und es erfolgt auch eine Abgrenzung für zusätzliche Verbindungsleitungen, worauf dann die partielle Oxydierung unter Verwendung des Maskiereffekts der Nitridlage erfolgt. Dies ermöglicht minimale Oxidlagendicken auf der Gate-Polysiliciumlage und trägt wiederum zur verminderten Vorrichtungsgröße bei. Darauf folgend werden Siliciumnitrid-jSiliciumoxynitrid-, Siliciumdioxid- und Photoresist-Lagen in verschiedenen Maskierverfahren und selektive Ätzverfahren verwendet, um selbstausrichtende Gates und Kontakte

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für die FET-Vorrichtungen und selbstausrichtende Zwischeninterfaces (Zwischenverbindungen) vorzusehen. Die Tatsache, daß Siliciumnitrid, Siliciumoxynitrid, Siliciumdioxid, Photoresist (Photolack) und Silicium sämtlich unterschiedliche Ätzentfernungsraten beim Aussetzen gegenüber verschiedenen Ätzverfahren aufweisen, ermöglicht eine Reduzierung der Maskierschritte verglichen mit bekannten Verfahren, und gestattet ferner die zuvor nicht erhältlichen Selbstausrichtungsmerkmale. Zudem gestattet das unten beschriebene erfindungsgemäße Verfahren die gleichzeitige Dotierung von zwei oder mehr Zonen. Dies ist vorteilhaft insoferne, als die sich ergebende integrierte Schaltungsvorrichtung gleichförmigere Charakteristika besitzt.

Die erfindungsgemäßen Verfahren gestatten den direkten Kontakt zur Gate-Elektrode, und auch schwimmende oder schwebende Gate-Kontakt-Konfigurationen. Die diffundierten VerMndungsleitungen gestatten eine auf einem ersten Niveau erfolgende Zwischenverbindung zur Source und Drain und sind auch mit einer direkten Gate-Kontakt-Konfiguration kompatibel. Umgekehrt kann auch ein entfernter Gate-Kontakt mit direkten Source- und Drain-Kontakten ermöglicht werden. Theoretisch können gleichzeitige und direkte Source-, Gate- und Drain-Kontakte vorgesehen sein, obwohl die derzeitige Technologie die Miniaturisierung der Vorrichtungsgröße und Konfiguration infolge der Dimensionen der Verbindungsleitungen in einer solchen gleichzeitigen Direktkontaktvorrichtungs-Konfiguration begrenzt.

Weitere Vorteile, Ziele und Einzelheiten der Erfindung ergeben sich insbesondere aus den Ansprüchen sowie aus der Beschreibung von Ausführungsbeispielen anhand der Zeichnung; in der Zeichnung zeigt:

Fig. 1 eine Teildraufsicht auf die Oberfläche des Halbleiterwafer,, welches gemäß der Erfindung verarbeitet werden soll. Die gestrichelten Teile entsprechen den verschiedenen photolithographischen Masken, die beim erfin-

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dungsgemäßen Verfahren verwendet werden. Die Schnittlinien A-A, B-B und C-C sind derart vorgesehen, daß sie den Figuren 2 bis 11, 13 und 15 bis 17 entsprechen;

Fig. 2 bis 17 Teildraufsichten und Querschnitt des in Fig. 1 gezeigten Halbleiterwafers (diese Figuren zeigen die chronologische Reihenfolge des Halbleiterwafers, nachdem dieser den verschiedenen unten aufgezählten Schritten ausgesetzt wurde);

Fig.18 eine elektrische integrierte Schaltung, die Teil einer VLSI-Schaltung sein kann;

Fig.19 ein elektrisches Äquivalenz-Schaltbild der Struktur gemäß Fig. 18.

Es seien nunmehr bevorzugte Ausführungsbeispiele der Erfindung beschrieben.

Erstes bevorzugtes Ausführungsbeispiel

Die folgende Beschreibung des ersten bevorzugten Ausführungsbeispiels gibt die chronologische Folge der erfindungsgemäßen Verfahrensschritte an. Jeder dieser Verfahrensschritte ist mit einer Nummer zur Erleichterung der Identifizierung versehen.

Schritt 1. Das Verfahren beginnt mit einem Halbleiterwafer mit einer aus P-Type Silicium bestehenden monokristallinen Vorrichtungsqualitätslage. Das Wafer (Scheibe) kann entweder von monolithischer Konfiguration sein, oder aber es kann sich um ein zusammengesetztes Wafer handeln mit einer Siliciumlage 1 auf einem Substrat aus einem unterschiedlichen Material (bspw. ein zusammengesetztes Wafer aus Silicium-auf-Saphir). Obwohl das Verfahren als mit einem P-Type Substrat beginnend dargestellt wird, so ist natürlich darauf hinzuweisen, daß N-Type Substrate gleichfalls Verwendung finden können. Die in einem solchen Fall verwendeten Dotiermaterialien wurden von den unten angegebenen unterschiedlich sein. Das Wafer wird zuerst durch konventionelle Mittel gereinigt, um die normalen Oberflächenverunreinigungen

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zu entfernen. Fig. 2 zeigt einen Teilquerschnitt eines monolithischen Siliciumwafers 1 .

Schritt 2. Das nunmehr gereinigte Wafer wird einem konventionellen Oxydationsprozeß (bspw. thermische Oxydation) ausgesetzt, der dazu dient, eine Siliciumdioxidlage 5 auf der Oberseite der Siliciumlage 1 auszubilden. Eine typische Dicke für die Siliciumdioxidlage würde in der Größenordnung von 600 A liegen. Fig. 3 zeigt einen Teilquerschnitt des Wafers nach Verarbeitung gemäß diesem Schritt.

Schritt 3a. Eine erste Nitridlage 6 wird auf der Oberseite der Siliciumdioxidlage 5 unter Verwendung konventioneller Nitridabscheidungsverfahren abgeschieden. Die abgeschiedene Nitridlage kann typischerweise eine Dicke in der Größenordnung von 575 8 besitzen.

Schritt 3b. Das Wafer wird sodann wahlweise einem kurzen Dampfzyklus ausgesetzt, um eine dünne Siliciumoxynitridlage 400 auf der Oberseite der Siliciumnitridlage 6 auszubilden. Diese Oxynitridlage 400 gestattet eine größere Anhaftung oder Adhärenz der Photoresistzonen 100 und 101, die im untenstehenden Schritt 4a aufgebracht werden. Es wurde jedoch festgestellt, daß diese Oxynitridlage nicht absolut notwendig ist. Fig. 4 zeigt das Wafer nach Verarbeitung gemäß Schritt 3b.

Schritt 4a. Eine Photoresistlage wird sodann auf der Oberseite der Siliciumnitrid- und Oxynitridlagen abgeschieden, und diese Photoresistlage wird mit aktinischer Strahlung durch eine N-Maske belichtet. Die N-Maske ist im wesentlichen für aktinische Strahlung transparent, mit Ausnahme einer Vielzahl von Schutzzonen (d. h. der Zonen 100 und 101 gemäß der Darstellung in Fig. 1), wobei diese Schutzzonen undurchsichtig oder opak für aktinische Strahlung sind. Die Photoresistzonen 100 und 101, die durch die undurchsichtigen Schutzzonen der N-Maske abgeschirmt wurden, sind in einem entsprechenden Photoresist-Entwickler nicht lösbar, wohingegen das übrige Photoresist-Material, welches mit aktinischer Strahluny belichtet wurde, in dem

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gleichen geeigneten Photoresist-Entwickler löslich "wird. Dadurch, daß man das Wafer in die entsprechende Entwicklerlösung bringt, wird die Photoresistlage selektiv entsprechend der Konfiguration der Schutzzonen 100 und 101 der N-Maske entfernt.

Schritt 4b. Sodann wird das Wafer der Reihe nach selektiven Oxynitrid- und Nitrid-Entfernungsverfahren ausgesetzt, und zwar unter Verwendung von Entfernungsverfahren, die die Oxynitrid-Lage 400 und die Nitridlage 6 aber nicht die Photoresistlage angreifen. Auf diese Weise werden die Oxynitridlage 400 und die Nitridlage 6 selektiv von der gesamten Oberfläche der Siliciumdioxidlage in allen Zonen mit Ausnahme dort entfernt, wo der Schutz durch die verbleibenden Zonen 100 und 101 der Photoresistlage vorhanden ist. Ein Plasmaätzverfahren ist ein Beispiel für ein solches selektives Nitrid-Entfernungsverfahren. Die verbleibenden Oxynitrid- und Nitridzonen decken,diejenigen Gebiete des Wafers ab, in denen FET-Vorrichtungen angeordnet werden (bspw. die Zone 100) und ferner xtferden diejenigen Gebietedes Chip oder Wafers abgedeckt, in denen schließlich N+ diffundierte-Zwischenverbindungsleitungen ausgebildet werden (bspw« Zone 101).

Die Figuren 1 und 5 zeigen zwei Photoresistlagen-Zonen 100 und 101, die die N-Maske geschützt hat.

Schritt 5. Das Wafer wird sodann einem Dotiermittelimplantationsschritt ausgesetzt, in dem Dotiermittelionen (bspw. Borionen) in die Oberfläche der gesamten Siliciumlage mit Ausnahme derjenigen Gebiete implantiert werden, die direkt unterhalb der verbleibenden Photoresistzonen 100 und 1O1 liegen. Die Photoresistlage ist eine Abschirmung gegenüber den Dotiermittelionen. Die Pfeile 150 in Fig. 5 zeigen den Pfad der Dotiermittelionen. Nach dem Ionenimplantationsschritt werden die Photoresistzonen 100 und 101 durch übliche Verfahren (bspw. ein Schwefel/Persulfat-Säurebad) entfernt. Die Ionenimplantation dient zur Dotierung des Siliciumsubstrats 1 in denjenigen Zonen, die schließlich zur Isolierung (Trennung)

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der aktiven Vorrichtungen und der N+-Verbindungsleitungen verwendet werden. Fig. 6 zeigt das Wafer nach der Verarbeitung gemäß diesem Schritt.

Schritt 6. Sodann wird das Wafer einem Anlaßverfahren ausgesetzt, welches dazu dient, den oben erwähnten Ionenimplantationsschritt zu stabilisieren und zu äqualisieren. Dieser Anlaßschritt kann mit dem unten beschriebenen Feldoxydationsschritt (Schritt 7) kombiniert werden.

Schritt 7. Das Wafer wird sodann einem thermischen Feldoxydationsprozeß ausgesetzt, der die Oberfläche der Feldteile der Siliciumlage 1 thermisch oxydiert, ausgenommen unter den verbleibenden Teilen der Siliciumoxynitrid- und Nitrid-Lagen und 6„ Die Siliciumnitridlagenteile 6 dienen zum Schutz des darunterliegenden Silicium gegenüber thermischer Oxydation. Typischerweise kann der thermische Oxydationsprozeß benutzt werden, um Siliciumdioxidlagen 2, 3 und 4 mit Dicken in der Größenordnung von 15 500 α zu bilden, Zudem erzeugt ein solcher thermischer Oxydationsprozeß von hinreichender Dauer für die Erzeugung einer 15 500 2-Siliciumdioxid-Dicke eine Oxynitridlage 7 mit einer 200 S-Dicks. Die Oxyrtitridlage 7 kombiniert sich mit der wahix-jeisen Oxynitridlage 400 zur Bildung einer einzigen Oxynitridlage. Diese einzige kombinierte Lage wird im folgenden aus Gründen der Bequemlichkeit als Oxynitridlage 4GO bezeichnet,, Die thermisch gewachsenen Siliciumdioxid-Feldoxidlagen 2, 3 und 4 dienen schließlich dazu, um die FET-Vorrichtungen und die Kh- diffnndierten-Zwischenverbindungen elektrisch zu isolieren !trennen)„ Fig. 7 zeigt einen Querschnitt des Halbleiterwafer^ der Fig. 1, nachdem dies den Verarbeitungsschritten 1 bis 7 ausgesetzt i'jurde. Man beachte, daß die dicken FsldoKicizonen 2, 3 und 4 überall aufgewachsen sind, mit Ausnahme der Zonen 8 und 10, Zone 8 stellt den Querschnitt längs Schnittlinie A-Ä in i?ig.1 dar, wohingegen Gebiet 9 einen Querschnitt längs Schnittlinie B=3 in Fig.1 zeigt. Gebiet 10 ist ein Querschnitt längs Linie C=C in Fig. 1. In den Gebieten 8 und 10 :lst das Siliciumsubstrat 1 durch die Gate-Oxidlage S_s die Siliciumnitridlage

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und die Oxynitridlage 400 abgedeckt. Vorhanden, aber in Fig. 7 nicht gezeigt, sind die Zonen der Siliciumlage 1 unterhalb der Feldoxidlage 2, 3 und 4, die im Schritt 5 implantierte Dotiermittelionen haben» Obwohl das Verfahren die Verwendung einer Nitridlage angibt, so können auch andere Materialien mit Eigenschaften ähnlich dem Siliciumnitrid eingesetzt werden.

Schritt 8„ Eine Lage aus polykristallinem Silicium (Polysilicium) 11 wird sodann oben auf der Oberfläche des Wafers abgeschieden. Typischerweise wird ein phosphor- oder arsen-dotiertes Polysilicium verwendet und eine Polysiliciumlage 11 mit einer Dicke in der Größenordnung von 8000 S wird abgeschieden. Die Polysiliciumlage 11 wird schließlich derart abgegrenzt (delineiert) um so die Gate-Elektroden und die entfernten Gate-Verbindungsleitungen zu bilden. Obwohl Polysilicium als das für dieses Verfahren geeignete Material genannt wird, so sollen dem Vernehmen nach auch von anderer Seite Versuche ausgeführt worden sein, unter Verwendung verschiedener Metalle (wie bspw. Molybdän) als ein Ersatzmaterial für Polysilicium in solchen Anwendungsfällen.

Schritt 9. Die Polysiliciumlage 11 wird sodann unter Anwendung konventioneller Oxydationsverfahren (bspw. Dampfbehandlung) oxydiert, um eine Lage aus Siliciumdioxid 12 auf der Oberseite der Polysiliciumlage 11 auszubilden. Typischerweise wird eine Siliciumdioxidlage 12 zwischen 600 und 1200 A* gebildet.

Schritt 10. Das Wafer wird sodann einem zweiten Nitridabscheidungsprozeß ausgesetzt, der eine Lage aus Siliciumnitrid 13 oben auf der Siliciumdioxidlage 12 abscheidet. Typischerweise besitzt diese zweite Nitridlage eine Dicke in der Größenordnung von 400 S. Fig. 8 zeigt das Wafer nach Verarbeitung entsprechend Schritt 10.

Schritt 11. Eine Lage aus Photoresist wird sodann oben auf der zweiten Nitridlage aufgebracht und durch eine PC-Maske mit

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aktinischer Strahlung belichtet. Diese Maske hat undurchsichtige (opake) Schutzzonen 103 gemäß Fig. 1, und zwar derart geformt, daß die Photoresistlage in dieser Zone auf dem Wafer nicht löslich gemacht wird, wo der Polysiliciumkontakt zu einer darauffolgend ausgebildeten metallisierten Zwischenverbindungsleitung angeordnet werden soll. Die Photoresistlage wird sodann mit einer geeigneten Photoresist-Entwicklerlösung entwickelt, um die unerwünschte Photoresistlage zu entfernen .

Schritt 12a. Das Wafer wird daraufhin einem selektiven Nitridlagen-Entfernungsprozeß (bspw. Plasmaätzen) ausgesetzt, um selektiv die ganze zweite Nitridlage 13 mit Ausnahme derjenigen Teile zu entfernen, die durch die verbleibende Photoresistlage 401 geschützt sind.

Fig. 9 zeigt einen Querschnitt eines Halbleiterwafer der Fig.1 nachdem die erfindungsgemäßen Verfahrensschritte, einschließlich Schritt 12a abgelaufen sind. Die Polysiliciumlage 11 ist an der PC-Kontaktstelle durch eine Siliciumdioxidlage 12, die zweite Siliciumnitridlage 13 und die^. Photoresistzone 401 abgedeckt, welche den dargestellten Polysiliciumkontakt bedeckt.

Schritt 12b. Die verbleibende Photoresistlage 401 wird sodann entfernt. Auf diese Weise ist das PC-Kontaktgebiet durch die zweite Nitridlage 13 geschützt, während der Rest des Wafers eine Oberflächenlage aus Siliciumdioxid 12 besitzt.

Schritt 13. Aufbringung einer Lage aus einem Material, wie beispielsweise bor-dotiertem chemisch dampfabgeschiedenem Siliciumdioxid (Silox), welches eine niedrigere Ätzrate besitzt als die Oxynitridlagen beim Aussetzen gegenüber den gleichen Ätzmitteln. Andere Ersatzmaterialien können verwendet werden.

Schritt 14a. Aufbringung einer Lage aus Photoresist 14 auf das Silicium-Wafer und Belichtung derselben mit aktinischer Strahlung durch eine G-Maske, worauf dann die unerwünschte Photoresistlage unter Verwendung einer geeigneten Entwickler-

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lösung entfernt wird. Dies läßt Zonen von Photoresist 14 oben auf der freigelegten Silox-Lage 402 übrig, und zwar über der zweiten Siliciumnitridlage 13 und der Siliciumdioxidlage 12 an denjenigen Stellen, wo die Polysilicium-Verbindungs- und die Polysilicium-Gate-Leitungen angeordnet sind (als Gebiet 102 in Fig. 1 dargestellt). Fig. 10 zeigt einen Teilquerschnitt des Wafers nach Verarbeitung gemäß Schritt 14. Es sei bemerkt, daß die G-Masken-Resist-Gebiete 403 und 404 nebeneinander direkt oberhalb der Gate- und Polysilicium-Leitungszonen liegen. Es sei ebenfalls bemerkt, daß, wie in Fig. 1 gezeigt, infolge der Tatsache, daß die PC-Masken- und N-Masken-Zonen 103 und 100 größer sind als die Polysilicium-Leitungs- und -Gate-Maske 102, die Ausrichttoleranz der G-Maske nicht streng ist.

Schritt 15a. Unter Verwendung eines selektiven Oxid-Entfernungsprozesses werden selektiv diejenigen Teile der Silox-Lage 402 entfernt, die nicht durch die G-Masken-Resist-Zonen 403 und 404 geschützt sind.

Schritt 15b= Unter Verwendung eines selektiven Nitrid-Entfernungsverfahrens (bspWo Plasmaätzung) werden selektiv diejenigen Teile der zweiten Siliciumnitridlage 13 entfernt, die nicht durch die Photoresistzonen 403 und 404 geschützt sind=

Schritt 15c. Unter Verwendung eines selektiven Oxid-Entfernungsverfahrens können selektiv diejenigen Teile der Siliciumdioxidlage 12 entfernt werden, die nicht durch die G-Masken-Resist-Zonen 403 und 404 geschützt sind.

Schritt 15d. Unter Verwendung eines selektiven Polysilicium-Entfernungsverfahrens werden selektiv diejenigen Teile der Polysiliciumlage 11 entfernt, die nicht durch die Photoresist-Zonen 403 und 404 geschützt sind. Fig. 11 zeigt einen Teilquer schnitt des Wafers nach dem Schritt 15d. Es sei darauf hingeiffiesenj, daß die G-Maskenzone im Gebiet 8 (d. h. die Gate-Zone) folgendes auf igelst: das Silicium 1 , abgedeckt durch

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Siliciumdioxid 5, Siliciumnitrid 6 und Siliciumoxynitrid 400, welches seinerseits abgedeckt ist durch Polysilicium 11, Siliciumdioxid 12, Silox 402 und schließlich bedeckt wird durch die G-Masken-Resist-Zone 403. Die G-Masken-Zone im Gebiet 3 (d. h. die PC-Polysilicium-Kontaktzone) besteht aus dem Silicium 1/ bedeckt durch das Feldoxid 3, bedeckt durch Polysilicium 11, Siliciumdioxid 12, und wiederum bedeckt durch die zweite SiIiciumnitrid-Lage 13, das Silox 402 und schließlich abgedeckt durch die G-Masken-Resist-Zone 404. Die Source-, Drain- und N+-diffundierten Leitungs-Gebiete bestehen aus Silicium 1, abgedeckt durch Siliciumdioxid 5, Siliciumnitrid 6 und Siliciumoxynitrid 400.

Schritt 15e. Entfernung der verbleibenden Teile der Photoresistlage unter Verwendung üblicher Verfahren.

Schritt 16. Aufbringen einer Photoresistlage auf das Silicium-Wafer und Belichtung derselben mit aktinischer Strahlung durch eine C-Maske, worauf dann die unerwünschte Photoresist-Lage unter Verwendung einer geeigneten Entwicklerlösung entfernt wird. Dies läßt eine Photoresistlage über dem Wafer in denjenigen Zonen zurück, die gestrichelt als Zonen 405 und 406 in Fig.12 dargestellt sind. Die jeweiligen Gebiete 501 - 506 zeigen die Polysilicium-Leitung 501, die Source 502, das Gate 503 und die Drain 5O4 einer FET-Vorrichtung, die N+ diffundierte Leitung 505 und den N+-Kontakt 506. Diese Zonen befinden sich über allen Gebieten, die schließlich die Kontaktverbindung (Kontaktinterface) zwischen Source- und Drain-Leitungen (d.h. Zone 4o5) den diffundierten N+-Leitungen (d. h. Zone 406) und den darauffolgend ausgebildeten metallisierten Zwischenverbindungsleitungen sind. Wie in Fig. 1 gezeigt, machen die C-Maskengebiete 405 und 406 keine strengen Ausrichttoleranzen erforderlich, da sie größer sind als die zu schützenden Gebiete.

Schritt 17aο Unter Verwendung eines selektiven Oxy nur:" ⁷I-Entfernungsverfahrens werden selektiv diejenigen Teile der Oxynitridlage entfernt, die nicht durch die Phctoresist-Zonen 405 und 406 geschützt sind.

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Schritt 17b1. Unter Verwendung eines selektiven Nitrid-Entfernungsprozesses werden selektiv diejenigen Teile der Nitridlage entfernt, die nicht durch die Photoresistzonen 405 und 406 geschützt sind.

Schritt 17b2. Das darunterliegende Oxid, welches durch den Nitrid-Entfernungsprozeß in Schritt 17b1 freigelegt wurde, wird entfernt.

Schritt 17b3. Ein Phosphor- oder Arsen-Dotiermittel wird auf der Oberfläche des Wafers abgeschieden und ein Dotiermittel-Treib- oder -Drive-Verfahren zur Dotierung der N-f--Leitungen wird ausgeführt.

Schritt 17c. Die Photoresistzonen 405 und 406 werden unter Verwendung konventioneller Verfahren entfernt.

Schritt 17d1. Die freiliegende Polysilicium-Zwischenverbindungsleitung und die N+-Verbindungsleitüng werden unter Verwendung konventioneller Oxydationsverfahren (bspw. Dampfverarbeitung) oxydiert, um eine dicke Siliciumdioxidlage 15 darauf herzustellen. Typischerweise kann eine 4000 bis 5000 8 dicke Lage hergestellt werden. Es ist wichtig darauf hinzuweisen, daß in Zone 8 und in der in früheren Schritten durch Photoresistzone 406 geschützten Zone die Oxynitridlage 400 und die darunterliegende Nitridlage 6 die darunterliegenden Source-, Drain- und N+-Kontakt-Gebietevor Oxydation schützen. Es wird ferner darauf hingewiesen, daß die Seiten des Polysilicium-Gate und der Leitung, die nicht durch eine Siliciumnitrid- oder Oxynitridlage geschützt sind, gleichzeitig mit der Bildung der Oxidlage 15 oxydiert werden. Diese zusätzlich oxydierten Seitengebiete 475 sind außerordentlich wichtig, da ihr Vorhandensein verhindert, daß die darauffolgend aufgebrachte metallisierte Zwischenverbindung zu Source-, Drain- und N+-Kontakten die Seiten des Polysilicium-Gates und der Leitung kurzschließen, wenn eine Fehlausrichtung auftreten sollte. Das Oxydationsverfahren oxydiert auch teilweise die Oberseite der nicht durch die zweite Siliciumnitridlage geschützten

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Polysiliciumlage 11. Fig. 13 zeigt die in der Silox-Lage 402 vorhandenen Dotiermittelionen. Fig. 13 zeigt den Wafer-Querschnitt nach Verarbeitung gemäß Schritt 17.

Schritt 18. Aussetzen des Wafers gegenüber einem Tauchätzverfahren zur Entfernung der gesamten freigelegten Silox-Lage 402. Alternativ (vgl. den Alternativschritt 18 weiter unten) kann das Wafer einem C„-Maskenschritt ausgesetzt werden, um eine die Poly-Leitung abdeckende Silox-Lage mit Ausnahme an der PC-Poly-Leitungskontaktstelle übrig zu lassen. Fig.14 zeigt eine solche C„-Maske. Die Verwendung des C^-Maskenschritts, wie unten im Alternativschritt 18 beschrieben, läßt die Silox-Lage 402 abdeckend über der Polysilicium-Leitung mit Ausnahme an der PC-Kontaktstelle. Wegen des Vorhandenseins der Silox-Lage würde die Polysiliciumleitung nicht durch Schritt 2O dotiert werden. Eine zusätzliche Dotierung des bereits dotierten Polysiliciums kann jedoch nicht erforderlich sein. Für die verbleibende Diskussion sei angenommen, daß Schritt 18 anstelle des Alternativschritts 18 ausgeführt wurde.

Alternativschritt 18. Eine Photoresistlage wird auf die Oberfläche des Wafers aufgebracht und mit aktinischer Strahlung durch eine C„-Maske belichtet, wobei die unerwünschten Teile der Photoresistlage sodann unter Verwendung einer geeigneten Entwicklerlösung entfernt werden. Die C„-Maske enthält opake Schutzzonen, um so eine Photoresistlage über der gesamten Oberfläche mit Ausnahme derjenigen Gebiete zurückzulassen, wo Polysilicium-Leitungskontakte ausgebildet werden sollen. Die freiliegende Silox-Lage 402 wird sodann entfernt und die C-j-Masken-Photoresist-Lage wird unter Zurücklassung eines N+-Kontaktgebiets geschützt durch einen Nitrid/Oxynitrid-Knopf zurückgelassen.

Schritt 19a. Das Wafer wird einem selektiven Oxynitrid-Entfernungsverfahren (bspw. Naß- oder Plasmaätzen) ausgesetzt, um selektiv die freiliegende Oxynitridlage von Source- , Drain- und N+-Leitungskontakten angeordnet unter der Oxynitridlage zu entfernen.

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Schritt 19b. Das Wafer wird einem Nitrid-Entfernungsprozeß (bspw. Plasma- oder Naß-Ätzen) ausgesetzt, um selektiv diejenigen Teile der ersten Nitridlage zu entfernen, welche die Source-, Drain-, N+-Leitungskontakte- und Polysilicium-Leitungskontakt-Stellen bedecken. Fig. 15 zeigt einen Querschnitt des Siliciumwafers nach Ausführung des Nitrid-Entfernungsverfahrens des Schrittes 19b. Es sei bemerkt, daß Source-, Drain-, PoIysilicium-Kontakt und N+-Kontakt nunmehr nur eine dünne Oxidlagenabdeckung besitzen. Durch eine Tauchätzung des Wafers wird die die zu dotierenden Zonen abdeckende Oxidlage entfernt.

Schritt 20. Eine Lage aus Phosphor wird unter Verwendung von beispielsweise konventionellen P0Cl₃~Verfahren abgeschieden, oder Arsen wird unter Verwendung einer Lage aus arsen-dotiertem Silox oder Polysilicium abgeschieden. Unter Verwendung üblicher Verfahren wird das Wafer sodann einem Dotierprozeß ausgesetzt, der die Phosphor- oder Arsen-Ionen gleichzeitig in die Source-, Drain-, N+-Kontakt- und Polysilicium-Kontaktzonen treibt.

Schritt 21. Vornahme einer Entglacierung dann, wenn ein konventionelles POCl-^-Dotierverfahren ausgeführt wird, und zwar geschiet dies durch ein Tauch(Chargen)-Ätzverfahren. Dieses Tauchätzen dient auch zur Entfernung jedweder dünnen Oxidlage, die die dünnen in Schritt 20 ausgebildeten Kontaktstellen bedeckt. Fig. 16 ist ein Teilquerschnitt des Wafers nach Verarbeitung gemäß Schritt 21.

Schritt 22. Aufbringung einer Silox-Lage 410 auf die Oberfläche des Wafers und Verdichtung durch normale Verdichtungs- oder Densifikations-Verfahren= Sodann, Aufbringung einer Lage aus Photoresist und Belichtung desselben mit aktinischer Strahlung durch eine zweite C-Maske, worauf dann die unerwünschte Photoresistlage unter Verwendung der geeigneten Entwicklerlösung entfernt wird. Die zweite C-Maske besitzt undurchsichtige derart angeordnete Teile, daß die zuvor ausgebildeten Kontaktstellen ungeschützt bleiben. Daraufhin wird das Wafer einem selektiven Oxid-Entfernungsprozeß (bspw. Ätzen) ausgesetzt, um so Fenster in die Kontaktstellen vorzusehen. Es sei bemerkt, daß der Oxid-Entfernungsprozeß verwendet werden kann,um ein

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Fenster durch sowohl die Silox-Lage 410 als auch irgendwelche verbleibenden Teile der Siliciumdioxidlage 5 zu ätzen. Die zweite C-Maske erfordert keine strengen Ausrichttoleranzen, da sämtliche Kontaktzonen bereits gebildet sind und durch Isolationsmaterialien getrennt sind, und da ferner sämtliche Kanten 475 der Polysiliciumleitung 11 durch ein isolierendes Oxid geschützt sind.

Schritt 23. Aufbringung einer Metallisationslage 20 und einer 'Photoresistlage und Belichtung derselben mit aktinischer Strahlung durch eine M-Maske, worauf dann die unerwünschte Photoresistlage unter Verwendung üblicher Entfernungsverfahren entfernt wird. Die M-Maske ist derart angeordnet, daß Schutzteile der Photoresist-Lage auf denjenigen Gebieten der leitenden Metallisierungslage zurückgelassen werden, wo die Zwischenverbindungen zu den Kontakten gebildet werden. Das Wafer wird daraufhin einem Standard-Metallisierungslagen-Entfernungsprozeß (bspw. Ätzen) ausgesetzt, um die nicht erwünschte Metallisierungslage zu entfernen und daraufhin wird das Wafer einem Photoresist-Entfernungsverfahren ausgesetzt. Andere Materialien (wie bspw. Polysilicium) könnten für die Metallisierungslage 20 eingesetzt werden.

Schritt 24. Das Wafer wird sodann einem Wasserstoffanlaßverfahren ausgesetzt, um die zuvor gebildete Metallisierungslage anzulassen. Fig. 17 zeigt das Siliciumwafer 1 nach diesem Schritt.

Schritt 25. Das Wafer wird sodann den üblichen Endbearbeitungsverfahren (wie bspw„ Sandstrahlen, Reinigen, Passivieren) entsprechend üblichen Verfahrensweisen ausgesetzt.

Alternatives Ausführun.gsbeispiel I

Dieses Ausführungsbeispiel ist im wesentlichen eine Abwandlung des ersten Ausführungsbeispiels, wobei der Unterschied darin besteht, daß der bordotierte Silox-Abscheidungsschritt (Schritt 13) durch die Bordotierung einer Oxynitrid-Lage (mehr als 80 Ä* Dicke) ausgebildet über der zweiten Siliciumnitrid-

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schicht ersetzt wird= Anders ausgedrückt nach Schritt 10 des ersten Ausführungsbeispiels wäre hinzuzufügen:

Schritt 10a. Bedampfung der Nitridlage zur Bildung einer Oxynitridlage darauf.

Schritt 10b. Aussetzen des Wafers gegenüber einem Borabscheidungsprozeß (bspw. Borabscheidung bei 1030 mit BBr_), um so Borionen auf der gerade gebildeten Oxynitridlage abzuscheiden,

Schritt 13 würde natürlich weggelassen und in den Schritten 15a und 18 würde natürlich das selektive Ätzen der bordotierten Oxynitridlage und nicht einer Silox-Lage stattfinden. Die verbleibenden Verarbeitungsschritte wären identisch denen beim ersten Ausführungsbeispiel.

Alternatives Ausführungsbeispiel II

Dieses Ausführungsbeispiel ist eine Verbesserung gegenüber dem oben beschriebenen Ausführungsbeispiel insoferne als eine Lage aus Siliciumnitrid anstelle der bordotierten Silox- oder bordotierten Oxynitrid-Lagen verwendet wird. Da die Siliciumnitridlage (Bezeichnung Siliciumnitrid III) bis zu 400 8 dünn sein kann, kann man sodann die Polysiliciumleitungen genauer ätzen, wie wenn man beispielsweise die Silox- oder Nitrid-II-Lage verwendet, die typischerweise dicker sein muß als die Siliciumnitridlage. Da die Verfahren dieses Ausführungsbeispiels denjenigen des ersten Ausführungsbeispiels recht ähnlich sind, werden die unten beschriebenen Verfahrensschritte hinsichtlich dieses Ausführungsbeispiels nicht näher im einzelnen dargestellt, wie dies für das Ausführungsbeispiel Nr. I geschah.

Schritt 1. Ausführung der Schritte des ersten Ausführungsbeispiels bis zu und einschließlich Schritt 10 (Abscheidung der Siliciumnitridlage II).

Schritt 2. Bedampfung der Siliciumnitrid-II-Lage zur Bildung

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einer Lage aus Siliciumoxidnitrid (bspw. mehr als 80 A dick).

Schritt 3. PC-Maske

Schritt 3a. Entfernung unerwünschten Resistmaterials, um so Resist auf der PC-Maske wie im ersten Ausführungsbeispiel zurückzulassen.

Schritt 3b. Ätzen der ungeschützten Oxynitridlage.

Schritt 3c. Entfernung der freigelegten Feldnitridlage unter Verwendung von beispielsweise einem Plasmaätzverfahren.

Schritt 4. Abscheidung einer Siliciumnitridlage III (bspw. 400 S dick) und Bedampfen der Nitridlage zur Bildung einer Siliciumoxynitridlage.

Schritt 5. G-Maske„

Schritt 5a. Entfernung der unerwünschten Photoresistlage derart, daß Resist über dem PC-Streifen und über den PoIysilicium-Verbindungsleitungen zurückgelassen wird.

Schritt 5b. Wegätzen des freiliegenden Oxynitrids von den Feldgebieten.

Schritt 5c. Wegätzen des Nitrids vom Feld, beispielsweise mittels eines PlasmaätzVerfahrens, um so Nitrid zu entfernen, welches den Oxynitrid-Streifen auf dem PC-Kissen (pad) und über den oxydierten Polysilicium-Zwischenverbindungsleitungen bedeckt.

Schritt 5d. Entfernung des verbleibenden Photoresist und Ätzen der freigelegten Oxid- und Polysilicium-Leitungen unter Verwendung von beispielsweise der Naß- oder Trocken-Plasmaätzverfahren .

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Schritt 6. C-Maske (wie im ersten Ausführungsbeispiel).

Schritt 6a. Entfernung unerwünschten Photoresists, um so Resist-Gebiete auf der N+-diffundierten Leitungs-Kontaktzone und den Source- und Drain-Zonen zurückzulassen.

Schritt 6b. Verwendung eines selektiven Entfernungsverfahrens

(beispielsweise selektive Ätzung) zur Wegätzung der Oxynitrid-Lage von den N+-Leitungen.

Schritt 6c. Entfernung der verbleibenden Photoresist-Lage unter Verwendung üblicher Verfahren.

Schritt 6d. Plasmaätzung zum Wegätzen des Siliciumnitrids von den !!!-»--Leitungen und den Polysilicium-Leitungen und sodann Tauchätzung des gesamten Wafers zur Entfernung der darunterliegenden Siliciumdioxid-Lage, um so das bloße Silicium freizulegen und somit die N+- und Polysilicium-Leitungen freizulegen.

Schritt 7„ Abscheidung von Arsen oder Phosphor unter Verwendung üblicher Verfahren oder alternative Implantation von Arsenoder Phosphor-Ionen unter Verwendung der lonenimplantationsverfahren. Entglacierung des Wafers wenn notwendig.

Schritt 8. Eintreiben der Sperrschichten (junctions) in die M+-Leitungen und Oxydierung der N+-Leitungen und Polysilicium-Leitungen auf irgendeine gewünschte Oxiddicke. Wenn beispielsweise eine 5 000 S dicke Oxidlage erwünscht ist, so wäre ein 90 bis 120 Minuten-Dampfverfahren für eine Dotierung der Phosphortype zweckmäßig= Ein unterschiedlicher Zyklus würde für eine Arsendotierung zur Erreichung eines ähnlichen Ergebnisses erforderlich.

Schritt 9. Tauchätzen zur Beseitigung der Oxynitridlage von den Kontaktstellen.

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Schritt 10. Plasmaätzung der freiliegenden Nitridlage weg von den Kontaktplätzen.

Schritt 11. Phosphor- oder Arsen-Dotierung der Source-, Drain-, N+-Kontakte und PC-Kontakte, wie im ersten Ausführungsbeispiel. Es sei bemerkt, daß in diesem Ausführungsbeispiel die N+- und Polysilicium-Leitungen in einem gesonderten Schritt dotiert sind.

Schritt 12. Fortsetzung des Schritts 21 des ersten Ausführungsbeispiels und Vollendung der Verarbeitung des Wafers.

Alternatives Ausführungsbeispiel III

Als eine Erweiterung des alternativen Ausführungsbeispiel II wird die folgende Abwandlung vorgesehen:

Bei Schritt 4 des alternativen Ausführungsbeispiels II kann eine Photoresistlage für die dritte Siliciumnitrid-Lage substituiert werden und an ihrem Platz nach den G-Maskierschritten (Schritte 5 und 5a des alternativen Ausführungsbeispiels II) belassen werden. Nachdem der Schritt 5b des alternativen Ausführungsbeispiels II vollendet ist, wird die Oxynitrid-Lage entfernt und die Polysilicium-Lage wird plasmageätzt, um die Polysilicium-Leitungen abzugrenzen. Das normalerweise verwendete Plasmaätzverfahren verbessert die Resistanhaftung möglicherweise durch eine zusätzliche Polymerisation. Dies ist ein außerordentlich erwünschtes Merkmal, da in diesem alternativen Ausführungsbeispiel das G-Masken-Resist an seinem Platz gelassen wird als eine Schutzabdeckung für den Polysiliciumkontaktstreifen PC des oxynitridüberzogenen Nitrids während des C-Lagen-Ätzschritts der Oxynitrid-Lage über den N+-Leitungen fd. h. das Resist für die C-Lage wird als nächstes über dem von den G-Lagen-Maskierschritten verbleibenden Resist aufgebracht): Die Verarbeitung setzt sich dann zum Schritt 6b des alternativen Ausführungsbeispiels II fort und die Oxynitrid-Lage wird von den N+-Leitungen weggeätzt. Darauffolgend wird im

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Schritt 6c der Resist von sowohl den C- als den G-Maskier-Vorgängen entfernt. Daraufhin wird der Schritt 6d zur Plasmaätzung der ersten Silieiumnitrid-Lage von den N+-Leitungen ausgeführt. Daraufhin wird das Wafer tauchgeätzt zur Entfernung der darunterliegenden Oxidlage, und die Verarbeitung schreitet zu Schritt 7 des alternativen Ausführungsbeispiels II fort und setzt sich bis zur Vollendung des Wafers fort.

Alternatives Ausführungsbeispiel· IV

Zur Verminderung der schädlichen Auswirkung der ersten Siliciumnitrid-Zonen-Kanten-Hebung und -Rissbildung nach Schritt 7 (d. h. der Feldoxydationsschritt sämtlicher verschiedener Ausführungsbeispiele) kann die erste Siliciumnitrid-Lage durch eine Plasmaätzverfahren nach der Feldoxydation abgestreift werden, und sodann kann das Wafer einer Nassätzung ausgesetzt werden, um die darunterliegende Oxidlage zu entfernen. Eine neue Gateoxid- und Gatesiliciumnitrid-Lage wird sodann wieder aufgewachsen. Beispielsweise wird das Wafer zuerst gemäß Schritten 1 bis 7 des ersten Ausführungsbeispiels behandelt. Sodann wird das Wafer wie folgt verarbeitet %

Schritt 2a. Entfernung der Oxynitridlage von den N-Maskenzonen durch konventionelle Ätzverfahren (bspw. Naßätzverfahren).

Schritt 2b. Entfernung der freiliegenden Siliciumnitridlage durch konventionelle Plasmaätzverfahren.

Schritt 2c. Entfernung der freiliegenden darunterliegenden Oxidlage, wenn gewünscht.

Schritt 2d. Aussetzen des Wafers einem Reoxydationsprozeß zur Wiederaufwachsung des Gateoxids bis zu einer Dicke von ungefähr 600 S. Es sei bemerkt, daß die Entfernung des darunterliegenden Oxids (Schritt c) bevorzugt den "Vogelschnabel" angreift, der während des ursprünglichen Feldoxydationssehritts gebildet wurde und dessen Höhe und Beanspruchungsbeitragsfaktoren reduziert. Dieses bevorzugte Angreifen des "Vogelschnabel¹¹-

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Oxids tritt deshalb auf, weil das "Vogelschnabel"-Oxid stärker beansprucht ist. Durch die Wiederoxydierung der beabsichtigten Gate-Zone und die Wiederabscheidung einer Siliciumnitrid-Lage besitzt die sich ergebende Oxid/Nitrid-Sandwichlage eine bessere Integrität und weniger Fehler. Ferner werden durch Wiederaufwachsen des Oxids und die Abscheidung des Siliciumnitrids die Feldoxid-Zonen mit einer zusätzlichen Siliciumnitrid-Lage bedeckt, um eine zusätzliche Isolation (Trennung) der Polysiliciumleitungen und des Feldoxids vorzusehen. Ferner sieht die Siliciumnitrid-Lage oben auf dem Feldoxid eine unterschiedliche Art von Oberfläche für die Kernbildung der Polysiliciumlage vor, die später aufgebracht wird und normalerweise eine feinkörnigere Polysilicium-Struktur erzeugt.

Schritt 2e. Das Wafer wird einor Dampfbehandlung ausgesetzt, um den freiliegenden Nitridfilm in ein Oxynitrid umzuwandeln. Ein zusätzlicher Vorteil dieser neu gebildeten Siliciumhitrid-Lage besteht darin, daß sie das spätere Oxid-Wachstum der Feldzonen während darauffolgender Diffusionsschritte verhindert und als ein Ätzstop während weiterer Oxid-Ätzschritte wirkt. Sodann wird das Wafer entsprechend den verbleibenden Schritten der verschiedenen Ausführungsbeispiele verarbeitet (bspw. wird eine Lage aus Polysilicium wie in Schritt 8 abgeschieden).

Alternatives Ausführungsbeispiel· V

Eine Verbesserung in den oben erwähnten Ausführungsbeispielen kann durch die Verwendung einer dotierten chemisch dampfabgeschiedenen Siliciumdioxid-Lage (Silox) erreicht werden. Die Silox-Lage (dotiert entweder bspw. mit Phosphor oder Arsen) wird als eine Diffusionsquelle für sämtliche der N+-Gebiete verwendet und gestattet die gleichzeitige Diffusion der Source-, Drain-, N+-Leitungen, Polysilicium-Leitungen und Polysilicium-Kontakte. Das dotierte Silox wird an seinem Platz nach dem Dotiermitteldiffusionsprozeß gelassen, um als eine elektrische Isolierschicht zu dienen. Es dient insbesondere als ein elektrischer Isolator zwischen den Polysiliciumleitungen und den metallisierten Zwischenverbindungs-

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leitungen, die über den Polysilicium-Leitungen Liegen. Ein weiteres Merkmal dieses Ausführungsbeispiels ist die Eliminierung des ersten C-Maskierschritts, da eine spätere C-Maske über der dotierten Silox-Lage verwendet wird, um die Kontakte zu all den gewünschten Kontaktzonen zu öffnen. Diese C-Maske wird vergrößerte Kontaktgeometrien besitzen (bspw. größer als die Breite der Polysilicium-Leitungen oder N+-Leitungen), um eine nicht strikte C-Maskenpositionsausrichtungstoleranz zu ermöglichen. Zusätzlich werden die Polysiliciumleitungen oxydiert, um beispielsweise 5 000 8 Siliciumdioxid zu bilden, und zwar nach dem G-Maskierschritt, der zur Abgrenzung der Polysilicium-Leitungen verwendet wird, aber bevor die Nitridlage selektiv von den N+-Leitungen, Source-, Drain- und PoIysilicium-Kontakten entfernt wird. Die Grundreihenfolge der in diesem Ausführungsbeispiel verwendeten Masken ist die folgende: N, PC, G, C und M. Eine kurze Beschreibung der Reihenfolge der Schritte dieses Ausführungsbeispiels wird unten angegeben:

Verarbeitung des Wafers entsprechend dem alternativen Ausführungsbeispiel IV bis zu und einschließlich dem G-Maskenverfahren. Nachdem die Photoresist-Lage mit der G-Lagenmaske belichtet ist, um die Polysilicium-Leitungen abzugrenzen, wird das Wafer auch geätzt, um die Oxynitrid-Lage auf dem PC-nitrierten-Oberflächenkissen (pad) zu entfernen, und das Wafer wird sodann einem Plasmaätzverfahren ausgesetzt, um die Nitridverlängerungen über den PC-Maskenstreifen hinaus zu beseitigen.

Daraufhin wird das Wafer einem Naßätzverfahren unterworfen, um die Feldoxidlage auf der Oberseite der Poly-Lage zu entfernen, und daraufhin wird das Wafer plasmageätzt, um das Polysilicium-Feld zu entfernen. Alternativ zum Plasmaätzverfahren kann die verbleibende Photoresistlage entfernt werden und das Wafer wird einem Naßätzverfahren zur Entfernung des Polysilicium-Feldes ausgesetzt.

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Die Polysilicium-Leitungen werden nunmehr abgegrenzt und nach Entfernung der verbleibenden Photoresist-Lage (wenn notwendig), werden die Polysilicium-Leitungen oxydiert, um eine Siliciumdioxid-Lage darauf von typischerweise zwischen 3000 und 5000 8 Dicke auszubilden. Daraufhin wird das Wafer einem Tauchätzverfahren unterworfen, um die ganze Oxynitrid-Lage über den N+-Leitungen zu entfernen. Das Oxynitrid wird auch durch das gleiche Verfahren von den Source- und Drain-Zonen und den Polysilicium-Kontaktplätzen oder -Stellen entfernt.

Daraufhin wird das Wafer einem Plasmaätzverfahren unterworfen, um die schützende Nitrid-I-Lage von den N+-Leitungen, Source-, Drain- und Polysilicium-Kontakten zu entfernen. Demgemäß wird die darunterliegende Oxid-Lage tauchgeätzt. Eine Lage aus dotiertem Silox (bspw. phosphordotiert) wird sodann abgeschieden und das Wafer wird einem Treib- oder Drive-Prozeß ausgesetzt, um gleichzeitig die Source-, Drain-, N+-Leitungen, N+-Kontakte und Polysilicium-Kontakte zu dotieren.

Daraufhin wird eine Photoresist-Lage aufgebracht und mit aktinischer Strahlung durch eine C-Maske belichtet, die typischerweise vergrößerte Kontaktgeometrien (vielleicht mit Ausnahme des PC-Streifens) auf jeder Seite über die entsprechenden zu kontaktierenden Leitungen hinaus aufweist. Dies gestattet weniger strenge Ausrichttoleranzen.

Nach den konventionellen photolithographischen Verfahrensschritten werden die Fenster in das Silox unter Verwendung üblicher Ätzverfahren geätzt.

Ein wahlweiser Silox-Rückfluß- oder "Reflow"-Schritt kann hier ausgeführt werden, um die Silox-Lage zu glätten und die darauffolgende Metallisierungsschritte unterstützen, wobei ferner eine vorteilhafte zusätzliche Dotiermitteldiffusion in die Kontaktstellen bewirkt wird. Dieser Schritt ist jedoch nicht absolut notwendig und kann, in der Tat, in einigen Fällen nicht bevorzugt sein.

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Daraufhin wird das Wafer einer Säuretauchätzung unterworfen und sodann wie im Falle der vorhergehenden Ausführungsbeispiele metallisiert.

Fig. 18 ist eine Teildraufsicht auf ein Teil des Halbleitersubstrats, welches entsprechend der Erfindung ausgebildete Elemente aufweist. Dargestellt sind Feldeffekttransistor-Vorrichtungen Q₁ und Q₂, deren jede eine Source, Gate und Drain besitzen. Mit den entsprechenden Sources der Transistoren Q₁ und Q₂ sind diffundierte N+-Leitungen 801 und verbunden, die mittels der diffundierten Nh—Leitung 806 zwischenverbunden sind. In gleicher Weise sind die Drains der Transistoren Q₁ und Q₂ miteinander mittels diffundierter N+-Leitungen 802, 805 und 807 verbunden. Alle diese diffundierten Leitungen können gleichzeitig mittels des N-Maskierschritts abgegrenzt sein. Wie in Fig. 18 gezeigt, können sich die diffundierten N+-Leitungen 806, 807 in verschiedenen Richtungen auf dem Substrat erstrecken, um so die Verbindung mit einer Vielzahl von zusätzlichen Vorrichtungen herzustellen. Es ist natürlich auch möglich, eine oder mehrere Kontaktzonen vorzusehen, um direkt die N+-diffundierten Leitungen 806 und 807 mit den darauffolgenden metallisierten Zwischenverbindungen abgegrenzt im M-Maskenschritt zu verbinden.

Die Gates der Transistoren Q₁ und Q₂ sind als mit den Polysilicium-Leitungen 800 bzw. 804 verbunden dargestellt. Diese entfernten Polysilicium-Leitungen könnten mit anderen Teilen der auf dem Substrat enthaltenen Schaltung verbunden sein. In vielen Fällen ist jedoch ein direkter Kontakt anstelle eines entfernten Kontakts vorgesehen, um so direkt die Gates der Transistoren mit den im M-Maskenschritt abgegrenzten metallisierten Zwischenverbindungen zu verbinden.

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Fig. 19 zeigt schematisch den Teil der in Fig. 18 gezeigten Substratschaltung. Die gleichen Bezeichnungen für die Elemente in Fig. 19 entsprechen denjenigen für gleiche Elemente in Fig. 18.

Eine wichtige Verwendung der in den Figuren 18 und 19 gezeigten Schaltung ergibt sich bei der Herstellung von monolithischen RAM's oder ROM's mit einer großen Anzahl von Speicherelementen. Wie in der Zusammenfassung der Erfindung erwähnt, ist der erfindungsgemäße Herstellungsprozeß besonders geeignet für die Herstellung von Schaltungen mit aktiven Vorrichtungen und zugehörigen Zwischenverbindungen, wobei sich ein beträchtlich reduziertes Oberflächengebiet verglichen mit in bekannter Weise hergestellten Schaltungen ergibt. Da es innewohnende Größenbeschränkungen hinsichtlich des Oberflächengebietes bei Siliciumsubstraten in integrierten Schaltungs-Chips gibt, gestattet die Verminderung des Gesamtoberflächengebiets bei den gemäß der Erfindung hergestellten Elementen die Herstellung von integrierten Chips mit einer größeren Anzahl von Speicherelementen. Beispielsweise macht es die Erfindung möglich, ROM-Chips mit 2 56 Kilobit Speicherkapazität herzustellen, wohingegen der Stand der Technik ROM-Chips mit nur 32 Kilobit Speicherkapazität gestattet.

Zahlreiche Abwandlungen der Erfindung liegen im Rahmen fachmännischen Könnens. Obwohl N-Kanalvorrichtungen beschrieben wurden, so ist doch klar, daß stattdessen auch P-Kanalvorrichtungen durch das erfindungsgemäße Verfahren hergestellt werden können. Die dargestellten Verfahren verwendeten solides Silicium (Massensilicium), wobei aber auch Silicium-Lagen auf Substraten, wie beispielsweise Silicium auf Saphir, als Alternative verwendet werden kann.

Zusammenfassend sieht die Erfindung somit ein Verfahren zur Herstellung von VLSI-Schaltungen vor, und zwar unter Verwendung von Techniken für selbstausrichtende Gates und Kontakte für FET-Vorrichtungen sowie für sowohl diffundierte

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Verbindungsleitungen im Substrat als auch Polysilicium-VerbindungsIeitungen angeordnet auf isolierendem Feldoxid ausgebildet auf dem Substrat. Die Masken-Ausrichttoleranzen werden dabei erhöht und nicht kritisch gemacht. Die Verwendung von Materialien in aufeinander folgenden Lagen mit unterschiedlichen Ätzeigenschaften gestatten die selektive Oxydation von nur gewünschten Teilen der Struktur, ohne die Maskierung zu erfordern und ohne Entfernung ausgewählten Materials von gewünschten Stellen durch Chargen-Entfernungsverfahren, und zwar wiederum ohne Verwendung von Maskierungen. Die sich ergebenden VLSI-Schaltungen besitzen eine erhöhte Dichte und Zuverlässigkeit. Das Verfahren gestattet die gleichzeitige Dotierung von zwei oder mehr Zonen, was eine Gleichförmigkeit bei den Vorrichtungseigenschaften ergibt.

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Claims

Ansprüche Verfahren zur Herstellung einer Lage aus monokristallinem Silicium einer VLSI-Schaltungsvorrichtung, die Feldeffekttransistoren, Polysilicium-Verbindungsleitungen und diffundierte Verbindungsleitungen aufweist, gekennzeichnet durch folgende Schritte:

1. Oxydation der Silicium-Lage zur Bildung einer ersten Siliciumdioxid-Lage auf einer Oberfläche davon,

2. Aufbringung einer ersten Lage aus Siliciumnitrid über der Oberfläche der ersten Siliciumdioxid-Lage,

3. selektive Entfernung von Teilen der ersten Siliciumnitrid-Lage, Übriglassung von Teilen der ersten Siliciumnitrid-Lage nebeneinander über Gebieten gelegen, wo Feldeffekttransistoren und diffundierte Verbindungs-Leitungen gebildet werden sollen,

4. Oxydierung von Teilen der Siliciumlage zur Erzeugung einer sehr dicken Lage aus Siliciumdioxid über der Oberfläche des Silicium mit Ausnahme in denjenigen Gebieten nebeneinander unterhalb (unmittelbar unterhalb) der verbleibenden Teile der ersten Siliciumnitrid-Lage,

5. Abscheidung einer Lage aus Polysilicium mit Dotiermittelionen darin über der erwähnten Oberfläche der Vorrichtung,

6. Oxydierung der Oberfläche der Polysilicium-Lage zur Bildung einer zweiten Lage aus Siliciumdioxid darauf,

7. Aufbringung einer zweiten Lage aus Siliciumnitrid auf der Oberseite der Oberfläche der zweiten Siliciumdioxid-Lage,

8. Entfernung durch einen selektiven Entfernungsprozeß der gesamten zweiten Nitrid-Lage mit Ausnahme einer Zone nebeneinander über (unmittelbar über) dem Gebiet, in dem ein PoIysilicium-Zwischenverbindungsleitungskontakt gebildet werden soll,

9. Aufbringung einer Dotiermittelionen darinnen enthaltenden Lage aus Siliciumdioxid über der Oberfläche der Vorrichtung,

10. selektive Entfernung der gesamten Siliciumdioxid-

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Lage, die die Dotiermittelionen enthält mit Ausnahme in denjenigen Zonen unmittelbar über Gebieten, in denen Gates der Feldeffekttransistoren und die Polysilicium-Zwischenverbindungs leitungen ausgebildet werden sollen,

11. selektive Entfernung von Teilen der Siliciumnitrid-Lagen, die durch die Entfernung der Dotiermittelionen enthaltenden Siliciumdioxid-Lage freigelegt wurden,

12. selektive Entfernung der freiliegenden Teile jedweder der Siliciumdioxid-Lagen, die durch die Entfernung der Siliciumnitrid-Lagen freigelegt wurden,

13. selektive Entfernung der freiliegenden Teile der Polysilicium-Lage, die durch die Entfernung jedweder der Siliciumdioxid-Lagen freigelegt wurden,

14. selektive Entfernung sämtlicher freiliegender Teile der Siliciumnitrid-Lage mit Ausnahme derjenigen Zonen unmittelbar über Gebieten, die in die Feldeffekttransistoren hinein ausgebildet werden sollen und dem Kontakt der diffundierten Zwischenverbindungsleitungen,

15. Oxydierung der Vorrichtung, wodurch eine zusätzliche Lage aus Siliciumdioxid über den diffundierten Zwischenverbindungsleitungen gebildet wird, und mindestens einem Teil der Polysilicium-Zwischenverbindungsleitungen,

16. Chargen-Entfernung der Siliciumdioxid-Lage, die die Dotiermittelionen enthält,

17. Entfernung der freiliegenden Siliciumnitrid-Lage, die durch die Entfernung der die Dotiermittelionen enthaltenden Siliciumdioxid-Lage freigelegt wurde,

18. Entfernung der verbleibenden Siliciumdioxid-Lagen aus den Gebieten, wo Kontakt zu den Sources, Gates und Drains der Feldeffektvorrichtungen, dem Polysilicium-Zwischenleitungskon takt und dem diffundierten Zwischenverbindungsleitungskontakt ausgebildet werden sollen,

19. selektive Aufbringung leitender Zwischenverbindungsleitungen zu den Kontaktgebieten, die durch die Entfernung der verbleibenden Siliciumdioxid-Lagen freigelegt wurden.

2. Verfahren nach Anspruch 1, ferner gekennzeichnet durch den folgenden vor Schritt 15 auszuführenden Schritt:

Dotierung der diffundierten Zwischenverbindungsleitungen

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mit Ausnahme der Teile unmittelbar unter dem Kontaktgebiet der diffundierten Zwischenverbindungsleitungen.

3. Verfahren nach Anspruch 1, ferner gekennzeichnet durch den folgenden vor Schritt 19 auszuführenden Schritt:

gleichzeitige Dotierung sämtlicher freiliegender Gebiete, die durch die Entfernung der verbleibenden Siliciumdioxid-Lagen freigelegt wurden.

4. Verfahren nach Anspruch 2, gekennzeichnet durch folgenden vor Schritt 19 auszuführenden Schritt:

gleichzeitige Dotierung sämtlicher der freiliegenden Gebiete, die durch die Entfernung der verbleibenden Siliciumdioxid-Lagen freigelegt wurden.

5. Verfahren nach Ansprüche 3 oder 4, dadurch gekennzeichnet, daß der gleichzeitige Dotierschritt folgende Schritte aufweist:

Aufbringung einer Lage aus die Dotiermittelionen enthaltendem Material,

Erhitzung des Materials zur Diffundierung der Dotiermittelionen in die freiliegenden Zonen.

6. Verfahren nach Anspruch 1, ferner gekennzeichnet durch den folgenden vor Schritt 4 auszuführenden Schritt:

Ionenimplantation von Dotiermittelionen in die Oberfläche des Silicium mit Ausnahme derjenigen Gebiete, wo die Feldeffekttransistoren und die diffundierten Zwischenverbindungsleitungen ausgebildet werden sollen.

7. Verfahren zur Herstellung von VLSI-Schaltungen mit Feldeffekttransistorvorrichtungen,auf einem ersten Niveau liegenden Zwischenverbindungsleitungen und diffundierten Zwischenverbindungsleitungen auf einem Substrat, gekennzeichnet durch folgende Schritte:

Vorsehen eines monolithischen monokristallinen Silicium-Wafers zur Bildung des Substrats der integrierten Schaltung,

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Ausbildung einer Lage aus Dioxid, die eine erste Oberfläche des Silicium-Wafers bedeckt,

selektives Aufbringen einer ersten Oxydationsmasken-Lage, welche die Siliciumdioxid-Lage in Zonen unmittelbar neben den Stellen bedeckt, wo Feldeffektvorrichtungen, Zwischenverbindungsleitungen des ersten Niveaus und diffundierte Zwischenverbindungsleitungen ausgebildet werden sollen, wobei die erste Oxydationsmasken-Lage aus einem Material besteht, welches nicht in signifikanter Weise bei denjenigen Temperaturen oxydiert, welche das Silicium oxydieren würden, und wobei das erste Oxydationsmasken-Lagenmaterial im wesentlichen in Takt bleibt, wenn es einem Oxid-Entfernungsprozeß ausgesetzt wird, der die Oxide entfernt,

selektive Dotierung der Teile der Siliciumsubstrat-Gebiete, wo die aktiven Vorrichtungen und diffundierten Zwischenverbindungsleitungen angeordnet werden sollen,

Oxydierung des Silicium-Wafers zur Bildung einer dicken Feldoxid-Lage auf denjenigen Zonen der Siliciumdioxid-Lage, die nicht durch die erste Oxydationsmasken-Lage bedeckt sind,

selektives Aufbringen von entweder darinnen Dotiermittelionen enthaltendem polykristallinen Silicium oder einer Metall-Lage, wobei das polykristalline Silicium oder eine Metall-Lage in der Ausbildung der Gate-Elektroden und Zwischenverbindungsleitungen verwendet wird,

Aussetzen des Wafers gegenüber einem Oxydationsprozeß zur Oxydation der Lage von entweder dem polykristallinen Silicium oder einer Metall-Lage,

selektives Aufbringen einer zweiten Oxydationsmasken-Lage über einem Gebiet einschließlich der Zone der Zwischenverbindungsleitungen des ersten Niveaus, wo eine elektrische Verbindung hergestellt werden soll,

selektives Aufbringen einer Isolier-Lage über der gesamten Oberfläche des Wafers mit Ausnahme auf denjenigen Zonen, wo die Zwischenverbindungsleitungen des ersten Niveaus anzuordnen sind,

selektive Entfernung der freiliegenden Teile der ersten und zweiten Oxydationsmasken-Lagen unter Verwendung eines selektiven Entfernungsprozesses, der das Oxydationsmasken-

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Lagenmaterial entfernt, ohne die Silicium- oder Siliciumdioxid-Materialien im wesentlichen zu beeinflussen,

selektive Entfernung der freiliegenden Siliciumdioxid-Lagen unter Verwendung eines selektiven Entfernungsprozesses, wodurch die Siliciumdioxid-Lagen entfernt werden, ohne in substantieller Weise das Oxydationsmasken-Lagenmaterial zu beeinflussen,

selektive Entfernung freiliegender Teile der polykristallinen Silicium-Lage oder der Metall-Lage zur Abgrenzung der Zwischenverbindungsleitungen des ersten Niveaus, und zwar unter Verwendung eines selektiven Entfernungsverfahrens, wodurch entweder die polykristalline Siliciumlage oder die Metall-Lage entfernt wird, ohne im wesentlichen das Oxydationsmaskenmaterial oder die Siliciumdioxid-Lage zu beeinflussen,

selektive Entfernung der freiliegenden Teile der ersten und zweiten Oxydationsmasken-Lagen unter Verwendung eines selektiven Entfernungsverfahrens, wodurch die ersten und zweiten Oxydationsmasken-Lagen entfernt werden , ohne im wesentlichen das Siliciumdioxid oder eine der polykristallinen Silicium- oder Metall-Lagen zu beeinflussen,

Aussetzung des Wafers gegenüber einem Oxydations-Verfahren, wodurch das freiliegende Silicium und entweder das polykristalline Silicium oder die Metall-Lagen oxydiert werden,

selektive Entfernung der freiliegenden Isolations-Lage unter Verwendung eines selektiven Entfernungsverfahrens, wodurch die Isolations-Lage entfernt wird, ohne in materieller Weise die anderen Lagen des Wafers zu beeinflussen,

selektives Entfernen der freiliegenden ersten und zweiten Oxydationsmasken-Lagen ohne in materieller Weise die verbleibenden Lagen auf dem Wafer zu beeinflussen,

Dotieren von Teilen des Wafers durch Vorsehen von Dotiermittelionen, wobei mindestens die Quelle, die Drain und die diffundierten Zwischenverbindungsleitungskontaktzonen dotiert werden,

Vorsehen von elektrischen Verbindungen zur Source, Drain und zur Zwischenverbindung des ersten Niveaus sowie zu den diffundierten Zwischenverbindungsleitungs-Kontakten mittels der selektiven Aufbringung eines leitenden Materials.

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8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die ersten und zweiten Oxydationsmasken-Lagen Siliciumnitrid-Lagen aufweisen.

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die Isolations-Lage aus chemisch dampfabgeschiedenem Siliciumdioxid mit Dotiermittelionen darinnen besteht.

10. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die selektiven Entfernungsverfahren Ätzverfahren aufweisen.

11. Verfahren zur Ausbildung von VLSI-Schaltungen auf einem monokristallinen Siliciumhalbleitersubstrat mit Feldoxid-Zonen, die mindestens ein erstes ausgewähltes Gebiet umgeben und isolieren, in dem eine Feldeffekt-Halbleitervorrichtung ausgebildet werden soll, und die ferner mindestens ein zweites ausgewähltes Gebiet umgeben und isolieren, in dem eine diffundierte Verbindungsleitung ausgebildet werden soll und ferner mit Polysilicium-Leitungsverbindungen angeordnet auf dem Feldoxid und zur Erzeugung von selbstausrichtenden Kontakten mit mindestens ausgewählten der Leiter, gekennzeichnet durch folgende Schritte:

thermisches Aufwachsen einer ersten Siliciumdioxid-Lage auf jedes der ersten und zweiten ausgewählten Gebiete,

Ausbildung einer Siliciumnitrid-Lage auf der erwähnten ersten Siliciumdioxid-Lage,

Ausbildung einer Siliciumoxidnitrid-Lage auf der ersten Siliciumnitrid-Lage,

Ausbildung einer Polysilicium-Lage mit Dotiermittelionen darinnen auf der Siliciumoxynitrid-Lage und sich über die ausgewählten Gebiete und die Feldoxid-Zone erstreckend,

Ausbildung eines Schutz-Knopfes auf der Polysilicium-Lage, unmittelbar oberhalb der Stelle einer entsprechenden der auszubildenden Polysilicium-Leitungsverbindung, und mit einer größeren Breite als diese Leitung,

Aufbringung einer Lage aus Dotiermittelionen darinnen enthaltendem Siliciumdioxid auf dem freiliegenden Oberflächengebiet,

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Definition einer Polysilicium-Gate-Elektrode, die sich transversal und zentral zu dem für die aktive Vorrichtung ausgewählten Gebiet erstreckt, und einer Polysilicium-Leitungsverbindung, die sich mindestens teilweise über die Feldzone erstreckt und eine geringere Breitenabmessung besitzt als der Knopf und dieselbe in einer Schnittzone schneidet,und aus der Polysilicium-Lage gebildet werden soll.

Entfernung von Teilen des Knopfes, um die Breite des Knopfes der der Schnittzone mit der definierten Polysilicium-Leitungsverbindung entsprechend zu machen,

Abgrenzung der Polysilicium-Lage einschließlich der Lage des die Dotiermittelionen darinnen enthaltenden Siliciumdioxids zur Bildung der Leitungsverbindung mit dem konform oder entsprechend gemachten Knopf unmittelbar darauf und zur Bildung der Gate-Elektrode,

Entfernung sämtlicher Siliciumdioxid-Zonen, die Dotiermittelionen enthalten, mit Ausnahme des unmittelbar auf der Polysilicium-Lage gelegenen Teils,

Schützen der Teile der ersten Siliciumoxynitrid- und Nitrid-Lagen auf den Source- und Drain-Zonen und auf einem ausgewählten Kontaktgebiet der diffundierten Verbindungsleitung und Entfernung sämtlicher ungeschützter Teile der ersten Siliciumoxynitrid- und Siliciumnitrid-Lagen,

Entfernung der Siliciumdioxid-Lagenteile, die freigelegt sind durch die Entfernung der ersten Siliciumnitrid-Lagenteile,

Ausbildung eines thermischen Oxids auf den freiliegenden Oberflächen der Gate-Polysilicium-Lage, der PoIysilicium-Leitungsverbindung und der diffundierten Leitung, und

Entfernung der ersten Siliciumoxynitrid- und Nitrid-Lagen von den Source- und Drain-Zonen und der diffundierten Verbindungsleitungen und Entfernung des Knopfes, wodurch die Kontaktoberflächen der Source- und Drain-Zonen freigelegt werden, von der diffundierten Verbindungsleitung und von der Polysilicium-Leitungsverbindung.

12. Verfahren nach Anspruch 11, gekennzeichnet durch einen Schritt des Vorsehens von Verbindungsleitungen auf dem Halbleitersubstrat und sich über das Feldoxid erstreckend und

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auf den Polysilicium-Leitungskontakt zur Erzeugung einer elektrischen Verbindung damit.

13. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß der Knopf eine Siliciumnitrid-Lage aufweist, und daß der Schritt der Entfernung des Knopfes das Aufbringen eines Materials auf das Substrat umfaßt, welches selektiv Nitrid entfernt und keinen substantiellen Effekt auf das isolierende thermische Oxid ausübt.

14. Verfahren zur Ausbildung von VLSI-Schaltungen auf einem monokristallinen Silicium-Halbleitersubstrat mit Feldoxid-Zonen, die mindestens ein erstes ausgewähltes Gebiet, in dem eine Feldeffekt-Halbleitervorrichtung ausgebildet werden soll, und mindestens ein zweites ausgewähltes Gebiet umgeben, in welch letzterem eine diffundierte Verbindungsleitung ausgebildet werden soll, und mit Polysilicium-Leitungsverbindungen, angeordnet auf dem Feldoxid und zur Erzeugung von selbstausrichtenden Kontakten zu mindestens ausgewählten der erwähnten Verbindungen, gekennzeichnet durch folgende Schritte;

thermisches Aufwachsen einer ersten Siliciumdioxid-Lage auf jeder der ersten und zweiten ausgewählten Gebiete,

Ausbildung einer ersten Siliciumnitrid-Lage auf der ersten Siliciumdioxid-Lage,

Ausbildung einer Siliciumoxynitrid-Lage auf der ersten Siliciumnitrid-Lage,

Ausbildung einer Polysilicium-Lage mit Dotiermittelionen darinnen auf der Siliciumoxynitrid-Lage, die sich über die ausgewählten Gebiete und die Feldoxid-Zonen erstreckt,

Ausbildung einer zweiten Siliciumnitrid-Lage auf der Polysilicium-Lage,

Zurückbehaltung eines ausgewählten Teils der zweiten Siliciumnitrid-Lage über der Feld-Zone als einen Knopf mit einer Breitenabmessung größer als die Breite einer zu bildenden Polysilicium-Leitungsverbindung aus der Polysilicium-Lage auf der ersten Feld-Zone und Entfernung der verbleibenden Teile der Siliciumnitrid-Lage,

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Definition einer Polysilicium-Gate-Elektrode, die sich quer und mittig zum ausgewählten Gebiet für die aktive Vorrichtung erstreckt, und einer Polysilicium-Leitungsverbindung, die sich mindestens teilweise über die Feld-Zone erstreckt, und zwar mit einer geringeren Breitenabmessung als der Knopf und diese in einer Schnittzone schneidend, wobei diese Verbindung aus der Polysilicium-Lage gebildet werden soll,

Entfernung von Teilen der zweiten Siliciumoxynitrid- und Siliciumnitrid-Lagen des Knopfes, um die Breite des Knopfes konform zu machen mit der der Schnittzone mit der definierten Polysilicium-Leitungsverbindung,

Aufbringung einer Dotiermittelionen enthaltenden Lage aus Siliciumdioxid auf den freiliegenden Oberflächengebieten,

Abgrenzung der Polysilicium-Lage einschließlich der Dotiermittelionen enthaltenden Lage aus Siliciumdioxid zur Bildung der Leitungsverbindung mit dem konform gemachten Knopf nebeneinander oder unmittelbar darauf und zur Bildung der Gate-Elektrode,

Entfernung sämtlicher Dotiermittelionen enthaltenden Siliciumdioxid-Zonen mit Ausnahme des Teils unmittelbar auf der Polysilicium-Lage,

Schützen der Teile der ersten Siliciumoxynitrid- und Nitrid-Lagen auf den Source- und Drain-Zonen und auf einem ausgewählten Kontakt-Gebiet der diffundierten Verbindungsleitungen und Entfernung sämtlicher ungeschützter Teile der ersten Siliciumoxynitrid- und Siliciumnitrid-Lagen,

Entfernung der Siliciumdioxid-Lagenteile, die durch die Entfernung der ersten Nitrid-Lagenteile freigelegt sind,

Ausbildung eines thermischen Oxids auf den freiliegenden Oberflächen der Gate-Polysilicium-Lage, der PoIysilicium-Leitungsverbindung und der diffundierten Leitung, undj zwar der Reihe nach.

Entfernung der freiliegenden Teile der ersten Oxynitrid-Lage und der dadurch freigelegten Teile der ersten und zweiten Nitrid-Lagen,

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- y-

Entfernung der freiliegenden Teile der Siliciumdioxid-Lage, freigelegt durch Entfernung der erwähnten Teile der ersten Siliciumnitrid-Lage und jedweden Oxids auf der freigelegten Kontaktoberfläche der Polysilicium-Leitungsverbindung, wodurch die Kontaktoberflächen der Source- und Drain-Zonen, der diffundierten Verbindungsleitung und der erwähnten PoIysilicium-Leitungsverbindung freigelegt werden.

15. Verfahren nach Ansprüchen 11 oder 14, gekennzeichnet durch folgende Schritte:

Ausführung einer ersten Diffusionsdotierung in die freiliegenden Oberflächen der diffundierten Verbindungsleitung vor dem Schritt des Ausbildens eines thermischen Oxids darauf, und Ausführung einer zweiten Diffusionsdotierung in die freiliegenden Oberflächen der Source- und Drain-Zonen der diffundierten Verbindungsleitung.

16. Verfahren zur Herstellung einer Feldeffekt-Halbleitervorrichtung mit Source-, Drain- und Gate-Zonen auf einem ausgewählten Gebiet einer ersten Oberfläche eines monokristallinen Siliciumsubstrats, gekennzeichnet durch folgende Schritte:

thermisches Aufwachsen einer Siliciumdioxid-Lage auf dem ausgewählten Gebiet der ersten Oberfläche mit einer Dicke geeignet für die Gate-Isolator-Lage der Feldeffekt-Vorrichtung,

Ausbildung einer ersten Siliciumnitrid-Lage auf der Siliciumdioxid-Lage,

Ausbildung einer ersten Siliciumoxynitrid-Lage auf der ersten Siliciumnitrid-Lage,

Ausbildung einer Polysilicium-Lage mit Dotiermittelionen darinnen auf der ersten Siliciumoxynitrid-Lage,

Ausbildung einer zweiten Siliciumnitrid-Lage auf der erwähnten Polysilicium-Lage,

Entfernung der zweiten Nitrid-Lage mit Ausnahme der Zurückbehaltung einer Gate-Kontakt-Oberfläche, die ein Teil davon bildet und sich quer zu dem ausgewählten Gebiet in der Zone eines zu definierenden Gate erstreckt,

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Schützen des zurückbehaltenen Teils der zweiten
Siliciumnitrid-Lage, während die Polysilicium-Lage abgegrenzt wird, um eine Gate-Polysilicium-Lagenelektrode zu definieren, die sich quer zu dem ausgewählten Gebiet der aktiven Vorrichtung mit größerer Breite als und in Ausrichtung mit dem
zurückgehaltenen Teil auf der zweiten Siliciumnitrid-Lage erstreckt, wobei die Gate-Polysilicium-Lagenelektrode erste und zweite verbleibende Teile des ausgewählten Gebiets definiert
entsprechend den Source- und Drain-Zonen der Vorrichtung,

Entfernung der gesamten Siliciumdioxid-Zonen, die Dotiermittelionen enthalten, mit Ausnahme des Teils neben der Polysilicium-Lage ,

thermische Oxydierung der Oberfläche der Gate-Polysilicium-Lagenelektrode, während die ersten Siliciumnitrid-
und Siliciumoxynitrid-Lagen über den Source- und Drain-Zonen
der aktiven Vorrichtung zurückbehalten werden, um die Ausbildung irgendeiner substantiellen Menge an Oxid darauf zu
verhindern,

Entfernung der zurückgehaltenen Teile von der Gate-Po Iy silicium-Lagenelektrode und gleichzeitige Entfernung der
Teile der ersten Siliciumoxynitrid-Lage von den Source- und
Drain-Zonen,

Entfernung des zurückbehaltenen zweiten Nitrid-Lagenteils von der Gate-Polysilicium-Lagenelektrode und gleichzeitige Entfernung der Teile der ersten Nitrid-Lagenteile
von den Source- und Drain-Zonen, und

Entfernung jedweden Siliciumdioxids von der Gate-Polysilicium-Elektrode, freigelegt durch die Entfernung der
zweiten Siliciumnitrid-Teile davon, um die darunterliegende
Kontaktoberfläche der Gate-Polysilicium-Lagenelektrode, die
dadurch definiert wurde, freizulegen, und gleichzeitige
Entfernung der Siliciumdioxid-Lage von den Source- und Drain-Zonen, wodurch ein direkter Kontakt zu der Gate-PoIysilicium-Lagenelektrode vorgesehen wird.

17. Verfahren zur Herstellung einer Feldeffekt-Halbleitervorrichtung mit Source-, Drain- und Gate-Zonen auf einem
ausgewählten Gebiet einer ersten Oberfläche eines monokristalli-

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nen Siliciumsubstrats, gekennzeichnet durch folgende Schritte:

thermisches Aufwachsen einer Siliciumdioxid-Lage auf dem ausgewählten Gebiet der ersten Oberfläche mit einer Dicke, die für die Gate-Isolator-Lage der Feldeffekt-Vorrichtung geeignet ist,

Ausbildung einer ersten Siliciumnitrid-Lage auf der Siliciumdioxid-Lage,

Ausbildung einer Schutzlage auf der erwähnten Polysilicium-Lage, wobei die Schutzlage im wesentlichen nicht oxydierbar ist durch die thermische Oxydation und entfernbar ist durch ein materialselektives Entfernungsverfahren mit keinem substantiellen Effekt auf die Silicium- und Siliciumdioxid-Oberflächen,

Entfernung der Schutzlage mit Ausnahme der Zurückbehaltung einer Gate-Kontaktoberfläche, die ein Teil davon bildet, und zwar quer zu dem ausgewählten Gebiet in der Zone eines zu definierenden Gates sich erstreckend,

Aufbringung einer Lage aus Siliciumdioxid mit Dotiermittelionen darinnen, und zwar auf den freiliegenden Oberflächengebieten ,

Schützen des zurückbehaltenen Teils der Schutzlage, während die Polysilicium-Lage abgegrenzt wird, um eine Gate-Polysilicium-Lagenelektrode zu definieren, die sich quer zu dem ausgewählten Gebiet der aktiven Vorrichtung mit größerer Breite als und in Ausrichtung mit dem zurückbehaltenen Teil der Schutzlage erstreckt, und wobei die Gate-Polysilicium-Lagenelektrode erste und zweite verbleibende Teile des ausgewählten Gebiets definiert, und zwar entsprechend den Source- und Drain-Zonen der Vorrichtung,

Entfernung sämtlicher Siliciumdioxid-Zonen, die Dotiermittelionen enthalten, und zwar mit Ausnahme des Teils unmittelbar auf der Polysilicium-Lage,

thermische Oxydierung der Oberfläche der Gate-Polysilicium-Lagenelektrode, wobei die ersten Siliciumnitrid- und

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Siliciumoxynitrid-Lagen über den Source- und Drain-Zonen der aktiven Vorrichtung beibehalten werden, um die Ausbildung irgendeiner substantiellen Oxidmenge darauf zu verhindern,

Entfernung des zurückbehaltenen Schutzlagenteils von der Gate-Polysilicium-Lagenelektrode und Entfernung der ersten Siliciumoxynitrid- und Siliciumnitrid-Lagen von den Source- und Drain-Zonen, und

Entfernung jedweden Siliciumdioxids von der Gate-Polysilicium-Elektrode, freigelegt durch die Entfernung des Schutzlagenteils von dort, um die darunterliegende Kontaktoberfläche der Gate-Polysilicium-Lagenelektrode definiert durch den Schutzlagenteil freizulegen, und gleichzeitige Entfernung der Siliciumdioxid-Lage von den Source- und Drain-Zonen, wodurch ein direkter Kontakt zu der Gate-Polysilicium-Lagenelektrode vorgesehen wird.

18. Verfahren zur Ausbildung eines selbstausrichtenden Kontakts mit einer Polysilicium-Leitungsverbindung, die in mindestens einem Teil auf dem Feldoxid eines Halbleitersubstrats ausgebildet werden soll, gekennzeichnet durch folgende Schritte:

Ausbildung einer Polysilicium-Lage mit Dotiermittelionen darinnen auf dem Substrat und sich über das Feldoxid erstreckend,

Ausbildung eines Schutz-Knopfes auf der Polysilicium-Lage, und zwar unmittelbar auf der Stelle einer entsprechenden Polysilicium-Leitungsverbindung und mit größerer Breite als die Leitungsverbindung,

Aufbringung einer Lage aus Siliciumdioxid mit Dotiermittelionen darinnen auf den freiliegenden Oberflächengebieten, Definierung der Polysilicium-Leitungsverbindung,

Abgrenzung des Knopfes, um in Breite und Lage der definierten Leitungsverbindung zu entsprechen oder konform zu sein,

Abgrenzung der Polysilicium-Lage zur Bildung der Leitungsverbindung mit dem konform gemachten Knopf unmittelbar darauf und zur Bildung der Gate-Elektrode,

Entfernung sämtlicher Siliciumdioxid-Zonen mit Dotiermitteln mit Ausnahme des Teils unmittelbar auf der Pölys i 1 ic ium-Lage.,

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thermische Oxydierung der Polysilicium-Leitung zur Bildung einer Isolations-Oxid-Lage darauf, während der Knopf die thermische Oxydation des Leitungsverbindungsteils, auf dem er sich unmittelbar angeordnet befindet verhindert, und

Entfernung des Knopfes durch einen selektiven Material-Entfernungsprozeß, der das isolierende thermische Oxid nicht beeinflusst, wodurch der darunterliegende Oberflächenteil der Polysilicium-Leitungsverbindung als ein Kontakt freigelegt wird.

19. Verfahren nach Anspruch 18, gekennzeichnet durch einen Schritt des Vorsehens von Verbindungsleitungen auf dem Halbleitersubstrat, und zwar sich über das Feldoxid erstreckend und auf den erwähnten Polysilicium-Leitungskontakt, um so eine elektrische Verbindung dazu herzustellen.

20. Verfahren nach Anspruch 18, dadurch gekennzeichnet, daß der Knopf eine Siliciumnitrid-Lage aufweist, und daß ferner der Schritt der Entfernung des Knopfes das Aufbringen eines Materials auf das Substrat umfaßt, welches selektiv Nitrid entfernt und keinen substantiellen Einfluß auf das isolierende thermische Oxid ausübt.

21. Verfahren zur Ausbildung von VLSI-Schaltungen auf

einem monokristallinen Silicium-Halbleitersubstrat mit Feldoxid, welches mindestens ein ausgewähltes Gebiet,in dem eine Feldeffekt-Halbleitervorrichtung ausgebildet werden soll, umgibt und mit mindestens einer Polysilicium-Leitungsverbindung angeordnet mindestens teilweise auf dem Feldoxid zur Erzeugung von selbstausgerichteten Kontakten mit mindestens den Source- und Drain-Zonen der Vorrichtung und mit der Polysilicium-Leitungsverbindung an einer ausgewählten Stelle davon, gekennzeichnet durch folgende Schritte:

thermische Oxydierung der Oberfläche des Halbleitersubstrats in dem ausgewählten Gebiet zur Bildung einer ersten Siliciumdioxid-Lage darauf,

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Ausbildung einer ersten Siliciumnitrid-Lage auf der ersten Siliciumdioxid-Lage,

Ausbildung einer Lage aus Polysilicium mit Dotiermittelionen darinnen, und zwar auf der ersten Siliciumoxynitrid-Lage und auf dem Feldoxid,

Aufbringung einer Dotiermittelionen enthaltenden Siliciumdioxid-Lage auf den freiliegenden Oberflächengebieten,

Ausbildung eines Schutz-Knopfes auf der Polysilicium-Lage unmittelbar über der Stelle entsprechend der auszubildenden Polysilicium-Leitungsverbindung und mit einer größeren Breite als die Leitungsverbindung,

Definition einer Polysilicium-Leitungsverbindung, die aus der Polysilicium-Lage ausgebildet werden soll, und zwar entsprechend der nebeneinanderliegenden Position des Knopfes und ferner Definition einer in der Polysilicium-Lage auszubildenden Polysilicium-Gate-Elektrode, die sich quer und mittig zu dem ausgewählten Gebiet für die aktive Vorrichtung erstreckt,

Abgrenzung des Knopfes, damit dieser hinsichtlich Breite und Lage konform zu Breite und Lage der Leitung ist,

Abgrenzung der Polysilicium-Lage zur Erzeugung der Polysilicium-Leitungsverbindung und der Polysilicium-Gate-Elektrode ,

thermische Oxydierung der PoIysilicium-Leitungsverbindung und der Polysilicium-Gate-Elektrode zur Bildung eines isolierenden Oxids auf freiliegenden Oberflächen davon, während der Knopf die thermische Oxydation des Leitungsteils auf dem er nebeneinander (unmittelbar darüber) angeordnet ist, verhindert, und die erste Siliciumnitrid- und Oxynitrid-Lage die thermische Oxydation der Source- und Drain-Zonen verhindern,

Entfernung des Knopfes und der ersten Siliciumoxynitrid- und Nitrid-Lagen, die über den Source- und Drain-Zonen der

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Vorrichtung liegen,

Entfernung der Siliciumdioxid-LagenteieLe, freigelegt durch die Entfernung der ersten Siliciumoxynitrid- und Nitrid-Lagen, und Entfernung jedweden Oxids auf der Oberfläche der Polysilicium-Leitungsverbindung, freigelegt durch Entfernung des Knopfes, wodurch die Kontaktoberflächen der Source- und Drain-Zonen und der Polysilicium-Verbindungsleitung freigelegt sind.

22. Verfahren nach Anspruch 21, gekennzeichnet durch einen Schritt des Vorsehens von Verbindungsleitungen auf dem Halbleitersubstrat, und zwar sich erstreckend über das Feldoxid und auf den Polysilicium-Leitungskontakt zur Erzeugung einer elektrischen Verbindung damit.

23. Verfahren nach Anspruch 21, dadurch gekennzeichnet, daß der Knopf eine Siliciumnitrid-Lage aufweist, und daß der Schritt der Entfernung des Knopfes das Aufbringen eines Materials auf das Substrat umfaßt, welches selektiv Nitrid entfernt und keinen substantiellen Einfluß auf das isolierende thermische Oxid ausübt.

24. VLSI-Schaltung, gekennzeichnet durch die Merkmale der Ansprüche 1, 7, 11, 14 oder 21.

25. Feldeffekt-Transistor, dadurch gekennzeichnet, daß

er nach den Verfahren der Ansprüche 16 oder 17 hergestellt ist.

26. Selbstausgerichteter Kontakt mit Polysilicium-Leitungsverbindungen, dadurch gekennzeichnet, daß er gemäß Anspruch 18 hergestellt ist.

27. Verfahren zur Herstellung von Halbleitervorrichtungen, gekennzeichnet durch die Erzeugung von selbstausrichtenden Kontakten aus einer Metall-Lage mit einer Diffusions-Lage und durch die gleichzeitige Erzeugung von selbstausrichtenden Kontakten von einer Metall-Lage zu einer polykristallinen Lage derart, daß die erwähnte Diffusions-Lage nicht nachteilig

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durch die Metall-Lage zur polykristallinen Lage kurzgeschlossen wird.

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