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Die Erfindung bezieht sich auf eine
Testeinrichtung zum Prüfen
eines Speichers, insbesondere eines Halbleiterspeichers vom wahlfreien
Zugriffstyp, mit einer Vielzahl von Speicherzellen, welchen Speicherzellen
Bitleitungen zugeordnet sind, welche Bitleitungen vermittels einer
Ansteuerschaltung mit aus dem Speicher heraus führenden Ein/Ausgabeleitungen
verbindbar sind, wobei die Testeinrichtung nach einem Prüfprogramm
eine aus mehreren Einzeltests bestehende Prüfung des Speichers vornimmt.
Die Erfindung bezieht sich ferner auf ein Verfahren zum Testen eines
Speichers sowie auf eine Schaltungsanordnung mit einer Vielzahl
von auf einem gemeinsamen Substrat ausgebildeten zu testenden Schaltungen,
welche in einem nachfolgendem Fertigungsschritt vereinzelt werden.
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Bei den immer größer werdenden Speicherzellenarrays
der Halbleiterspeicher mit immer schneller erfolgenden Generationenfolgen – so ist
etwa mit einer Vervierfachung der Kapazität alle 3 Jahre zu rechnen (beispielsweise
von der 64 MBit DRAM Generation zur 256 MBit DRAM Generation) – ist das Testen
der Speicherzellen der Halbleiterspeicher unerläßlich, da unter Umständen bereits
eine einzige defekte Speicherzelle zum Totalausfall des gesamten Halbleiterspeichers
führen
kann. Deshalb sind in den meisten Halbleiterspeichern redundante
Speicherzellen vorgesehen, die anstelle der defekten Speicherzellen
angesprochen werden. Aber auch hierzu ist es erforderlich, den gesamten
Speicher, d.h. jede Halbleiterspeicherzelle auf Funktionalität zu prüfen, um
die auf diese Weise als fehlerhaft identifizierten Speicherzellen
gegebenenfalls durch redundante Speicherzellen ersetzen zu können. Bisher
wurden hierfür
sogenannte Tester verwendet, die die Halbleiterchips noch im Waferverbund
durch Aufsetzen kleiner Nadeln auf den Kontaktflächen kontaktieren. Auch gibt
es Tester, die die schon gehäusten
oder verdrahteten Halbleiterchips kontaktieren. Nach dem Kontaktieren
der Halbleiterchips durch den Tester werden alle Speicherzellen
des Spicherzellenarrays getestet, die Adressen der defekten Speicherzellen extern
(also im Tester) gespeichert und nach dem Funktionalitätstest zur
Redundanzauswertung verwendet. Bei dieser Auswertung werden redundante Speicherzellen
den Adressen der defekten Speicherzellen zugeordnet.
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Bei den nunmehr erreichten Größen der Speicherzellenarrays
mit einer Speicherkapazität von
256 MBit oder 1 GBit ist der Testvorgang der Speicherzellen mit
erheblichen Kosten, die proportional zur Speichergroße – und damit
exponentiell zur Speicherchipgeneration – sind, verbunden, da der Testvorgang
zusätzlich
für jeden
produzierten Halbleiterspeicher Zeit beansprucht. Für die anstehende 1
GBit Generation wird somit abgeschätzt, dass die Testkosten schon
30% der gesamten Produktionskosten ausmachen werden.
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Da die teuren Tester mit jeder neuen
Generation in ihrer Hardware angepasst werden müssen, was wieder einen erheblichen
Kostenaufwand bedeutet, wird versucht, die notwendigen Tests auf
ein Minimum zu reduzieren. Auch eine Parallelisierung der Tests
von mehreren Chips gleichzeitig ist bei bzw. durch eine heute übliche gleichzeitige
Prüfung
von bis zu 64 Speichern nicht mehr ausbaufähig, da dieser Ansatz durch
die Anzahl der auf den Chip aufgesetzten Kontaktnadeln des Testers
begrenzt ist. Auch bei einer denkbaren Reduzierung der für den Test
benötigten
aufzusetzenden Kontaktnadeln müsste
das gesamte Speicherzellenarray Zelle für Zelle durch den Tester geprüft werden.
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Nach dem eigentlichen Test erfolgt
vermittels der Hard- und Software des Testers oder eines weiteren
externen Gerätes
die Auswertung der durch den Test gewonnenen Daten über die
Position bzw. Adressen der defekten Speicherzellen. Hierbei wird eine
Redundanzanalyse durchgeführt,
die redundante Speicher zellen den Adressen der defekten Speicherzellen
zuordnet. Diese Zuordnungsdaten werden hierauf zwischengespeichert
oder direkt zu einer Vorrichtung weitergeleitet, die die Zuordnung
auf dem Chip „verdrahtet". Dies kann durch
einen Laserstrahl erfolgen, der Bahnen wegbrennt, durch sogenannte Fuses
oder Anti-Fuses oder andere geeignete Mittel.
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Das Test-Programm ist in der Regel
in dem externen Tester in Form einer festen Schaltung enthalten,
oder wird vermittels großem
Aufwand vermittels programmierbarer Einheiten erstellt. Eine Änderung
des Testprogramms oder der den Test ausführenden Einrichtungen führt zu sehr
kostenintensiven Verzögerungen
in der Massenproduktion, was oft einen nicht mehr aufzuholenden
Zeitverlust bedeutet.
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Aus der
DE 198 19 570 A1 ist eine
Anordnung zum Testen mehrerer Speicherchips auf einem Wafer bekannt
geworden, bei der unter Verwendung von Nadeln den Speicherchips
Spannungen und Signale zugeführt
werden, wobei die Signale von einer im Kerf des Speicherchips angeordneten
Logik erzeugt und dem Speicherchip direkt zugeführt werden. Die Logik arbeitet
dabei nach einem Prüfprogramm,
das entweder im Bereich der Logik oder außerhalb des Wafers abgelegt
ist.
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Aus der
US 5,659,551 ist eine bauteilinterne Testeinrichtung
für ein
Speicherzellenfeld bekannt, bei der ein Prüfprogramm, das die Testeinrichtung steuert,
in einem allein zu diesem Zweck vorgesehenen Mikrocode-Speicherzellenfeld
nicht flüchtig
und unveränderbar
abgelegt ist.
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Die
US
5,355,369 beschreibt ein Verfahren, bei dem zum Bauteiltest
ein Prüfprogramm über ein Testboard
an das zu prüfende
Bauteil übertragen, dort
in einem zu diesem Zweck vorbereitenden Prüfprogrammspeicher abgelegt
und von einer internen Selbstteststeuerung abgearbeitet wird.
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Die
DE 197 25 581 C2 beschreibt ein Verfahren
zum Zwischenspeichern eines Testergebnisses eines Speicherzellenfeldes
im Speicherzellenfeld selbst. Dazu wird zunächst ein erster Teil des Speicherzellenfeldes
geprüft
und das Ergebnis für
jede Speicherzelle in einem zweiten Teil des Speicherzellenfeldes
bitweise abgespeichert. Das bitweise Abspeichern ermöglicht dabei
eine Redundanzanalyse bezüglich
der fehlerhaften Speicherzellen. Fehler, die darauf zurückzuführen sind,
dass die Speicherzellen der zweiten Gruppe beim Zwischenspeichern
der Prüfergebnisse
der Speicherzellen der ersten Gruppe noch keiner Funktionsüberprüfung unterzogen sind,
werden durch ein redundantes Abspeichern des Zwischenergebnisses
ausgeschlossen.
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Aufgabe der Erfindung ist es, eine
Testeinrichtung und ein Verfahren zum Testen eines Speichers zur
Verfügung
zu stellen, die universell einsetzbar sind, d.h. keine konstruktiven
Veränderungen beim
Einsatz bei verschiedenen Speichergrößen (also unabhängig von
der Größe der zu
testenden Speicherarrays) und -typen benötigen, die schnell anpassbar
an ein sich änderndes
Prüfprogramm
sind, ohne konstruktive Eingriffe vornehmen zu müssen, wobei die Testdauer verringert
ist.
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Die Lösung dieser Aufgabe erfolgt
durch eine Testeinrichtung nach Anspruch 1 und durch ein Verfahren
zum Testen eines Speichers nach Anspruch 26.
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Erfindungsgemäß ist vorgesehen, dass die Testeinrichtung
eine Interpretervorrichtung aufweist, die den Speicher nach dem
Prüfprogramm
betreibt und testet, wobei das Prüfprogramm im zu testenden Speicher
abgelegt ist.
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Die Erfindung schlägt vor,
eine nach einem Prüfprogramm
arbeitende Testeinrichtung vorzusehen, dessen Prüfprogramm-Kommandocodes im ungetesteten Speicherzellenarray
des zu te stenden Speicherchips abgelegt sind. Der Vorteil der erfindungsgemäßen Testeinrichtung
besteht u.a. darin, dass die Testeinrichtung an sich nicht mehr
an die sich ändernden
Hardwareeigenschaften der Chipgenerationen bzw. Fertigungslinien
angepasst werden muss, da das jeweils für den Chip-Typ passende Prüfprogramm
auf dem jeweiligen zu prüfenden Speicher
selbst als veränderbarer
Code abgelegt ist. Es ist somit auch möglich, verschiedene Speicherchip-Typen
vermittels der gleichen Testeinrichtung zu prüfen. Auch ist eine rasche Anpassung
der Prüfprogramme
für die
Speicherchips möglich,
ohne dass ein Eingriff in die Testeinrichtung notwendig wird. Eine
zeitraubende Änderung
der Tester und/oder der diese steuernden Programme bzw. deren Neueinspeicherung
bei verschiedenen Speichertypen und/oder eine Änderung der Schaltungen der
Speicherchips ist nicht mehr notwendig. Das exponentielle Anwachsen
der Testzeit vermittels der teuren Tester und die damit verbundenen
Kosten werden verhindert. Durch den neuen Ansatz der individuell
programmierbaren und kostengünstigen
Testeinrichtung können
alle das Speicherzellenarray betreffenden Tests wieder ausführlicher
durchgeführt
werden, was eine deutliche Verbesserung für die Entwicklung durch genauere
Analyse der fehlerhaften Chips bzw. deren Fehlerquellen darstellt.
Der Vorteil liegt insbesondere auch darin, dass die Testeinrichtung
flexibel einsetzbar und schnell anpassbar an ein sich änderndes
Prüfprogramm
ist, ohne konstruktive Änderungen
an den Schaltungen des Speichers vornehmen zu müssen, wobei die Gesamtzeit,
die für
das Testen erforderlich ist, verringert ist.
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In einer besonders bevorzugten Ausgestaltung
der Erfindung ist die Testeinrichtung auf bzw. in dem Substrat ausgebildet.
Hierdurch wird vorteilhafterweise erreicht, dass eine externe Kontaktierung durch
auf das Substrat des Speichers aufzusetzende Kontaktnadeln nicht
mehr notwendig ist. Hierdurch wird der Einsatz von externem Equipment
minimiert oder überflüssig gemacht,
und ein Testen schon im Waferverbund wird ermöglicht.
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In einer weiterhin bevorzugten Ausführung der
Erfindung sind in dem Substrat mehrere gleichartige bzw. eigenständige Speicher
ausgebildet, die nach dem Abschluss der Prüfung, und gegebenenfalls nach
den Ergebnissen dieser erfolgten Maßnahmen, vereinzelt werden
sollen. Der Vorteil hierbei liegt darin, dass der Wafer, auf bzw.
in dem die einzelnen Speicherchips ausgebildet sind, wesentlich leichter
zu handhaben ist als eine Vielzahl von einzelnen Speicherchips,
sowie darin, dass ein paralleles Testen aller auf dem Wafer gefertigten
Chips gleichzeitig möglich
ist.
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Gemäß einer bevorzugten Ausführung der Erfindung
ist vorgesehen, dass jeder einzelne Speicher eine eigene auf bzw.
in dem Substrat ausgebildete Testeinrichtung besitzt. Hierdurch
können
auch verschiedene Speichertypen auf einem einzigen Wafer ausgebildet
sein und oder verschiedene Prüfprogramme
für die
einzelnen Speicher zum Einsatz kommen.
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Nach einer weiteren vorteilhaften
Ausgestaltung der Erfindung ist vorgesehen, dass allen Speichern
eine einzige gemeinsame Testeinrichtung zugeordnet ist. Hierdurch
wird die benötigte
Chipfläche minimiert,
und bei den einzelnen Speicherchips geht keine Substratfläche für die nur
einmal benötigte
Testeinrichtung verloren.
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In einer bevorzugten Ausgestaltung
der Erfindung weist die Interpretervorrichtung ein Steuerteil auf,
das nach entsprechenden einzelnen Testbefehlen des Prüfprogramms
eine oder mehrere Speicherzellen des Speicherzellenfeldes des zu
testenden Speichers mit einem bestimmten Testdatenmuster beschreibt
und dieses Testdatenmuster als die zu erwartenden Daten bereitstellt.
Diesem folgend ist in einer weiteren vorteilhaften und daher bevorzugten Ausgestaltung
der Erfindung eine Vergleichseinrichtung vorgesehen, die die aus
den Speicherzellen des zu testenden Speichers ausgelesenen Daten
mit den bereitgestellten zu erwartenden Daten vergleicht und ein Ergebnis
im Falle der Ungleichheit liefert. Hierdurch wird eine effektive
und einfache Funktionsüberprüfung der
einzelnen Speicherzellen erreicht.
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Von Vorteil ist weiterhin eine Testbefehlsleseeinrichtung
vorgesehen, die die einzelnen Testbefehle des Prüfprogramms aus dem zu testenden Speicherzellenfeld
ausliest und als Einzeltestbefehl dem Steuerteil zur Verfügung stellt.
Hierdurch kann das Steuerteil unabhängig von der Notwendigkeit, die
Einzeltestbefehle aus dem zu testenden Speicherzellenfeld zu extrahieren,
arbeiten.
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Dem folgend ist vorteilhafterweise
ein Register oder eine Mehrzahl von Registern vorgesehen, die die
Einzeltestbefehle zwischenspeichern. Das Steuerteil bezieht die
Einzeltestbefehle der Reihe nach aus den Registern. Der hierdurch
erreichte Vorteil liegt in der Unabhängigkeit der Geschwindigkeiten
der Testbefehlsleseeinrichtung und der Verarbeitung der Einzeltestbefehle
durch das Steuerteil.
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Gemäß einer bevorzugten Ausgestaltung der
Erfindung ist eine Schreibeinrichtung vorgesehen, die die Ergebnisse
der Vergleichseinrichtung in einen Ergebnisspeicher schreibt. Dem
folgend sind vorteilhafterweise ein oder mehrere Register vorgesehen,
die die einzelnen Ergebnisse zwischenspeichern, wobei die Ergebnisse
von der Schreibeinrichtung aus den Registern ausgelesen werden.
Der hierdurch erreichte Vorteil liegt in. der Unabhängigkeit der
Geschwindigkeiten der Vergleichseinrichtung und der Speicherung
der Ergebnisse durch die Schreibeinrichtung.
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Gemäß einer weiteren vorteilhaften
Ausgestaltung der Erfindung ist der Ergebnisspeicher durch einen
externen oder einen auf dem Substrat ausgebildeten Testspeicher
ausgebildet. Hierdurch können die
Ergebnisse gespeichert werden, und zu einem späteren Zeitpunkt für eine Redundanzanalyse
ausgewertet werden.
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Nach einer bevorzugten Ausgestaltung
der Erfindung ist der Ergebnisspeicher durch Speicherzellen des
zu testenden Speichers ausgebildet. Hierdurch wird der Raum eines
zusätzlichen
Testspeichers und/oder einer Kontaktierung für die Übermittlung der Ergebnisse
in einen externen Speicher auf dem Substrat frei. Dem folgend ist
vorteilhafterweise die Schreibeinrichtung so ausgebildet, dass das
Einschreiben der Ergebnisse der Vergleichseinrichtung in die Speicherzellen
des zu testenden Speichers redundant, also tolerant gegenüber fehlerhaften
Speicherzellen, erfolgt.
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Die Erfindung betrifft ferner ein
Verfahren zum Testen eines Speichers. Der besonders bevorzugte Ablauf
ist hierbei:
- – Ablegen eines einzelne Testbefehle
beinhaltenden Prüfprogramms
in Speicherzellen eines Speicherzellenfeldes des Speichers,
- – redundantes
Auslesen eines oder mehrerer Einzeltestbefehle des Prüfprogramms,
- – Interpretation
des/der Einzeltestbefehle durch ein Steuerteil,
- – Beschreiben
einer oder mehrerer Speicherzellen des zu testenden Speicherzellenfeldes
mit einem durch einen oder mehrere Einzeltestbefehle festgelegten
Testdatenmuster,
- – Auslesen
der Speicherzustände
der mit dem Testdatenmuster beschriebenen Speicherzellen des zu
testenden Speicherzellenfeldes,
- – Vergleich
der Speicherzustände
mit den durch das Testdatenmuster vorgegebenen zu erwartenden Daten,
- – Speicherung
der Adressen der beschriebenen Speicherzellen des zu testenden Speicherzellenfeldes
im Falle der Ungleichheit der Speicherzustände mit den durch das Testdatenmuster
vorgegebenen zu erwartenden Daten in einem Ergebnisspeicher,
- – Neuerliches
Auslesen eines oder mehrerer Einzeltestbefehle aus dem Programmspeicher.
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Dabei ist der Programmspeicher und
oder der Ergebnisspeicher bevorzugterweise so beschaffen, dass er
durch Speicherzellen des zu testenden Speichers ausgebildet ist.
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Ein weiterer besonders vorteilhafter
und daher bevorzugter Verfahrensschritt sieht vor, dass mehrere
Speicher im Substratverbund (Waferverbund) befindlich getestet werden.
Hierdurch werden die Speicher besonders effektiv und kostengünstig getestet,
da die Prüfung
noch vor der Vereinzelung der einzelnen Speicher erfolgt.
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Vor dem Beginn des Testens erfolgt
die Ablage (Speicherung) des die einzelnen Testbefehle beinhaltenden
Prüfprogramms
in dem/den zu testenden Speicher/n.
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Die Speicherung der Adressen der
fehlerhaften Speicherzellen und/oder das Auslesen der Einzeltestbefehle
erfolgt in einem weiteren besonders bevorzugten Schritt des Verfahrens
redundant. Hierdurch wird eine Speicherung und das hiernach erfolgende
Auslesen des Prüfprogramms
und/oder der Ergebnisse in Form der Adressen der fehlerhaften Speicherzellen
tolerant gegenüber
fehlerhaften Speicherzellen des zu testenden Speichers ermöglicht.
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Weitere Vorteile, Besonderheiten
und zweckmäßige Weiterbildungen
der Erfindung ergeben sich aus den weiteren Unteransprüchen.
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Nachfolgend wird die Erfindung anhand
der Zeichnung weiter erläutert.
Im Einzelnen zeigen die schematischen Darstellungen in:
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1 ein
bevorzugtes Ausführungsbeispiel einer
erfindungsgemäßen Testeinrichtung,
die gemeinsam mit einem Speicher auf einem Substrat ausgebildet
ist;
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2 die
Testeinrichtung nach dem Ausführungsbeispiel;
und
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3 einen
als Substrat dienenden Wafer, der mehrere noch zu vereinzelnde Schaltungen
enthält,
die durch Leitungen miteinander verbunden sind.
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In 1 ist
ein Substrat 1 dargestellt, auf bzw. in dem ein Speicher
mit einer Vielzahl in einem Speicherzellenarray 2 ausgebildeten
Speicherzellen vorgesehen ist, die durch Adressbitleitungen 5a und Datenbitleitungen 6a mit
einer Adress-Treiberschaltung 5 und einer Daten-Treiberschaltung 6 verbunden
sind. Zur Verbindung des Speichers nach außen ist eine Ein/Ausgabe-Treiberschaltung 3 vorgesehen, die über Kontaktflächen 31 von
außen
kontaktierbar ist. Weiterhin ist eine auf bzw. in dem Substrat 1 ausgebildete
erfindungsgemäße Testeinrichtung 4 dargestellt,
die über
Leitungen 4a mit der Ein/Ausgabe-Treiberschaltung 3 verbunden
ist. Die Testeinrichtung 4 betreibt dabei den. Speicher
wie unter Normalbetrieb durch Schreib- und Lesevorgänge nach
einem Prüfprogramm,
nach welchem unterschiedliche Testschritte ausgeführt werden.
Es ist auch eine Verbindung der Testeinrichtung 4 mit der
Adress-Treiberschaltung 5 und der Daten-Treiberschaltung 6 oder eine
Verbindung direkt mit den Adressbitleitungen 5a und den
Datenbitleitungen 6a möglich.
Bei einer Verbindung der Testeinrichtung 4 mit der Ein/Ausgabe-Treiberschaltung
3, wie im Ausführungsbeispiel gezeigt,
werden vorteilhafterweise die Adress-Treiberschaltung 5 und
die Daten-Treiberschaltung 6 bei dem Speichertest mitgetestet.
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Die Testeinrichtung 4 betreibt
den Speicher durch Schreib- und
Lesevorgänge
derart, dass durch einen Vergleich der durch die Testeinrichtung
eingeschriebenen Daten WD1-N in das Speicherzellenfeld 2 und
der aus diesem wieder ausgelesenen Lesedaten RD1-N ein
Vergleich möglich
ist, nach dem die Speicherzellen als defekt oder funktionstüchtig klassifiziert
werden können
und die den defekten Speicherzellen zugehörigen Adressen ADR1-M zur
weiteren Auswertung gespeichert werden können. Die durch den Test gewonnenen
Adressen der defekten Speicherzellen werden für eine mit diesen Daten folgende Redundanzanalyse
zur Verfügung
gestellt. Dadurch werden langwierige Testläufe in den hochkomplizierten
und teuer zu betreibenden Testern umgangen, da die Adressenliste
der defekten Speicherchips direkt an die die redundanten Speicherzellen
zuordnenden Einrichtungen übersandt
wird.
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Hierbei können die Adressen der defekten Speicherzellen
in einem Testdatenspeicher abgelegt werden, der durch einen externen
Speicher mit nicht flüchtigen
oder flüchtigen
Speicherzellen ausgebildet sein kann. Weiterhin möglich ist
die Speicherung der Adressen in dem zu testenden Speicher selbst.
Hierdurch wird kein zusätzlicher
Speicher benötigt.
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Die erfindungsgemäße Testeinrichtung 4 ist in 2 näher erläutert. Die Testeinrichtung 4 umfasst
eine Testbefehlsleseeinheit 42, dieser zugeordnete Register 41 und 411 zum
zwischenspeichern der Einzelbefehle des Prüfprogramms, ein Steuerteil 40 zum
Beschreiben der Speicherzellen, eine Vergleichseinrichtung 43 zum
Vergleich der zu erwartenden Daten 40d mit den aus den
zu testenden Speicherzellenfeld 2 ausgelese nen Daten RD1-N, der Vergleichseinrichtung zugeordnete
Ergebnisregister 44 und 441 zur Zwischenspeicherung
der Ergebnisse der Vergleichseinrichtung 43 bzw. der Adressen 40e der
defekten Speicherzellen, sowie eine Schreibeinrichtung 45 zur
Ablage 45a der in den Registern 44 und 441 zwischengespeicherten
Daten 44a in einem Ergebnisspeicher. Das Steuerteil 40 beschreibt
die Speicherzellen des Speicherzellenfeldes nach einem durch das
Prüfprogramm
vorgegebenen Muster und stellt diese Testdatenmuster, die den zu
erwartenden Speicherzuständen 40d der
Speicherzellen entsprechen, auch der Vergleichsschaltung 43 zur
Verfügung.
Die Vergleichsschaltung 43 führt einen Vergleich zwischen
den aus den zu testenden Speicherzellen ausgelesenen Daten RD1-N und den zu erwartenden Speicherzuständen 40d durch
und liefert im Falle der Ungleichheit ein Ergebnis, das der Adresse ADR1-M der nicht den korrekten Speicherzustand
aufweisenden Speicherzelle entspricht, oder steuert die Speicherung
der Adresse RDR1-M in einem der Register 44 und 441.
Hierbei kann beim Beschreiben der Speicherzellen wie auch beim Auslesen
durch die Vergleichseinrichtung 43 direkt auf die Bitleitungen des
Speicherzellenfeldes zugegriffen werden oder die Ein-/Ausgabeeinrichtung 3 angesprochen
werden, wobei im letzteren Fall die Adress- bzw. Datentreiber 5 bzw. 6 in
den Test mit einbezogen werden.
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Das aus vielen Einzelschritten bestehende Prüfprogramm,
nach dem das Steuerteil 40 arbeitet, ist hierbei nicht
in Form von in Hardware kodierten Schaltungen abgelegt, sondern
frei programmierbar in einem Speicher abgelegt. Hierzu kann ein
eigener Programmdatenspeicher vorgesehen sein, oder das Prüfprogramm
wird in dem zu testenden Speicher abgelegt und die Einzelschritte
durch die Testeinrichtung 4 aus diesen ausgelesen. Da die
Speicherung im Falle der Benutzung des zu testenden Speicherzellenfeldes 2 für die Programmdaten
vermittels ungetesteter Speicherzellen erfolgt, wird erfindungsgemäß die Speicherung
der Einzelschritte redundant vorgenommen, was ein sicheres Auslesen
der Programmeinzelschritte auch bei einzelnen defekten Speicherzellen
ermöglicht.
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Hierzu ist die Testbefehlsleseeinheit 42 erfindungsgemäß so ausgestaltet,
dass sie automatisch die Einzelbefehle redundant aus dem zu testenden Speicherzellenfeld
ausliest und die einzelnen Befehle in Registern 41 und 411 der
Reihe nach ablegt. Aus den Registern 41 und 411 werden
die Testbefehle einzeln an das Steuerteil 40 weitergegeben,
bzw. von diesem mit einem Signal 40c angefordert. Ebenso
kann die Speicherung der Ergebnisse der Vergleichseinheit 43 in
Form der Adressen ADR1-M der defekten Speicherzellen
im Speicherzellenfeld 2 redundant erfolgen, wobei die Adressen
der defekten Speicherzellen zunächst
in Registern 44 und 441 abgelegt werden, und vermittels
einer Schreibeinrichtung 45, die selbsttätig arbeitet,
redundant in das zu testende Speicherzellenfeld eingeschrieben werden. Im
Falle, dass die Daten nicht in dem zu testenden Speicher abgelegt
werde sollen, können
diese in einem externen Speicher bzw. einem gesonderten Testdatenspeicher
abgelegt werden.
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3 zeigt
eine erfindungsgemäße Schaltungsanordnung
von mehreren in bzw. auf einem gemeinsamen Substrat 1 ausgebildeten
Schaltungen 1a, bevorzugterweise Speichern, welche Schaltungen 1a durch
in bzw. auf dem Substrat 1 zwischen den Schaltungen 1a ausgebildete
Zuleitungen 51 miteinander verbunden werden. Die von den
Zuleitungen 51 beanspruchten Flächen der Zwischenräume 55 zwischen
den Schaltungen 1a auf dem Substrat 1 gehen hierbei
nicht notwendigerweise zu Lasten der zur Ausbildung der Schaltungen 1a zur
Verfügung
stehenden Fläche,
da die Zwischenräume
zum Vereinzeln der einzelnen Schaltungen 1a entlang von Schnittkanten 54 dienen.
Die Zuleitungen 51 werden durch eine später durchzuführende Vereinzelung (Zerteilung
des den Schaltungen 1a gemeinsamen Substrats 1 entlang
von Schnittkanten 54) zerstört und nicht mehr benötigt. Zur
Kontaktierung der Schaltungen 1a vermittels der Zuleitungen 51 sind
in einem Zwischenraum 55 oder am Randbereich 56 des
die einzelnen Schaltungen 1a umfassenden Substrats 1 Kontaktflächen 52 zur
elektrischen Kontaktierung der auf dem Substrat ausgebildeten Schaltungen
vorgesehen.
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Somit ist auch eine Stromversorgung
der durch Speicher ausgebildeten Schaltungen 1a im Waferverbund
möglich.
Hierdurch kann der Test der Speicher vermittels einer nach einem
Prüfprogramm arbeitenden
Testeinrichtung, die jeweils pro Speicher oder in Form einer einzigen
und allen Speichern gemeinsamen Testeinrichtung ausgebildet ist,
durch Versorgen der Waferscheibe mit einer Betriebsspannung automatisch
erfolgen; ein Kontaktieren der einzelnen Speicher mit einem Tester
ist nicht mehr notwendig. Das Prüfprogramm,
nach dem die Testeinrichtung arbeitet, ist hierbei in einem oder
mehreren zu testenden Speichern oder einem eigens hierfür vorgesehenen
Programmspeicher abgelegt.
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Durch die Zuleitungen 51 können die
Schaltungen bzw. Testeinrichtungen) mit verschiedenen Systemtakten
verbunden werden, was insbesondere beim Testen von Speicherbausteinen
zur Funktionskontrolle zur Synchronisation insbesondere der Ein/Ausgabeschnittstellen
notwendig sein kann.
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Die Speicherung der durch den Test
gewonnenen Daten kann hierbei in einem durch eine der Zusatz-Schaltungen
ausgebildeten auf bzw. in dem Substrat 1 ausgebildeten
Testspeicher erfolgen, der durch die Zuleitungen 51 mit
einer oder mehreren zu testenden Schaltungen und/oder der Testeinrichtung, die
auch durch eine der Zusatz-Schaltungen ausgebildet sein kann, verbunden
ist. Der Testspeicher, der durch einen mit einer Spannung zu versorgenden flüchtigen
oder einen nicht flüchtigen
Speicher ausgebildet sein kann, und/oder die Testeinrichtung kann auch
in einem Zwischenraum 55 oder am Randbereich 56 des
die einzelnen Schaltungen 1a umfassenden Substrats 1 ausgebildet
sein.
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Gemäß der Erfindung können die
durch den Test gewonnenen Daten entweder durch die Testeinrichtung
selbst oder vermittels einer externen Einrichtung, beispielsweise
in Form einer Redundanzanalyse, ausgewertet werden. Besonders vorteilhaft
ist die Auswertung durch die auf dem Substrat ausgebildete Testeinrichtung,
wenn die Ergebnisse der Redundanzanalyse in einem auf dem Substrat
ausgebildeten nicht flüchtigen
Speicher gespeichert werden können.
Im Gegensatz zu den bisherigen Testverfahren ist bei dem erfindungsgemäßen Ansatz
mit einer auf dem Substrat ausgebildeten Testeinrichtung ein Kontakt
mit einer externen Einrichtung, beispielsweise in Form eines Testers,
höchstens
einmal am Anfang und einmal am Ende des Testens erforderlich. Am Anfang,
um gegebenenfalls das Prüfprogramm
in die Speicherbausteine einzuspeichern, und am Ende, um die gewonnenen
Daten gegebenenfalls zu übermitteln.
Ein Test kann längere
Zeit in Anspruch nehmen, wobei lediglich eine Betriebsspannungsversorgung
während
des Testens notwendig ist. Somit kann ein solcher Test ohne Kontakt
mit der externen Einrichtung ablaufen.
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Sind in dem zu testenden Speicher
das Prüfprogramm
und/oder die Ergebnisse abgespeichert, so sind gegebenenfalls Kopiervorgänge während des Testens
notwendig, um die gespeicherten Informationen vor dem Testen von
noch zu testenden Speicherzellenbereichen in bereits getestete umzuspeichern.
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Die Ergebnisse einer Redundanzanalyse
der externen Einrichtung oder der Testeinrichtung werden schließlich dazu
verwandt, die redundanten Speicherzellen irreversibel den defekten
Speicherzellen zuzuordnen.