DE19819570A1 - Anordnung zum Testen mehrerer Speicherchips auf einem Wafer - Google Patents
Anordnung zum Testen mehrerer Speicherchips auf einem WaferInfo
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Abstract
Die Erfindung betrifft eine Anordnung zum Testen mehrerer Speicherchips (1) auf einem Wafer, bei der unter Verwendung von Nadeln (6) den Speicherchips (1) Versorgungsspannungen (VDD, VSS), ein Initialisierungssignal (I), ein Auslesesignal (CS), ein Taktsignal (CLK) sowie Adressen-, Daten- und Steuersignale zugeführt sind. Die Adressen-, Daten- und Steuersignale werden dabei von einer im Kerf (2) des Speicherchips angeordneten Logik (5) erzeugt und dem Speicherchip (1) direkt zugeführt.
Description
Die vorliegende Erfindung betrifft eine Anordnung zum Testen
mehrerer Speicherchips auf einem Wafer, bei der unter Verwen
dung von Nadeln Speicherchips Versorgungsspannungen, ein Ini
tialisierungssignal, ein Auslesesignal, ein Taktsignal sowie
Adreß-, Daten- und Steuersignale zugeführt sind.
Bisher werden Chips von beispielsweise 64 Mbit DRAMs in klei
nen Gruppen mittels Nadeln von Nadelkarten getestet. Dabei
bereitet es Probleme, eine Nadelkarte mit genügend Nadeln
herzustellen, um eine Vielzahl von Chips - bevorzugt alle
Chips eines Wafers - mit den Nadeln für einen Testlauf zu
kontaktieren.
Die obere Grenze von Nadeln auf einer Nadelkarte liegt der
zeit bei etwa 1000 Nadeln. Damit lassen sich in der Größen
ordnung von etwa 20 bis 50 Chips testen, da jedem einzelnen
Chip über die Nadeln verschiedene Adressen-, Daten-Versor
gungs- und Steuersignale zugeführt werden müssen.
Bekannte Anordnungen sehen also Nadelkarten mit bis zu
1000 Nadeln vor, mit denen gleichzeitig etwa 20 bis 50 Chips
getestet werden können. Problematisch ist dabei auch der re
lativ große Anpreßdruck, der durch die 1000 Nadeln auf die 50
bis 20 Chips ausgeübt wird. Auch ist es schwierig, eine so
große Anzahl von Nadeln für jeden Chip, die in der Größenord
nung von 50 Nadeln je Chip liegt, an ihren Spitzen koplanar
zu gestalten, so daß jeder einzelne Chip auf dem Wafer zuver
lässig getestet werden kann.
Es ist daher Aufgabe der vorliegenden Erfindung, eine Anord
nung zum Testen mehrerer Speicherchips auf einem Wafer zu
schaffen, mit der es möglich ist, wesentlich mehr Speicher
chips als bisher in einem Testlauf mit einer Nadelkarte zu
testen.
Diese Aufgabe wird bei einer Anordnung der eingangs genannten
Art erfindungsgemäß dadurch gelöst, daß wenigstens einige aus
den Adreß-, Daten- und Steuersignalen in einer im Kerf (Säge
rand, enthaltend Teststrukturen und Zentrierungshilfen der
Masken) des Speicherchips angeordneten Logik erzeugt und den
Speicherchips direkt zugeführt sind. Bevorzugt werden dabei
alle Adreß-Daten- und Steuersignale in dieser im Kerf vorge
sehenen Logik erzeugt. Es sei angemerkt, daß unter mehreren
Speicherchips auch einzelne Speicherchips zu verstehen sind,
wie z. B. zwei durch einen Kerf getrennte Speicherchips.
Die Erfindung beschreitet damit einen vom bisherigen Stand
der Technik vollkommen abweichenden Weg: anstelle Verbesse
rungen in den Nadelkarten bzw. Nadeln anzustreben, was an
sich im Zuge der Entwicklung liegen würde, wird eine geson
derte Logik im Kerf des Speicherchips untergebracht, mit de
ren Hilfe Adressen-, Daten- und Steuersignale lokal im Kerf
für jeden Speicherchip erzeugt und direkt diesem zugeführt
werden. Dies hat den wesentlichen Vorteil, daß dann nur noch
Versorgungsspannungen und wenige codierte Ausgangssignale für
jeden Speicherchip über die Nadelkarte zugeführt zu werden
brauchen. Das heißt, es sind so über die Nadelkarte lediglich
noch fünf Kontaktierungen für die Versorgungsspannungen, ein
Initialisierungssignal, ein Auslesesignal und ein Taktsignal
erforderlich, so daß mit einer Nadelkarte mit etwa 1000 Na
deln bis zu 200 Chips getestet werden können.
Die im Kerf verlegte lokale Logik für die einzelnen Speicher
chips erzeugt somit alle benötigten Adressen-, Daten- und
Steuersignale und wertet diese aus. Tritt ein Kehler auf, so
wird ein Fehlersignal ausgegeben, das am Testgerät meldet,
daß ein Fehler aufgetreten ist. Über entsprechend codierte
Signale läßt sich ohne weiteres feststellen, wo dieser Fehler
liegt. Bei vier gleichzeitig geboosteten Wortleitungen werden
hierfür beispielsweise zwei codierte Signale benötigt. Über
den Zeitpunkt, wann ein Fehler aufgetreten ist und die n co
dierten Signale kann dann der genaue Fehlerort festgelegt
werden.
Nachfolgend wird die Erfindung anhand der Zeichnung näher er
läutert, in deren einziger Figur eine Draufsicht auf einen
Speicherchip mit Kerf gezeigt ist.
Die einzige Figur stellt einen Speicherchip 1 dar, der von
einem Kerf bzw. Sägerand 2 umgeben ist. Dieser Kerf 2 fällt
beim Zerlegen des Wafers in die einzelnen Speicherchips 1
durch Sägen weg, so daß nach diesem Zerlegen lediglich die
einzelnen Speicherchips 1 ohne den Kerf 2 zurückbleiben.
Der Speicherchip 1 ist mit verschiedenen Pads (Kontaktkissen)
3, 4, 7 versehen, die mit Nadeln einer Nadelkarte beim Test
durchlauf kontaktiert werden. So sind Pads 3 für ein Initia
lisierungssignal I, ein Taktsignal CLK und ein Select- bzw.
Wählsignal CS und Pads 7 für Versorgungsspannungen VDD bzw.
VSS vorhanden. Außerdem hat der Speicherchip 1 die Pads 4,
die mit Nadeln für Adressen-, Daten- und Steuersignale kon
taktiert werden. Zur Vereinfachung sind in der Figur ledig
lich drei solche Pads 4 gezeigt, obwohl tatsächlich bei einem
Testdurchlauf beispielsweise elf Adressensignale, acht bis
sechzehn Datensignale und fünf Steuersignale anzulegen sind.
Dadurch wird, wie bereits oben erläutert wurde, eine Vielzahl
von Nadeln benötigt, so daß nur relativ wenige Speicherchips
in einer Gruppe gemeinsam mit einer etwa 1000 Nadeln aufwei
senden Nadelkarte getestet werden können.
Erfindungsgemäß ist nun im Kerf 2 eine Logik 5 vorgesehen,
die mit einem Ausgang O verbunden ist und die Adressen-, Da
ten- und Steuersignale direkt an die Pads 4 abgibt. Für diese
Pads 4 werden daher keine Nadeln mehr benötigt, so daß die
Anzahl der für das Testen eines Speicherchips 1 erforderli
chen Nadeln erheblich reduziert werden kann.
Die Nadeln sind schematisch gezeigt und mit dem Bezugszeichen
6 versehen, obwohl diese tatsächlich im wesentlichen senk
recht zur Zeichenebene auf die Pads 3 hinzu verlaufen.
Die Logik 5 übernimmt also die Funktion des Testens mit
Adressen-, Daten- und Steuersignalen, so daß die Anzahl der
insgesamt benötigten Nadeln entsprechend reduziert ist.
Selbstverständlich ist es auch möglich, nur einige dieser Si
gnale über die Logik 5 dem Speicherchip 1 zuzuführen.
Nach dem Testdurchlauf wird der Kerf 2 durch Sägen entfernt,
wodurch auch die dann nicht mehr benötigte Logik 5 abgetrennt
wird.
Die Erfindung nutzt also in vorteilhafter Weise den durch den
Kerf gegebenen Platz aus, um hier mit Hilfe der zusätzlichen
Logik 5 für eine Reduzierung der Anzahl der benötigten Nadeln
6 zu sorgen.
Die Logik 5 kann gegebenenfalls auch so im Kerf angeordnet
werden, daß sie mehrere Halbleiterchips mit den entsprechen
den Adressen-, Daten- und Steuersignalen versorgt, so daß
beispielsweise eine Logik 5 zwei oder auch mehreren Speicher
chips 1 zugeordnet ist.
Auch ist es möglich, bei der erfindungsgemäßen Anordnung die
Anzahl der Nadeln einer Nadelkarte zu erhöhen, da die Nadeln
selbst weiter voneinander beabstandet angeordnet werden kön
nen, was darauf beruht, daß für einen einzelnen Speicherchip
weniger Nadeln benötigt werden.
Claims (2)
1. Anordnung zum Testen mehrerer Speicherchips (1) auf einem
Wafer, bei der unter Verwendung von Nadeln (6) den Spei
cherchips (1) Versorgungsspannungen (VDD, VSS), ein Ini
tialisierungssignal (I), ein Auslesesignal (CS), ein
Taktsignal (CLK) sowie Adressen-, Daten- und Steuersigna
le zugeführt sind,
dadurch gekennzeichnet,
daß wenigstens ein Teil der Adressen-, Daten- und Steuer
signale in einer im Kerf (Sägerand) (2) des Speicherchips
(1) angeordnete Logik (5) erzeugt und den Speicherchips
(1) direkt zugeführt sind.
2. Anordnung nach Anspruch 1,
dadurch gekennzeichnet,
daß die Adressen-, Daten- und Steuersignale alle in der
Logik (5) erzeugt und den Speicherchips (1) direkt zuge
führt sind.
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