DE10002139A1 - Datenspeicher - Google Patents
DatenspeicherInfo
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Abstract
Datenspeicher mit einem aus einer Vielzahl von Datenspeichereinheiten bestehenden Haupt-Datenspeicher (2), einem Redundanz-Datenspeicher (3), der aus mehreren Redundanz-Datenspeichereinheiten zum Ersatz fehlerhafter Datenspeichereinheiten des Haupt-Datenspeichers (2) besteht, und mit einer Redundanz-Steuerlogik (4) zum Steuern des Zugriffs auf den Redundanz-Datenspeicher (3), wobei der Haupt-Datenspeicher (2) und der Redundanz-Datenspeicher (3) über Datenleitungen (9, 12) parallel zueinander an einen Datenbus (6) angeschlossen sind, und wobei der Haupt-Datenspeicher (2) und die Redundanz-Steuerlogik (4) parallel zueinander über Adressenleitungen (10, 15) an einen Adressenbus (7) zur Adressierung von Datenspeichereinheiten in dem Datenspeicher (1) angeschlossen sind.
Description
Die Erfindung betrifft einen Datenspeicher mit geringer Zu
griffszeit, der einen Haupt-Datenspeicher und einen Redun
danz-Datenspeicher zum Ersatz fehlerhafter Datenspeicherein
heiten des Haupt-Datenspeichers aufweist.
Die Größe von Datenspeichern sowie der Integrationsgrad von
Datenspeichern nimmt aufgrund der gestiegenen Anforderungen
insbesondere bei kundenspezifischen ASIC-Schaltungen immer
mehr zu. Aufgrund des notwendigen hohen Integrationsgrades
und der notwendigen großen Speichergrößen werden im Verlaufe
des komplexen Herstellungsvorganges neben den funktionieren
den Datenspeichereinheiten auch vereinzelt fehlerhafte Daten
speichereinheiten erzeugt. Zum Auffinden derartiger fehler
hafter Speicherzellen werden Datenspeicher nach ihrer Her
stellung einem Speichertest unterzogen, bei dem Test-
Datenmuster an den Speicher angelegt werden, und anschließend
geprüft wird, ob die ausgelesenen Daten einem erwarteten
Testdatenauslesemuster entsprechen.
Damit nicht wenige ausgefallene Datenspeichereinheiten dazu
führen, dass der gesamte hergestellte Datenspeicher funkti
onsuntüchtig ist, werden bei Datenspeichern zunehmend zusätz
lich redundante Speicherbereiche vorgesehen, die zum Ersatz
fehlerhafter Datenspeichereinheiten dienen. Bei einem in Rei
hen und Spalten organisierten Datenspeicher werden hierzu zu
sätzlich auf dem Datenspeicherchip Ersatzspeicherreihen und
Ersatzspeicherspalten eingebaut.
Fig. 1 zeigt schematisch den Aufbau eines Datenspeichers mit
einem redundanten Speicherbereich nach dem Stand der Technik.
Nach erfolgtem Speichertest des Datenspeichers wird das aus
gelesene Testdatenmuster zunächst gespeichert und durch Ver
gleich mit erwarteten Testausgabemustern die Adressen der
fehlerhaften Datenspeichereinheiten des Datenspeichers be
stimmt. Die bestimmten fehlerhaften Adressen werden in die
Redundanzlogik einprogrammiert, so dass beim Zugriff auf die
Adresse einer fehlerhaften Datenspeichereinheit innerhalb des
Datenspeichers auf eine Ersatz-Datenspeichereinheit innerhalb
des Redundanz-Datenspeichers zugegriffen wird. Um zu testen,
ob die Adressenumleitung innerhalb der Redundanzlogik erfolg
reich beendet wurde, wird in einem anschließenden weiteren
Testschritt durch Vergleich von Testdatenmustern überprüft,
ob der Speicher nunmehr funktionstüchtig ist.
Bei einem Speicherzugriff auf den Datenspeicher erfolgt zu
nächst ein Adressenvergleich in der Redundanzlogik und an
schließend wird, sofern die adressierte Datenspeichereinheit
nicht fehlerhaft ist, auf die adressierte Datenspeicherein
heit innerhalb des Datenspeichers zugegriffen oder, falls die
adressierte Datenspeichereinheit als fehlerhafte Datenspei
chereinheit erkannt wird, auf eine Ersatz-Datenspeicher
einheit innerhalb des redundanten Speichers zugegriffen.
Ein Nachteil der in Fig. 1 dargestellten Anordnung nach dem
Stand der Technik besteht darin, dass der redundante Speicher
in den ursprünglichen Datenspeicher integriert ist. Bei einem
vorgegebenen Datenspeicher mit vorbestimmter Größe, bspw. ei
nem RAM-Speicher mit einem Megabyte Speicherplatz, muss der
Datenspeicher zur Integration eines redundanten Speicherraums
schaltungstechnisch entsprechend angepasst werden.
Der in Fig. 1 dargestellte Speicher weist ferner den schwer
wiegenden Nachteil auf, dass der Speicherzugriff auf eine Datenspeichereinheit
relativ lange dauert. Die Speicherzu
griffszeit TZugriff auf eine Datenspeichereinheit innerhalb des
in Fig. 1 dargestellten Speichers ist die Summe aus der
Adressenvergleichszeit TV, die zum Adressenvergleich inner
halb der Redundanzlogik benötigt wird, und der Zugriffszeit
auf den Datenspeicher TZD.
TZugriff = TZD + TV
Es ist die Aufgabe der vorliegenden Erfindung einen Daten-
Speicher mit redundanten Speicher zu schaffen, der eine mög
lichst kurze Speicherzugriffszeit aufweist.
Diese Aufgabe wird erfindungsgemäß durch einen Daten-Speicher
in dem in Patentanspruch 1 angegebenen Merkmalen gelöst.
Die Erfindung schafft einen Datenspeicher mit einem aus einer
Vielzahl von Daten-Speichereinheiten bestehenden Haupt-
Datenspeicher, einem Redundanz-Datenspeicher, der aus mehre
ren Redundanz-Datenspeichereinheiten zum Ersatz fehlerhafter
Datenspeichereinheiten des Haupt-Datenspeichers besteht, und
mit einer Redundanz-Steuerlogik zum Steuern des Zugriffs auf
den Redundanz-Datenspeicher, wobei der Haupt-Datenspeicher
und der Redundanz-Datenspeicher über Datenleitungen parallel
zueinander an einen Datenbus angeschlossen sind, wobei der
Haupt-Datenspeicher und die Redundanzsteuerlogik parallel zu
einander über Adressleitungen an einem Adressenbus zur Adres
sierung von Datenspeichereinheiten in dem Daten-Speicher an
geschlossen sind.
Ein Vorteil des erfindungsgemäßen Datenspeichers besteht dar
in, dass er über einen redundanten Speicher verfügt, ohne
dass der Haupt-Datenspeicher schaltungstechnisch angepasst
werden muss.
Ein weiterer Vorteil des Datenspeichers mit den in Patentan
spruch 1 angegebenen Merkmalen ist seine Testfreundlichkeit,
da bei Anlegen eines Testmusters zur Überprüfung der Funkti
onstüchtigkeit des Datenspeichers der Redundanz-Datenspeicher
sofort mitgetestet werden kann.
Bei einer bevorzugten Ausführungsform des Datenspeichers
weist die Redundanz-Steuerlogik einen Adressenspeicher mit
mehreren Adressen-Speichereinheiten auf, die Adressen von
fehlerhaften Daten-Speichereinheiten des Haupt-Datenspeichers
abspeichern.
Die Adressenspeichereinheiten sind bei einer Ausführungsform
des Daten-Speichers Assoziativ-Speichereinheiten CAM, die mit
dem Adressenbus verbunden sind, wobei die Assoziativ-
Speichereinheiten zum Freischalten zugehöriger Redundanz-
Datenspeichereinheiten des Redundanz-Datenspeichers vorgese
hen sind.
Bei einer weiteren Ausführungsform sind die Adressen-
Speichereinheiten Adressen-Speicherregister.
Die Adressen-Speicherregister weisen dabei vorzugsweise je
weils ein Flag-Bit auf, das anzeigt, ob der Inhalt des Adres
sen-Speicherregisters gültig ist.
Die Redundanz-Steuerlogik weist vorzugsweise mehrere Kompara
toren auf, die jeweils mit einem Adressen-Speicherregister
und dem Adressenbus verbunden sind und eine zugehörige Redun
danz-Datenspeichereinheit des Redundanz-Datenspeichers freischalten,
wenn die in dem Adressenbus anliegende Adresse mit
der in dem Adressen-Speicherregister abgespeicherten Adresse
übereinstimmt.
Die Redundanz-Steuerlogik steuert vorzugsweise einen ersten
Multiplexer zum Auslesen von Daten aus dem Haupt-
Datenspeicher oder aus dem Redundanz-Datenspeicher.
Bei einer weiteren bevorzugten Ausführungsform sind der
Haupt-Datenspeicher, der Redundanz-Datenspeicher und die Red
undanz-Steuerlogik parallel zueinander an einen Steuerbus zum
Steuern des Lese- oder Schreibzugriffs auf den Datenspeicher
angeschlossen.
Bei einer besonders bevorzugten Ausführungsform des erfin
dungsgemäßen Datenspeichers ist der Adressenspeicher mit ei
nem programmierten, nicht löschbaren Adressen-Festwert
speicher zum dauerhaften Abspeichern von Adressen fehlerhaf
ter Daten-Speichereinheiten des Haupt-Datenspeichers verbun
den.
Die Redundanz-Steuerlogik steuert vorzugsweise einen zweiten
Multiplexer der eingangsseitig mit dem Redundanz-
Datenspeichereinheiten des Redundanz-Speichers verbunden ist
und zum Auslesen von Daten aus einer der Redundanz-
Datenspeichereinheiten dient.
Die Redundanz-Datenspeichereinheiten des Redundanz-Speichers
sind dabei vorzugsweise Daten-Register.
Bei einer bevorzugten Ausführungsform ist der Haupt-
Datenspeicher ein RAM-Datenspeicher.
Bei einer weiteren bevorzugten Ausführungsform ist der Haupt-
Datenspeicher ein SRAM-Datenspeicher.
Eine Adresse einer fehlerhaften Daten-Speichereinheit des
Haupt-Datenspeichers ist vorzugsweise in einer Adressen-
Speichereinheit des Adressenspeichers aus einer in dem Daten
speicher integrierten Speicher-Testlogik, aus einem Testauto
maten oder aus dem Adressen-Festwertspeicher auslesbar und in
die Adressen-Speichereinheit einschreibbar.
Im weiteren werden bevorzugte Ausführungsformen des erfin
dungsgemäßen Datenspeichers zur Erläuterung erfindungswesent
licher Merkmale unter Bezugnahme auf die beigefügten Figuren
beschrieben.
Es zeigen:
Fig. 1 einen Daten-Speicher mit redundantem Speicher nach
dem Stand der Technik;
Fig. 2 ein Blockschaltbild des erfindungsgemäßen Daten-
Speichers mit einem Redundanz-Datenspeicher;
Fig. 3 eine erste Ausführungsform des erfindungsgemäßen Da
tenspeichers;
Fig. 4 eine zweite Ausführungsform des erfindungsgemäßen Da
tenspeichers;
Fig. 5 ein Ablaufdiagramm, das das Testen und die Adressen
umprogrammierung bei dem erfindungsgemäßen Daten-Speichers
darstellt;
Fig. 2 zeigt ein Blockschaltbild des erfindungsgemäßen Da
tenspeichers 1. Der Datenspeicher 1 weist einen Haupt-
Datenspeicher 2, einen Redundanz-Datenspeicher 3, eine Redun
danz-Steuerlogik 4 und einen Datenauslese-Multiplexer 5 auf.
Der Haupt-Datenspeicher 2 ist vorzugsweise ein RAM-Speicher
insbesondere ein SRAM-Speicher. Der Datenspeicher 1 ist an
einen Datenbus 6, einen Adressbus 7 und an einen Steuerbus 8
angeschlossen. Dabei ist der Haupt-Datenspeicher 2 über Da
tenleitungen 9 an den Datenbus 6, über Adressenleitungen 10
an den Adressenbus 7 und über Steuerleitungen 11 an den Steu
erbus 8 angeschlossen. Der Redundanz-Datenspeicher 3 ist über
Datenleitungen 12 mit dem Datenbus 6, über Adressenleitungen
13 mit dem Adressenbus 7 und über Steuerleitungen 14 mit dem
Steuerbus 8 verbunden. Die Redundanz-Steuerlogik 4 ist über
Adressenleitungen 15 mit dem Adressenbus 7 und über Steuer
leitungen 16 an den Steuerbus 8 angeschlossen.
Der Haupt-Datenspeicher 2 ist über Datenausleseleitungen 17
an einen ersten Eingang des Daten-Auslesemultiplexers 5 und
der Redundanz-Datenspeicher 3 ist über Datenausleseleitungen
18 an einen zweiten Eingang des Daten-Auslesemultiplexers 5
geschaltet. Der Daten-Auslesemultiplexer 5 kann ausgangssei
tig über Datenleitungen 19 mit dem Datenbus 6 oder einem wei
teren Datenbus verbunden sein.
Die Redundanz-Steuerlogik 4 steuert über eine Steuerleitung
20 das Einschreiben von Daten in den Redundanz-Datenspeicher
3 und über eine Steuerleitung 21 das Umschalten des Daten-
Auslesemultiplexers 5 zwischen den Datenausleseleitungen
17, 18.
Der Haupt-Datenspeicher 2 besteht aus einer Vielzahl von Da
tenspeichereinheiten. Bei den Datenspeichereinheiten kann es
sich um einzelne Datenbits, Datenwörter, Datenspalten, Daten
reihen, Datenfelder oder Daten-Makrobereiche handeln. Die Da
tenspeichereinheiten sind durch eine eigene individuelle
Adresse adressierbar.
Der redundante Datenspeicher 3 weist mehrere Redundanz-
Datenspeichereinheiten zum Ersatz von fehlerhaften Datenspei
chereinheiten innerhalb des Haupt-Datenspeichers 2 auf. Die
Anzahl der Redundanz-Datenspeichereinheiten ist dabei erheb
lich geringer als die Anzahl der Datenspeichereinheiten in
nerhalb des Hauptdatenspeichers 2. Werden im Herstellungspro
zess des Datenspeichers 1 fehlerhafte Datenspeichereinheiten
innerhalb des Haupt-Datenspeichers 2 hergestellt, übernehmen
die Redundanz-Datenspeichereinheiten innerhalb des Redundanz-
Datenspeichers 3 deren Speicherfunktionen. Die redundante
Steuerlogik 4 steuert den Zugriff auf den Redundanz-
Datenspeicher 3, wenn ein Zugriff auf eine fehlerhafte Daten
speichereinheit des Haupt-Datenspeichers 2 festgestellt wird.
Der Haupt-Datenspeicher 2 und der Redundanz-Datenspeicher 3
sind über die Daten-Einschreibleitungen 10, 12 parallel zuein
ander an den Datenbus 6 angeschlossen. Ausgangsseitig ist der
Haupt-Datenspeicher 2 und der Redundanz-Datenspeicher 3 über
den Daten-Auslesemultiplexer 5 und die Daten-Ausleseleitungen
19 ebenfalls parallel an den Datenbus 6 geschaltet.
Der Haupt-Datenspeicher 2 und die Redundanz-Steuerlogik 4
sind parallel zueinander über die Adressenleitungen 10,15 an
den Adressenbus 7 zur Adressierung von Datenspeichereinheiten
in dem Datenspeicher 1 angeschlossen.
Bei der in Fig. 3 gezeigten Ausführungsform ist der Redun
danz-Datenspeicher 3 und die Redundanz-Steuerlogik 4 in einem
Bauelement integriert, wodurch die elektrische Verschaltung
mit einem bereits vorhandenen Haupt-Datenspeicher 2 erleich
tert wird.
Die Redundanz-Steuerlogik 4 enthält einen Adressenspeicher 22
mit mehreren Adressen-Speichereinheiten 22a bis 22g, in die
Adressen von fehlerhaften Daten-Speichereinheiten innerhalb
des Haupt-Datenspeichers 2 abspeicherbar sind. Die Adressen-
Speichereinheiten 22a bis 22g sind Adressen-Speicherregister.
Dabei weist jedes Adressen-Speicherregister 22a bis 22g vor
zugsweise ein Flag-Bit auf, welches anzeigt, ob der Inhalt
des Adressen-Speicherregisters gültig ist.
Die Redundanz-Steuerlogik 4 enthält ferner eine Adressen-
Vergleichsschaltung 23 mit mehreren Adressen-Komparatoren 23a
bis 23g, die jeweils mit einem Adressen-Speicherregister 22a
bis 22g über interne Adressleitungen 24a bis 24g und mit dem
Adressenbus 7 über Adressleitungen 15 verbunden sind. Die
Komparatoren 23a bis 23g weisen jeweils Adressenbits-
Vergleichsschaltungen zum Vergleich der an den Adressenlei
tungen 15 und den internen Adressenleitungen 24 anliegenden
Adressen-Bit-Pegel auf. In die Adressen-Register 22a bis 22g
werden nach erfolgtem Speichertest die Adressen von fehler
haften Daten-Speichereinheiten innerhalb des Haupt-
Datenspeichers 2 eingeschrieben.
Ist die an den Adressleitungen 15 anliegende Adresse mit ei
ner in einem Adressen-Register 22a bis 22g abgespeicherten
Adressenregister identisch, wird dies in der Adressenver
gleichsschaltung erkannt und über Steuerleitungen 25a bis 25g
eine zugehörige Redundanz-Datenspeichereinheit 26a bis 26g
des Redundanz-Datenspeichers 3 aktiviert und die entsprechen
de Redundanz-Datenspeichereinheit 26a bis 26g über einen internen
Daten-Auslesemultiplexer 27 des Redundanz-
Datenspeichers 3 an den Daten-Auslesemultiplexer 5 geschal
tet. Die Redundanz-Datenspeichereinheiten 26a bis 26g des
Redundanz-Datenspeichers 3 sind über interne Datenleitungen
28a bis 28g mit den internen Multiplexer 27 des Redundanz-
Datenspeichers 3 verbunden.
Wenn beispielsweise die an den Adressleitungen 15 anliegende
Adresse mit der in dem Adressen-Speicherregister 22a abge
speicherten Adresse übereinstimmt, wird dies durch den Kompa
rator 23a der Adressenvergleichsschaltung 23 erkannt und die
Redundanz-Datenspeichereinheit 26a des Redundanz-
Datenspeichers 3 wird über die Steuerleitung 25a aktiviert.
Die Adressenvergleichsschaltung 23 schaltet den Multiplexer
27 über die Steuerleitung 22 derart, dass die interne Leitung
28a an die Ausgangsleitung 18 des Multiplexers 27 durchge
schaltet wird. Gleichzeitig steuert die Adressenvergleichs
schaltung 23 den Multiplexer 5 derart, dass dieser die Daten
leitung 18 an die Datenleitung 19 schaltet, so dass die in
der Redundanz-Datenspeichereinheit 26a enthaltenen Daten über
die Datenleitungen 19 an den Datenbus 6 ausgegeben werden.
Liegt umgekehrt keine Adresse zur Adressierung einer fehler
haften Datenspeichereinheit innerhalb des Haupt-
Datenspeichers 2 an dem Adressbus 7 an, wird über die Adress
leitungen 10 die entsprechende Datenspeichereinheit adres
siert und deren Inhalt über die Datenausleseleitungen 17 und
die Datenausleseleitungen 19 an den Datenbus 6 abgegeben.
Hierzu wird der Multiplexer 5 derart geschaltet, das die Da
tenleitungen 17 mit den Datenleitungen 19 direkt verbunden
sind.
Der Datenzugriff auf eine Datenspeichereinheit innerhalb des
Haupt-Datenspeichers 2 erfolgt dabei sehr schnell, da der
Adressenvergleich innerhalb der Redundanz-Steuerlogik 4 zeit
lich parallel erfolgt. Der Redundanz-Datenspeicher 3 weist
eine viel geringere Zugriffszeit auf als der Haupt-
Datenspeicher 2. Während der Haupt-Datenspeicher 2 über eine
Vielzahl von Datenspeichereinheiten verfügt, besitzt der Red
undanz-Datenspeicher 3 nur einige Redundanz-Datenspeicher Re
gister 26a bis 26g zum Ersatz fehlerhafter Datenspeicherein
heiten innerhalb des Haupt-Datenspeichers 2. Auch die durch
die Adressenvergleichsschaltung 23 für den Adressenvergleich
benötigte Zeit TV ist relativ kurz, so dass die Summe der
Adressenvergleichszeit TV und der Speicherzugriffszeit auf
den Redundanz-Datenspeichers 3 TZR geringer ist als die Zu
griffszeit TZH auf den Haupt-Datenspeicher 2.
TV + TZR < TZH
Somit ergibt sich die Speicherzugriffszeit auf den erfin
dungsgemäßen Datenspeicher 1 bei einem Zugriff auf eine
nicht-fehlerhafte Datenspeichereinheit des Haupt-
Datenspeichers 2 zu:
TZ = TZH + TMUX
wobei TMUX die Schaltzeit des Multiplexers 5 ist.
Die Schaltzeit des Multiplexers 5 TMUX ist sehr niedrig. Sie
ist weitaus niedriger als die Adressenvergleichszeit der
Adressenvergleichsschaltung 23.
TMUX << TV
Wie man durch Vergleich des Aufbaus des erfindungsgemäßen Da
tenspeichers mit dem in Fig. 1 gezeigten schaltungstechni
schen Aufbau nach dem Stand der Technik erkennen kann, ist
die Speicherzugriffszeit TZ bei der herkömmlichen Anordnung
weitaus höher als bei dem erfindungsgemäßen Datenspeicher 1.
Bei dem herkömmlichen Datenspeicher beträgt die Speicherzu
griffszeit TZ:
TZ = TV + TZH
wobei
TV die Adressenvergleichszeit ist, die die Redundanzlogik be nötigt, um festzustellen, ob eine fehlerhafte Adresse an dem Adressenbus A anliegt und
TZN die Speicherzugriffszeit auf den Haupt-Datenspeicher dar stellt.
TV die Adressenvergleichszeit ist, die die Redundanzlogik be nötigt, um festzustellen, ob eine fehlerhafte Adresse an dem Adressenbus A anliegt und
TZN die Speicherzugriffszeit auf den Haupt-Datenspeicher dar stellt.
Demgegenüber beträgt die maximale Speicherzugriffszeit TZ des
erfindungsgemäßen Datenspeichers 1:
TZ = TMUX + TZH wenn TV + TZR < TZH
wobei TMUX die Schaltzeit des Multiplexers 5 ist und
TZH die Speicherzugriffszeit auf den Haupt-Datenspeicher 2
darstellt.
Dieser Zeitvorteil wird dadurch erzielt, das während der
Speicherzugriffszeit TZH auf Datenspeichereinheiten innerhalb
des Haupt-Datenspeichers 2 gleichzeitig parallel bereits der
Adressenvergleich innerhalb der Redundanz-Steuerlogik 4 ge
schieht und nach Beendigung des Speicherzugriffs auf den
Haupt-Datenspeicher 2 lediglich in Abhängigkeit von dem Vergleichsergebnis
zwischen dem Redundanz-Datenspeicher 3 und
dem Haupt-Datenspeicher 2 durch den Multiplexer 5 umgeschal
tet wird.
Wie man in Fig. 3 erkennen kann, sind der Haupt-Daten
speicher 2, der Redundanz-Datenspeicher 3 sowie die Redun
danz-Steuerlogik 4 parallel zueinander über Steuerleitungen
11, 14, 16 an den Steuerbus 8 zum Steuern eines Lese- oder
Schreibzugriffs auf den Datenspeicher 1 angeschlossen. Der
Schreibvorgang in den Redundanz-Datenspeicher 3 erfolgt in
zwei Schritten. Bei einer ansteigenden Taktflanke werden die
Eingabeadressen und die Eingabedaten in einem Zwischenspei
cher abgespeichert. Die Komparatoren 23a bis 23g vergleichen
die Eingabeadresse mit den Inhalten der Adressen-
Speicherregister 22a bis 22g. Falls eine der abgespeicherten
Adressen der Eingabeadresse entspricht, werden die zwischen
gespeicherten Eingabedaten an das entsprechende Daten-
Speicherregister 26a bis 26g bei der nächsten Taktflanke ein
geschrieben.
Der Adressenspeicher 22 ist bei der in Fig. 3 gezeigten be
vorzugten Ausführungsform über Adresseneinleseleitungen 29a
bis 29g mit einem Adressen-Festwertspeicher 30 zum dauerhaf
ten Abspeichern von Adressen fehlerhafter Datenspeicherein
heiten des Haupt-Datenspeichers 2 verbunden.
Die nach dem Testen des Datenspeichers 1 fehlerhaft erkannten
Adressen werden in dem Adressen-Festwertspeicher 30 fest ein
programmiert. Der Adressen-Festwertspeicher 30 ist vorzugs
weise ein nicht-flüchtiger Speicher. Der Adressen-Fest
wertspeicher 30 besteht vorzugsweise aus Sicherungen (fuses)
die nach dem Testvorgang entsprechend den fehlerhaft erkann
ten Adressen gebrannt werden.
Der Adressenspeicher 22 enthält vorzugsweise mehrere Adres
sen-Speicherregister 22a bis 22g die jeweils ein Flagbit auf
weisen, das anzeigt, ob der Inhalt des Adressenregisters 22a
bis 22g gültig ist. Falls nach dem Testen erkannt wird, dass
der Haupt-Datenspeicher 2 keine fehlerhaften Datenspei
chereinheiten enthält, wird die Redundanz-Steuerlogik 4 de
aktiviert, indem alle Flagbits zurückgesetzt bleiben.
Fig. 4 zeigt eine alternative Ausführungsform der Redundanz-
Steuerlogik 4, bei der die Adressen-Speichereinheiten 22a bis
22g des Adressenspeichers 22 sind dabei mit dem Adressenbus 7
verbundene Assoziativspeichereinheiten sind zum Freischalten
der zugehörigen Redundanz-Datenspeichereinheiten 26a bis 26g
des Redundanz-Datenspeichers 3.
Fig. 5 zeigt ein Ablaufdiagramm zur Darstellung des Program
miervorgangs des erfindungsgemäßen Datenspeichers mit Adres
sen von fehlerhaften Datenspeichereinheiten.
In einem Schritt S0 wird ein Speichertest gestartet. An
schließend wird der Schritt S1 eine Initialisierung von Fel
dern und Adressenspeicherregistern durchgeführt. In einem
Schritt S2 wird eine Adresse an den Adressenbus 7 und ein
Testdatum an den Datenbus 6 angelegt. Im Schritt S3 wird aus
gewertet, ob der am Datenbus 6 anliegende ausgegebene Daten
wert einem erwarteten Datenausgabewert entspricht. Falls dies
der Fall ist, wird im Schritt S4 entschieden, ob der Test be
endet ist. Falls der Testdurchlauf des Haupt-Datenspeichers 2
noch nicht beendet worden ist, wird im Schritt S5 die nächste
Adresse generiert und im Schritt S2 erneut an den Adressenbus
7 angelegt. Die aus den Schritten S2, S3, S4, S5 bestehende
Schleife wird für alle Adressen des Haupt-Datenspeichers 2
durchlaufen.
Falls im Schritt S3 festgestellt wird, dass der ausgegebene
Datenwert nicht dem erwarteten Testdatenwert entspricht, wird
erkannt, dass die entsprechende Datenspeichereinheit inner
halb des Haupt-Datenspeichers 2 fehlerhaft ist. In einem
Schritt S6 wird überprüft, ob noch freie Adressen-
Speicherregister bzw. Assoziativspeicher 22a bis 22g inner
halb der Redundanz-Steuerlogik 4 vorhanden sind. Falls der
Adressenspeicher 22 der Redundanz-Steuerlogik 4 bereits mit
Adressen von fehlerhaften Datenspeichereinheiten gefüllt ist
und somit keine weiteren Adressen-Speichereinheiten innerhalb
der Redundanz-Steuerlogik 4 zur Verfügung stehen, kann der
derart fehlerhaft hergestellte Datenspeicher 1 nicht mehr re
pariert werden, da zu viele Herstellungsfehler aufgetreten
sind und der in Fig. 5 dargestellte Ablauf gibt im Schritt
S7 ein Anzeigesignal ab, welches anzeigt, dass eine Reparatur
des Datenspeichers 1 nicht durchgeführt werden kann.
Falls in Schritt S6 festgestellt wird, dass noch ein freie
Adressen-Speichereinheit 22a bis 22g innerhalb der Redundanz-
Steuerlogik 4 vorhanden ist, wird im Schritt S8 die als feh
lerhaft erkannte Adresse in die Adressen-Speichereinheit des
Adressenspeichers 22 eingeschrieben und gegebenenfalls ein
vorhandenes Flagbit gesetzt.
Im Schritt S8 werden die anzulegenden Testdaten zurückgesetzt
und der Test neu begonnen.
Die Adressen der als fehlerhaft erkannten Daten-
Speichereinheiten innerhalb des Haupt-Datenspeichers 2 werden
an Adressen-Speichereinheiten 22a bis 22g des Adressenspeichers
22 innerhalb der Redundanz-Steuerlogik 4 eingeschrie
ben. Die als fehlerhaft erkannten Adressen können dabei von
einer in dem Datenspeicher 1 integrierten eingebauten Spei
chertestlogik BIST, einem Testautomaten TA oder aus dem
Adressen-Festwertspeicher 30 stammen. Durch die parallele An
ordnung des Redundanz-Datenspeichers 3 und des Haupt-
Datenspeichers 2 in Bezug auf den Datenbus 6 sowie durch die
parallele Anordnung der Redundanz-Steuerlogik 4 und des
Haupt-Datenspeichers 2 in Bezug auf den Adressenbus 7 wird
die Speicherzugriffszeit aus dem Datenspeicher 1 erheblich
verkürzt.
Die Redundanz-Steuerlogik 4 sowie der Redundanz-Datenspeicher
3 können als ein elektronisches Bauelement integriert aufge
baut werden. Hierdurch kann ein bestehender Haupt-
Datenspeicher 2 in einfacher Weise durch das Schalten mit ei
nem derart integrierten Bauelement über einen Multiplexer 5
mit einem redundanten Speicherraum versehen werden.
Bei einer weiteren bevorzugten Ausführungsform ist der Multi
plexer 5 mit der Redundanz-Steuerlogik 4 und dem Redundanz-
Datenspeicher 3 sowie dem Adressen-Festwertspeicher 30 in ei
ner elektronischen Schaltung integriert. Ein derart inte
griertes Bauelement muss zur Erweiterung eines vorhandenen
Haupt-Datenspeichers 2 lediglich an den Datenbus 6, den
Adressenbus 7, den Steuerbus 8 sowie über die Leitung 17 an
den Haupt-Datenspeicher 2 angeschlossen werden.
1
Datenspeicher
2
Haupt-Datenspeicher
3
Redundanz-Datenspeicher
4
Redundanz-Steuerlogik
5
Multiplexer
6
Datenbus
7
Adressbus
8
Steuerbus
9
Dateneinleseleitungen
10
Adressleitungen
11
Steuerleitungen
12
Dateneinleseleitungen
13
-
14
Steuerleitungen
15
Adressleitungen
16
Steuerleitungen
17
Datenausleseleitungen
18
Datenausleseleitungen
19
Datenleitungen
20
Steuerleitungen
21
Steuerleitungen
22
Adressenspeichereinheit
23
Adressenvergleichsschaltung
24
Leitungen
25
Leitungen
26
Redundanz-Datenspeichereinheiten
27
Multiplexer
28
Datenausleseleitungen
29
Leitungen
30
Adressen-Festwertspeicher
Claims (15)
1. Datenspeicher mit
einem aus einer Vielzahl von Datenspeichereinheiten beste henden Haupt-Datenspeicher (2),
einem Redundanz-Datenspeicher (3), der aus mehreren Redun danz-Datenspeichereinheiten zum Ersatz fehlerhafter Daten speichereinheiten des Haupt-Datenspeichers (2) besteht, und
mit einer Redundanz-Steuerlogik (4) zum Steuern des Zu griffs auf den Redundanz-Datenspeicher (3),
wobei der Haupt-Datenspeicher (2) und der Redundanz- Datenspeicher (3) über Datenleitungen (9, 12) parallel zu einander an einen Datenbus (6) angeschlossen sind, und
wobei der Haupt-Datenspeicher (2) und die Redundanz- Steuerlogik (4) parallel zueinander über Adressenleitungen (10, 15) an einen Adressenbus (7) zur Adressierung von Da tenspeichereinheiten in dem Datenspeicher (1) angeschlos sen sind.
einem aus einer Vielzahl von Datenspeichereinheiten beste henden Haupt-Datenspeicher (2),
einem Redundanz-Datenspeicher (3), der aus mehreren Redun danz-Datenspeichereinheiten zum Ersatz fehlerhafter Daten speichereinheiten des Haupt-Datenspeichers (2) besteht, und
mit einer Redundanz-Steuerlogik (4) zum Steuern des Zu griffs auf den Redundanz-Datenspeicher (3),
wobei der Haupt-Datenspeicher (2) und der Redundanz- Datenspeicher (3) über Datenleitungen (9, 12) parallel zu einander an einen Datenbus (6) angeschlossen sind, und
wobei der Haupt-Datenspeicher (2) und die Redundanz- Steuerlogik (4) parallel zueinander über Adressenleitungen (10, 15) an einen Adressenbus (7) zur Adressierung von Da tenspeichereinheiten in dem Datenspeicher (1) angeschlos sen sind.
2. Datenspeicher nach Anspruch 1,
dadurch gekennzeichnet,
dass die Redundanz-Steuerlogik (4) einen Adressenspeicher
(22) mit mehreren Adressen-Speichereinheiten (22a-22g)
aufweist, die Adressen von fehlerhaften Datenspeicherein
heiten des Haupt-Datenspeichers (2) abspeichern.
3. Datenspeicher nach Anspruch 1 oder 2,
dadurch gekennzeichnet,
dass die Adressenspeichereinheiten (22a-22g) mit dem
Adressenbus (7) verbundene Assoziativspeichereinheiten CAM
sind.
4. Datenspeicher nach Anspruch 1 oder 2,
dadurch gekennzeichnet,
dass die Adressenspeichereinheit (22a-22g) Adressen-
Speicherregister sind.
5. Datenspeicher nach Anspruch 4,
dadurch gekennzeichnet,
dass jedes Adressenspeicherregister ein Flag-Bit aufweist,
das anzeigt, ob der Inhalt des Adressenspeicherregisters
gültig ist.
6. Datenspeicher nach Anspruch 4 oder 5,
dadurch gekennzeichnet,
dass die Redundanz-Steuerlogik (4) mehrere Komparatoren
aufweist, die jeweils mit einem Adressenspeicherregister
und dem Adressenbus (7) verbunden sind und eine zugehörige
Redundanz-Datenspeichereinheit (26a-26g) des Redundanz-
Datenspeichers (3) freischalten, wenn die an dem Adressen
bus (7) anliegende Adresse mit der in dem Adressenspei
cherregister abgespeicherten Adresse übereinstimmt.
7. Datenspeicher nach einem der vorangehenden Ansprüche,
dadurch gekennzeichnet,
dass die Redundanz-Steuerlogik (4) einen ersten Multiple
xer (5) zum Auslesen von Daten aus dem Haupt-Datenspeicher
(2) oder dem Redundanz-Datenspeicher (3) steuert.
8. Datenspeicher nach einem der vorangehenden Ansprüche,
dadurch gekennzeichnet,
dass der Haupt-Datenspeicher (2), der Redundanz-
Datenspeicher (3) und die Redundanz-Steuerlogik (4) paral
lel zueinander an einen Steuerbus (8) zum Steuern eines
Lese- oder Schreibzugriffs auf den Datenspeicher (1) ange
schlossen sind.
9. Datenspeicher nach einem der vorangehenden Ansprüche,
dadurch gekennzeichnet,
dass der Adressenspeicher (22) mit einem programmierbaren
nicht-flüchtigen Adressen-Festwertspeicher (30) zum dauer
haften Abspeichern von Adressen fehlerhafter Datenspei
chereinheiten des Haupt-Datenspeichers (2) verbunden ist.
10. Datenspeicher nach einem der vorangehenden Ansprüche,
dadurch gekennzeichnet,
dass die Redundanz-Steuerlogik (4) einen zweiten Multi
plexer (27) ansteuert, der eingangsseitig mit den Redun
danz-Datenspeichereinheiten (26a-26g) des Redundanz-
Speichers (3) verbunden ist.
11. Datenspeicher nach einem der vorangehenden Ansprüche,
dadurch gekennzeichnet,
dass die Redundanz-Datenspeichereinheit (26a-26g) des
Redundanz-Datenspeichers (3) Register sind.
12. Datenspeicher nach einem der vorangehenden Ansprüche,
dadurch gekennzeichnet,
dass der Haupt-Datenspeicher (2) ein RAM-Speicher ist.
13. Datenspeicher nach einem der vorangehenden Ansprüche,
dadurch gekennzeichnet,
dass der Haupt-Datenspeicher (2) ein SRAM-Speicher ist.
14. Datenspeicher an einem der vorangehenden Ansprüche,
dadurch gekennzeichnet,
dass die Adresse einer fehlerhaften Datenspeichereinheit
des Haupt-Datenspeichers (2) in eine Adressen-
Speichereinheit (22a-22g) des Adressenspeichers (22)
aus einer in den Datenspeicher (1) integrierten Speicher
testlogik, aus einem an den Datenspeicher (1) angeschlos
senen Testautomaten oder aus dem Adressen-
Festwertspeicher (30) ausgelesen und in die Adressen-
Speichereinheit (22a-22g) eingeschrieben wird.
15. Testverfahren zum Testen eines Datenspeichers, der einen
Hauptdatenspeicher (2) mit einer Vielzahl von Datenspei
cher aufweist, bei dem die folgenden Schritte für alle
Datenspeichereinheiten durchgeführt werden:
- a) Adressieren (S2) einer Datenspeichereinheit durch Anlegen der Adresse der Datenspeichereinheit an einen mit dem Hauptdatenspeicher (2) verbundenen Adressbus
- b) Anlegen (S2)von Eingabetestdaten zum Testen der adressierten Datenspeichereinheit an einen mit dem Hauptdatenspeicher (2) verbunden Datenbus (6);
- c) Auslesen (S3) von Ausgabetestdaten aus der adres sierten Datenspeichereinheit;
- d) Vergleichen (S3) der Ausgabetestdaten mit erwarteten Soll-Ausgabetestdaten;
- e) wobei wenn die Ausgabetestdaten und die erwarteten Soll-Ausgabetestdaten nicht übereinstimmen, wird die an gelegte Adresse in eine Adressenspeichereinheit eines Adressenspeichers (22) eingeschrieben (S8) und das Test verfahren erneut gestartet, wobei die eingeschriebenen Adresse gespeichert bleibt.
Priority Applications (5)
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---|---|---|---|
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