JP2003503698A - メモリ検査用テストデバイス - Google Patents

メモリ検査用テストデバイス

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

(57)【要約】 本発明は、複数のメモリセル（２）を有する基板（１）上に、または基板（１）中に組み込まれたメモリをテストするためのテストデバイス（４）に関する。これにより、テストデバイスはテストプログラムに従ってメモリのテストを実施する。テストデバイス（４）はテストプログラムに従ってメモリを作動およびテストするインタープリターデバイスである。テストプログラムはテストされるべきメモリに格納されている。本発明はまた、メモリをテストする方法、および共通の基板上に形成された複数の回路（１ａ）（特に、メモリ）を含む回路アレイに関する。この共通の基板には後に回路アレイを分離する目的でこの回路間に挟まれたスペース（５５）を有しており、これにより、供給リード線（５１）が、個々の回路（１ａ）を互いに接続する、および／または１つ以上のさらなる回路と接続する間のスペース（５５）に形成される。

Description

【発明の詳細な説明】
【０００１】 本発明は、メモリ（特に、半導体ランダムアクセスメモリ）を検査するための
テストデバイスに関する。このメモリは、ビットラインが結合する複数のメモリ
セルを含み、このビットラインはメモリから引かれる入力／出力ラインと制御回
路によって接続され得、このテストデバイスは検査プログラムに従って複数の個
々のテストからなるメモリの検査を実施する。本発明はさらに、共通の基板上に
形成されたテストされるべき複数の回路を含む回路手段と同様に十分にメモリを
テストする方法に関する。この回路は連続的な製造工程の中で単一のユニットへ
分離される。
【０００２】 半導体メモリのメモリセルアレイはますます大きくなり、世代変化はますます
速くなってきているために（例えば、３年毎に性能は４倍（例えば、６４Ｍビッ
トＤＲＡＭ世代から２５６ＭビットＤＲＡＭ世代へ）になっていることを考慮す
る必要がある）、半導体メモリのメモリセルのテストが必要である。この理由は
、ある環境下で、たった一つの欠陥のあるメモリセルが半導体メモリ全体の完全
な欠陥となり得るからである。この理由のため、ほとんどの半導体メモリは余分
なメモリセルを備えており、これは欠陥のあるメモリセルの代わりにアドレスさ
れ得る。しかし、このケースにおいてさえ、機能性についてメモリ全体（すなわ
ち、各半導体メモリセル）を検査する必要がある。これは、最終的にこのように
欠陥として特定されたメモリセルを、余分なメモリセルで置き換えることができ
るためである。現在まで、いわゆる「テスター」は上記の目的のために用いられ
ていた。このテスターは、微小な針をその接触表面に突き刺すことでウェハ化合
物中に存在する半導体チップと接触する。さらに、既に封入された、または配線
された半導体チップと接触するテスターもある。テスターによって半導体チップ
と接触させた後、メモリセルアレイのうちのすべてのメモリセルがテストされ、
欠陥のあるメモリセルのアドレスが外部に（すなわち、テスターに）格納され、
そして余剰の評価について機能性のテスト後に使用される。この評価のために、
余剰のメモリセルは欠陥のあるメモリセルのアドレスへ割り当てられる。
【０００３】 現在達成されたメモリセルアレイのサイズは２５６Ｍビットまたは１Ｇビット
の記憶容量を有するため、メモリセルのテスト手順はメモリのサイズに比例して
顕著な費用につながり、それによりメモリチップ世代に対して指数関数的な関係
となる。この理由は、このテスト手順はそれぞれ製造された半導体メモリのため
にさらに時間が必要だからである。１Ｇビットの世代に関して現在その１Ｇビッ
ト世代へのアプローチは、テスト費用が製造コスト全体に対して既に３０％にな
ろうとしていると見積もられている。
【０００４】 高価なテスターがそれぞれの新世代のハードウェアに適合される必要があり、
これは次に相当なコスト高につながるので、必要なテストを最小限に減らそうと
試みられている。複数のチップのテストを同時に並行して行うことは、今日の常
識である最大６４個のメモリの同時検査において、または同時検査によってこれ
以上拡大できない。この理由は、このアプローチは、チップに適用されるテスタ
ーの接触針の数によって限定されるからである。テストに必要な適用される接触
針を可能な限り少なくしても、メモリセルアレイ全体が、セル毎にテスターによ
って検査される必要がある。
【０００５】 テストそれ自体の後、このテストにより得られたデータの評価は、欠陥のある
メモリセルの位置またはアドレスを経て、テスターまたはさらなる外部デバイス
のハードウェアおよびソフトウェアによって実施される。この目的のために、余
剰のメモリセルを欠陥のあるメモリセルのアドレスへ割り当てる余剰の分析が実
施される。これらの割り当てデータは一時的に格納されるか、またはチップ上に
割り当てを「配線（ｗｉｒｉｎｇ）する」デバイスへ直接導入される。これは、
軌道または経路を溶かすレーザビームにより、いわゆるヒューズまたは抗ヒュー
ズまたは他の適切な手段によって実施され得る。
【０００６】 テストプログラムは、固定回路の形態で、外部テスターに通常含まれる。ある
いは、プログラム可能なユニットによって高額で生成される。テストプログラム
の変更またはテストを実施するデバイスの変更は、大量生産において非常に高く
つく遅れの原因となり、これはしばしば、回復不可能な時間のロスを意味する。
【０００７】 本発明の目的は、広く使用することが可能なテストデバイスを提供することで
ある。すなわち、本発明のテストデバイスは、異なるメモリサイズ（テストされ
るべきメモリアレイのサイズとは無関係のようなもの）および異なるメモリのタ
イプで使用するための構成の変更を全く必要とせず、構成の介入を行う必要なし
で変更の検査プログラムへ迅速に適合されることができ、テスト期間が低減され
る。
【０００８】 本発明の目的の解決は、請求項１のテストデバイスと請求項２１の回路手段と
請求項２７のメモリをテストするための方法に基づく。
【０００９】 本発明は、テストされるべきメモリに格納された検査プログラムに従って、そ
のメモリを作動およびテストするインタープリターデバイスを備えるテストデバ
イスを提供する。
【００１０】 本発明は、検査プログラムに従って作動するテストデバイスを提供することを
提案する。このテストデバイスには、上記検査プログラムのコマンドまたは命令
コードが、テストされるべきメモリチップのまだテストされていないメモリセル
アレイに格納されている。本発明のテストデバイスの利点は、とりわけ、テスト
デバイス自身がチップ世代の変わりゆくハードウェア特性または製造ラインそれ
ぞれに、もはや合わせる必要がないという事実にある。この理由は、チップのタ
イプにそれぞれ適合される検査プログラムが、検査されるべき各メモリ自身に変
更可能なコードとして格納されるからである。このことにより、同じテストデバ
イスを用いて複数のメモリチップのタイプを検査することがさらに可能である。
その上、メモリチップ用のテストプログラムの迅速な適合は、テストデバイスへ
の介入を必要とすることなく可能である。テスターの変更および／あるいはこれ
らのテスターまたは種々のメモリのタイプ用にこれらの更新された格納を制御す
るプログラムの変更および／あるいはメモリチップの回路の変更に費やす時間は
もはや必要ではない。高価なテスター用のテスト時間とそれにともなうコストの
指数関数的な増加が防止される。程ほどのコストを有する個々にプログラム可能
なテストデバイスの新しいアプローチにより、メモリセルアレイに関するすべて
のテストは、再度より広範に実施され得る。これは、欠陥のあるチップまたはそ
れらのエラーの原因のより正確な分析による開発の顕著な向上を示す。本発明の
利点は、特にテストデバイスを柔軟に使用することができ、変更する検査プログ
ラム、不必要なメモリの回路の構成の変更、および低減されるテストに必要な合
計時間に迅速に適合できるという事実にある。
【００１１】 本発明の特に好ましい実施形態によれば、テストデバイスは基板上に、または
基板中に別個に形成される。これは、メモリの基板に突き刺された接触針による
外部接触が、もはや必要ないという利点をもたらす。これにより、外部装置の使
用を最小限または不必要にし、ウェハ化合物中に既に存在するテストが可能とな
る。
【００１２】 本発明のさらに好ましい実施形態によれば、複数の等価なまたは別個のメモリ
が基板に形成される。これらのメモリは検査の終了後、可能であれば実行された
測定の結果の後に分離される。この工程の利点は、個々のメモリチップが上また
は中に別個に形成されるウェハは、複数の個々のメモリチップとして実質的によ
り容易に扱うことができ、そしてウェハ上に製造されたすべてのチップについて
同時に並行してテストを実施することができるという事実にある。
【００１３】 好ましい実施形態によれば、本発明は、それぞれ個々のメモリは基板上に、ま
たは基板中に別個に形成された自身のテストデバイスを有する。それにより、種
々のメモリのタイプが単一のウェハ上に形成されることができ、および／または
種々の検査プログラムを個々のメモリのために使用することができる。
【００１４】 さらに有利な実施形態によれば、本発明は、単一の共通のテストデバイスがす
べてのメモリに結合するということを提供する。これにより、必要なチップ領域
は最小化され、個々のメモリチップのために一度だけ必要なテストデバイス用の
基板領域が失われることはない。
【００１５】 本発明の好ましい実施形態によれば、インタープリターデバイスは制御デバイ
スを備え、この制御デバイスは、検査プログラムの個々のテストコマンドに従っ
て所定のテストデータパターンを、テストされるべきメモリのメモリセルフィー
ルドの一つまたは複数のメモリセルに書き込み、このテストデータパターンを予
測されるデータとして提供する。その結果、本発明のさらなる利点、そしてそれ
による好ましい実施形態によれば、比較デバイスが提供され、この比較デバイス
は、テストされるべきメモリのメモリセルから読み出されたデータを提供された
予測されたデータと比較し、比較の結果等しくない場合に結果を送る。それによ
り、個々のメモリセルの有効で簡単な機能の検査が得られる。
【００１６】 さらに、テスト命令読み出しデバイスが有利に提供される。このテスト命令読
み出しデバイスは、テストされるべきメモリセルフィールドから検査プログラム
の個々のテスト命令を読み出し、そのテスト命令を個々のテストコマンドとして
制御デバイスに提供する。これにより、制御デバイスは必要性とは無関係に作動
し、テストされるべきメモリセルフィールドから個々のテスト命令を引き出し得
る。
【００１７】 その結果、有利なことには、個々のテスト命令を一時的に格納する一つまたは
複数のレジスタが提供され、その結果、個々のテスト命令は制御デバイスにより
レジスタから順に得ることができる。それにより、得られた利点は、テスト命令
読み出しデバイスの速度、および制御デバイスによる個々のテスト命令の処理速
度とは無関係であるということである。
【００１８】 本発明の好ましい実施形態によれば、比較デバイスの結果を結果メモリへ書き
込む書き込みデバイスが提供される。その結果、有利なことに、個々の結果を一
時的に格納する一つまたは複数のレジスタが提供される。この結果は書き込みデ
バイスによりレジスタから読み出される。それにより得られた利点は、比較デバ
イスの速度および書き込みデバイスによる結果の記憶速度とは無関係であること
である。
【００１９】 本発明のさらに好ましい実施形態によれば、結果メモリが外部メモリまたは基
板上に形成されたテストメモリにより形成される。これにより、結果が余剰の分
析の間の後の時点において格納され、評価され得る。
【００２０】 本発明の好ましい実施形態によれば、結果メモリはテストされるべきメモリの
メモリセルにより形成される。これにより、さらなるテストメモリのスペースお
よび／または基板上の外部メモリへ結果を伝達する接触が適用可能となる。その
結果、書き込みデバイスは、テストされるべきメモリのメモリセルへの比較デバ
イスの結果の書き込みが重複して実施されるこのような様式（すなわち、欠陥の
あるメモリセルに対して耐久性がある）で、有利に形成される。
【００２１】 さらなる局面によれば、本発明は、共通の基板上に形成された複数の回路（特
に、メモリ）が提供される回路手段に関する。これらの回路は回路間にスペース
を含んでおり、回路の分離を可能にする。このスペースにおいては、個々の回路
を互いに接続するライン、および／あるいは一つまたは複数のさらなる回路と接
続するラインが形成される。これにより、半導体化合物中になお存在する共通基
板上の回路間の電気的接触が可能となるが、しかし、必要なライン経路は、それ
ゆえ回路に使用可能な基板上のスペースを占めることはない。これらのラインは
、回路を分離する間になくなるこの基板の領域に形成され、それゆえ回路のため
に使用することはできない。
【００２２】 さらに、本発明はメモリをテストするための方法に関する。特に好ましい手順
は下記のとおりである： プログラムメモリから一つまたは複数の個々のテスト命令を読み出す； 制御デバイスによって個々のテスト命令（単数または複数）を解釈する； テストされるべきメモリセルフィールドの一つまたは複数のメモリセル中へ、
一つまたは複数の個々のテスト命令によって規定されるテストデータパターンを
書き込む； テストデータパターンとともに書き込まれたテストされるべきメモリセルフィ
ールドのメモリセルの格納状態を読み出す； 格納状態をテストデータパターンによって予め規定された予測されるデータと
比較する； 格納状態とテストデータパターンによって予め規定された予測されるデータと
が等しくない場合、テストされるべきメモリセルフィールドの書き込まれたメモ
リセルのアドレスを結果メモリ中へ記憶する；および プログラムメモリから一つまたは複数の個々のテスト命令を更新して読み出す
。
【００２３】 プログラムメモリおよび／または結果メモリは、好ましい実施形態に従って、
テストされるべきメモリのメモリセルにより形成されるような様式で、形成され
る。
【００２４】 さらに、特に有利な、そしてそれゆえ好ましい方法の工程は、複数のメモリが
基板化合物（ウェハ化合物）においてテストされることを提供する。これにより
、個々のメモリを分離する前に検査がまだ実施されるので、メモリは特に効果的
に、適度のコストでテストされる。
【００２５】 従って、テストされるべきメモリ（単数または複数）における個々のテスト命
令を含む検査プログラムのファイリング（格納）は、特に好ましい方法の工程に
従ってテストが開始される前に実施される。
【００２６】 欠陥のあるメモリセルのアドレスの格納および／または個々のテスト命令の読
み出しが、さらに特に好ましいプロセスの工程に従って重複して実施される。こ
れにより、検査プログラムならびに／または欠陥のあるメモリセルのアドレスの
形態となるその結果の格納および引き続く読み出しは、テストされるべきメモリ
の欠陥のあるメモリセルに対して耐久性があり得る。
【００２７】 本発明のさらなる利点、特徴、および適切な実施形態は、さらなる従属請求項
から明らかとなる。
【００２８】 引き続いて、本発明は図面に関して説明される。図面の概略の詳細を示す。
【００２９】 図１において、基板１が示され、メモリセルアレイ２に形成された複数のメモ
リセルを含むメモリがこの基板上または基板中にそれぞれ形成され、このメモリ
セルはアドレスビットライン５ａおよびデータビットライン６ａにより、アドレ
スドライバ回路５およびデータドライバ回路６と接続されている。メモリの外部
接続のために、入力／出力ドライバ回路３が提供され、接触領域３１を介して外
部に接触され得る。さらに、基板１の上または基板１の中にそれぞれ形成された
本発明のテストデバイス４が示される。このテストデバイス４は、入力／出力ド
ライバ回路３とライン４ａにより接続されている。テストデバイス４は、検査プ
ログラムに従って書き込み工程および読み取り工程により、通常の動作時のよう
にメモリを作動し、このことに従って異なるテスト工程が実行される。同様に、
テストデバイス４のアドレスドライバ回路５およびデータドライバ回路６との接
続、あるいはアドレスビットライン５ａおよびデータビットライン６ａとの直接
接続が可能である。実施形態に示されるようなテストデバイス４の入力／出力ド
ライバ回路３との接続により、有利なことにはアドレスドライバ回路５およびデ
ータドライバ回路６はメモリテストと同時にテストされる。
【００３０】 本発明の原理に従って、テストデバイス４は以下のようにして、書き込み工程
および読み出し工程によりメモリを作動させる。それは、テストデバイスによっ
てメモリセルフィールド２中へ書き込まれたデータＷＤ1-Nをメモリセルフィー
ルド２から再度読み出された読み出しデータＲＤ1-Nと比較することにより、比
較が可能となり、このことに従って、メモリセルは欠陥または機能的なものとし
て分類することができ、欠陥のあるメモリセルに関連するアドレスＡＤＲ1-Mは
、さらなる評価のために格納され得る。テストによって得られたこの欠陥のある
メモリセルのアドレスは、これらのデータを用いた以下の重複した分析に提供さ
れる。非常に複雑で、テスターの作動に費用と時間の掛かるテスト工程。この理
由は、欠陥のあるメモリチップのアドレスリストは、この重複したメモリセルを
割り当てるデバイスへ直接送信されるからである。
【００３１】 これにより、欠陥のあるメモリセルのアドレスの格納は、外部メモリ、不揮発
性メモリセルまたは揮発性メモリセルにより形成され得るテストデータメモリに
記憶され得る。さらに、メモリ自身がテストされるべきそのメモリ中のアドレス
の格納が可能である。その結果、追加のメモリは必要ではない。
【００３２】 本発明のテストデバイス４は、図２により詳細に説明される。このテストデバ
イス４は、テスト命令読み出しユニット４２、検査プログラムの個々の命令の一
時的な格納のために、そのテスト命令読み出しユニット４２に関連したレジスタ
４１および４１１、メモリセルに書き込むための制御デバイス４０、予測される
データ４０ｄとテストされるべきメモリセルフィールド２から読み出されたデー
タＲＤ1-Nとを比較するための比較デバイス４３、比較デバイス４３の結果また
は欠陥のあるメモリセルのアドレス４０ｅの一時的な格納のための比較デバイス
に関連した結果レジスタ４４および４４１、ならびに上記レジスタ４４および４
４１に一時的に格納されたデータ４４ａを結果メモリへ書き込み／ファイル４５
ａするための書き込みデバイス４５を含む。制御デバイス４０は、上記の検査プ
ログラムによって予め決定されたパターンに従って、メモリセルフィールドのメ
モリセルへ書き込みを行い、同様に予測されるメモリセルのメモリ状態４０ｄに
対応する上記のテストデータパターンを比較回路４３に提供する。比較回路４３
は、テストされるべきメモリセルから読み出されたデータＲＤ1-Nと予測される
メモリ状態４０ｄとの間の比較を実行し、正しいメモリ状態を含まないメモリセ
ルのアドレスＡＤＲ1-Mに対応する結果と等しくない場合に送信を行い、あるい
はレジスタ４４および４４１のうちの１つにおいてアドレスＡＤＲ1-Mの格納を
制御する。これにより、メモリセルに書き込むを行うため、および比較デバイス
４３により読み出しを行うために、メモリセルフィールドのビットラインは直接
アクセスされることができ、あるいは入力／出力デバイス３はアドレスされるこ
とができ、後者の場合では、アドレスドライバ５またはデータドライバ６は、そ
れぞれテストに含まれる。
【００３３】 複数の個々のステップからなる検査プログラムは、そのプログラムに従って制
御デバイス４０が作動し、これによりハードウェアにコード化された回路の形態
でファイルせずに、メモリ中にプログラム可能にランダムにファイルされる。本
発明によればこの目的に対して、付随するプログラムデータメモリが提供される
ことができ、またはこの検査プログラムはテストされるべきメモリにファイルさ
れ、そして個々の工程はテストデバイス４により上記のメモリから読み出される
。プログラムデータのためにテストされるべきメモリセルフィールド２を使用す
る場合では、格納はまだテストされていないメモリセルを用いて実施されるので
、本発明に従って、格納の個々の工程は重複して実行される。これにより、たと
え単一の欠陥のあるメモリセルを有していたとしても、プログラムの個々の工程
を確実に読み出すことが可能となる。
【００３４】 この目的のために、テスト命令読み出しユニット４２は本発明に従って以下の
ように構成される。すなわち、テストされるべきメモリセルフィールドから重複
して個々の命令を自動的に読み出し、その個々の命令をレジスタ４１および４１
１に順に格納する。レジスタ４１および４１１から、テスト命令は制御デバイス
４０に個々に供給されるか、または信号４０ｃとともに制御デバイス４０により
要求される。同様に、メモリセルフィールド２内の欠陥のあるメモリセルのアド
レスＡＤＲ1-Mの形態の比較ユニット４３の欠陥の格納は、重複して実施され得
る。この欠陥のあるメモリセルのアドレスは、初めはレジスタ４４および４４１
中にファイルされており、そして自動的に作動する書き込みデバイス４５によっ
て、テストされるべきメモリセルフィールド中へ重複して書き込まれる。この場
合、データはテストされるべきメモリにファイルされる必要はなく、上記データ
は別個のテストデータメモリの外部メモリにファイルされ得る。
【００３５】 図３は本発明の回路手段の複数の回路１ａを示す。好ましいメモリは、共通の
基板１中に、または基板１上に別個に形成される。上記の回路１ａは、上記回路
間においてそれぞれ基板１中に、または基板１上に形成されたライン５１によっ
て互いに接続される。これにより、ライン５１によって占められた基板１上の回
路１ａ間のスペース５５の領域は、回路１ａによって占められない必要性はない
。この理由は、スペース５５の領域は切断エッジ５４に沿って個々の回路１ａの
分離を可能にするように機能するからである。ライン５１は後に実施される分離
（切断エッジ５４に沿った回路１ａと共通の基板１の分解）によって破壊され、
そしてこれ以上は必要とされない。ライン５１による回路１ａとの接触に関して
、接触領域５２は基板１上に形成された回路と電気的に接触するために、個々の
回路１ａを含む基板１のスペース５５またはエッジ部分５６に提供される。
【００３６】 この結果、ウェハ化合物にメモリによって形成された回路１ａの電源が可能と
なる。これにより、メモリのテストは、ウェハディスクに検査プログラムに従っ
て動作するテストデバイスによる動作電圧を供給することにより、自動的に実施
され得る。上記のテストデバイスはメモリ毎にそれぞれ形成されているか、また
はすべてのメモリに共通の単一のテストデバイスの形態で形成されている。ここ
でそれぞれのメモリがテスターと接触することはもはや必要ではない。検査プロ
グラムは、そのプログラムに従ってテストデバイスが作動し、テストされるべき
１つまたは複数のメモリ、あるいは特に先に提供されたプログラムメモリにファ
イルされる。
【００３７】 ライン５１により、回路またはテストデバイス（単数または複数）は、それぞ
れ異なるシステムクロックに接続され得、システムクロックは、特に入力／出力
インターフェイスと同期化をとる機能制御に関して、メモリチップをテストする
際に特に必要であり得る。
【００３８】 テストにより得られたデータの格納は、基板１上に、または基板１中に別個に
形成された追加のメモリの１つにより形成されたテストメモリにおいて起こり得
る。上記のテストメモリはライン５１で１つまたは複数のテストされるべき回路
および／またはテストデバイスに接続されており、このテストメモリは追加の回
路のうちの１つによっても形成され得る。電圧を提供される揮発性メモリまたは
不揮発性メモリによって形成され得るテストメモリ、および／またはテストデバ
イスは、スペース５５に形成され得るか、または個々の回路１ａを含む基板１の
エッジ部５６に形成され得る。
【００３９】 本発明に従って、テストにより得られたデータはテストデバイス自身または外
部デバイスにより、例えば重複した分析の形態で評価され得る。基板上に形成さ
れたテストデバイスにより評価を行うことに特に利点があり、この場合、重複し
た分析の結果が基板上に形成された不揮発性メモリに格納され得る。従来のテス
トプロセスとは対照的に、この基板上に形成されたテストデバイスを用いた本発
明のアプローチの場合、外部デバイスとの接触（特に、テスターの形態における
）は、テストの開始時に一度だけ、および多くてもテストの終了時に一度必要で
ある。テストの開始時においては必要であれば検査プログラムをメモリチップへ
格納するためであり、テストの終了時においては必要であれば得られたデータを
送信するためである。一回のテストには、そのテスト期間中に必要である動作電
圧供給だけのより長い時間が掛かり得る。それゆえ、このようなテストは、外部
デバイスとまったく接触することなく実施することができる。
【００４０】 検査プログラムおよび／またはその結果がテストされるべきメモリに格納され
る場合、格納された情報を再配置するためにテスト期間中にコピー工程が必要で
あり、その後まだテストされるべきであるメモリセル領域から既にテストされた
メモリセル領域までテストを行う可能性がある。
【００４１】 最終的に、外部デバイスまたはテストデバイスの重複した分析の結果を使用し
て、重複したメモリセルを欠陥のあるメモリセルに不可逆的に割り当てる。
【図面の簡単な説明】
【図１】 図１は、基板上のメモリとともに形成された本発明のテストデバイスの好まし
い実施形態の模式図である。
【図２】 図２は、実施形態に従うテストデバイスの模式図である。
【図３】 図３は、基板として機能し、まだ分離される状態の複数の回路を含むウェハで
あり、これらの回路はラインにより互いに接続されていることを示す。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G132 AA08 AB01 AK11 AL00 4M106 AA07 AB07 AB15 5L106 DD03 DD06 DD22 DD23 DD24 EE02 GG01

Claims (31)

    【特許請求の範囲】
  1. 【請求項１】 基板（１）上に、または基板（１）中に別個に形成されたメ
    モリを検査するためのテストデバイス（４）であって、複数のメモリセル（２）
    を備え、前記テストデバイスは検査プログラムに従って前記メモリの検査を実施
    し、 前記テストデバイス（４）は、テストされるべき前記メモリにファイルまたは
    格納されている前記検査プログラムに従って前記メモリを作動およびテストする
    インタープリターデバイスを備える、テストデバイス。
  2. 【請求項２】 前記テストデバイス（４）は前記基板（１）上に、または基
    板（１）中に別個に形成される、請求項１に記載のテストデバイス。
  3. 【請求項３】 前記検査の終了後に分離されることが可能な数個の同じメモ
    リまたは独立した別個のメモリは、前記基板（１）上に、または基板（１）中に
    別個に形成される、請求項１に記載のテストデバイス。
  4. 【請求項４】 前記基板（１）上に、または基板（１）中に別個に形成され
    た各メモリは、自身のテストデバイス（４）を有する、請求項３に記載のテスト
    デバイス。
  5. 【請求項５】 １個の共通のテストデバイス（４）がすべてのメモリに割り
    当てられる、請求項３に記載のテストデバイス。
  6. 【請求項６】 前記テストデバイス（４）は前記基板（１）上に、または基
    板（１）中に別個に形成される、請求項５に記載のテストデバイス。
  7. 【請求項７】 前記インタープリターデバイスは制御デバイス（４０）を備
    え、前記制御デバイス（４０）は、前記検査プログラムの個々のテスト命令（４
    １ａ）に従ってあるテストデータパターン（４０ａ）をテストされるべき前記メ
    モリセルフィールド（２）の複数のメモリセルのうちの一つへそれぞれ書き込み
    、前記データパターンを予想されるデータ（４０ｄ）として提供する、請求項１
    〜６のいずれか一項に記載のテストデバイス。
  8. 【請求項８】 テスト命令読み出しデバイス（４２）が、テストされるべき
    前記メモリセルフィールド（２）から前記検査プログラムの個々のテスト命令（
    ２ａ）を現在読み出し、前記テスト命令（２ａ）を前記テスト命令読み出しデバ
    イス（４２）の出力において個々のテスト命令（４２ａ）として提供する、請求
    項１〜７のいずれか一項に記載のテストデバイス。
  9. 【請求項９】 レジスタ（４１）が、前記テスト命令読み出しデバイス（４
    ２）によって提供された個々のテスト命令（４２ａ）を中間的に一時的に格納し
    ている、請求項１〜８のいずれか一項に記載のテストデバイス。
  10. 【請求項１０】 前記検査プログラムの複数の個々のテスト命令（４２ａ）
    のための複数のレジスタ（４１）が提供される、請求項１〜９のいずれか一項に
    記載のテストデバイス。
  11. 【請求項１１】 前記制御デバイス（４０）は、前記レジスタ（４１および
    ４１１）からの個々のテスト命令（４１ａ）を連続的に供給される、請求項１０
    に記載のテストデバイス。
  12. 【請求項１２】 前記テストデバイス（４）は、テストされるべき前記メモ
    リの前記メモリセルから読み出したものとしての前記データ（ＲＤ1-N）を予測
    されるデータ（４０ｄ）と比較する比較手段（４３）を有し、比較の結果等しく
    ない場合、結果（４３ａ）を送る、請求項１〜１１のいずれか一項に記載のテス
    トデバイス。
  13. 【請求項１３】 前記比較デバイス（４３）により送られた前記結果（４３
    ａ）は、欠陥のあるメモリセルのアドレスである、請求項１２に記載のテストデ
    バイス。
  14. 【請求項１４】 結果レジスタ（４４）が、前記比較デバイス（４３）の前
    記結果（４３ａ）を一時的に格納するために提供される、請求項１２または１３
    に記載のテストデバイス。
  15. 【請求項１５】 複数のレジスタ（４４１および４４）が、前記比較デバイ
    ス（４３）の前記結果（４３ａ）を連続的に格納するために提供される、請求項
    １２〜１４のいずれか一項に記載のテストデバイス。
  16. 【請求項１６】 書き込みデバイス（４５）が、前記比較デバイス（４３）
    の前記結果を結果メモリ中へ書き込むために提供される、請求項１２〜１５のい
    ずれか一項に記載のテストデバイス。
  17. 【請求項１７】 前記結果メモリが、前記基板（１）上に形成されたテスト
    メモリまたは外部メモリによって形成される、請求項１６に記載のテストデバイ
    ス。
  18. 【請求項１８】 前記結果メモリが、テストされるべき前記メモリのメモリ
    セルによって形成される、請求項１６に記載のテストデバイス。
  19. 【請求項１９】 前記書き込みデバイス（４５）は、前記比較デバイス（４
    ３）の前記結果（４５ａ）のテストされるべき前記メモリのメモリセルによって
    形成された前記結果メモリへ書き込みが重複して実行されるように形成される、
    請求項１８に記載のテストデバイス。
  20. 【請求項２０】 前記テスト命令読み出しデバイス（４２）は、テストされ
    るべき前記メモリにファイル／格納された前記テスト命令が重複して読み出され
    るように形成される、請求項８に記載のテストデバイス。
  21. 【請求項２１】 共通の基板（１）上に形成された複数の回路（特に、メモ
    リ）（１ａ）であって、前記基板が前記回路の間に前記回路を分離するためのス
    ペース（５５）を含む、複数の回路を備える、回路手段であって、 前記スペース（５５）において、個々の回路（１ａ）を互いにおよび／あるい
    は一つまたは複数のさらなる回路と接続するライン（５１）が形成され、前記さ
    らなる回路のうちの一つが、請求項１〜２０のいずれか一項に記載のテストデバ
    イスによって形成される、回路手段。
  22. 【請求項２２】 前記テストデバイスが、前記個々の回路（１ａ）を含む前
    記基板（１）のスペース（５５）またはエッジ部（５６）に形成される、請求項
    ２１に記載の回路手段。
  23. 【請求項２３】 前記一つまたは複数のさらなる回路は、前記テストデバイ
    スによるテストによって得られたデータを収容するための前記基板（１）上に形
    成されたテストメモリおよび／またはプログラムの命令を格納するためのプログ
    ラムメモリによって形成され、前記プログラムに従って前記テストデバイスが、
    どれがテストされるべき一つまたは複数の回路、および／あるいは前記テストデ
    バイスと、前記ライン（５１）によって接続されるかを検査する、請求項２１ま
    たは２２に記載の回路手段。
  24. 【請求項２４】 前記テストメモリおよび／または前記プログラムメモリが
    、前記個々の回路（１ａ）を含む前記基板（１）のスペース（５５）またはエッ
    ジ部（５６）に形成される、請求項２３に記載の回路手段。
  25. 【請求項２５】 前記テストメモリおよび／または前記プログラムメモリが
    、不揮発性メモリまたは揮発性メモリによって形成される、請求項２３または２
    ４に記載の回路手段。
  26. 【請求項２６】 接触領域（５２）は、前記個々の回路（１ａ）を含む前記
    基板（１）のスペース（５５）またはエッジ部（５６）に提供され、それにより
    前記基板（１）上に設けられた前記回路（１ａ）と電気的接触をする、請求項２
    １〜２５のいずれか一項に記載の回路手段。
  27. 【請求項２７】 メモリをテストするための方法であって、 テストされるべきメモリのメモリセルによってプログラムメモリを形成する工
    程と、 前記プログラムメモリから一つまたは複数の個々のテスト命令（４２ａ）を読
    み出す工程と、 制御デバイス（４０）によって前記個々のテスト命令（単数または複数）（４
    ２ａ）を解釈する工程と、 テストされるべきメモリセルフィールド（２）の一つまたは複数のメモリセル
    中へ、一つまたは複数の個々のテスト命令によって規定されるテストデータパタ
    ーン（４０ａ）を書き込む工程と、 前記テストデータパターン（４０ａ）とともに書き込まれたテストされるべき
    前記メモリセルフィールド（２）の前記メモリセルの格納状態（ＲＤ1-N）を読
    み出す工程と、 前記格納状態（ＲＤ1-N）を前記テストデータパターン（４０ａ）によって規
    定された予測されるデータ（４０ｄ）と比較する工程と、 前記格納状態（ＲＤ1-N）と前記テストデータパターン（４０ａ）によって規
    定された前記予測されるデータ（４０ｄ）とが等しくない場合、テストされるべ
    き前記メモリの前記メモリセルフィールド（２）の書き込まれたメモリセルのア
    ドレス（ＡＤＲ1-M）を結果メモリ中へ格納する工程と、 前記プログラムメモリから一つまたは複数の個々のテスト命令（４２ａ）を更
    新して読み出す工程と を包含する、方法。
  28. 【請求項２８】 テストされるべき前記メモリのメモリセルによって前記結
    果メモリを形成する工程を包含する、請求項２７に記載の方法。
  29. 【請求項２９】 前記テストを開始する前に、前記個々のテスト命令を含む
    前記テストプログラムがテストされるべき前記メモリにファイルされる、請求項
    ２７または２８に記載の方法。
  30. 【請求項３０】 基板化合物（ウェハ化合物）に存在する複数のメモリがテ
    ストされる、請求項２７〜２９のいずれか一項に記載の方法。
  31. 【請求項３１】 前記欠陥のあるメモリセルの前記アドレス（ＡＤＲ1-M）
    を格納する工程および／または前記個々のテスト命令（４２ａ）を読み出す工程
    が重複して実施される、請求項２７〜３０のいずれか一項に記載の方法。
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