DE19844703A1 - Integrierte Halbleiterschaltungsvorrichtung - Google Patents

Description

Die vorliegende Erfindung betrifft eine integrierte Halbleiter­ schaltungsvorrichtung.

Weiterhin betrifft sie eine integrierte Halbleiterschaltungsvor­ richtung mit einem Speicher großer Kapazität, wie zum Beispiel ein DRAM (Dynamischer Direktzugriffsspeicher), und einer Logik­ schaltung, wie zum Beispiel ein Prozessor, die auf einem gemein­ samen Halbleitersubstrat integriert sind, und speziell betrifft sie eine integrierte Halbleitterschaltungsvorrichtung, die einen synchronen Speicher, der synchron mit einem Taktsignal arbeitet, und eine Logikschaltung in einer integrierten Form enthält. Spe­ zieller betrifft sie eine Struktur zum externen Testen des syn­ chronen Speichers.

In letzter Zeit wurde eine logische integrierte Halbleiterschal­ tungsvorrichtung mit eingebettetem DRAM, bei der eine Logik­ schaltung, wie zum Beispiel ein Prozessor, (die im folgenden nur als Logikschaltung bezeichnet wird) und ein DRAM mit einer gro­ ßen Speicherkapazität auf einem gemeinsamen Chip (Halbleitersubstrat) integriert sind, entwickelt. In dieser lo­ gischen integrierten Halbleiterschaltungsvorrichtung mit einge­ bettetem DRAM ist es möglich, eine Länge einer Verbindungslei­ tung zwischen der Logikschaltung und dem DRAM zu reduzieren, und eine parasitäre Kapazität und Widerstand der Verbindungsleitung können klein gemacht werden, so daß Signale und ein Datenwert schnell übertragen werden können. Da die Logikschaltung und der DRAM gegenseitig nur mit internen Verbindungsleitungen verbunden sind, gibt es keine Beschränkung der Anzahl von Stiftanschlüs­ sen. Daher kann eine Datenbusbreite derart breiter gemacht wer­ den, daß eine Bitbreite eines zu übertragenden Datenwertes er­ höht werden kann, und daher wird eine schnelle Datenwertübertra­ gung ermöglicht.

In der logischen integrierten Halbleiterschaltungsvorrichtung mit eingebettetem DRAM ist nur die Logikschaltung mit den Stift­ anschlüssen über Anschlußflächen verbunden bzw. gekoppelt. Wenn die Funktionen des eingebetteten DRAM zu prüfen sind, muß daher die Prüfung über die Logikschaltung durchgeführt werden. In die­ sem Fall führt jedoch die Logikschaltung die Steuerung für die Prüfung durch und daher erhöht sich eine Last der Logikschal­ tung. Die Prüfung muß ebenfalls in einer solchen Art durchge­ führt werden, daß eine Anweisung für einen Funktionstest des DRAM extern zu der Logikschaltung angelegt wird, die Logikschal­ tung ein Steuersignal für den Funktionstest an den DRAM anlegt und das Ergebnis der Prüfung über die Logikschaltung ausgelesen wird. Somit wird die Funktionsprüfung des DRAM über die Logik­ schaltung durchgeführt, und genaue Prüfungen des Betriebstiming­ spielraumes des DRAM und anderes kann nicht durchgeführt werden. Auch die Anzahl der Prüfungsmuster, die durch die Logikschaltung erzeugt werden, ist aufgrund einer Programmkapazität oder ähnli­ chem beschränkt, so daß die Prüfung nicht ausreichend durchge­ führt werden kann, und es ist unmöglich, die Zuverlässigkeit des DRAM mit hoher Genauigkeit zu bestimmen. Folglich wird es not­ wendig, den DRAM durch eine spezifische Prüfungsvorrichtung ex­ tern und direkt zu prüfen.

Fig. 24 zeigt schematisch eine Gesamtstruktur einer logischen integrierten Halbleiterschaltung mit eingebettetem DRAN. In Fig. 24 enthält eine logische, integrierte Halbleiterschaltungsvor­ richtung mit eingebettetem DRAM 900 (die im folgenden nur als integrierte Halbleiterschaltungsvorrichtung bezeichnet wird) ein DRAM-Modul 902, eine Logikschaltung 904, die auf Daten des DRAM-Moduls 902 (Makro) zugreift und eine vorbestimmte Bearbeitung entsprechend einer extern angelegten Anweisung oder einem einge­ betteten Programm durchführt, und eine Auswahlschaltung, die ei­ nen der I/O-Knoten der Logikschaltung 904 oder Prüfanschlußflä­ chen TPa, . . ., TPb, TPc, . . ., und TPd zum elektrischen Verbinden mit dem DRAM-Modul 902 entsprechend einem Prüfmodusanweisungs­ signal TE, das über eine Prüfanschlußfläche 907 angelegt ist, auswählt. Die Logikschaltung 904 wird extern mit einem Datenwert oder einem Signal über Anschlußflächen LPa, LPb, LPc, . . ., LPd, LPe, . . . und LPf versorgt. Im allgemeinen ist die integrierte Halbleiterschaltungsvorrichtung 900 mit Anschlußflächen vorgese­ hen, die entlang der Peripherie des Chips angeordnet sind. Fig. 24 zeigt nur einige der Anschlußflächen.

Die Auswahlschaltung 906 verbindet elektrisch die Prüfanschluß­ flächen TPa-TPb und TPc-TPd mit dem DRAM-Modul 902, wenn das über die Anschlußfläche 907 angelegte Prüfmodusanweisungssignal TE aktiv ist. Das DRAM-Modul 902 enthält eine Mehrzahl von Spei­ cherzellen, eine Speicherzellenauswahlschaltung und eine Steuer­ schaltung für die Speicherzellenauswahlschaltung. In der in Fig. 24 gezeigten Struktur kann auf das DRAN-Modul 902 durch Aktivie­ ren des Prüfmodusanweisungssignales TE zum Prüfen des DRAM- Modules 902 entsprechend einem Prüfprogramm, das herkömmlicher­ weise verwendet wird, extern und direkt zugegriffen werden.

Fig. 25 zeigt eine spezifische Struktur der integrierten Halb­ leiterschaltungsvorrichtung, die in Fig. 24 gezeigt ist. In Fig. 25 enthält das DRAM-Modul 902 einen Datenwerteingabeknoten WD, der einen Schreibdatenwert mit einer Breite von 256 Bit emp­ fängt, einen Steuersignaleingabeknoten CD, der ein Steuersignal empfängt, einen Adressensignaleingabeknoten AD, der ein Adres­ sensignal mit einer Breite von 16 Bit empfängt, und einen Daten­ wertausgabeknoten RD, der einen Datenwert mit einer Breite von 256 Bit liefert.

Für die Prüfung sind eine Schreibdatenwerteingabeanschlußfläche WPD, die einen Schreibdatenwert mit einer Breite von 8 Bit emp­ fängt, eine Steuersignaleingabeanschlußfläche CPD, die ein Steu­ ersignal empfängt, eine Adresseneingabeanschlußfläche APD, die ein Adressensignal von 16 Bits empfängt, eine Lesedatenwertan­ schlußfläche RPD, die einen Lesedatenwert mit einer Breite von 8 Bit empfängt, und eine Datenwertauswahladresseneingabeanschluß­ fläche SPD, die ein Adressensignal zum Auswählen eines Datenwer­ tes mit 8 Bits von dem Datenwert mit einer Breite von 256 Bit, der von dem DRAM-Modul 902 gelesen ist, empfängt, vorgesehen.

Für die Schreibanschlußfläche WPD ist eine Verteilungsschaltung 908 vorgesehen, die den extern angelegten Schreibdatenwert von 8 Bits auf einen Prüfdatenwert von 256 Bits streckt. Für die Lese­ datenwertanschlußfläche RPD ist eine Auswahlschaltung 909 zum Auswählen eines Datenwertes von 8 Bits von einem Datenwert von 256 Bits entsprechend einem Adressensignal für eine Datenwert­ auswahl, das von der Datenwertauswahladressenanschlußfläche SPD angelegt ist, vorgesehen.

Die Auswahlschaltung 906 enthält eine Umschaltschaltung 906w, die entweder den Schreibdatenwert von 256 Bits von der Logik­ schaltung 904 oder den Schreibdatenwert von 256 Bits von der Verteilungsschaltung 908 auswählt, eine Umschaltschaltung 906c, die das Steuersignal von der Logikschaltung 904 und das Steuer­ signal von der Steuersignaleingabeanschlußfläche CPD auswählt, eine Umschaltschaltung 906a zum Auswählen von einem von dem Adressensignal von 16 Bits von der Logikschaltung 904 und dem Adressensignal von 16 Bits von der Adresseneingabeanschlußfläche APD und eine Umschaltschaltung 906r zum Übertragen des Datenwer­ tes mit 256 Bits, der von dem DRAM-Modul 902 gelesen ist, zu ei­ ner von der Logikschaltung 904 und der Auswahlschaltung 909.

Die Verbindungspfade dieser Umschaltschaltungen 906w, 906c, 906a und 906r werden durch das Prüfmodusanweisungssignal TE bestimmt. Ein Betrieb der in Fig. 25 gezeigten integrierten Halbleiter­ schaltungsvorrichtung wird im folgenden mit Bezug zu Fig. 26 be­ schrieben.

Die Auswahlschaltung 906 verbindet die Anschlußflächen CPD, APD und RPD mit dem DRAM-Modul 902 entsprechend der Aktivierung des Prüfmodusanweisungssignales TE. Beim Schreiben eines Datenwertes ist ein Adressensignal AO an die Adresseneingabeanschlußfläche APD angelegt und ein Schreibanweisungssignal (WRITE bzw. Schrei­ ben), das ein Datenwertschreiben anweist, ist an die Steuersi­ gnaleingabeanschlußfläche CDP angelegt. Ein Schreibdatenwert WDO ist an die Schreibdateneingabeanschlußfläche WPD angelegt. Die Verteilungsschaltung 908 streckt den Schreibdatenwert auf einen Datenwert von 256 Bits. Das Adressensignal, das Steuersignal und der Schreibdatenwert erreichen das DRAM-Modul 902 mit einer Ver­ zögerung aufgrund der Verzögerungen der internen Verbindungslei­ tungen, die sich von den Anschlußflächen, der Verteilungsschal­ tung 908 und der Auswahlschaltung 906 erstrecken. Daher tritt eine Asymmetrie bzw. ein Versatz bei den Signalen auf, die an den Eingabeknoten AD, CD und WD des DRAN-Modules 902 ankommen. Wenn die Signale an dem DRAM-Modul 902 ankommen und die Signale an den Eingabeknoten WD, CD und AD des DRAM-Moduls 902 bestimmt sind, wird ein Datenwertschreiben in dem DRAM-Modul 902 durchge­ führt.

Wenn ein Datenwertlesen durchzuführen ist, wird ein Adressensi­ gnal A1 an die Adresseneingabeanschlußfläche APD angelegt, wie es bei dem Datenwertschreiben gemacht wird, und ein Datenwertle­ seanweisungssignal (READ bzw. Lesen) wird an die Steuersi­ gnaleingabeanschlußfläche CPD angelegt. Es treten in gleicher Art Asymmetrien an den Eingabeknoten AD und CD des DRAM-Modules 902 auf, wenn das Adressensignal und das Steuersignal an dem DRAM-Modul 902 ankommen und bestimmt sind. Wenn die Leseanwei­ sung angelegt wird, wird die Auswahl der Speicherzelle in dem DRAM-Modul 902 entsprechend dem Adressensignal A1 durchgeführt, und der Datenwert RD1<0 : 255< von 256 Bits erscheint an dem Lese­ datenwert-ausgabeknoten RD. Wenn dieser gelesene Datenwert er­ scheint, wird eine Adresse RDSA1 für die Datenwertauswahl an die Datenwertauswahladresseneingabeanschlußfläche SPD angelegt. Auf­ grund einer Verzögerung der Verbindungsleitung zwischen der An­ schlußfläche SPD und der Auswahlschaltung 909 tritt ein Versatz in der an den Knoten SD der Auswahlschaltung 909 angelegten Da­ tenwert-Auswahladresse auf, bis sie bestimmt ist. Wenn die Da­ tenwertauswahladresse RDSA1 an dem Knoten SD der Auswahlschal­ tung 909 bestimmt ist, wird der Datenwert RD1<0 : 7< von 8 Bits von den 256 Bits ausgewählt und an die Lesedatenwertausgabean­ schlußfläche RPD angelegt. Wenn das Datenwertauslesen danach durchgeführt wird, ändert sich der ausgelesene Datenwert von dem DRAM-Modul 902 derart, daß ein Versatz an dem Lesedatenwertaus­ gabeknoten RD des DRAM-Modules 902 auftritt, und ein Versatz tritt ähnlich an der Lesedatenwertausgabeanschlußfläche RPD auf.

Fig. 26 zeigt, daß ein Schreibdatenwert WD1 und WD2 an die Schreibdatenwerteingabeanschlußflächen WPD angelegt wird, sogar in dem Datenwertlesebetrieb, nur um klar zu zeigen, daß ein Ver­ satz ähnlich in dem Schreibdatenwert an dem Schreibdatenwert­ eingabeknoten WD des DRAM-Modules 902 auftritt. Bei dem Daten­ wertlesebetrieb ist es nicht notwendig, den Schreibdatenwert an die Schreibdatenwerteingabeanschlußfläche WPD anzulegen. Sogar wenn der Schreibdatenwert angelegt wird, ignoriert das DRAM- Modul 902 den an den Schreibdatenwerteingabeknoten WD angelegten Datenwert in dem Datenwertlesemodus (durch Sperren des Schreib­ datenwerteingabepuffers und des Schreibtreibers).

Wie in Fig. 26 gezeigt ist, erreichen die an die Anschlußflächen angelegten Signale die entsprechenden Knoten des DRAM-Modules 902 über Pfade mit unterschiedlichen elektrischen Eigenschaften, so daß die Bestimmungstimings aufgrund der Verzögerungen der Verbindungsleitungen und der Veränderung der Bitanzahl, wenn die Signale sich ändern, sich verschieben und Asymmetrien auftreten.

Das DRAM-Modul 902 nimmt das Adressensignal entsprechend dem an­ gelegten Steuersignal auf und erlaubt einen Datenwertzugriff.

Ein Betriebszyklus für die Prüfung, die durch externes und di­ rektes Zugreifen des DRAM-Modules, das wiederum das Adressensi­ gnal nur synchron mit dem Steuersignal aufnimmt, durchgeführt wird, ist durch eine Periode von einer Änderung des an die Adresseneingabeanschlußfläche APD angelegten Adressensignales bis zu der nächsten Änderung bestimmt. Das DRAM-Modul 902 wählt eine Speicherzelle entsprechend dem Adressensignal, das einen bestimmten Zustand für eine Zeitdauer, die kürzer ist als dieser Betriebszyklus, einnimmt, aus. Da der Betriebszyklus eines sol­ chen DRAM-Modules 902 relativ lang ist, belegt der obige Versatz eine kurze Periode in dem Betriebszyklus und der durch diesen Versatz auf den Betrieb des DRAM-Moduls ausgeübte Einfluß kann im wesentlichen ignoriert werden.

In letzter Zeit wurden solche synchronen Speicher verwendet, die das Eingeben/Ausgeben eines Datenwertes und das Aufnehmen extern angelegter Signale synchron mit einem Taktsignal, das verschie­ den von dem Steuersignal ist, durchführen. Beispielsweise das Eingeben/Ausgeben eines Datenwertes synchron mit einem Taktsi­ gnal, wie zum Beispiel einem Systemmtakt, macht die Daten­ wertübertragungsgeschwindigkeit gleich zu der Geschwindigkeit des Taktsignales. Da die extern angelegten Signale basierend auf dem Taktsignal aufgenommen werden, ist es nicht notwendig den Versatz bzw. die Verschiebung (Asymmetrie) im Timing zwischen externen Signalen zu berücksichtigen, so daß die internen Schal­ tungen den Betrieb mit einem schnelleren Timing starten können, was einen schnellen Zugriff erlaubt. Ein synchroner DRAM (SDRAM) ist einer von solchen Arten von synchronen Speichern. Wenn die­ ser SDRAM anstatt des in Fig. 24 gezeigten DRAM-Moduls für die Datenübertragung zwischen der Logikschaltung und dem Speicher verwendet wird, kann das SDRAM-Modul entsprechend dem Taktsignal arbeiten, so daß es möglich wird, eine logische integrierte Halbleiterschaltungseinrichtung mit einem eingebetteten DRAM zu verwirklichen, die für einen schnelleren Betrieb geeignet ist. In diesem Fall muß eine Funktionsprüfung des eingebetteten SDRAM-Moduls (Makro) extern zum Sicherstellen der Zuverlässig­ keit durchgeführt werden. Für dieses kann das DRAM-Modul 902 in der in Fig. 25 gezeigten Struktur mit dem SDRAM-Modul ersetzt werden.

Fig. 27 zeigt schematisch eine Struktur eines Hauptabschnittes der logischen integrierten Halbleiterschaltungsvorrichtung mit dem eingebetteten SDRAM-Modul. In Fig. 27 ist eine Auswahlschal­ tung 906, die ein Signalübertragungspfad entsprechend einem Prüfmodusanweisungssignal TE auswählt, zwischen einem SDRAM- Modul 910 einer Logikschaltung 912 angeordnet. Da das SDRAM- Modul 910 synchron mit dem Taktsignal arbeitet, wird das Taktsi­ gnal von der Logikschaltung 912 angelegt. Während einer Prüfung wird das SDRAM-Modul 910 extern mit einem Taktsignal über eine Anschlußfläche CKPD versorgt. Die Auswahlschaltung 906 enthält eine Umschaltschaltung 906ck zum Auswählen eines von dem Taktsi­ gnal von der Logikschaltung 912 und dem Taktsignal von der An­ schlußfläche CKPD. Andere Strukturen als die obigen sind diesel­ ben wie die, die in Fig. 25 gezeigt sind, und entsprechende Ab­ schnitte tragen die gleichen Bezugszeichen.

Das SDRAM-Modul 910 nimmt an die Knoten WD, CD und AD angelegte Signale synchron mit dem an seinen Takteingabeknoten CKD ange­ legten Taktsignal CLK auf und gibt einen Datenwert von dem Lese­ datenwertausgabeknoten RD synchron mit dem Taktsignal aus. Der Betrieb der in Fig. 27 gezeigten integrierten Halbleiterschal­ tungsvorrichtung wird im folgenden mit Bezug zu einem Timingdia­ gramm von Fig. 28 beschrieben.

In einem Prüfmodusbetrieb ist das Prüfmodusanweisungssignal TE aktiviert und die Auswahlschaltung 906 trennt das SDRAM-Modul 910 von der Logikschaltung 912 und setzt das SDRAM-Modul 910 in einen Zustand, der einen externen Zugriff darauf über eine An­ schlußfläche erlaubt. Das an die Takteingabeanschlußfläche CKPD angelegte Taktsignal wird an den Takteingabeknoten CKD des SDRAM-Modules 910 über die Auswahlschaltung 906 angelegt. Das an die Anschlußfläche CKPD angelegte Taktsignal wird nur an den Takteingabeknoten CKD des SDRAM-Modules 910 mit einer Verzöge­ rung angelegt.

Das Adressensignal wird an die Adresseneingabeanschlußfläche APD in jedem Taktzyklus des Taktsignales, das wiederum extern an die Anschlußfläche CKPD angelegt ist, angelegt. Das an die Eingabe­ anschlußfläche APD angelegte Adressensignal weist eine Mehrzahl von Bits auf und ein Übergangstiming von jedem Bit unterscheidet sich von den anderen, so daß ein Versatz in dem Adressensignal vorhanden ist, das den Adresseneingabeknoten AD des SDRAM-Modules 910 erreicht.

Das an die Steuersignaleingabeanschlußfläche CPD angelegte Steu­ ersignal wird an den Steuersignaleingabeknoten CD des SDRAM-Modules 910 angelegt, und ein Versatz tritt in ähnlicher Weise auf, wenn der Zustand des Steuersignales geändert wird. Da so­ wohl das Schreibbetriebanweisungssignal als auch das Lesebe­ triebanweisungssignal sich ändern, müssen Überlegungen sowohl von dem schlechtesten als auch dem besten Fall des Änderungs­ timings (Übergangstimings) von beiden Signalen gegeben werden. Der Schreibdatenwert, der an die Schreibdatenwerteingabean­ schlußfläche WPD angelegt ist, ist ein Datenwert von 8 Bit und wird durch die Verteilungsschaltung 908 auf 256 Bits ausgedehnt und wird an das SDRAM-Modul 910 über die Auswahlschaltung 906 angelegt, was in einem Versatz resultiert. Ein Versatz tritt in ähnlicher Weise in dem Adressensignal auf.

Der Adresseneingabeanschlußfläche APD wird ein Adressensignal geliefert, das in einem bestimmten bzw. definierten Zustand bei dem Anstieg des Taktsignales, das an die Takteingabeanschlußflä­ che CKPD angelegt ist, ist. Das SDRAM-Modul 910 nimmt das ange­ legte Signal an der steigenden Flanke des an den Takteingabekno­ ten CKD angelegten Taktsignales auf. Daher nimmt es das in dem Zyklus #0 des Taktsignales, das wiederum an die Takteingabean­ schlußfläche CKPD angelegt ist, angelegte Adressensignal A1 ent­ sprechend dem Datenwertleseanweisungssignal (READ bzw. Lesen), das an den Steuersignalknoten CD angelegt ist, auf und das Da­ tenwertlesen wird durchgeführt.

In dem SDRAM-Modul 910 wird eine Speicherzelle intern entspre­ chend diesem Adressensignal A1 ausgewählt. Das SDRAM-Modul 910 weist eine Struktur auf, die ähnlich zu der eines herkömmlichen SDRAM ist, und eine Periode, die Spaltenlesewartezeit bzw. -zugriffszeit CL (CAS-Wartezeit) genannt wird, wird benötigt, bis der Datenwert tatsächlich ausgegeben wird, nachdem die Da­ tenwertleseanweisung angelegt ist. Fig. 28 zeigt den Datenlese­ betrieb in dem Fall, bei dem die Spaltenlesewartezeit CL 1 be­ trägt. Daher wird der Datenwert RDI<0 : 255< der durch dieses Adressensignal A1 bestimmten Speicherzelle in dem Zyklus #1 des Taktsignales, das an die Takteingabeanschlußfläche CKPD angelegt ist, bestimmt gemacht. Der Datenwertausgabeknoten RD des SDRAM- Modules 910 ist mit der Auswahlschaltung 909 über die Umschalt­ schaltung 906r verbunden, und ein Versatz tritt in dem gelesenen Datenwert aufgrund einer Lastkapazität dieses Pfades auf. In dem Zyklus #1 des Taktsignales, das an die Takteingabeanschlußfläche CKPD angelegt ist, wird eine Adresse für ein Datenwertauswählen an die Anschlußfläche SPD angelegt, und die Auswahlschaltung 909 wählt entsprechend einer Datenwertauswahladresse RDSA1, die an den Knoten SD angelegt ist, einen Datenwert RD1<0 : 7< mit 8 Bits aus und gibt ihn aus.

In dem Zyklus #1 des an die Takteingabeanschlußfläche CKPD ange­ legten Taktsignales wird die Datenwertleseanweisung wieder ange­ legt und der nächste Datenwert wird entsprechend dem angelegten Adressensignal A2 ausgelesen. In dem Zyklus #2 des an die Takt­ eingabeanschlußfläche CKPD angelegten Taktsignales wird ein nächster Datenwert in ähnlicher Weise entsprechend dem angeleg­ ten Adressensignal A3 ausgelesen. Für die nächste Leseanweisung wird eine Datenwertauswahladresse RDSA2 angelegt und ein näch­ ster Datenwert RD2<0 : 7< wird ausgelesen. In diesem Fall verur­ sacht der Auswahlbetrieb in der Auswahlschaltung 909 bzw. 906 einen Versatz in dem an die Anschlußfläche PRD angelegten Lese­ datenwert.

Fig. 28 zeigt einen Zustand, bei dem Schreibdatenwerte WD1, WD2, WD3 und WD4 ebenfalls nacheinander in dem Datenwertlesebetrieb an die Schreibdatenwerteingabeanschlußfläche WPD angelegt wer­ den. Dies ist dazu, klar zu zeigen, daß ein Versatz in dem Schreibdatenwert, der zu dem SDRAM-Modul 910 übertragen wird, auftritt, wenn der Schreibdatenwert sich ändert. Sogar wenn der Schreibdatenwert während dem Datenwertlesen angelegt wird, führt das SDRAM-Modul 910 ein Datenwertlesen entsprechend der Lesean­ weisung durch, und führt nicht das Datenwertschreiben durch, so daß keine Fehlfunktion auftritt. Dies trifft ebenfalls in einem solchen Fall zu, daß eine Adresse RDSP zum Auswählen des gelese­ nen Datenwertes während dem Datenwertschreiben angelegt wird.

Wie in Fig. 28 gezeigt ist, wird der Betriebszyklus des SDRAM- Modules 910 durch den Zyklus des Taktsignales, das an die Steu­ ersignaleingabeanschlußfläche CKPD angelegt ist, bestimmt. Die­ ses Taktsignal ist ein schnelles Taktsignal. Daher ist ein An­ teil des Versatzes zu dem Taktzyklus in dem SDRAM-Modul 910 grö­ ßer als in dem asynchronen DRAM, der in Fig. 24 und 25 gezeigt ist, sogar wenn die Zeitbreiten der Versätze zueinander gleich sind. Das SDRAM-Modul 910 nimmt einen extern angelegten Daten­ wert synchron mit der steigenden Flanke des an den Takteingabe­ knoten CKD angelegten Taktsignales auf oder gibt den Datenwert synchron mit dem gleichen Taktsignal aus. Wenn der Versatz groß ist, können daher die Signale nicht genau aufgenommen werden, und angewiesene Betriebe können nicht genau durchgeführt werden. Wenn der Versatz groß ist, verringert sich eine Periode, in der das an jeden Eingabeknoten des SDRAM-Modules 910 angelegte Si­ gnal gültig ist. Daher muß eine externe Prüfvorrichtung unter Berücksichtigung dieses Versatzes, der verursacht wird, wenn sich das Betriebsmodusanweisungssignal ändert, betrieben werden, und die Taktzyklusperiode wird effektiv verringert, was in einer solchen Schwierigkeit resultiert, daß ein schnelles externes Prüfen des SDRAM-Modules unmöglich ist.

In dem in Fig. 28 gezeigten SDRAM-Modul beträgt die Burst- bzw. Signallänge (die Anzahl der Daten, die nacheinander für einen Datenwerteingabe-/-ausgabeknoten geschrieben/gelesen werden, wenn eine Datenwertschreib-/-leseanweisung angelegt ist) 1. So­ gar wenn die Signallänge mehr als 1 ist, führt jedoch die in Fig. 27 gezeigte Auswahlschaltung 909 den Auswahlbetrieb während des Datenlesens durch. Daher tritt ein Versatz bzw. eine Verzö­ gerung in dem Lesedatenwert auf, da der Lesedatenwert an dem Knoten SPD mit jedem Taktzyklus sich ändert.

Die Spaltenlesewartezeit CL kann entsprechend der Taktzykluspe­ riode des SDRAM-Modules 910 geändert werden, da die zum Daten­ wert lesen benötigte Zeit konstant ist, unabhängig von dem Takt­ zyklus.

Fig. 29 zeigt einen Datenwertlesebetrieb mit einer Spaltenlese­ wartezeit CL von 3. Mit der Spaltenlesewartezeit CL von 3 nimmt das SDRAM-Modul 910 das Datenwertlesemodusanweisungssignal zu­ sammen mit dem Adressensignal entsprechend dem an den Takteinga­ beknoten CLKD angelegten Taktsignal auf, und ein Datenwert RD1<0 : 255< der adressierten Speicherzelle wird bestimmt nach dem Ablauf von drei Taktzyklen. In dem Zyklus #3 des Taktsignales, das an den Takteingabeknoten CKD des SDRAM-Modules 910 angelegt wird, wird der Datenwert ausgegeben.

Wenn die Spaltenlesewartezeit CL verändert wird, ist es daher notwendig, extern das Adressensignal für die Datenwertauswahl an die Anschlußfläche SPD entsprechend dieser geänderten Spaltenle­ sewartezeit anzulegen, und es ist notwendig, das Timing des An­ legens des Adressensignales für die Datenwertauswahl entspre­ chend dem Wert der Spaltenlesewartezeit CL zu ändern, was in ei­ ner nachteilhaften Erhöhung der Last der externen Prüfvorrich­ tung resultiert.

Daher kann eine schnelle Prüfung nicht durchgeführt werden, wenn ein SDRAM-Modul, das synchron mit einem schnellen Taktsignal ar­ beitet, zusammen mit einer Struktur zum externen Testen eines taktsynchronen DRAM-Modules verwendet wird, was wiederum das Adressensignal nur entsprechend den Signalen /RAS und /CAS auf­ nimmt.

Es ist Aufgabe der vorliegenden Erfindung, eine logische inte­ grierte Halbleiterschaltungsvorrichtung mit einem eingebetteten synchronen Speicher vorzusehen, die ein genaues und schnelles Durchführen einer externen Prüfung eines synchronen Speichers, wie zum Beispiel eines SDRAM-Moduls, erlaubt.

Die Aufgabe wird durch die integrierte Halbleiterschaltungsvor­ richtung des Anspruches 1 gelöst.

Weiterbildungen der Erfindung sind in den Unteransprüchen ange­ geben.

Kurz gesagt ist entsprechend der vorliegenden Erfindung eine synchrone Direktzugriffspeicherschaltung, die synchron mit einem Taktsignal arbeitet, zwischen einem Auswähler und einem Anschluß vorgesehen.

Eine integrierte Halbleiterschaltungsvorrichtung nach der Erfin­ dung enthält einen synchronen Speicher, der synchron mit einem Taktsignal arbeitet, eine Logikschaltung, die auf einem Halblei­ tersubstrat mit dem synchronen Speicher gebildet ist, zum Durch­ führen einer Übertragung eines Datenwertes zu und von dem syn­ chronen Speicher, eine synchrone Direktzugriffspeicherschaltung zum Aufnehmen von Signalen, die einen Datenwert enthalten und die extern an das Halbleitersubstrat synchron mit einem Prüf­ taktsignal entsprechend dem Taktsignal angelegt sind, und eine Auswahlschaltung zum Auswählen von entweder dem Ausgabesignal der Logikschaltung oder dem Ausgabesignal der synchronen Direkt­ zugriffspeicherschaltung als Reaktion auf ein Prüfmodusanwei­ sungssignal und zum Anlegen des ausgewählten Ausgabesignales an den synchronen Speicher.

Da die synchrone Direktzugriffspeicherschaltung das extern ange­ legte Signal synchron mit dem Taktsignal aufnimmt, wird das Aus­ gabesignal davon synchron mit dem Taktsignal bestimmt, und ein Signal, dessen Versatz sehr reduziert ist, wird zu dem synchro­ nen Speicher aufgrund des gleichen Änderungstimings übertragen. Aufgrund des Aufnehmens der Signale synchronisiert mit dem Takt­ signal kann eine gültige Periode des an den synchronen Speicher angelegten Signales ausreichend lang gemacht werden, und ein Einfluß, der durch einen Versatz ausgeübt wird, kann minimiert werden, wodurch ein schneller Betrieb sowie ein genauer Betrieb des synchronen Speichers erlaubt ward.

Weiterbildungen der Erfindung ergeben sich aus der folgenden Be­ schreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 schematisch eine Gesamtstruktur einer integrierten Halbleiterschaltungsvorrichtung entsprechend einem ersten Ausführungsbeispiel,

Fig. 2 ein Timingdiagramm, das einen Betrieb der in Fig. 1 gezeigten integrierten Halbleiterschaltungsvor­ richtung zeigt,

Fig. 3 speziell eine Struktur einer integrierten Halblei­ terschaltungsvorrichtung entsprechend dem ersten Ausführungsbeispiel,

Fig. 4 ein Timingdiagramm, das einen Betrieb der in Fig. 3 gezeigten integrierten Halbleiterschaltungsvor­ richtung zeigt,

Fig. 5 ein Timingdiagramm zum Zeigen eines Betriebseffek­ tes eines Prüftaktsignales und eines Taktsignales zum Betrieb eines synchronen Speichers,

Fig. 6A eine Struktur einer Halteschaltung, die ein Halten synchron mit dem Prüftaktsignal durchführt,

Fig. 6B ein Timingdiagramm, das einen Betrieb der in Fig. 6A gezeigten Halteschaltung darstellt,

Fig. 7 ein Beispiel einer Struktur einer Halteschaltung, die ein Halten synchron mit einem komplementären Prüftaktsignal durchführt,

Fig. 8 eine andere Struktur der Halteschaltung,

Fig. 9 ein Timingdiagramm, das einen Betrieb der in Fig. 8 gezeigten Halteschaltung darstellt,

Fig. 10A-10D schematisch eine Feldstruktur in dem SDRAM-Modul,

Fig. 11 schematisch eine Struktur des Abschnittes einer Signalverteilungsschaltung, die einen 256-Bit Schreibdatenwert von einem 8-Bit Schreibdatenwert erzeugt,

Fig. 12 schematisch eine Struktur einer in Fig. 3 gezeig­ ten Auswahlschaltung,

Fig. 13 schematisch eine Gesamtstruktur einer integrierten Halbleiterschaltungsvorrichtung entsprechend einem zweiten Ausführungsbeispiel,

Fig. 14 schematisch eine Struktur einer in Fig. 13 gezeig­ ten Signalverteilungsschaltung,

Fig. 15 schematisch eine zweite Struktur der in Fig. 13 gezeigten Signalverteilungsschaltung,

Fig. 16 ein Timingdiagramm, das einen Betrieb der in Fig. 13 gezeigten integrierten Halbleiterschaltungsvor­ richtung darstellt,

Fig. 17 schematisch eine Struktur einer in Fig. 13 gezeig­ ten Verschiebeschaltung,

Fig. 18 schematisch eine dritte Struktur der in Fig. 13 gezeigten Signalverteilungsschaltung,

Fig. 19 schematisch eine Struktur eines in Fig. 18 gezeig­ ten Dekoders,

Fig. 20 schematisch eine Struktur einer Modifikation des zweiten Ausführungsbeispieles,

Fig. 21 schematisch eine Gesamtstruktur einer integrierten Halbleiterschaltungsvorrichtung entsprechend einem dritten Ausführungsbeispiel,

Fig. 22 schematisch eine Struktur einer in Fig. 21 gezeig­ ten Verdichtungsschaltung,

Fig. 23 schematisch eine Beziehung zwischen dem Test­ schreibdatenwert, dem Schreibdatenwert für eine Speicherzelle und einem Lesedatenwert für eine Speicherzelle,

Fig. 24 schematisch eine Struktur einer der Anmelderin be­ kannten integrierten Halbleiterschaltungsvorrich­ tung mit eingebettetem asynchronem DRAM,

Fig. 25 spezieller die in Fig. 24 gezeigte Struktur,

Fig. 26 ein Timingdiagramm, das einen Betrieb der in Fig. 24 gezeigten integrierten Halbleiterschaltungsvor­ richtung zeigt,

Fig. 27 schematisch eine Struktur, die einen synchronen Speicher enthält, der anstatt der in Fig. 24 ge­ zeigten integrierten Halbleiterschaltungsvorrich­ tung verwendet wird,

Fig. 28 ein Timingdiagramm, das einen Betrieb der in Fig. 27 gezeigten integrierten Halbleiterschaltungsvor­ richtung zeigt, und

Fig. 29 ein Timingdiagramm, das den Betrieb der in Fig. 27 gezeigten integrierten Halbleiterschaltungsvor­ richtung zeigt.

Erstes Ausführungsbeispiel

Fig. 1 zeigt schematisch eine Gesamtstruktur einer integrierten Halbleiterschaltungsvorrichtung entsprechend dem ersten Ausfüh­ rungsbeispiel. In Fig. 1 enthält eine integrierte Halbleiter­ schaltungsvorrichtung 1 ein SDRAN-Modul 2, das dynamische Spei­ cherzellen zum Speichern von Daten aufweist und das synchron mit einem Taktsignal arbeitet, eine Logikschaltung 3, die den Daten­ wert zu und von dem SDRAM-Modul 2 überträgt, eine (synchrone) Direktzugriffspeicherschaltung bzw. Direktzugriffschaltung 4, die extern angelegte Signale (einschließlich eines Datenwertes) synchron mit dem Taktsignal aufnimmt und überträgt, einen Aus­ wähler 5, der das Ausgabesignal von einer von der Logikschaltung 3 und der Direktzugriffspeicherschaltung 4 entsprechend einem Prüfmodusanweisungssignal TE auswählt und das ausgewählte Signal an das SDRAM-Modul 2 anlegt, und eine Anschlußflächenumschalt­ schaltung 6, die elektrisch die Anschlußflächen 8a, . . ., 8b, . . ., 8c mit einer von der Logikschaltung 3 und der Direktzu­ griffspeicherschaltung 4 entsprechend dem Prüfmodusanweisungs­ signal TE, das von einer externen Prüfvorrichtung (nicht ge­ zeigt) über eine Anschlußfläche 7 angelegt ist, verbindet.

Die Logikschaltung 3 führt ebenfalls eine Eingabe/Ausgabe der Signale über andere Anschlußflächen bzw. Anschlüsse 9a, 9b, . . . 9c, 9d, . . . 9e durch. Wenn das Prüfmodusanweisungssignal TE ak­ tiv ist, verbindet die Anschlußflächenumschaltschaltung 6 die Anschlußflächen 8a, . . ., 8b, . . ., 8c elektrisch mit der Direkt­ zugriffspeicherschaltung 4. Wenn das Prüfmodusanweisungssignal TE inaktiv ist, verbindet die Anschlußflächenumschaltschaltung 6 diese Anschlußflächen 8a, . . ., 8b, . . ., 8c elektrisch mit der Logikschaltung 3. Die Anschlußflächen bzw. Anschlüsse für die Prüfung werden gemeinsam als die Anschlußflächen für den norma­ len Betrieb verwendet, wodurch eine durch die Anschlußflächen belegte Fläche reduziert ist. Obwohl viele Anschlußflächen ent­ lang der vier Seiten der integrierten Halbleiterschaltungsvor­ richtung 1 angeordnet sind, sind alle von diesen zur Vereinfa­ chung nicht klar in Fig. 1 gezeigt und sind nur durch das Zei­ chen "." dargestellt.

Die Anschlußflächen 8a, . . ., 8b, . . ., 8c werden mit einem Prüf­ datenwert, Steuersignalen, die für den Prüfbetrieb benötigt wer­ den, und einem Taktsignal zum synchronen Betreiben des SDRAM-Modules 2 versorgt. Die Direktzugriffspeicherschaltung 4 nimmt die Signale (die einen Datenwert enthalten, es sei denn daß im folgenden etwas anderes angegeben wird), die über die Anschluß­ flächenumschaltschaltung 6 angelegt sind, synchron mit dem ex­ tern angelegten Taktsignal auf und überträgt sie.

Fig. 2 ist ein Timingdiagramm, das einen Betrieb der integrier­ ten Halbleiterschaltungsvorrichtung 1, die in Fig. 1 gezeigt ist, zeigt. In Fig. 2 ist ein externes Taktsignal EXTCLK ein ex­ ternes Taktsignal, das an eine Takteingabeanschlußfläche, die in den Anschlußflächen 8a-8c enthalten sind, angelegt ist, und ein externes Signal EXTSIG ist ein beispielhaftes Beispiel der Adressensignale, des Datenwertes und der Steuersignale, die an die Anschlußflächen 8a-8c angelegt sind. Die externen Signale EXTSIG, die an die Anschlußflächen 8a-8c angelegt sind, werden von einer externen Prüfvorrichtung (nicht gezeigt) synchron mit dem Taktsignal EXTCLK angelegt. Die Direktzugriffspeicherschal­ tung 4 nimmt das interne Signal EXTSIG, das über die Anschluß­ flächenumschaltschaltung 6 angelegt ist, synchron mit dem exter­ nen Taktsignal EXTCLK in dem Prüfbetrieb auf.

Innerhalb der integrierten Halbleiterschaltungsvorrichtung 1 tritt ein Versatz bzw. eine Verzögerung in den Signalen aufgrund einer Variation einer Signalübertragungsverzögerungsperiode auf, die durch einen Unterschied in der Verbindungsleitungskapazität zwischen Signalpfaden von den Anschlußflächen zu dem SDRAM- Modul, einem Unterschied in der Verbindungsleitungslänge, einem Unterschied in dem Verbindungsleitungswiderstand und/oder einem Unterschied in dem Timing der Änderung zwischen Signalen in Zwi­ schenschaltungen verursacht ist.

Da die Direktzugriffspeicherschaltung 4 das externe Signal EXTSIG synchron mit dem externen Taktsignal EXTCLK aufnimmt, tritt kein Versatz oder nur ein geringer Versatz in dem Signal innerhalb der Direktzugriffspeicherschaltung 4 auf, da es ein bestimmtes externes Signale aufnimmt. In Fig. 9 ist der Zustand gezeigt, das kein Versatz in dem von der Prüfvorrichtung an die Anschlußfläche angelegten Signal vorhanden ist.

Die Direktzugriffspeicherschaltung 4 legt ihr internes Signal an das SDRAM-Modul 2 über den Auswähler 5 synchron mit dem externen Taktsignal EXTCLK an. In diesem Fall wird das Signal von der Di­ rektzugriffspeicherschaltung 4 synchron mit dem Taktsignal EXTCLK übertragen, und wird mit dem Timing, das von dem externen Taktsignal EXTCLK abhängt, bestimmt gemacht, so daß kein oder nur ein geringer Versatz auftritt. Das SDRAM-Modul 2 empfängt das externe Taktsignal EXTCLK über die Direktzugriffspeicher­ schaltung 4 oder den Auswähler 5. Daher ist das interne Taktsig­ nal INTCLK, das an den Takteingabeknoten des SDRAM-Modules 2 angelegt wird, ein Taktsignal, das nur bezüglich des externen Taktsignales EXTCLK verzögert ist.

Synchron mit dem Anstieg des internen Taktsignales INTCLK nimmt das SDRAM-Modul 2 an sich angelegte Signale auf. In diesem Zu­ stand erzeugt die Direktzugriffspeicherschaltung 4 das Signal synchron mit dem Taktsignal, und das zu den Eingängen des SDRAM-Modules 2 übertragene Signal ist in dem stabilen Zustand, wenn das interne Taktsignal INTCLK ansteigt. Daher kann das SDRAM-Modul 2 zuverlässig das angelegte Signal aufnehmen und kann zu­ verlässig den internen Betrieb durchführen.

Das interne Signal der integrierten Halbleiterschaltungsvorrich­ tung 1 wird synchron mit dem externen Taktsignal EXTCLK entspre­ chend dem Betrieb des Taktsignales INTCLK des SDRAM-Modules 2 aufgenommen und übertragen, wodurch das Timing der Änderung des internen Signales basierend auf dem Timing der Änderung des ex­ ternen Taktsignales EXTCLK bestimmt ist, und das interne Signal kann zu dem SDRAM-Modul 2 übertragen werden, wobei im wesentli­ chen der Versatz unterdrückt wird, so daß es möglich wird, ex­ tern und direkt auf das SDRAM-Modul 2 zuzugreifen und das SDRAM-Modul 2 ohne einen Einfluß durch den Versatz zu betreiben. Daher kann das SDRAM-Modul 2 zuverlässig in einer schnellen Be­ triebsumgebung geprüft werden.

Fig. 3 zeigt eine spezifischere Struktur der in Fig. 1 gezeigten integrierten Halbleiterschaltungsvorrichtung. In Fig. 3 enthält das SDRAM-Modul 2 eine Steuersignaleingabeknotengruppe 2a, die ein Steuersignal CTL< < empfängt, eine Zeilenadressensignalein­ gabeknotengruppe 2b, die ein Zeilenadressensignal RA<10 : 0< von 11 Bits empfängt, eine Spaltenadressensignaleingabeknotengruppe 2c, die ein Spaltenadressensignal CA<5 : 0< von 6 Bits empfängt, eine Schreibmaskeneingabeknotengruppe 2d, die ein Schreibdaten­ wertmaskensignal DM<31 : 0<, das das zu maskierende Bit in dem Schreibdatenwert spezifiziert, empfängt, eine Datenwerteingabe­ knotengruppe 2e, die den Schreibdatenwert WD<255 : 0< von 256 Bits empfängt, eine Eingabeknotengruppe 2f, die einen Wartezeitdaten­ wert CL<1 : 0<, der die Spaltenlesewartezeit CL anzeigt, empfängt, und eine Datenwertausgabeknotengruppe 2g, die einen gelesenen Datenwert von 256 Bits ausgibt. Das SDRAM-Modul 2 führt eine Eingabe/Ausgabe des Datenwertes durch und nimmt das angelegte Signal synchron mit dem Taktsignal CLK, das zu einem Taktsi­ gnaleingabeknoten 2h angelegt ist, auf.

Die Halteschaltungen zum Halten der angelegten Adressensignale sind für die Zeilenadressensignaleingabeknotengruppe 2b und die Spaltenadressensignaleingabeknotengruppe 2c entsprechend vorge­ sehen. In dem SDRAM-Modul 2 sind alle Eingabeknoten davon durch interne Verbindungsleitungen verbunden, und es ist nicht notwen­ dig, die Anzahl der Stifte zu reduzieren. In diesem SDRAM-Modul 2 sind daher die Zeilenadressensignaleingabeknotengruppe 2b und die Spaltenadressensignaleingabeknotengruppe 2c voneinander un­ abhängig angeordnet. Die Halteschaltungen, die entsprechend für die Zeilen- und Spaltenadressensignaleingabegruppen 2b und 2c vorgesehen sind, werden entsprechend dem Betriebsmodusanwei­ sungssignal, das in dem Steuersignal CTL< < enthalten ist, be­ trieben.

Die Logikschaltung 3 enthält ähnlich Knotengruppen entsprechend den Eingabeknotengruppen des SDRAM-Modules 2. Genauer enthält sie eine Ausgabeknotengruppe 3a für ein Steuersignal LCTL< <, eine Ausgabeknotengruppe 3b für ein Zeilenadressensignal LRA<10 : 0<, eine Ausgabeknotengruppe 3c für ein Spaltenadressen­ signal LCA<5 : 0<, eine Ausgabeknotengruppe 3d für einen Schreib­ maskendatenwert LDM<31 : 0<, eine Ausgabeknotengruppe 3e für einen Schreibdatenwert LWD<155 : 0<, einen Ausgabeknoten 3f für ein Taktsignal LCLK, eine Ausgabeknotengruppe 3g für einen Spalten­ lesewartezeitdatenwert LCL<1 : 0< und eine Eingabeknotengruppe 3e für einen Datenwert LRD<255 : 0<.

Die externe Anschlußflächengruppe 8 entsprechend zu den in Fig. 1 gezeigten Anschlußflächen 8a-8c enthält eine Eingabeknoten­ gruppe 8d für ein Steuersignal ECTL< <, eine Eingabeanschlußflä­ chengruppe 8e für ein Zeilenadressensignal ERA<10 : 0<, eine Ein­ gabeanschlußflächengruppe 8f für ein Spaltenadressensignal ECA<5 : 0<, eine Eingabeanschlußflächengruppe 8g für einen Schreibdatenwertmaskenanweisungsdatenwert EDM<31 : 0<, eine Einga­ beanschlußgruppe 8h für einen Schreibdatenwert EWD<7 : 0< von 8 Bits, eine Eingabeanschlußflächengruppe 8i für eine Ausgabeaus­ wahladresse EOSEL<4 : 0<, die zum Auswählen eines Lesedatenwertes von 8 Bits von dem ausgelesenen Datenwert RD<255 : 0< von 256 Bits, die wiederum von dem SDRAM-Modul 2 ausgelesen sind, ver­ wendet wird, und eine Datenwertausgabeanschlußflächengruppe 8j zum Erzeugen eines gelesenen Datenwertes ERD<0 : 7<.

Die externe Anschlußflächengruppe 8 weist weiterhin eine An­ schlußflächengruppe 8k für einen extern angelegten Spaltenlese­ wartezeitdatenwert ECL<0 : 1<, eine Eingabeanschlußfläche 81 für ein an das SDRAM-Modul 2 angelegtes externes Taktsignal ECLK und eine Anschlußfläche 8m, die ein Prüftaktsignal ETCLK empfängt, das einen Signalübertragungsbetrieb in der Direktzugriffspei­ cherschaltung 4 steuert.

Zwei Taktsignale ECLK und ETCLK werden verwendet und eine Si­ gnalübertragung in der Direktzugriffspeicherschaltung 4 wird mit dem Prüfsignal ETCLK durchgeführt, wodurch es möglich wird, das Fenster einer Einstellzeit und einer Haltezeit des an das SDRAM-Modul angelegten Signales für das Taktsignal CLK bezüglich des Taktsignales CLK, das an den Takteingebeknoten CLK des SDRAM-Modules 2 angelegt ist, zu bewegen, und eine Prüfung eines Be­ triebsspielraumes kann durchgeführt werden.

Die externe Anschlußflächengruppe 8 entspricht den Anschlußflä­ chen 8a-8b-8c, die in Fig. 1 gezeigt sind, und die in Fig. 1 ge­ zeigte Anschlußflächenumschaltschaltung 6 ist zwischen der Di­ rektzugriffspeicherschaltung 4 und der externen Anschlußflächen­ gruppe 8 angeordnet. In Fig. 3 ist jedoch die Anschlußflächenum­ schaltschaltung 6 zum selektiven Verbinden der Anschlußflächen­ gruppe mit der Logikschaltung 3 und der Direktzugriffspeicher­ schaltung 4 zur Vereinfachung nicht gezeigt.

Die Direktzugriffspeicherschaltung 4 enthält eine Halteschaltung 4a zum Halten (Aufnehmen) des Signales, das über die Anschluß­ flächen 8d-8i angelegt ist, synchron mit beispielsweise dem An­ stieg des Prüftaktsignales ETCLK, das über die Anschlußfläche 8m angelegt ist, eine Signalverteilungsschaltung 4b, die den Schreibdatenwert in dem in der Halteschaltung 4a gehaltene Da­ tenwert auf den Schreibdatenwert von 256 Bits ausdehnt und die verbleibenden Signale so überträgt, wie sie sind, eine Halte­ schaltung 4c, die das Ausgabesignal der Signalverteilungsschal­ tung 4b synchron mit beispielsweise dem Fallen des Prüftaktsi­ gnales ETCLK von der Anschlußfläche 8m hält, und einen Auswähler 5, der auf das über die Anschlußfläche 7 angelegte Prüfmodusan­ weisungssignal TE reagiert, zum Auswählen des Ausgabesignales der Halteschaltung 4c, des Taktsignales ECLK von der Anschluß­ fläche 81, des Spaltenlesewartezeitdatenwertes ECL<0 : 1< von der Anschlußfläche 8a und des Ausgabesignales der Logikschaltung 3.

Jede der Halteschaltungen 4a und 4c hält das angelegte Signal für eine Zeitdauer, die gleich zu einem Taktzyklus des Prüftakt­ signales ETCLK ist. Die Halteschaltungen 4a und 4c halten die Signale, die entsprechend synchron mit verschiedenen Flanken (der steigenden und fallende Flanke oder der fallenden und stei­ genden Flanke) des Prüftaktsignales ETCLK angelegt sind. Daher werden die an die Anschlußflächen 8d-8i angelegten Signale zu dem SDRAM-Modul 2 über den Auswähler 5 angelegt, nach dem Ablauf eines Taktzyklus des externen Taktsignales ETCLK.

Die Direktzugriffspeicherschaltung 4 enthält weiterhin eine Hal­ teschaltung 4e, die einen Datenwert RD<255 : 0< von 256 Bits, der von dem SDRAM-Modul 2 gelesen ist, synchron mit dem Prüftaktsi­ gnal ETCLK hält, eine Auswahlschaltung 4f, die einen Datenwert von 8 Bits von dem durch die Halteschaltung 4e gehaltenen Daten­ wert mit 256 Bits entsprechend einem von der Halteschaltung 4c angelegten Datenwertauswahladressensignal OSEL<4 : 0< auswählt, und eine Halteschaltung 4g, die den von der Auswahlschaltung 4f empfangenen gelesenen Datenwert hält und an die Anschlußflächen­ gruppe 8j synchron mit dem Prüftaktsignal ETCLK anlegt.

Die Halteschaltung 4e hält den angelegten Datenwert beispiels­ weise an der fallenden Flanke des Prüftaktsignales ETCLK. Die Halteschaltung 4g liefert den von der Auswahlschaltung 4f emp­ fangenen Datenwert beispielsweise an der steigenden Flanke des Prüfübertragungstaktsignales ETCLK. Die Datenwertausgabeknoten­ gruppe 2g des SDRAM 2 ist mit der Datenwerteingabeknotengruppe 3e der Logikschaltung 3 verbunden. Während dem Datenwertlesen in dem Prüfbetrieb ist die Logikschaltung 3 inaktiv und keine Schwierigkeit tritt auf, sogar wenn das SDRAM-Modul 2 den Test­ datenwert daran anlegt. Durch Übertragen des gelesenen Datenwer­ tes RD<255 : 0< zu der Logikschaltung 3 mit dem umgangenen Auswäh­ ler 5 kann der gelesene Datenwert schnell von dem SDRAM-Modul 2 zu der Logikschaltung 3 übertragen werden, ohne eine Verzögerung in dem normalen Betriebsmodus zu verursachen, da eine Gatterver­ zögerung in dem Auswähler 5 nicht auftritt. In diesem Fall ist die Ausgabeknotengruppe 2g des SDRAM-Modules 2 mit keiner An­ schlußfläche und nicht mit dem Auswähler 5 verbunden und ist nur mit den internen Verbindungsleitungen verbunden, so daß eine große parasitäre Kapazität nicht vorhanden ist, und der gelesene Datenwert kann schnell zu der Halteschaltung 4e und der Logik­ schaltung 3 mit einer sehr kleinen Verzögerung übertragen wer­ den. Nun wird ein Betrieb der in Fig. 3 gezeigten integrierten Halbleiterschaltungsvorrichtung in einem Prüfmodus im folgenden beschrieben.

Der Betrieb in dem Datenwertschreibmodus ist der gleiche wie der, der in dem Timingdiagramm von Fig. 2 gezeigt ist. Das in­ terne Taktsignal INTCLK wird an den Takteingabeknoten 2h des SDRAM-Modules 2 angelegt, und das über den Auswähler 5 angelegte Signal wird an der steigenden Flanke des Taktsignales CLK aufge­ nommen. Die Halteschaltungen 4a und 4c sind in dem Haltezustand entsprechend an der steigenden und fallenden Flanke des Prüf­ taktsignales ETCLK. Die Ausgabeknoten der Halteschaltungen 4a und 4c sind von den Anschlußflächen getrennt. Die Änderungsti­ mings der Ausgabesignale der Halteschaltungen 4a und 4c werden durch das Prüftaktsignal ETCLK bestimmt, und das Signal wird an das SDRAM-Modul 2 über den Auswähler 5 mit fast keinem Versatz angelegt. Ein Betrieb des Datenwertlesens wird im folgenden mit Bezug zu Fig. 4 beschrieben.

In dem Zyklus #1 des externen Taktsignales ECLK ist das externe Steuersignal ECTL (ECTL< <) in den Zustand (Lesen) gesetzt, der das Datenwertlesen festlegt. Dieses externe Steuersignal ECTL wird durch die Halteschaltung 4a synchron mit dem Anstieg des Prüftaktsignales ETCLK gehalten. Dann wird der durch die Halte­ schaltung 4a gehaltene Datenwert durch die Signalverteilungs­ schaltung 4b und die Halteschaltung 4c übertragen und wird über den Auswähler 5 synchron mit der fallenden Flanke des externen Taktsignales ECLK in dem Taktzyklus #1 zu dem SDRAM-Modul 2 ge­ liefert. Das SDRAM-Modul 2 wird über die Direktzugriffspeicher­ schaltung 4 ebenfalls mit dem externen Taktsteuersignal ECLK versorgt.

Das SDRAM-Modul 2 nimmt das an die Steuersignaleingabeknoten­ gruppe 2a angelegte Steuersignal CTL< < synchron mit dem Anstieg des Taktsignales CLK in dem Taktzyklus #2 des externen Taktsi­ gnales ECLK auf und beginnt intern den Datenwertlesebetrieb. Da die Spaltenlesewartezeit CL 1 beträgt, gibt das SDRAM-Modul 2 den gelesenen Datenwert RD<255 : 0< an der nächsten steigenden Flanke des internen Taktsignales CLK (in dem Taktzyklus #3 des externen Taktsignales ECLK) aus. Danach wird die Leseanweisung in jedem Taktzyklus angelegt und ein Datenwert wird danach von dem SDRAM-Modul 2 ausgelesen.

Die Halteschaltung 4e hält den von dem SDRAN 2 an der fallenden Flanke des Prüftaktsignales ETCLK ausgelesenen Datenwert. In dem Zyklus #3 des externen Taktsignales ECLK wird die Adresse EOSEL (EOSEL<4 : 0<) für das Datenwertauswählen extern angelegt und das Ausgabesignal der Halteschaltung 4c ändert sich synchron mit dem Fallen des externen Taktsignales ECLK in dem Taktzyklus #3. Da­ her werden der ausgegebene Datenwert der Halteschaltung 4e und das Adressensignal für das Datenwertauswählen von der Halte­ schaltung 4c zum gleichen Timing bzw. Zeitpunkt bestimmt ge­ macht, und die Auswahlschaltung 4f wählt den Datenwert mit 8 Bits von dem gelesenen Datenwert RD<255 : 0< von 256 Bits, der in der Halteschaltung 4e gehalten ist, entsprechend dem empfangenen Adressensignal OSEL<4 : 0< für das Datewertauswählen aus. Die Halteschaltung 4g nimmt das Ausgabesignal der Auswahlschaltung 4f synchron mit der steigenden Flanke des Prüftaktsignales ETCLK auf und hält es. Daher ändert sich der gelesene Datenwert ERD<7 : 0< der Datenwertausgabeanschlußflächengruppe 8j synchron mit der fallenden Flanke des Prüftaktsignales ETCLK in dem Zy­ klus #4 des externen Taktsignales ECL]< (siehe die Wellenform (i) in Fig. 4). Danach wird der Datenwert zu der Datenwertausgabe­ knotengruppe 8j synchron mit der steigenden Flanke des Prüftakt­ signales ETCLK übertragen.

Entsprechend der Wellenform (i) in Fig. 4 hält die Halteschal­ tung 4g den an ihr angelegten Datenwert und gibt ihn synchron mit der steigenden Flanke des Prüftaktsignales ETCLK aus. Jedoch kann die Halteschaltung 4g eine solche Struktur aufweisen, daß sie den von der Auswahlschaltung 4f angelegten Datenwert syn­ chron mit der steigenden Flanke des Prüftaktsignales ETCLK auf­ nimmt und dann denselben synchron mit der fallenden Flanke des Prüftaktsignales ETCLK ausgibt (siehe (ii) in Fig. 4). Dieser Betrieb kann durch Verwenden von nur der Halteschaltung 4g, die aus zwei Flip-Flops gebildet ist, erreicht werden, wie später beschrieben wird.

Bei dem Datenwertlesebetrieb wird daher der von dem SDRAM-Modul 2 gelesene Datenwert synchron mit dem Prüftaktsignal ETCLK ge­ halten und wird dann synchron mit demselben derart ausgegeben, daß das bestimmte Signal übertragen wird, und daher wird das Si­ gnal (Datenwert) mit dem Timing, bei dem es in dem bestimmten Zustand ist, gehalten und übertragen. Daher kann der gelesene Datenwert mit einer ausreichend langen gültigen Periode zu der Anschlußgruppe 8j mit fast keinem Versatz übertragen werden, und ein schnelles Datenwertlesen kann durch externes und direktes Zugreifen auf das SDRAM-Modul 2 durchgeführt werden. Strukturen der entsprechenden Abschnitte werden im folgenden beschrieben.

Betrieb von zwei Taktsignalen

Fig. 5 zeigt eine Beziehung im Timing zwischen dem Prüftaktsi­ gnal ETCLK und dem Taktsignal ECLK (CLK), das an das SDRAM-Modul 2 angelegt wird. Es wird nun angenommen, daß das externe Taktsi­ gnal ECLK eine Verzögerungszeit tda bezüglich des Prüftaktsigna­ les ETCLK aufweist, wie in Fig. 5 gezeigt ist. Das SDRAM-Modul empfängt das Signal CLK, das durch Verzögern des externen Takt­ signales ECLK erzeugt ist. Die Direktzugriffspeicherschaltung 4 erzeugt das Steuersignal CTL< < synchron mit dem Fallen des Prüftaktsignales ETCLK. Das SDRAM-Modul nimmt das daran angeleg­ te Signal synchron mit dem Steigen des Taktsignales CLK auf und führt den internen Betrieb durch. In diesem Fall sind daher die Einstellzeit und die Haltezeit des Steuersignales CTL< < ent­ sprechend gleich zu tsa und tha.

Wenn das externe Taktsignal ECLK eine Verzögerungszeit tdb be­ züglich des Prüftaktsignales ETCLK (tdb < tda) aufweist, wird dem SDRAM-Modul 2 das Steuersignal CTL< < synchron mit dem Fal­ len des externen Prüftaktsignales ETCLK geliefert, so daß das Timing seiner Definition bzw. Bestimmung nicht geändert wird. Das Taktsignal CLK wird durch Verzögern des externen Taktsigna­ les ECLK erzeugt. In diesem Fall schiebt sich daher die Zeit bzw. der Zeitpunkt des Änderns des Steuersignales CTL< < bezüg­ lich der steigenden Flanke des Taktsignales CLK und die Ein­ stellzeit und Haltezeit sind entsprechend gleich zu tsb und thb. In diesem Fall ist die Haltezeit thb kürzer als die Haltezeit tha und die Einstellzeit tsb ist länger als die Einstellzeit tsa.

Durch Liefern der extern gelieferten Taktsignale ETCLK und ECLK können daher die Spielräume für die Einstellzeit und die Halte­ zeit für das SDRAM-Modul geprüft werden.

Struktur der Halteschaltung

Fig. 6A zeigt ein Beispiel einer Struktur der Halteschaltung 4a, die in Fig. 3 gezeigt ist. In Fig. 6A enthält die Halteschaltung 4a ein Übertragungsgatter 4aa, das eingeschaltet ist, wenn das Prüftaktsignal ETCLK auf dem H-Pegel ist, einen Inverter 4ab, der ein daran über das Übertragungsgatter 4aa angelegtes Signal IN invertiert, einen Inverter 4ac, der das Ausgabesignal des In­ verters 4ab derart invertiert, daß ein Ausgabesignal OUT erzeugt wird, und einen Inverter 4ad, der das Ausgabesignal des Inver­ ters 4ab invertiert und zu dem Eingang des Inverters 4ab über­ trägt. Die Inverter 4ab und 4ad bilden eine Halteschaltung. Ein Betrieb der Halteschaltung 4a, die in Fig. 6A gezeigt ist, wird im folgenden mit Bezug zu einem Wellenformdiagramm von Fig. 6B beschrieben.

Wenn das Prüftaktsignal ETCLK auf dem H-Pegel ist, ist das Über­ tragungsgatter 4aa derart eingeschaltet, daß es ein Eingabesi­ gnal IN aufnimmt und zu dem Inverter 4ab überträgt. Das über das Übertragungsgatter 4aa angelegte Eingabesignal IN wird durch die Inverter 4ab und 4ad gehalten. Der Inverter 4ac invertiert das Ausgabesignal des Inverters 4ab derart, daß das Ausgabesignal OUT erzeugt wird. Wenn das Prüftaktsignal ETCLK einen L-Pegel erreicht, ist das Übertragungsgatter 4aa ausgeschaltet und die Halteschaltung 4a erreicht den Haltezustand, so daß das Ausgabe­ signal OUT seinen Zustand unabhängig von dem Zustand des Einga­ besignales IN nicht ändert. Daher ändert sich das Ausgabesignal OUT synchron mit dem Anstieg des Prüftaktsignales ETCLK und hält den gleichen Zustand für eine Taktzyklusperiode.

Fig. 7 zeigt Strukturen der Halteschaltungen 4c und 4e, die in Fig. 3 gezeigt sind. In Fig. 7 enthält jede der Halteschaltungen 4c und 4e ein Übertragungsgatter 14a, das eingeschaltet ist, wenn das Prüftaktsignal /ETCLK auf dem H-Pegel ist, einen Inver­ ter 14b, der das über das Übertragungsgatter 14a angelegte Ein­ gabesignal IN invertiert, einen Inverter 14c, der das Ausgabesi­ gnal des Inverters 14b derart invertiert, daß das Ausgabesignal OUT erzeugt wird, und einen Inverter 14d, der das Ausgabesignal des Inverters 14b zum Übertragen zu dem Eingang des Inverters 14b invertiert.

Die in Fig. 7 gezeigten Halteschaltungen 4c und 4e weisen die gleichen Strukturen wie die in Fig. 6 gezeigte Halteschaltung 4a mit Ausnahme der Phase des daran angelegten Prüftaktsignales auf. Daher nehmen die Halteschaltungen 4c und 4e das Eingabesi­ gnal IN auf und halten es, wenn das Prüftaktsignal ETCLK auf dem L-Pegel ist (wenn das komplementäre Prüftaktsignal /ETCLK auf dem H-Pegel ist), und sie halten (verriegeln) die Zustände ihrer Ausgabesignale OUT, wenn das Prüftaktsignal ETCLK auf dem L-Pegel ist (wenn das komplementäre Prüftaktsignal auf dem L-Pegel ist). Es ist möglich, die Halteschaltung vorzusehen, die das Si­ gnal synchron mit dem Fallen des Prüftaktsignales ETCLK erzeugt.

Wenn die in Fig. 3 gezeigte Halteschaltung 4a für die Datenwert­ ausgabe die gleiche Struktur wie die Halteschaltung 4a, die in Fig. 6A gezeigt ist, aufweist, kann der Datenwert mit dem Timing des extern gelesenen Datenwertes ERD<7 : 0<, das bei (i) in Fig. 4 gezeigt ist, ausgegeben werden.

Struktur der Datenwertausgabehalteschaltung 4e

Fig. 8 zeigt eine andere Struktur der in Fig. 3 gezeigten Halte­ schaltung 4e, die den gelesenen Datenwert ausgibt. In Fig. 8 enthält die Halteschaltung 4g einen Inverter 4ga, der das Einga­ besignal IN empfängt, eine NAND-Schaltung 4gb, die das Eingabe­ signal IN und das Prüftaktsignal ETCLK empfängt, eine NAND-Schaltung 4gc, die das Ausgabesignal des Inverters 4ga und das Prüftaktsignal ETCLK empfängt, und NAND-Schaltungen 4gd und 4ge, die entsprechend die Ausgabesignale der NAND-Schaltungen 4gb und 4gc halten. Die NAND-Schaltung 4gd empfängt die Ausgabesignale der NAND-Schaltungen 4gb und 4ge. Die NAND-Schaltung 4ge emp­ fängt die Ausgabesignale der NAND-Schaltungen 4gc und 4gd.

Die Halteschaltung 4g enthält weiterhin eine NAND-Schaltung 4gf, die das komplementäre Prüftaktsignal/ETCLK und das Ausgabesig­ nal der NAND-Schaltung 4gd empfängt, eine NAND-Schaltung 4gg, die das komplementäre Prüftaktsignal/ETCLK und das Ausgabesi­ gnal der NAND-Schaltung 4ge empfängt, und NAND-Schaltungen 4gh und 4gi, die die Ausgabesignale der NAND-Schaltungen 4gf und 4gg halten. Die NAND-Schaltung 4gh empfängt die Ausgabesignale der NAND-Schaltungen 4gh bzw. 4gf und 4gi und erzeugt das Ausgabesi­ gnal OUT. Die NAND-Schaltung 4gi empfängt das Ausgabesignal OUT der NAND-Schaltung 4gh und das Ausgabesignal der NAND-Schaltung 4gg. Ein Betrieb der in Fig. 8 gezeigten Halteschaltung wird im folgenden mit Bezug zu einem Timingdiagramm von Fig. 9 beschrie­ ben.

Wenn das Prüftaktsignal ETCLK auf dem H-Pegel ist, ist das kom­ plementäre Prüftaktsignal/ETCLK auf dem L-Pegel. In diesem Zu­ stand arbeiten die NAND-Schaltungen 4gb und 4gc als Inverter und das Eingabesignal IN und das Ausgabesignal des Inverters 4ga werden über die NAND-Schaltungen 4gb und 4gc zu den NAND-Schaltungen 4gd und 4ge übertragen und darin gehalten. Daher än­ dern sich die Ausgabesignale der NAND-Schaltungen 4gd und 4ge synchron mit dem Anstieg des Prüftaktsignales ETCLK. Währenddes­ sen sind die Ausgabesignale der NAND-Schaltungen 4gf und 4gg auf dem H-Pegel fixiert, so daß der Zustand des Ausgabesignales OUT nicht geändert wird.

Wenn das Prüftaktsignal ETCLK auf den L-Pegel verringert wird, erreichen die Ausgabesignale der NAND-Schaltungen 4gb und 4gc den H-Pegel und die Zustände der Ausgabesignale der NAND-Schaltungen 4gd und 4ge werden nicht geändert. Währenddessen ar­ beiten die NAND-Schaltungen 4gf und 4gg als Inverter und über­ tragen die Ausgabesignale der NAND-Schaltungen 4gd und 4ge ent­ sprechend zu den NAND-Schaltungen 4gh und 4gi. Daher ändert sich der Zustand des Ausgabesignales OUT synchron mit dem Fallen des Prüftaktsignales ETCLK. Danach wird das Eingabesignal IN syn­ chron mit dem Anstieg oder Fallen des Prüftaktsignales ETCLK übertragen.

Unter Verwendung der in Fig. 8 gezeigten Halteschaltung kann das Aufnehmen des Eingabesignales IN synchron mit dem Anstieg des Prüftaktsignales ETCLK durchgeführt werden und die Ausgabe des Ausgabesignales OUT kann synchron mit dem Fallen des Prüftaktsi­ gnales ETCLK durchgeführt werden. Somit kann der angelegte gele­ sene Datenwert von der Auswahlschaltung mit dem Timing des gele­ senen Datenwertes ERD<7 : 0<, das bei (ii) in Fig. 4 gezeigt ist, ausgegeben werden.

Die Halteschaltungen 4a, 4c, 4e und 4g können aus einem Flip- Flop des D-Typs gebildet sein, der ein daran angelegtes Signal synchron mit der Flanke des Taktsignales aufnimmt und hält.

Struktur des Speicherzellenfeldes

Fig. 10A zeigt schematisch eine Struktur eines Speicherzellen­ feldes in dem SDRAM-Modul 2. In Fig. 10A enthält das Speicher­ feld 4 Speicherbereiche MAA, MAB, MAC und MAD. Die Speicherbe­ reiche MAA und MAC bilden eine Bank A, und die Speicherbereiche MAB und MAD bilden eine Bank B bzw. einen Bereich B. Die Bänke werden durch ein Bankadressensignal bestimmt, das gleichzeitig mit jedem der Zeilen- und Spaltenadressensignale angelegt wird, aber in dieser Figur nicht gezeigt ist. Jede der Bänke A und B kann derart aktiviert und deaktiviert werden, daß ein Zeilenaus­ wählen unabhängig von der anderen Bank durchgeführt/gestoppt wird.

Fig. 10B zeigt schematisch eine Struktur eines Speicherbereiches MA. Der Speicherbereich NA (MAA-NAD) ist in einen oberen und ei­ nen unteren Block UB und LB aufgeteilt. Jeder dieser Blöcke UB und LB ist entsprechend in 8 Zeilenblöcke URB0-URB7 und LRB0-LRB7 aufgeteilt. Ein Zeilendekoder RD zum Auswählen einer Zeile und ein Spaltendekoder CD zum Auswählen einer Spalte sind für den Speicherbereich NA vorgesehen. Der Zeilendekoder RD wählt eine Wortleitung in einem der Zeilenb1öcke von jedem von dem oberen und dem unteren Block UB und LB aus.

Fig. 10C zeigt schematisch eine Struktur, die Spalten in einem Speicherbereich NA betrifft. Der Speicherbereich MA ist in 16 Spaltenblöcke CB0-CBF aufgeteilt. Jeder der Spaltenblöcke CB0- CBF erstreckt sich durch den unteren und oberen Block UB und LB, der in Fig. 10B gezeigt ist. Der Spaltendekoder CD wählt gleich­ zeitig vier Spalten in jedem der Spaltenblöcke CB0-CBF aus. Die Speicherzellen von 4 Bits werden in dem oberen Block UB ausge­ wählt, und die Speicherzellen von 4 Bits werden in dem unteren Block LB ausgewählt. Daher werden Speicherzellen von 8 Bits gleichzeitig in jedem Spaltenblock CB()-CBF ausgewählt. In einem Speicherbereich NA werden daher die Speicherzellen von 8.16 = 128 Bits gleichzeitig ausgewählt.

Fig. 10D zeigt eine Struktur, die die Spaltenblöcke in einer Bank betreffen. Da ein Speicherbereich in 16 Spaltenblöcke CB0- CBF aufgeteilt ist, weist jede Bank, die aus zwei Speicherberei­ chen besteht, das Speicherfeld gleich aufgeteilt in 32 Spalten­ blöcken B#0-B#31 auf. Da die Speicherzellen von 8 Bits gleich­ zeitig jedem der Spaltenblöcke B#0-B#31 ausgewählt werden, wer­ den die Speicherzellen von 256 Bits insgesamt gleichzeitig in einer Bank ausgewählt. Eine Schreibtreiberschaltung ist für je­ den der Spaltenblöcke B#0-B#31 vorgesehen. Ein Schreibdatenwert­ maskenanweisungsbit DM<31 : 0< maskiert das Datenwertschreiben für jeden Spaltenblock oder auf einer Spaltenblockbasis.

Fig. 11 zeigt eine Struktur eines Schreibdatenwertausdehnungsab­ schnittes, der in der Direktzugriffspeicherschaltung enthalten ist. In Fig. 11 sind Puffer BFO-BF7 für die Schreibdatenwertbits WD<0<-WD<7< entsprechend vorgesehen. Die Ausgabesignale der Puf­ fer BF0-BF7 werden auf Datenwertübertragungsleitungen DL0-DL7 entsprechend übertragen. Die Datenwertübertragungsleitung DLi ist mit entsprechenden Datenwertleitungen GIOi in den Spalten­ blöcken B#0-B#31 verbunden. Daher wird der Schreibdatenwert WD<0<-WD<7< von 8 Bits entsprechend den globalen I/O-Busleitungspaaren (GIOO-GIO7) der Spaltenblöcke B#0-B#31 ge­ dehnt. Dadurch wird ein Schreibdatenwert WD<0<-WD<7< von 8 Bits in jedem der Spaltenblöcke B#0-B#31 übertragen, und ein Schreib­ datenwert WD<255 : 0< von 256 Bits insgesamt wird von dem Schreib­ datenwert WD<0<-WD<7< von 8 Bits erzeugt. Das globale I/O-Busleitungspaar ist eine Datenwertübertragungsleitung, die in jedem Spaltenblock vorgesehen ist und sich in der Spaltenrich­ tung erstreckt. Die Maskenanweisungsbits WD<0<-WD<7< sind ent­ sprechend den Spaltenblöcken B#0-B#31 für das Datenwertschreib­ maskieren vorgesehen.

Struktur der Auswahlschaltung 4f

Fig. 12 zeigt schematisch eine Struktur der in Fig. 3 gezeigten Auswahlschaltung 4f. In Fig. 12 enthält die Auswahlschaltung 4f einen Dekoder 4fa, der ein Datenwertauswahladressensignal OSEL<4 : 0<, das von der Halteschaltung 4c angelegt ist, deko­ diert, und Auswähler 4f0-4f31, die für den Lesedatenwert von 256 Bits von dem SDRAM-Modul vorgesehen sind. Die Auswähler 4f0-4f31 sind jeweils mit einem für jeden Satz des gelesenen Datenwertes von 8 Bits zum Auswählen des entsprechenden Datenwertes mit 8 Bits entsprechend dem von dem Dekoder 4fa angelegten Signal vor­ gesehen.

In dem in Fig. 12 gezeigten Beispiel sind die gelesenen Daten­ wertbits RD0-RD7 von dem Spaltenblock B#0 gelesen und sind die Bits RD248-RD255 von dem Spaltenblock B#31 gelesen. Somit sind die Auswähler 4f0-4f31 entsprechend den Spaltenblöcken B#0-B#31 vorgesehen. Der Dekoder 4fa dekodiert das Adressensignal OSEL<4 : 0< von 5 Bits für das Datenauswählen und erzeugt ein Si­ gnal, das einen der 32 Blöcke B#0-B#31 bestimmt. Jeder der Aus­ wähler 4f0-4f31 enthält die Auswahlschaltungen von 8 Bits und erreicht den Ausgabezustand hoher Impedanz, wenn er nicht ausge­ wählt ist. Die Ausgabesignale der Auswähler 4f0-4f31 werden zu der in Fig. 3 gezeigten Halteschaltung 4g angelegt.

Jeder der Auswähler 4f0-4f31 ist aus Übertragungsgattern (Übermittlungsgattern) oder Dreizustandspuffern von 8 Bits ge­ bildet. In dem Datenwertschreibbetrieb wird der Datenwert von 8 Bits zu jedem der Blöcke B#0-B#31 geliefert. Die Auswahlschal­ tung 4f wählt einen der Blöcke entsprechend dem Datenwertaus­ wahladressensignal OSEL<4 : 0< zum Auslesen des Datenwertes von 8 Bits aus. Das Übereinstimmen/die fehlende Übereinstimmung in der Logik zwischen dem Schreibdatenwertbit WD<7 : 0< und dem Leseda­ tenwert ERD<7 : 0< wird in einem Prüfmodus bestimmt, und ein Feh­ ler kann für jeden Spaltenblock bestimmt werden.

In der Direktzugriffspeicherschaltung 4 werden die verbleibenden Adreßsignale und Steuersignale nur derart bearbeitet, daß sie intern gepuffert und zwischen den Halteschaltungen übertragen werden.

Da die Signale, die einen Datenwert enthalten und die extern über die Anschlußflächen angelegt sind, synchron mit dem Taktsi­ gnal aufgenommen und übertragen werden, können entsprechend dem ersten Ausführungsbeispiel, wie oben beschrieben wurde, die Si­ gnale zu Timings nach dem Bestimmen der entsprechenden Signale übertragen werden und die Zeitdauer des bestimmten Zustandes kann ausreichend lang gemacht werden. Die Signale starten die Änderung in dem gleichen Timing, so daß das Prüfen durch exter­ nes und direktes Zugreifen auf das SDRAM-Modul synchron mit ei­ nem schnellen Taktsignal ohne Einfluß einer Verzögerung durchge­ führt werden kann.

Entsprechend der obigen Struktur wird das Prüftaktsignal, das die Timings des Aufnehmens und Übertragens der Signale der Di­ rektzugriffspeicherschaltung bestimmt, durch einen Pfad ange­ legt, der sich von einem Pfad des Taktsignales unterscheidet, das das Betriebstiming des SDRAM-Modules bestimmt. Daher ist es möglich, extern die Einstellzeit und die Haltezeit des Signales für das SDRAM-Modul zu ändern, und der Betriebsspielraum des SDRAM kann getestet werden.

Diese Taktsignale ETCLK und CLK können Signale sein, die durch die bleiche Anschlußfläche angelegt werden.

Zweites Ausführungsbeispiel

Fig. 13 zeigt schematisch eine Gesamtstruktur einer integrierten Halbleiterschaltungsvorrichtung entsprechend einem zweiten Aus­ führungsbeispiel. In der integrierten Halbleiterschaltungsvor­ richtung, die in Fig. 13 gezeigt ist, wird die Direktzu­ griffspeicherschaltung 4 mit dem Adressensignal über eine An­ schlußgruppe 8e versorgt. Bevorzugt wird die Anschlußflächen­ gruppe 8e extern mit dem Zeilenadressensignal ERA<10 : 0<, dem Spaltenadressensignal ECA<5 : 0< und dem Adressensignal EOSEL<4 : 0< in einer Zeitaufteilungsmultiplexart versorgt. Das Schreibmas­ kenbit EDM<31 : 0< wird nicht dazu geliefert, und es ist eine An­ schlußfläche 8n, die ein Schreibanweisungssignal EWALL zum zu­ verlässigen Durchführen eines Schreibens in alle Bits empfängt, vorgesehen.

Zum gemeinsamen Benutzen der Eingabeanschlußgruppe für die Zei­ lenadresse, Spaltenadresse und Datenwertauswahladresse ist ein Schieber bzw. eine Schiebeschaltung 4h vorgesehen, die das Adressensignal für die Datenwertauswahl, das von der Halteschal­ tung 4c erzeugt ist, entsprechend dem Wert der Spaltenlesewarte­ zeit CL des SDRAM-Modules verschiebt. Der Schieber 4h führt das Verschieben einer Periode gleich zu der Spaltenlesewartezeit CL plus einem Taktzyklus durch. Für das SDRAM-Modul 2 werden die Zeilenauswahlanweisung und die Spaltenauswahlanweisung entspre­ chend in unterschiedlichen Taktzyklen angelegt. Diese Art ist die gleiche wie in dem Standard-SDRAM. Daher kann die Anschluß­ gruppe 8e gemeinsam für die Zeilen- und Spaltenadressensignale verwendet werden, wodurch die Anzahl der Anschlußflächen redu­ ziert werden kann, und die Anzahl der Ausgabeanschlüsse der Prüfvorrichtung kann reduziert werden. Unter Verwendung des Schiebers 4h kann die Auswahlschaltung 4f genau den Datenwert von dem Datenwert, der wiederum nach Ablauf der Spaltenlesewar­ tezeit erscheint und dann durch die Halteschaltung 4e gehalten wird, auswählen, sogar wenn das Adressensignal für das Datenwer­ tauswählen aufgenommen wird, wenn die Datenwertleseanweisung an­ gelegt ist.

Fig. 14 zeigt eine Struktur eines Abschnittes, der mit den Zei­ len- und Spaltenadressensignalen der in Fig. 13 gezeigten Di­ rektzugriffspeicherschaltung 4 verbunden ist. Die Halteschaltung 4a enthält einen Haltekreis 4aa, der das Signal ERA von 6 Bits in dem extern angelegten Adressensignal ERA<10 : 0< von 11 Bits synchron mit dem Anstieg des Prüftaktsignales ETCLK aufnimmt.

Die Signalverteilungsschaltung 4b enthält Puffer 4ba und 4bb, die den Datenwert von 6 Bits parallel von dem Haltekreis 4aa empfangen und puffern. Die Halteschaltung 4c enthält einen Hal­ tekreis 4ca, der das Signal mit 6 Bits, das von dem Puffer 4ba empfangen ist, als Reaktion auf den Anstieg des Prüftaktsignales /ETCLK zum Erzeugen eines Zeilenadressensignales RA mit 6 Bits hält, und einen Haltekreis 4cb, der das von dem Puffer 4bb emp­ fangene Signal mit 4 Bits als Reaktion auf den Anstieg des Prüf­ taktsignales/ETCLK aufnimmt und hält und das Spaltenadressensi­ gnal CA<5 : 0< mit 6 Bits erzeugt.

Daher trennt die Signalverteilungsschaltung 4b nur das Adressen­ signal, das an die Anschlußgruppe 8e angelegt ist, in das Zei­ lenadressensignal und das Spaltenadressensignal. Die Zeilen- und Spaltenadressensignale können durch eine einfache Schal­ tungsstruktur mit einer reduzierten Anzahl von Anschlußflächen erzeugt werden.

In der in Fig. 14 gezeigten Struktur ist das Zeilenadressensi­ gnal ERA<10 : 0< ein Signal mit 11 Bits und ist das Spaltenadres­ sensignal CA<5 : 0< ein Signal mit 6 Bits. Daher bleiben 5 Bits noch verfügbar in den Anschlußflächen, die das Adressensignal empfangen. Die Adresse OSEL für die Datenauswahl besteht aus 5 Bits, so daß die verbleibenden Anschlußflächen in den Adressen­ eingabeanschlußflächen als die Eingabeanschlußflächen für die Ausgabedatenwertauswahladresse verwendet werden können.

Fig. 15 zeigt noch eine andere Struktur für die Adressenvertei­ lung. In der in Fig. 15 gezeigten Struktur ist ein Haltekreis 4ab, der das angelegte Adressensignal synchron mit dem Taktsi­ gnal ETCLK hält, für die Anschlußflächen 8eb der verbleibenden 5 Bits in der Anschlußflächengruppe 8e vorgesehen ist. Die An­ schlußflächen 8ea von 6 Bits, die in der Anschlußflächengruppe 8e enthalten sind, sind mit dem Haltekreis 4aa ähnlich zu der in Fig. 14 gezeigten Struktur verbunden.

Die Signalverteilungsschaltung 4b enthält 5-Bit-Puffer 4bc und 4bd, die parallel mit dem Haltekreis 4ab vorgesehen sind.

Die Halteschaltung 4c enthält 5-Bit-Haltekreise 4cc und 4cd, die entsprechend den Puffern 4bc und 4bd zum Halten des Ausgabesi­ gnals der entsprechenden Puffer 4bc und 4bd synchron mit dem An­ stieg des komplementären Prüftaktsignales /ETCLK entsprechend vorgesehen sind. Der Haltekreis 4cc erzeugt die Zeilenadressen­ signalbits, und der Haltekreis 4cd erzeugt das Adressensignal OSEL<4 : 0< für die Ausgabedatenwertauswahl. Die Ausgabesignale der Haltekreise 4ca und 4cc werden als Zeilenadressensignal RA<10 : 0< an das SDRAM-Modul über den Auswähler angelegt.

In der in Fig. 15 gezeigten Struktur können alle Adressensi­ gnaleingabeanschlußflächen gemeinsam verwendet werden, und die entsprechenden Übermittlungspfade der Bits des Zeilenadressensi­ gnales tragen die gleichen Lasten, so daß die Signalübermittlung mit dem genauen Timing durchgeführt werden kann. Es ist nicht notwendig, eine zusätzliche Anschlußfläche bzw. einen zusätzli­ chen Anschluß für die Eingabe des Adressensignales für die Aus­ gabedatentwertauswahl vorzusehen, so daß die Anzahl der An­ schlußflächen weiter reduziert werden kann.

Fig. 16 ist ein Timingdiagramm, das einen Betrieb bei einem Da­ tenwertlesen der integrierten Halbleiterschaltungsvorrichtung des zweiten Ausführungsbeispieles zeigt. Fig. 16 zeigt als Bei­ spiel den Datenwertlesebetrieb mit einer Spaltenlesewartezeit CL von 3.

Eine Aktivierungsanweisung wird in dem Zyklus #0 des externen Taktsignales ECLK angelegt. Zu dieser Zeit ist das externe Steu­ ersignal ECTL<< in den aktiven Zustand (aktiv) eingestellt, der die Aktivierungsanweisung darstellt. Wenn diese Aktivierungsan­ weisung angelegt ist, ist das an die Anschlußfläche angelegte Adressensignal ERA<10 : 0< ein Zeilenadressensignal. Dieses Zei­ lenadressensignal RA wird von der Direktzugriffspeicherschaltung 4 an das SDRAM-Modul synchron mit dem Fallen des externen Prüf­ taktsignales ETCLK angelegt.

In dem Taktzyklus #2 wird eine Leseanweisung mit der steigenden Flanke des externen Taktsignales ECLK angelegt. Das Spaltena­ dressensignal wird gleichzeitig mit dem Lesesignal angelegt. In den folgenden Taktzyklen #3, #4 und #5 wird die Leseanweisung wiederholt angelegt und die Spaltenadressensignale C0, C1, C2 und C3 werden gleichzeitig mit der entsprechenden Leseanweisung angelegt. Parallel mit den Spaltenadressensignalen C0-C3 wird ein Adressensignal EOSEL für die Ausgabedatenwertauswahl ange­ legt. Dieses Adressensignal EOSEL für die Datenwertauswahl und die Spaltenadressensignale C (C0-C3) werden an den Schieber 4h und das SDRAM-Modul 2 mit der fallenden Flanke des externen Taktsignales ECLK angelegt. In dem SDRAM-Modul 2 wird das Daten­ wertlesen durch internes Durchführen der Spaltenauswahl entspre­ chend der Leseanweisung und dem Spaltenadressensignal, die mit der steigenden Flanke des Taktsignales CLK angelegt sind, ausge­ führt. Die Spaltenlesewartezeit CL beträgt 3. Wenn der Daten­ wertlesebetrieb in dem Taktzyklus #3 des externen Taktsignales ECLK in diesem SDRAM beginnt, wird daher der Lesedatenwert mit der steigenden Flanke des internen Taktsignales CLK in dem Takt­ zyklus #6 des externen Taktsignales ECLK, d. h. nach Ablauf von 3 Taktzyklen von dem Start des Datenwertlesebetriebes, bestimmt gemacht. Der Datenwert, der von dem SDRAM-Modul gelesen ist, wird durch die Halteschaltung 4e synchron mit dem Fallen des Prüftaktsignales ETCLK aufgenommen und gehalten.

Der Schieber 4h schiebt das von dem Haltekreis 4cd empfangene Adressensignal um eine Periode, die um einen Taktzyklus länger als die Spaltenlesewartezeit ist, und erzeugt das gleiche syn­ chron mit dem Fallen des Prüftaktsignales ETCLK. Daher erreichen sowohl der von der Halteschaltung 4e an die Auswahlschaltung 4f angelegte Datenwert als auch das Auswahladressensignal des Schiebers 4h den bestimmten Zustand mit dem gleichen Timing, und die Auswahlschaltung 4f wählt den gelesenen Datenwert akkurat aus.

Der durch die Auswahlschaltung 4f ausgewählte Datenwert wird durch die in Fig. 13 gezeigte Halteschaltung 4g synchron mit dem Fallen des Prüftaktsignales ETCLK ausgegeben. Somit nimmt die Halteschaltung 4g den Ausgabendatenwert der Auswahlschaltung 4f synchron mit dem Ansteigen des extern angelegten Prüftaktsigna­ les ETCtK auf und gibt den aufgenommenen Datenwert synchron mit dem Fallen des Prüftaktsignales ETCLK aus (siehe die in Fig. 8 gezeigte Struktur).

Die in Fig. 16 gezeigte Struktur kann derart verändert werden, daß der Lesedatenwert RD<7 : 0< von 8 Bits synchron mit dem An­ stieg des Prüftaktsignales ETCLK ausgegeben wird.

Durch Verwenden des Schiebers 4h ist es möglich, das Adressensi­ gnal für die Ausgabedatenwertauswahl gleichzeitig mit dem Spal­ tenadressensignal aus zugeben, wenn die Leseanweisung angelegt wird, und es ist nicht notwendig, das Spaltenadressensignal und das Adressensignal für die Datenwertauswahl mit verschiedenen Timings entsprechend auszugeben, wodurch eine einfache Steuerung ermöglicht wird.

Struktur des Schiebers 4h

Fig. 17 zeigt schematisch eine Struktur des Schiebers 4h, der in Fig. 13 gezeigt ist. In Fig. 17 enthält der Schieber 4h Schiebe­ schaltungen 4ha, 4hb, 4hc und 4hd, die das daran angelegte Si­ gnal entsprechend dem Prüftaktsignal ETCLK verschieben, einen Dekoderhaltekreis 4he, der den extern angelegten Datenwert ECL<1 : 0<, der die Spaltenlesewartezeit CL bestimmt, dekodiert und das Ergebnis des Dekodierens hält, und Dreizustandspuffer 4hf, 4hg, 4he und 4hi, die an Ausgängen der Schiebeschaltungen 4ha-4hd vorgesehen sind und entsprechend in Reaktion auf die Spaltenlesewartezeitanzeigesignale CL1-CL4 von dem Dekodierhal­ tekreis 4he freigegeben werden. Die Ausgaben dieser Dreizustand­ spuffer 4hf-4hi werden gemeinsam verbunden und mit der Auswahl­ schaltung 4f gekoppelt. Das Ausgabesignal des Schiebers 4h wird an die in Fig. 13 gezeigte Auswahlschaltung 4f als Adresse für die Ausgabedatenwertauswahl angelegt.

Der Dekoderhaltekreis 4he dekodiert den Wartezeitdatenwert ECL<1:O< und treibt eines der vier Wartezeitanzeigesignale CL1-CL4 in den aktiven Zustand. Die Dreizustandspuffer 4hf-4hi wer­ den aktiviert, wenn die entsprechenden Wartezeitanzeigesignale CL1-CL4 aktiv sind, und erreichen den Ausgabezustand hoher Impe­ danz, wenn die entsprechenden Wartezeitanzeigesignale inaktiv sind.

Die Schiebeschaltung 4ha schiebt das angelegte Adressensignal OSEL (OSEL<4 : 0<) entsprechend dem Prüftaktsignal ETCLK um zwei Zyklusperioden. Die anderen Schiebeschaltungen 4hb-4hd schieben die angelegten Signale um eine Periode, die gleich zu einem Taktzyklus des Prüftaktsignales ETCLK ist. Der Schieber 4h führt den Schiebebetrieb für eine Periode durch, die um ein Taktzyklus länger als die Spaltenlesewartezeit CL ist. Daher schiebt nur die Schiebeschaltung 4ha an der Anfangsstufe das daran angelegte Adressensignal OSEL um eine Periode von zwei Zyklen. Die Deko­ derhalteschaltung 4he (bzw. der Dekoderhaltekreis 4he) dekodiert den Wartezeitdatenwert ECL<1 : 0< und treibt eines der Wartezeit­ anzeigesignale CL1-CL4 entsprechend der bestimmten Wartezeit in den aktiven Zustand. Wenn das Wartezeitanzeigesignal CL1 akti­ viert wird, wird das Ausgabesignal der Schiebeschaltung 4ha aus­ gewählt und an die Auswahlschaltung 4f angelegt. In diesem Fall führt die Schiebeschaltung 4ha das Verschieben um eine Periode von zwei Zyklen durch, und daher führt der Schieber 4h das Schieben für eine Periode durch, die um eine Taktzyklusperiode länger als die Wartezeit ist. Dies trifft für die Wartezeitan­ zeigesignale CL2-CL4, die die anderen Wartezeiten von 2, 3 und 4 entsprechend darstellen, ebenfalls zu.

Die Schiebeschaltungen 4ha-4hd können aus der in Fig. 8 gezeig­ ten Schaltung gebildet sein. Die in Fig. 8 gezeigte Halteschal­ tung ist äquivalent zu der Schiebeschaltung, die das angelegte Signal um eine Periode verschiebt, die gleich zu einer Hälfte eines Taktzyklus ist. Durch Verwenden von zwei Schaltungen, die jeweils gleich zu der sind, die in Fig. 8 gezeigt ist, ist es möglich, die Schiebeschaltung zu erzielen, die das Schieben um eine Taktzyklusperiode durchführt.

Der Dekoderhaltekreis 4he wird derart aktiviert, daß der Spal­ tenwartezeitdatenwert ECL<1 : 0< dekodiert wird und das Dekodie­ rergebnis als Reaktion auf das Aktivieren des Spaltenlesewarte­ zeiteinstellanweisungssignales, das in den extern angelegten Steuersignalen enthalten ist, gehalten wird.

Struktur zum Beseitigen des Schreibdatenwertmaskenbits

Fig. 18 zeigt eine noch andere Struktur der Direktzugriffspei­ cherschaltung 4. Fig. 18 zeigt nur eine Struktur eines Abschnit­ tes, das das Adressensignal betrifft. Die in Fig. 18 gezeigte Struktur enthält zusätzlich zu der in Fig. 15 gezeigten Struktur einen Dekoder 4be, der das Ausgabesignal des 5-Bit-Haltekreises 4be empfängt und der das Dekodieren beim Datenwertschreiben der­ art durchführt, daß 32 Schreibdatenmaskenbits DM<31 : 0< erzeugt werden, einen Haltekreis 4ce, der das Ausgabesignal des Dekoders 4be entsprechend dem komplementären Prüftaktsignal /ETCLK hält, und einen Haltekreis 4he, der ein extern angelegtes Maskenfrei­ gabeanweisungssignal EWALL entsprechend dem Prüftaktsignal ETCLK hält und das gehaltene Signal an den Dekoder 4ba anlegt. Andere Strukturen als die obigen sind die gleichen wie die, die in Fig. 15 gezeigt sind. Entsprechende Abschnitte tragen gleiche Bezugs­ zeichen und werden im folgenden nicht beschrieben.

Bei dem Datenwertschreibbetrieb dekodiert der Dekoder 4be das Signal von 5 Bits und treibt einen der 32 Ausgänge davon in den ausgewählten Zustand. In di 17141 00070 552 001000280000000200012000285911703000040 0002019844703 00004 17022esem Betrieb setzt der Dekoder 4be alle Signale in den Maskenfreigabezustand, wenn das Signal EWALL von dem Haltekreis 4ac in dem Maskenfreigabeanweisungszustand ist. Entsprechend der in Fig. 18 gezeigten Struktur ist es nicht notwendig, eine Anschlußfläche für Bits EWD<31 : 0<, die den Schreibdatenwert sowie die Haltekreise an der Anfangsstufe mas­ kieren, vorzusehen, so daß es möglich ist, die Anzahl der An­ schlußflächen (die Anzahl der Ausgabeanschlüsse der Prüfvorrich­ tung) und die Anzahl der Komponenten der Direktzugriffspeicher­ schaltung zu reduzieren. Das Ausgabesignal des Dekoders 4be spe­ zifiziert einen der 32 Spaltenblöcke. Die Maske für alle Spal­ tenblöcke wird durch das an den Haltekreis 4ac angelegte Signal EWALL freigegeben. Dadurch kann der Zustand des an die Anschluß­ flächengruppe 8eb angelegten Signales in den Zustand nicht be­ rücksichtigen" bei dem Datenwertschreiben eingestellt werden, und der Test kann mit einem Datenwert durchgeführt werden, der in alle Spaltenblöcke eingeschrieben wird.

Fig. 19 zeigt ein Beispiel einer Struktur für einen Schreibmas­ kenanweisungsdatenwert WD<i< von einem Bit des Dekoders 4be, der in Fig. 18 gezeigt ist. In Fig. 19 enthält der Dekoder 4be eine NAND-Schaltung 4 bei, die von dem Haltekreis 4ab angelegte Signa­ le I0-I4 sowie das Signal EWALL von dem Haltekreis 4ac empfängt. Die NAND-Schaltung 4bei erzeugt das Schreibdatenwertmaskenanwei­ sungsbit DM<i<. Die NAND-Schaltung 4bei setzt das Schreibmasken­ anweisungsbit WD<i< auf den H-Pegel, so daß das Schreiben des Datenwertes in den entsprechenden Spaltenblock B#i erlaubt wird, wenn das Signal EWALL auf dem L-Pegel ist. Wenn das Signal EWALL auf dem H-Pegel ist, stellt die NAND-Schaltung 4bei den logi­ schen Zustand des Maskenanweisungsbits DM<i< entsprechend einer Kombination der logischen Zustände der angelegten Signale 10-14 ein. Wenn alle Eingabesignale I0-I4 auf dem H-Pegel sind er­ reicht das Schreibmaskenanweisungsbit DM<i< den L-Pegel, und das Schreiben des Datenwertes in den entsprechenden Spaltenblock B#i ist gesperrt. In diesem Fall sind die Eingabesignale I0-I4 von einer vorbestimmten Kombination der Signale, die von der An­ schlußflächengruppe 8eb über den Haltekreis 4ab angelegt sind, und der komplementären Signale davon. Wenn das Signal EWALL auf den L-Pegel gesetzt ist, erreicht das Schreibmaskeanweisungsbit WD<i< den H-Pegel unabhängig von dem logischen Zustand der Ein­ gabesignale I0-I4, so daß der Datenwert zuverlässig in den ent­ sprechenden Spaltenblock geschrieben werden kann.

Die in Fig. 19 gezeigte Struktur kann derart verändert werden, daß die NAND-Schaltung 4bei ein Dekodieren durchführt, wenn ein Signal (Schreibanweisung), das ein Datenwertschreiben anweist, angelegt ist. Dies kann beispielsweise durch Vorsehen einer AND-Schaltung, die das Ausgabesignal der NAND-Schaltung 4bei und die Schreibanweisung empfängt, an der Ausgabestufe der NAND-Schaltung 4 bei erreicht werden.

Entsprechend dem dritten Ausführungsbeispiel, das oben beschrie­ ben wurde, können die Anschlußflächengruppe zum Maskieren des Schreibens und die Zeilenadressensignaleingabeanschlußflächen­ gruppe gemeinsam verwendet werden, so daß die Anschlußflächen und die Halteschaltungen in der Anfangsstufe in ihrer Anzahl re­ duziert werden können.

Modifikation

Fig. 20 zeigt schematisch die Struktur einer Modifikation der Direktzugriffspeicherschaltung entsprechend dem zweiten Ausfüh­ rungsbeispiel. In Fig. 20 enthält die Direktzugriffspeicher­ schaltung 4 einen Haltekreis 4ax, der ein Signal von 11 Bits, das an die Anschlußflächengruppe 8e angelegt ist, synchron mit einem Prüftaktsignal, nicht gezeigt, hält, einen Haltekreis 4ay von 1 Bit, der das an die Anschlußfläche 8n angelegte Signal EWALL synchron mit dem Prüftaktsignal hält, eine Pufferschaltung 4bx von 11 Bits, die das Ausgabesignal des Haltekreises 4ax puf­ fert, eine Pufferschaltung 4by von 1 Bit, die das Ausgabesignal des Haltekreises 4ay puffert, einen Haltekreis 4cx von 1 Bit bzw. 11 Bits, der das Ausgabesignal von 11 Bits des Puffers 4bx synchron mit einem komplementären Prüftakt hält, und einen Hal­ tekreis 4cy von 1 Bit, der das Ausgabesignal der Pufferschaltung 4by synchron mit dem komplementären Prüftaktsignal hält.

Die Haltekreise 4ax und 4ay sind in der Halteschaltung 4a, die in Fig. 13 gezeigt ist, enthalten. Die Pufferschaltungen 4bx und 4by sind in der Signalverteilungsschaltung 4b, die in Fig. 13 gezeigt ist, enthalten. Die Haltekreise 4cx und 4cy sind in der in Fig. 13 gezeigten Halteschaltung 4c enthalten.

Die Direktzugriffspeicherschaltung 4 enthält weiterhin eine Puf­ ferschaltung 4xa von 11 Bits, die das von dem Haltekreis 4cx empfangene Signal von 11 Bits puffert und die das Zeilenadres­ sensignal RA<10 : 0< erzeugt, eine Pufferschaltung 4xb, die ein Signal von 6 Bits in dem 11-Bit-Signal, das von dem Haltekreis 4cx empfangen wird, puffert und die das Spaltenadressensignal CA<5 : 0< erzeugt, eine Pufferschaltung 4xc von 5 Bits, die das verbleibende 5-Bit-Signal puffert und die Adresse OSEL<4 : 0< für die Ausgabedatenwertauswahl erzeugt, und einen Dekoder/Treiber 4xd, der das gleiche Signal wie der Puffer 4xc empfängt und ein Dekodieren und Puffern entsprechend dem Ausgabesignal des Halte­ kreises 4cy durchführt. Der Dekoder/Treiber 4xd gibt das Schreibdatenwertmaskenanweisungsbit DM<31 : 0< aus.

Bei der in Fig. 20 gezeigten Struktur wird eine Signalverteilung von dem Ausgabesignal des Haltekreises 4cx, der in der Halte­ schaltung 4c in der Ausgabestufe der Direktzugriffspeicherschal­ tung enthalten ist, durchgeführt. In dieser Struktur kann die Anzahl der Haltekreise, die in der Halteschaltung 4c an der Aus­ gabestufe der Direktzugriffspeicherschaltung enthalten sind, gleich zu der Anzahl von Anschlußflächen gemacht werden, und die Komponenten der Direktzugriffspeicherschaltung können weiter in der Anzahl reduziert werden. Die Struktur des Dekoders/Treibers 4xd ist die gleiche wie die, die in Fig. 18 oder 19 gezeigt ist. Folglich unterscheidet sich die in Fig. 20 gezeigte Struktur von der vorhergehenden Struktur nur darin, daß die Verteilung für die Anschlußflächengruppe 8e bei der Ausgabe der Halteschaltung 4c an der Ausgabestufe der Direktzugriffspeicherschaltung 4 durchgeführt wird, und sie führt den gleichen Betrieb durch.

Die Form des gemeinsamen Verwendens der Anschlußflächengruppen kann geeignet von den vorhergehenden Formen in Abhängigkeit der Anzahl von Bits und der Anwendungstimings der entsprechenden Si­ gnale geeignet ausgewählt werden.

Entsprechend dem zweiten Ausführungsbeispiel wird, wie oben be­ schrieben wurde, die gemeinsame Anschlußflächengruppe gemeinsam für eine Mehrzahl von Signalarten verwendet, so daß die An­ schlußflächen und die Schaltungskomponenten in ihrer Anzahl re­ duziert werden können.

Drittes Ausführungsbeispiel

Fig. 21 zeigt schematisch eine Gesamtstruktur einer integrierten Halbleiterschaltungsvorrichtung entsprechend dem dritten Ausfüh­ rungsbeispiel. Die in Fig. 21 gezeigte integrierte Halbleiter­ schaltungsvorrichtung unterscheidet sich von der in Fig. 13 ge­ zeigten integrierten Halbleiterschaltungsvorrichtung in dem fol­ genden Punkt. Die Vorrichtung ist mit einer Verdichtungsschal­ tung 4j, die den Datenwert von 256 Bits, der von der Halteschal­ tung 4e ausgegeben ist, in einen Datenwert von 1 Bit verdichtet bzw. komprimiert, und einem Haltekreis 4k, der ein Signal von 1 Bit von der Verdichtungsschaltung 4j zu einer Anschlußfläche 8p entsprechend dem Prüftaktsignal ETCLK überträgt und anlegt, vor­ gesehen. Andere Strukturen als die obigen sind die gleichen wie die, die in Fig. 13 gezeigt sind. Entsprechende Abschnitte tra­ gen die gleichen Bezugszeichen und werden im folgenden nicht be­ schrieben.

Durch Komprimieren des 256-Bit-Datenwertes in ein 1-Bit-Signal mit der Verdichtungs- bzw. Komprimierungsschaltung 4j kann die Prüfzeit verglichen mit dem Fall, bei dem ein 256-Bit-Datenwert nacheinander durch die Auswahlschaltung 4f ausgewählt wird und mit 8 Bits zu einer Zeit ausgegeben wird, deutlich verringert werden.

Fig. 22 zeigt schematisch die Struktur der Verdichtungsschaltung 4j, die in Fig. 21 gezeigt ist. In Fig. 22 enthält die Verdich­ tungsschaltung 4j Exklusiv-ODER-Schaltungen 4j0-4j7 mit 32 Bit (XOR-Schaltungen mit 32 Bit), die jeweils einen 32-Bit-Datenwert empfangen und eine Übereinstimmung/fehlende Übereinstimmung der Logik der empfangenen Bits bestimmen, und eine AND-Schaltung 4ja, die die Ausgabesignale der XOR-Schaltungen 4j0-4j7 mit 32 Bit empfängt und ein Signal ECMP erzeugt, das eine Übereinstim­ mung/fehlende Übereinstimmung darstellt. Die XOR-Schaltung 4j0 mit 32 Bit empfängt die Bits von RD<8i< in dem Lesedatenwert RD<255 : 0<, wobei i eine ganze Zahl in einem Bereich von 0-31 ist. Daher empfängt die XOR-Schaltung 4jx mit 32 Bit die Bits RD<8i+x<, wobei x eine ganze Zahl in einem Bereich von 0-7 ist. Die Datenwertbits, die die XOR-Schaltungen 4j0-4j7 mit 32 Bits entsprechend empfangen, sind Datenwertbits entsprechend den gleichen Schreibdatenwertbits in den 32 Spaltenblöcken B#0-B#31, die schon beschrieben wurden. Eine Beziehung zwischen dem Schreibdatenwert und dem gelesenen Datenwert wird im folgenden mit Bezug zu Fig. 23 beschrieben.

Wie in Fig. 23 gezeigt ist, enthält das Speicherfeld 32 Spalten­ blöcke B#0-B#31. Die Lesedatenwertbits RD<0<-RD<7< werden von dem Spaltenblock B#0 gelesen. Die Lesedatenwertbits RD<8<-RD<15< werden von dem Speicherblock B#1 gelesen. Der Datenwert von 8 Bits wird ähnlich von jedem der anderen Spaltenbiöcke gelesen. Die Lesedatenwertbits RD<248<-RD<255< werden von dem Spalten­ block B#31 gelesen.

In dem Prüfbetrieb wird ein extern gelieferter Schreibdatenwert EWD<0 : 7< von 8 Bits in jeden der Speicherblöcke B#0-B#31 einge­ schrieben (siehe Fig. 11). In dem Prüfbetrieb wird daher ein 8- Bit-Datenwert entsprechend dem Schreibdatenwert EWD<0 : 7< paral­ lel als Lesedatenwert von jedem der Spaltenblöcke B#0-B#31 gele­ sen. Bei dem Datenwert von 256 Bits insgesamt, der parallel von den Spaltenblöcken B#0-B#31 gelesen wird, werden die Lesedaten­ wertbits in Gruppen aufgeteilt, die jeweils einem gemeinsamen Schreibdatenwertbit entsprechen. Daher entspricht jedes Bit in der Gruppe des Lesedatenwertbits RD<8i< dem extern angelegten Schreibdatenwertbit EWD<0< und das Lesedatenwertbit RD<8i+1< entspricht dem extern angelegten Schreibdatenwertbit EWD<1<. Ähnlich entspricht das Lesedatenwertbit RD<8i+7< dem Schreibda­ tenwertbit EWD<7<. Diese Gruppieren kann leicht durch Bestimmen der Gruppen entsprechend den Busleitungen des 8-Bit globalen Da­ tenwertbusses GIO, der in jedem Spaltenblock vorgesehen ist, er­ reicht werden.

Sogar wenn eine Zwischenbitstörungsprüfung unter Verwendung von verschiedenen Arten von dem Schreibdatenwert mit unterschiedli­ chen Bitmustern als Schreibdatenwert EWD<0 : 7< durchgeführt wird, empfängt jede der XOR-Schaltungen 4j0-4j7 mit 32 Bits, die in Fig. 22 gezeigt sind, die Lesedatenwertbits entsprechend einem gemeinsamen Schreibdatenwertbit, so daß ein Fehler in einer Speicherzelle durch Bestimmen des Übereinstimmens/der fehlenden Übereinstimmung der Logiken davon genau erfaßt werden kann.

Das Gruppieren der Datenwertbits kann einfach durch Verwendung der folgenden Beziehung zwischen den globalen Datenwertbuslei­ tungen GIO0-GIO7 und dem Datenwert erzielt werden. Die Schreib­ datenbits EWD<0<-EWD<7< werden derart bestimmt, daß sie den glo­ balen I/O-Busleitungen GIO0-GIO7 entsprechend entsprechen. Der Datenwert wird auf den globalen I/O-Busleitungspaaren GIO0-GIO7 ausgelesen. Die globalen I/O-Busleitungspaare GIO0-GIO7 werden derart bestimmt, daß sie den Lesedatenwertbits RD<8i<-RD<8i+7< entsprechend entsprechen. In jedem Spaltenblock kann daher der Lesedatenwert von 8 Bits leicht entsprechend dem Schreibdaten­ wert klassifiziert werden.

Entsprechend dem dritten Ausführungsbeispiel kann, wie oben be­ schrieben wurde, der Datenwert von 256 Bits, der gleichzeitig ausgelesen wird, in einen 1-Bit-Datenwert zur Ausgabe verdichtet werden, so daß die Prüfzeit deutlich reduziert werden kann.

Andere Beispiele der Anwendung

Die integrierte Halbleiterschaltungsvorrichtung, die oben be­ schrieben wurde, enthält den synchronen Speicher, der den Daten­ wert und das externe Signal an der steigenden oder fallenden Flanke des Teilsignales aufnimmt. Die Erfindung kann jedoch auf einen synchronen Speicher angewendet werden, der als DDRSDRAM bezeichnet wird, der die Eingabe und Ausgabe des Datenwertes synchron mit der steigenden und fallenden Flanke des Taktsigna­ les durchführt und die externen Signale (Steuersignal und Adres­ sensignal) an einer der Flanken des Taktsignales aufnimmt. Durch Vorsehen von zwei Halteschaltungen an dem Schreibdatenwertüber­ mittlungspfad und dem Lesedatenwertübermittlungspfad derart, daß diese Halteschaltungen an den zwei Pfaden synchron mit dem An­ steigen und Abfallen des Taktsignales ausgewählt werden, kann die Datenwertübertragung synchron mit dem Ansteigen und Abfallen des Taktsignales durchgeführt werden, und das Schreiben/Lesen des Datenwertes mit DDR (doppelter Datenwertrate) kann durchge­ führt werden. Da das Steuersignal und das Adressensignal nur synchron mit einer der Flanken des Taktsignales übertragen wer­ den, kann die gleiche Struktur wie die in dem ersten bis dritten Ausführungsbeispiel verwendet werden.

Der synchrone Speicher wird nur dazu benötigt, synchron mit dem Taktsignal zu arbeiten, und daher kann er ein SSRAM (synchroner SRAM) sein. Weiterhin kann der synchrone Speicher ein sogenann­ ter Flash-Speicher, d. h. ein kollektiv löschbarer EEPROM (elektrisch löschbarer und programmierbarer Nur-Lesespeicher), sein, vorausgesetzt daß er synchron mit einem Takt ein externes Signal aufnimmt und einen Datenwert ausgibt.

Die Logikschaltung 3 kann einen Anweisungsdekoder enthalten, der eine Anweisung dekodiert, die einen Betriebsmodus bestimmt, und der ein Betriebsmodusanweisungssignal erzeugt, und das SDRAM- Modul kann mit dem Betriebsmodusanweisungssignal versorgt wer­ den. In dieser Struktur kann der Anweisungsdekoder in der Di­ rektzugriffspeicherschaltung 4 angeordnet sein. In diesem Fall kann die externe Prüfvorrichtung ein herkömmliches Prüfprogramm für einen SDRAM verwenden und kann die Prüfung durch externes und direktes Zugreifen auf das SDRAM-Modul ohne Ändern der Rei­ henfolge der Erzeugung der Steuersignale durchführen. Weiterhin kann eine solche Struktur verwendet werden, daß die Prüfvorrich­ tung das Betriebsmodusanweisungssignal für die Direktzu­ griffspeicherschaltung erzeugt und herstellt.

Entsprechend der Erfindung, die oben beschrieben wurde, ist die Direktzugriffspeicherschaltung, die synchron mit einem Taktsi­ gnal entsprechend einem Betriebstakt des synchronen Speichers- arbeitet, in einer Form auf dem Chip vorgesehen, und eine von der Logikschaltung und der Direktzugriffspeicherschaltung wird ausgewählt und mit dem synchronen Speicher unter Verwendung des Auswählers entsprechend dem Prüfmodusanweisungssignal verbunden. Daher kann ein Versatz in dem Signal unterdrückt werden und eine schnelle und genaue Prüfung kann extern an dem synchronen Spei­ cher durchgeführt werden.

Claims (18)

1. Integrierte Halbleiterschaltungsvorrichtung mit
einem synchronen Speicher (2), der eine Eingabe und eine Ausgabe eines Datenwertes und ein Aufnehmen eines angelegten Signales synchron mit einem Taktsignal (ECLK) durchführt,
einer Logikschaltung (3), die auf einem gemeinsamen Halbleiter­ substrat mit dem synchronen Speicher (2) gebildet ist, zum Durchführen einer Übertragung eines Datenwertes zu und von dem synchronen Speicher (2),
einer synchronen Direktzugriffspeicherschaltung (4) zum Aufneh­ men eines Signales, das einen Datenwert enthält und extern an das Halbleitersubstrat angelegt ist, synchron mit einem Prüf­ taktsignal (ETCLK) entsprechend dem Taktsignal (ECLK) und
einer Auswahlschaltung (5) zum Auswählen von einem von einem Ausgabesignal der Logikschaltung (3) und einem Ausgabesignal der synchronen Direktzugriffspeicherschaltung (4) als Reaktion auf ein Prüfmodusanweisungssignal (TE) zum Anlegen an den synchronen Speicher (2).

2. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1, bei der die synchrone Direktzugriffspeicherschaltung (4) ein Mittel (4a, 4c) zum Übertragen des aufgenommenen Signales zu der Auswahl­ schaltung (5) synchron mit dem Prüftaktsignal (ETCLK) mit einem Timing, das verschieden von einem Timing des Aufnehmens des ex­ tern angelegten Signales synchron mit dem Prüftaktsignal (ETCLK) ist, enthält.

3. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1 oder 2, bei der
der synchrone Speicher (2) ein Mittel (2g) zum Ausgeben eines Datenwerts mit mehreren Bits synchron mit dem Taktsignal (ECLK) enthält und
die synchrone Direktzugriffspeicherschaltung (4) weiter ein Da­ tenwertaufnahmemittel (4e) zum Empfangen des Datenwertes mit mehreren Bits, der von dem synchronen Speicher (2) gelesen ist, und zum Aufnehmen des empfangenen Datenwertes synchron mit dem Prüftaktsignal (ETCLK) aufweist.

4. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 3, bei der
die synchrone Direktzugriffspeicherschaltung (4) ein Adressenübertragungsmittel (4a, 4c; 4b) zum Übertragen eines extern angelegten Adressensignales synchron mit dem Prüftaktsi­ gnal (ETCLK) und
ein Datenwertauswahlmittel (4f) zum Auswählen eines Datenwertes mit einer vorbestimmten Anzahl von Bit von dem Datenwert mit den mehreren Bits, der in das Datenwertaufnahmemittel (4e) entspre­ chend einer von dem Adressenübertragungsmittel (4a, 4c; 4b) übertragenen Adresse aufgenommen ist, enthält.

5. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 4, bei der das Adressenübertragungsmittel (4a, 4c; 4h) eine Schiebeschaltung (4h), die einen Übertragungsbetrieb syn­ chron mit dem Prüftaktsignal (ETCLK) derart durchführt, daß das zu einer Zeit des Anlegens einer Datenwertleseanweisung angeleg­ te Adressensignal um eine Zeitdauer verzögert wird, die einem Taktzyklus bzw. Taktzyklen entspricht, der/die vom Empfangen der Datenwertleseanweisung bis zur Ausgabe eines gültigen Datenwer­ tes durch den synchronen Speicher (2) benötigt wird/werden, und das verzögerte Signal an das Datenwertauswahlmittel (4f) anlegt, aufweist.

6. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 5, bei dem
der synchrone Speicher (2) ein Mittel (2g) zum Ausgeben eines Datenwerts mit mehreren Bits in einem Datenwertlesen enthält und die synchrone Direktzugriffspeicherschaltung (4) weiterhin ein Datenwerthaltemittel (41) zum Halten des Datenwertes mit den mehreren Bits, die von dem synchronen Speicher (2) synchron mit dem Prüftaktsignal (ETCLK) gelesen sind,
ein Adressenhaltemittel (c; 4h) zum Halten eines angelegten Adressensignales mit einem gleichen Timing wie ein Datenwerthal­ ten durch das Datenwerthaltemittel (41) und
ein Datenwertauswahlmittel (4f) zum Auswählen eines Datenwerts mit einer vorbestimmten Anzahl von Bit von dem durch das Daten­ werthaltemittel (41) gehaltenen Datenwertes entsprechend dem in dem Adressenhaltemittel (c; 4h) gehaltenen Adressensignal auf­ weist.

7. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 4 oder 5, bei der die synchrone Direktzugriffspeicherschaltung (4) weiterhin ein Ausgabeübertragungsmittel (4g) zum externen Ausgeben des Daten­ wertes, der durch das Datenwertauswahlmittel (4f) ausgewählt ist, synchron mit dem Prüftaktsignal (ETCLK) aufweist.

8. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 7, bei der
die synchrone Direktzugriffspeicherschaltung (4) weiter ein Mittel (4a, 4ba, 4bb) zum Teilen eines Adressensignales (ERA), das über einen vorbestimmten Anschluß (8e) angelegt ist, in einer Zeitaufteilungsmultiplexart in ein Zeilenadressensignal (RA) und ein Spaltenadressensignal (CA) aufweist und
der synchrone Speicher (2) einen Zeilenadresseneingabeknoten (RA) und einen Spaltenadresseneingabeknoten (CA), die voneinan­ der unabhängig vorgesehen sind, zum entsprechenden Empfangen des aufgeteilten Zeilen- und Spaltenadressensignales über die Aus­ wahlschaltung (5) aufweist.

9. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 8, bei der
das Zeilenadressensignal (RA) in der Bitanzahl größer ist als das Spaltenadressensignal (CA) und der synchrone Speicher (2) einen Datenwert mit mehreren Bits in einem Datenwertlesen aus­ gibt, und
der vorbestimmte Anschluß (8e) einen ersten Anschluß (8ea) zum Empfangen des Spaltenadressensignales und einen zweiten Anschluß (8eb) zum Empfangen eines Datenwertadressensignales zum Auswäh­ len eines Datenwerts mit einer vorbestimmten Anzahl von Bit von einem Datenwert mit den mehreren Bits, der von dem synchronen Speicher (2) gelesen ist, aufweist,
wobei der erste und der zweite Anschluß (8ea, 8eb) parallel ent­ sprechend unterschiedliche Bits des Zeilenadressensignales emp­ fangen.

10. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 9, bei der
der vorbestimmte Anschluß (8e) einen Anschluß (6eb) enthält, der ein Maskenanweisungssignal empfängt, das ein Maskieren an einem Schreibdatenwert in einem Datenwertschreiben zu dem synchronen Speicher (2) anweist, und
die synchrone Direktzugriffspeicherschaltung (4) weiterhin ein Mittel (4be) zum Trennen des Maskenanweisungssignales von einem an dem vorbestimmten Anschluß (8e) angelegten Signal aufweist.

11. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 10, bei der der Anschluß, der das Maskenanweisungsbit empfängt, der zweite Anschluß (8eb) ist.

12. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 11, bei der das Taktsignal (ECLK) und das Prüftaktsignal (ETCLK) eine ge­ meinsame Frequenz aufweisen.

13. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 12, bei der das Taktsignal (ECLK) und das Prüftaktsignal (ETCLK) zu der syn­ chronen Direktzugriffspeicherschaltung (4) entsprechend über un­ terschiedliche Anschlüsse angelegt sind.

14. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 3 bis 13, bei der die synchrone Direktzugriffspeicherschaltung (4) weiterhin ein Mittel (4) zum Komprimieren des Datenwertes aus mehreren Bits, der von dem Datenwertaufnahmemittel (4e) empfangen ist, in einen Datenwert mit einem Bit zum Ausgeben synchron mit dem Prüftakt­ signal (ETCLK) aufweist.

15. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 14, bei der
die synchrone Direktzugriffspeicherschaltung (4) ein Mittel (4a, 4b, 4c) zum Empfangen eines extern angelegten Schreibdatenwertes mit mehreren Bits, zum Erzeugen eines Prüfschreibdatenwertes mit Bits in einer größeren Anzahl als die Bits des empfangenen Schreibdatenwertes und zum Übertragen des Prüfschreibdatenwertes synchron mit dem Prüftaktsignal (ETCLK) aufweist und
der synchrone Speicher (2) einen Schreibdatenwerteingabeknoten (WD) aufweist, der die Bits des Prüfschreibdatenwertes parallel empfängt.

16. Integrierte Halbleiterschaltungsvorrichtung nach einem der Ansprüche 10 bis 15, bei der die synchrone Direktzugriffspeicherschaltung (4) weiter ein Mit­ tel (4ac) zum Einstellen von allen Datenwertbits des Schreibda­ tenwertes in einen Schreibfreigabezustand unabhängig von dem Zu­ stand des Maskenanweisungsbits entsprechend einem extern ange­ legten Steuersignal (EWALL) aufweist.

17. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 6, bei der die synchrone Direktzugriffspeicherschaltung (4) weiter ein Aus­ gabeübertragungsmittel (4g) zum externen Ausgeben eines durch das Datenwertauswahlmittel (4f) ausgewählte Datenwertes synchron mit dem Prüftaktsignal (ETCLK) aufweist.

18. Integrierte Halbleiterschaltungsvorrichtung nach Anspruch 10, bei der die synchrone Direktzugriffspeicherschaltung (4) weiter ein Mit­ tel (4xd) zum Dekodieren des Maskenanweisungssignales derart, daß eine Mehrfachbitschreibmaskenanweisung, die ein Maskieren eines Datenwertschreibens für einen Mehrfachbitschreibdatenwert auf einer Bit-für-Bit-Basis anweist, enthält.