DE10144247A1

DE10144247A1 - Halbleiterspeicherbauelement und zugehöriges Halbleiterspeichersystem

Info

Publication number: DE10144247A1
Application number: DE10144247A
Authority: DE
Inventors: Dong-Yang Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2000-09-05
Filing date: 2001-09-05
Publication date: 2002-03-14
Anticipated expiration: 2021-09-06
Also published as: JP3960583B2; GB0120457D0; CN1343987B; GB2370667A; JP2002133867A; CN1343987A; US6496445B2; JP2007200542A; TW530207B; US20020039324A1; JP4700636B2; DE10144247B4; GB2370667B

Abstract

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement und auf ein zugehöriges Halbleiterspeichersystem. DOLLAR A Erfindungsgemäß beinhaltet das Halbleiterspeicherbauelement bzw. das Halbleiterspeichersystem Mittel zum Bereitstellen eines ersten Taktsignals (CLK1) und eines zweiten Taktsignals (CLK2) unterschiedlicher Frequenz, einen Adresspuffer (320), der ein Adresssignal (ADDR) unter der Zeitsteuerung des ersten Taktsignals empfängt, und einen Datenpuffer (340), der das Eingeben/Ausgeben von Daten (DATA) unter der Zeitsteuerung des zweiten Taktsignals (CLK2) vornimmt. DOLLAR A Verwendung z. B. für DRAM-Bauelemente.

Description

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement und auf ein zugehöriges Halbleiterspeichersystem.

Der wachsende Bedarf an Computersystemen, die in der Lage sind, große Datenmengen mit hoher Geschwindigkeit zu verarbeiten, hat in der fortgesetzten Entwicklung von hocheffizienten Mikrocontrollern und Zentralprozessoreinheiten (CPUs) resultiert, bei denen der Trend zum Betrieb bei immer höheren Systemtaktfrequenzen geht. Die Verwendung höherer Systemtaktfrequenzen erfordert unter anderem ein Anwachsen der Datenkapazität und Übertragungsgeschwindigkeit eines mit der CPU in Verbindung stehenden Datenspeichers. Mit anderen Worten ist der Speicher so zu konfigurieren, dass er synchron zu den höherfrequenten Systemtaktsignalen arbeitet.

Fig. 1 veranschaulicht im Blockschaltbild eine Speichersteuerung 110 und ein Speichermodul 120 einer CPU-Systemplatine 100 herkömmli cher Art. Die Speichersteuerung 110 überträgt ein Taktsignal CLK, ein Adressignal ADDR, ein Befehlssignal CMD und Daten DATA über eine Taktbusleitung, eine Adressbusleitung, eine Befehlsbusleitung bzw. ei nen Datenbus zum Speichermodul 120. Das Speichermodul 120 um fasst mehrere darin eingebettete Speicherchips, z. B. acht Speicherchips 101 bis 108, von denen jeder wie gezeigt an die Taktbusleitung, die Ad ressbusleitung, die Befehlsbusleitung und den Datenbus angeschlossen ist.

Das Taktsignal CLK wird den Speicherchips 101 bis 108 zwecks Steue rung von deren Betrieb zugeführt. Außerdem werden im Fall, dass die Speicherchips 101 bis 108 synchrone DRAM-Chips sind, das Befehls signal CMD, das Adressignal ADDR und die Daten DATA bezüglich Flanken des Taktsignals CLK synchronisiert.

Wie aus Fig. 1 ersichtlich, werden die Daten DATA über den Datenbus durch unabhängige Mehrbit-Datenleitungen, die mit einem jeweiligen Speicherchip 101 bis 108 verbunden sind, den Speicherchips 101 bis 108 zugeführt und von diesen abgegeben. Die Last jeder Datenleitung entspricht daher einem Speicherchip. Im Gegensatz dazu werden das Adressignal ADDR und das Befehlssignal CMD den Speicherchips 101 bis 108 gemeinsam zugeführt. Die Adressbus- und die Befehlsbuslei tungen sind daher jeweils der kombinierten Last aller Speicherchips 101 bis 108 unterworfen.

Wie oben angedeutet, sind Hochgeschwindigkeits-CPUs von Hochfre quenz-Taktsignalen CLK begleitet. Allgemein können die Daten DATA des Datenbusses deshalb bei so hohen Frequenzen operieren, weil die Last jeder Datenleitung relativ gering ist (entsprechend einem Speicher chip). Andererseits können die relativ hohen Mehrspeicherchip-Lasten der Adressbus- und Befehlsbusleitungen einen Hochfrequenzbetrieb dieser Leitungen verhindern. Die Belastungen der Adressbus- und Be fehlsbusleitungen können daher die effektive Betriebsgeschwindigkeit des Speichers auf weniger als die Systemtaktgeschwindigkeit begren zen.

Fig. 2 veranschaulicht im Blockschaltbild ein herkömmliches Speicher modul 120, bei dem mehrere Busleitungen, die mit einem nicht gezeig ten Mikroprozessor oder einer nicht gezeigten Speichersteuerung ver bunden sind, auf einer Systemplatine angeordnet sind, typischerweise ein Taktbus, ein Adressbus und ein Befehlsbus. Das Speichermodul 100 umfasst mehrere Speicherchips 101 bis 106, einen Phasenregelkreis (PLL) 107 und ein Register 108.

Der PLL 107 empfängt ein auf die Taktbusleitung geladenes Taktsignal CLK und erzeugt mehrere interne Taktsignale ICLK0 bis ICLK6. Hierbei sei angenommen, dass die internen Taktsignale ICLK0 bis ICLK6 ideale Signale mit derselben Flankensteilheit und demselben Tastverhältnis ohne Versatz darstellen. Da die internen Taktsignale ICLK0 bis ICLK6 mit der Phase des Taktsignals CLK synchronisiert sind, besitzen sie die selbe Frequenz wie das Taktsignal CLK. Das interne Taktsignal ICLK0 wird dem Register 108 zugeführt, während die internen Taktsignale ICLK1 bis ICLK6 je einem der Speicherchips 101 bis 106 zugeführt wer den. In Fig. 2 ist somit jedes Taktsignal mit je einem Speicherchip ver bunden. In realen Anwendungen kann jedoch die Anzahl an zugehöri gen Speicherchips für ein Taktsignal variieren. Das Register 108 emp fängt das Adressignal ADDR und das Befehlssignal CMD in Abhängig keit vom internen Taktsignal und überträgt die empfangenen Signale zum jeweiligen Speicherchip 101 bis 106.

Da das Speichermodul 120 nur ein Taktsignal CLK empfängt und meh rere interne Taktsignale ICLK1 bis ICLK6 erzeugt, steigen die Frequen zen der internen Taktsignale ICLK1 bis ICLK6 mit größer werdender Frequenz des Taktsignals CLK in einem Hochleistungssystem an. Da die Speicherchips 101 bis 106, welche die internen Taktsignale ICLK1 bis ICLK6 empfangen und in Abhängigkeit von denselben arbeiten, aus Bauelementen aufgebaut sein können, die für Hochfrequenzbetrieb ge eignet sind, ergeben sich aus ihrem Betrieb keine Schwierigkeiten. Je doch ist zweifelhaft, ob das Register 108 die Funktion erfüllen kann, das Adressignal ADDR und das Befehlssignal CMD mit einer zeitlichen Steuerung zu empfangen, die der Frequenz des internen Taktsignals ICLK0 entspricht, d. h. der hohen Frequenz des Taktsignals CLK, und dann die empfangenen Signale synchron zu demselben Hochfrequenz- Taktsignal CLK zu den Speicherchips 101 bis 106 zu übertragen. Die Betriebseigenschaften des Registers 108 können daher ebenfalls die effektive Betriebsgeschwindigkeit des Speichers auf weniger als die Systemtaktgeschwindigkeit begrenzen.

Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterspeicherbauelements der eingangs genannten Art und eines zugehörigen Halbleiterspeichersystems zugrunde, mit denen sich ar beitsfähige Frequenzen für ein Adressignal und ein Befehlssignal selbst bei einer Steigerung der Systemtaktsignalfrequenz verwenden lassen und bei denen ein Taktsignal mit ausreichend niedriger Frequenz geeig net für den Betrieb eines Registers verwendbar ist, selbst wenn die Fre quenz eines Systemtaktsignals gesteigert wird.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Halblei terspeicherbauelementes mit den Merkmalen des Anspruchs 1 und ei nes Halbleiterspeichersystems mit den Merkmalen des Anspruchs 9, 10, 13, 14, 15 oder 16.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfin dung sowie das zu deren besserem Verständnis oben erläuterte, her kömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:

Fig. 1 ein Blockschaltbild einer Speichersteuerung und eines Spei chermoduls einer herkömmlichen CPU-Systemplatine,

Fig. 2 ein Blockschaltbild eines auf der Systemplatine von Fig. 1 mon tierten, herkömmlichen Speichermoduls,

Fig. 3 ein Blockschaltbild eines ersten erfindungsgemäßen Halbleiter speicherbauelementes,

Fig. 4 ein Blockschaltbild einer Systemplatine mit einem zweiten er findungsgemäßen Halbleiterspeicherbauelement,

Fig. 5 ein Blockschaltbild des in Fig. 4 verwendeten Halbleiterspei cherbauelementes,

Fig. 6 ein Zeitsteuerungsdiagramm zur Veranschaulichung des Be triebs der Halbleiterspeicherbauelemente der Fig. 3 und 5,

Fig. 7 ein Blockschaltbild eines Systems mit einem Speichermodul gemäß einer dritten erfindungsgemäßen Realisierung,

Fig. 8 ein Blockschaltbild eines Systems mit einem Speichermodul gemäß einer vierten erfindungsgemäßen Realisierung,

Fig. 9 ein Blockschaltbild eines Systems mit einem Speichermodul gemäß einer fünften erfindungsgemäßen Realisierung,

Fig. 10 ein Blockschaltbild eines Systems mit einem Speichermodul gemäß einer sechsten erfindungsgemäßen Realisierung,

Fig. 11 ein Blockschaltbild eines Systems mit einem Speichermodul gemäß einer siebten erfindungsgemäßen Realisierung und

Fig. 12 ein Blockschaltbild eines Systems mit einem Speichermodul gemäß einer achten erfindungsgemäßen Realisierung.

Fig. 3 zeigt ein erstes erfindungsgemäßes Halbleiterspeicherbauelement 101, das allgemein einem der in einem Speichermodul, z. B. dem Modul 120 von Fig. 1, enthaltenen Speicherchips entspricht. Das Halbleiter speicherbauelement 101 beinhaltet einen Taktpuffer 310, einen Adress puffer 320, einen Befehlspuffer 330, einen Datenpuffer 340 und eine Steuereinheit 350. Der Taktpuffer 310 empfängt ein Taktsignal CLK, nachfolgend als externes Taktsignal bezeichnet, das sich auf einem Taktbus befindet, und erzeugt interne Taktsignale CLK1 und CLK2. Die relativen Frequenzen des ersten internen Taktsignals CLK1 und des zweiten internen Taktsignals CLK2 werden durch den Taktpuffer 310 in Abhängigkeit von einem Steuersignal CTRL bestimmt, das von der Steuereinheit 350 abgegeben wird. Beispielsweise kann das Steuersig nal CTRL bestimmen, ob das erste interne Taktsignal CLK1 an einer an steigenden oder abfallenden Flanke des externen Taktsignals CLK syn chronisiert werden soll. Die Steuereinheit 350 kann von einem Modusre gistersatz (MRS) gebildet sein, und das Steuersignal CTRL kann zu ei nem Zeitpunkt gesetzt werden, zu dem das Halbleiterspeicherbauele ment 101 hochgefahren wird, und/oder zu dem ein Abschaltmodus be endet wird.

Die Frequenz des ersten internen Taktsignals CLK1 kann relativ zur Frequenz des zweiten internen Taktsignals CLK2 in Abhängigkeit von dem Steuersignal CTRL variieren. Nachfolgend wird der Fall beschrie ben, dass die Frequenz des ersten internen Taktsignals CLK1 niedriger als diejenige des zweiten internen Taktsignals CLK2 ist. In diesem Fall entspricht die Frequenz des zweiten internen Taktsignals CLK2 im we sentlichen derjenigen des externen Taktsignals CLK. Bei einer ange nommenen Frequenz des externen Taktsignals CLK von 400 MHz be sitzt dann auch das zweite interne Taktsignal CLK2 eine Frequenz von 400 MHz. Das erste interne Taktsignal CLK1 kann beispielsweise eine Frequenz aufweisen, die halb so groß wie diejenige des zweiten inter nen Taktsignals CLK2 oder niedriger ist. Wieder angenommen, dass die Frequenz des zweiten internen Taktsignals CLK2 400 MHz beträgt, be sitzt dann das erste interne Taktsignal CLK1 eine Frequenz von 200 MHz oder 100 MHz.

Der Adresspuffer 320 empfängt das Adressignal ADDR unter der Zeit steuerung durch das erste interne Taktsignal CLK1. In gleicher Weise empfängt der Befehlspuffer 330 das Befehlssignal CMD unter der Zeit steuerung des ersten internen Taktsignals CLK1. Andererseits erfolgt das Eingeben der Daten DATA in und Ausgeben derselben aus dem Da tenpuffer 340 unter der Zeitsteuerung des zweiten internen Taktsignals CLK2.

Im Betrieb empfängt das Halbleiterspeicherbauelement 101 das hochfrequente externe Taktsignal CLK. In diesem Ausführungsbeispiel besitzt das vom Taktpuffer 310 erzeugte zweite interne Taktsignal CLK2 dieselbe Frequenz wie das externe Taktsignal CLK, z. B. 400 MHz. Dies bedeutet, dass das Halbleiterspeicherbauelement 101 die Daten DATA synchron zum externen Taktsignal CLK empfängt bzw. abgibt, was der Betriebsfrequenz einer Speichersteuerung oder eines Mikroprozessors entspricht, die bzw. der auf der Systemplatine montiert ist.

Im Unterschied dazu werden das Adressignal ADDR und das Befehls signal CMD synchron mit dem ersten internen Taktsignal CLK1 verarbei tet, dessen Frequenz niedriger als diejenige des externen Taktsignals CLK ist. Auf diese Weise können die Hochfrequenz- Bauelementbeschränkungen überwunden werden, die bislang durch die Last der Adressbusleitung und der Befehlsbusleitung bedingt waren, was das Halbleiterspeicherbauelement 101 gut für Hochfrequenzbetrieb geeignet macht.

Ein Datenabtastsignal STROBE kann an den Datenpuffer 340 angelegt werden, um ein Zwischenspeichern der hochfrequenten Daten DATA zu steuern. In diesem Fall erfolgt das Eingeben/Ausgeben der Daten DATA in den bzw. aus dem Datenpuffer 340 in Abhängigkeit von einer Flanke des Abtastsignals STROBE. Insbesondere werden Daten bei einem dy namischen Speicher mit wahlfreiem Zugriff (DRAM) vom Typ mit Einzel datenrate (SDR) bei jeder ansteigenden oder fallenden Flanke des Ab tastsignals STROBE eingegeben bzw. ausgegeben. Bei einem DRAM vom Typ mit Doppeldatenrate (DDR) erfolgt das Eingeben/Ausgeben der Daten sowohl an der ansteigenden als auch an der fallenden Flanke des Abtastsignals STROBE.

Fig. 4 veranschaulicht eine Systemplatine 400 mit einer Speichersteue rung 410 und einem Speichermodul 420, das mehrere Speicherchips 401 bis 408 umfasst. Die Speichersteuerung 410 erzeugt ein erstes Taktsignal CLK1, ein zweites Taktsignal CLK2, ein Adressignal ADDR, ein Befehlssignal CMD und ein Datensignal DATA und überträgt die er zeugten Signale auf einen ersten Taktbus, einen zweiten Taktbus, einen Adressbus, einen Befehlsbus und einen Datenbus. Die Frequenz des zweiten Taktsignals CLK2 entspricht bei diesem Ausführungsbeispiel im wesentlichen derjenigen des externen Taktsignals CLK1 des ersten Aus führungsbeispiels. In gleicher Weise entspricht die Frequenz des ersten Taktsignals CLK1 dieses zweiten Ausführungsbeispiels im wesentlichen derjenigen des ersten Taktsignals CLK1 des ersten Ausführungsbei spiels. Jeder Speicherchip 401 bis 408 ist mit dem ersten Taktbus, dem zweiten Taktbus, dem Adressbus, dem Befehlsbus und dem Datenbus verbunden und empfängt das erste Taktsignal CLK1, das zweite Takt signal CLK2, das Adressignal ADDR, das Befehlssignal CMD und das Datensignal DATA.

Fig. 5 veranschaulicht ein Beispiel eines in dem Speichermodul 420 der Fig. 4 enthaltenen Speicherchips 401. Der Speicherchip 401 umfasst einen Adresspuffer 520, einen Befehlspuffer 530 und einen Datenpuffer 540. Der Adresspuffer 520 empfängt das erste Taktsignal CLK1 und das Adressignal ADDR, und der Befehlspuffer 530 empfängt das erste Taktsignal CLK1 und das Befehlssignal CMD. Der Datenpuffer 540 emp fängt das zweite Taktsignal CLK2 und das Datensignal DATA. Wie beim ersten Ausführungsbeispiel werden das Adressignal ADDR und das Befehlssignal CMD synchron mit dem ersten internen Taktsignal CLK1 verarbeitet, das eine niedrigere Frequenz als das externe Taktsignal CLK2 bzw. das zweite interne Taktsignal CLK2 aufweist. Auf diese Wei se können die Hochfrequenz-Bauelementbeschränkungen überwunden werden, die bislang durch die Last der Adressbusleitung und der Be fehlsbusleitung bedingt waren.

Fig. 6 veranschaulicht durch zeitentsprechende Darstellung der relevan ten Signalverläufe den Betrieb der Speicherchips gemäß den beiden obigen Ausführungsbeispielen der Erfindung. Allgemein beträgt die Peri ode des ersten internen Taktsignals CLK1 vorzugsweise ein ganzzahli ges Vielfaches der Periode des externen Taktsignals CLK. In diesem Beispiel ist die Frequenz des ersten internen Taktsignals CLK1 halb so groß wie diejenige des externen Taktsignals CLK bzw. des zweiten in ternen Taktsignals CLK2. Das Adressignal ADDR und das Befehlssig nal CMD beinhalten Aufbau- und Haltezeittoleranzen relativ zur anstei genden Flanke des ersten internen Taktsignals CLK1. Im Fall eines DRAM-Halbleiterspeicherbauelements vom SDR-Typ werden die Daten über einen Datenanschluss DQ an jeder ansteigenden oder fallenden Flanke des zweiten internen Taktsignals CLK2 abgegeben, dessen Fre quenz derjenigen des externen Taktsignals CLK entspricht. Im Fall eines DRAM-Halbleiterspeicherbauelementes vom DDR-Typ werden die Da ten über einen Datenanschluss DQ sowohl an der ansteigenden als auch der fallenden Flanke des zweiten internen Taktsignals CLK2 abge geben.

In Fällen, in denen der im Speicherchip des ersten oder zweiten Ausfüh rungsbeispiels enthaltene Datenpuffer zum Empfang eines Datenabtast signals STROBE angeschlossen ist, erfolgt das Eingeben/Ausgeben der Daten sowohl an der ansteigenden als auch der fallenden Flanke des Datenabtastsignals STROBE, wie in Fig. 6 gezeigt. Dieser Betrieb ent spricht allgemein demjenigen des DDR-DRAMs.

Fig. 7 zeigt ein Speichermodul 700 mit mehreren Speicherchips 701 bis 706 und einem Register 710. Das Register 710 ist zum Empfangen ei nes ersten Taktsignals CLK1, eines Adressignals ADDR und eines Be fehlssignals CMD angeschlossen, die auf eine Systemplatine gegeben werden. Das Register 710 speichert das Adressignal ADDR und das Befehlssignal CMD unter der Zeitsteuerung des ersten Taktsignals CLK1 und überträgt selbige zu den Speicherchips 701 bis 706. In die sem Ausführungsbeispiel werden das Adressignal ADDR und das Be fehlssignal CMD, die vom Register 710 abgegeben werden, in einer Richtung, in Fig. 7 von links nach rechts, über das Speichermodul 700 hinweg zu den Speicherchips 701 bis 706 übertragen.

Die Speicherchips 701 bis 706 sind zum Empfangen des zweiten Takt signals CLK2, das auf die Systemplatine gegeben wird, sowie des Ad ressignals ADDR und des Befehlssignals CMD, die vom Register 710 abgegeben werden, angeschlossen. Das zweite Taktsignal CLK2 weist eine höhere Frequenz auf als das erste Taktsignal CLK1. Das erste Taktsignal CLK1, das Adressignal ADDR und das Befehlssignal CMD können den Speicherchips 701 bis 706 direkt zugeführt werden, d. h. oh ne über das Register 710 im Speichermodul 700 geführt zu werden. Das erste Taktsignal CLK1 dient hierbei zur Ansteuerung eines Adresspuf fers und eines Befehlspuffers, die das Adressignal ADDR bzw. das Be fehlssignal CMD empfangen. Das zweite Taktsignal CLK2 dient zur An steuerung von Datenpuffern. Das erste Taktsignal CLK1 mit niedrigerer Frequenz wird daher als das Betriebstaktsignal für das Adressignal ADDR und das Befehlssignal CMD verwendet, und das zweite Taktsig nal CLK2 höherer Frequenz wird zum Eingeben und Ausgeben von Da ten verwendet. Das erste Taktsignal CLK1, das zweite Taktsignal CLK2, das Adressignal ADDR und das Befehlssignal CMD werden in nicht näher gezeigter Weise durch eine Speichersteuerung oder einen Mikro prozessor zugeführt und sind an verschiedene Bauelemente, insbeson dere das Speichermodul 700, über Busleitungen angeschlossen, die über die Systemplatine hinweg verlaufen.

Fig. 8 veranschaulicht eine Modifikation von Fig. 7 als eine vierte erfin dungsgemäße Systemrealisierung. Hierbei sind das Adressignal ADDR und das Befehlssignal CMD, die vom Register 710 abgegeben werden, vom Mittenbereich eines entsprechenden Speichermoduls 700' aus mit den Speicherchips 701 bis 706 verbunden. Dementsprechend werden das Adressignal ADDR und das Befehlssignal CMD, die vom Register 710 abgegeben werden, in zwei Richtungen, d. h. in Fig. 8 von der Mitte nach links und von der Mitte nach rechts, über das Speichermodul 700 hinweg zu den Speicherchips 701 bis 706 übertragen. Die Konfiguration dieses Ausführungsbeispiels reduziert die Differenz der Leitungslast für die Speicherchips 701 bis 706 und dadurch den Versatz zwischen den Speicherchips 701 bis 706.

Fig. 9 veranschaulicht eine weitere Modifikation von Fig. 7 als einer fünf ten erfindungsgemäßen Realisierung. Hierbei werden das erste Taktsig nal CLK1 und das zweite Taktsignal CLK2 nicht von einer Speichersteu erung oder einem Mikroprozessor zugeführt, sondern von einem Pha senregelkreis (PLL), der ein auf die Systemplatine gegebenes System taktsignal CLK empfängt.

Fig. 10 veranschaulicht eine Modifikation von Fig. 9 als einer fünften er findungsgemäßen Realisierung. Wie in Fig. 8 sind das Adressignal ADDR und das Befehlssignal CMD, die von einem Register 910 abge geben werden, vom Mittenbereich eines entsprechenden Speichermo duls 900' aus mit Speicherchips 901 bis 906 verbunden. Dementspre chend werden das Adressignal ADDR und das Befehlssignal CMD, die vom Register 910 abgegeben werden, in zwei Richtungen, d. h. in Fig. 10 vom Mittenbereich nach links und vom Mittenbereich nach rechts, über das Speichermodul 900' hinweg zu den Speicherchips 901 bis 906 übertragen. Die Konfiguration dieses Ausführungsbeispiels reduziert die Differenz in der Leitungslast für die Speicherchips 901 bis 906 und da durch den Versatz zwischen den Speicherchips 901 bis 906.

Die in den Fig. 7 bis 10 gezeigten Speichermodule arbeiten im wesentli chen auf dieselbe Weise, die nun stellvertretend unter Bezugnahme auf das Speichermodul von Fig. 7 erläutert wird. Die Frequenz des ersten Taktsignals CLK1 ist niedriger als diejenige des zweiten Taktsignals CLK2. Das erste Taktsignal CLK1 mit der niedrigeren Frequenz wird als Betriebstaktsignal des Registers 710 verwendet, und das zweite Takt signal CLK2 mit der höheren Frequenz wird als das Betriebstaktsignal der Speicherchips 701 bis 706 verwendet, um auf diese Weise das Leis tungsvermögen des Registers 710, das bei relativ niedriger Geschwin digkeit arbeitet, an die höheren Betriebsgeschwindigkeiten der Spei cherchips 701 bis 706 anzupassen. Die Speicherchips 701 bis 706 kön nen aus synchronen Hochgeschwindigkeits-DRAMs bestehen, bei spielsweise DDR-DRAMs oder SDR-DRAMs.

Im Unterschied zum herkömmlichen Speichermodul, das ein einzelnes Taktsignal empfängt und selbiges über das Speichermodul hinweg ver teilt, empfängt das erfindungsgemäße Speichermodul zwei Taktsignale CLK1 und CLK2 und führt selbige Bauelementen zu, die bei unter schiedlichen Frequenzen arbeiten, d. h. dem Register einerseits und den Speicherchips andererseits. Das Speichermodul beinhaltet daher zwei Modulanschlüsse, die zum Empfangen der zwei Taktsignale CLK1 und CLK2 benutzt werden. In den Speichermodulen 700, 700', 900 und 900' der Fig. 7 bis 10 wird, da die bei unterschiedlichen Frequenzen arbei tenden Register und Speicherchips in den Speichermodulen selektiv mit Taktsignalen entsprechender Frequenzen versorgt werden, das Register mit der relativ niedrigen Betriebsfrequenz in einer stabilen Weise betrie ben.

Fig. 11 zeigt ein Speichermodul 1100 gemäß einer siebten erfindungs gemäßen Realisierung. Dieses Speichermodul 1100 entspricht im we sentlichen dem Speichermodul 700 von Fig. 7 mit der Ausnahme, dass ein Phasenregelkreis 1120 vorgesehen ist, der das zweite Taktsignal CLK2 empfängt und selbiges auf Speicherchips 1101 bis 1106 verteilt. Dabei empfängt der PLL 1120 das zweite Taktsignal CLK2 und erzeugt eine Mehrzahl von internen Taktsignalen ICLK1 bis ICLK6, die er zu den Speicherchips 1101 bis 1106 überträgt. Die internen Taktsignale ICLK1 bis ICLK6 besitzen dieselbe Flankensteilheit und dasselbe Tastverhält nis und stellen näherungsweise ideale Signale ohne Versatz dar. Au ßerdem besitzen die internen Taktsignale ICLK1 bis ICLK6 dieselbe Frequenz wie das zweite Taktsignal CLK2, da sie mit diesem phasen synchronisiert sind. Daher haben die internen Taktsignale ICLK1 bis ICLK6 ebenfalls eine hohe Frequenz.

Fig. 12 veranschaulicht eine Modifikation von Fig. 11 als einer achten erfindungsgemäßen Realisierung. In dieser Variante werden wie in Fig. 8 das Adressignal ADDR und das Befehlssignal CMD von einem Re gister 1110 abgegeben und vom Mittenbereich eines entsprechenden Speichermoduls 1100' aus zu den Speicherchips 1101 bis 1106 geführt.

Dementsprechend werden das Adressignal ADDR und das Befehlssig nal CMD, die vom Register 1110 abgegeben werden, in zwei Richtun gen, d. h. in Fig. 12 vom Mittenbereich nach links und vom Mittenbereich nach rechts, über das Speichermodul 1100' hinweg zu den Speicher chips 1101 bis 1106 übertragen. Die Konfiguration dieses Ausführungs beispiels reduziert die Differenz in der Leitungslast für die Speicherchips 1101 bis 1106 und dadurch den Versatz zwischen den Speicherchips 1101 bis 1106.

In den Speichermodulen 1100 und 1100' der Fig. 11 und 12 wird, da die bei verschiedenen Frequenzen arbeitenden Register und Speicherchips in den Modulen selektiv mit Taktsignalen korrespondierender Frequen zen versorgt werden, das Register mit der relativ niedrigen Betriebsfre quenz in einer stabilen Weise betrieben.

Es versteht sich, dass die Erfindung außer den oben gezeigten weitere vorteilhafte Realisierungen umfasst. Beispielsweise kann das Speicher modul so konfiguriert sein, dass es nicht nur zwei Taktsignale CLK1, CLK2, sondern mehr als zwei Taktsignale unterschiedlicher Betriebsfre quenzen empfängt, die dann zu verschiedenen Bauelementen geführt werden, welche bei unterschiedlichen Frequenzen arbeiten.

Claims

1. Halbleiterspeicherbauelement, gekennzeichnet durch
einen Taktpuffer (310), der ein externes Taktsignal (CLK) empfängt und ein erstes internes Taktsignal (CLK1) mit einer Fre quenz niedriger als die Frequenz des externen Taktsignals und ein zweites internes Taktsignal (CLK2) mit einer Frequenz gleich der Frequenz des externen Taktsignals abgibt,
einen Adresspuffer (320), der ein Adressignal (ADDR) unter Zeitsteuerung des ersten internen Taktsignals empfängt und
einen Datenpuffer (340) zum Eingeben/Ausgeben von Daten (DATA) unter der Zeitsteuerung des zweiten internen Taktsignals.

2. Halbleiterspeicherbauelement nach Anspruch 1, weiter gekenn zeichnet durch einen Befehlspuffer (330), der ein Befehlssignal (CMD) unter der Zeitsteuerung des ersten internen Taktsignals emp fängt.

3. Halbleiterspeicherbauelement nach Anspruch 2, weiter dadurch gekennzeichnet, dass der Taktpuffer des weiteren ein Steuersignal (CTRL) empfängt und das erste und das zweite interne Taktsignal in Abhängigkeit von dem Steuersignal abgibt und eine Steuereinheit (350) vorgesehen ist, die das Steuersignal abgibt, das die Frequenz des ersten internen Taktsignals relativ zur Frequenz des zweiten in ternen Taktsignals bestimmt.

4. Halbleiterspeicherbauelement nach Anspruch 3, weiter dadurch gekennzeichnet, dass die Steuereinheit einen Modusregistersatz be inhaltet.

5. Halbleiterspeicherbauelement nach Anspruch 3 oder 4, weiter dadurch gekennzeichnet, dass das Steuersignal durch die Steuer einheit beim Hochfahren des Halbleiterspeicherbauelementes oder beim Beenden eines Abschaltmodus des Halbleiterspeicherbauele mentes erzeugt wird.

6. Halbleiterspeicherbauelement nach einem der Ansprüche 3 bis 5, weiter dadurch gekennzeichnet, dass das Steuersignal festlegt, auf welche von einer ansteigenden und einer fallenden Flanke des externen Taktsignals das erste interne Taktsignal zu synchronisieren ist.

7. Halbleiterspeicherbauelement nach einem der Ansprüche 3 bis 6, weiter dadurch gekennzeichnet, dass der Datenpuffer ein Daten abtastsignal (STROBE) empfängt und die Eingabe/Ausgabe der Da ten bei jeder ansteigenden und fallenden Flanke des Datenabtast signals vornimmt.

8. Halbleiterspeicherbauelement nach einem der Ansprüche 3 bis 7, weiter dadurch gekennzeichnet, dass die Periode des ersten in ternen Taktsignals ein ganzzahliges Vielfaches der Periode des ex ternen Taktsignals ist.

9. Halbleiterspeichersystem mit
einer Speichersteuerung (410),
mehreren Busleitungen, die mit der Speichersteuerung verbun den sind und ein Adressignal (ADDR), ein Befehlssignal (CMD) und Daten (DATA) übertragen, und
einem Speichermodul (420) mit mehreren Halbleiterspeicher bauelementen (401 bis 408), die über die mehreren Busleitungen mit der Speichersteuerung verbunden sind,
dadurch gekennzeichnet, dass
das jeweilige Halbleiterspeicherbauelement ein solches gemäß einem der Ansprüche 3 bis 8 ist.

10. Halbleiterspeichersystem mit
einer Speichersteuerung (410), die wenigstens ein Taktsignal (CLK1, CLK2), ein Adressignal (ADDR), ein Befehlssignal (CMD) und Daten (DATA) erzeugt, und
einem Speichermodul (420) mit mehreren Halbleiterspeicher bauelementen (401 bis 408), die mit der Speichersteuerung (410) über Busleitungen verbunden sind, auf welche das wenigstens eine Taktsignal, das Adressignal, das Befehlssignal und die Daten ge geben werden,
dadurch gekennzeichnet, dass
die Speichersteuerung (410) ein erstes Taktsignal (CLK1) und ein zweites Taktsignal (CLK2) mit einer Frequenz höher als diejeni ge des ersten Taktsignals erzeugt und
das jeweilige Halbleiterspeicherbauelement einen Adresspuffer (520), der das Adressignal unter der Zeitsteuerung des ersten Sig nals empfängt, einen Befehlspuffer (530), der das Befehlssignal un ter der Zeitsteuerung des ersten Taktsignals empfängt, und einen Datenpuffer (540) zur Eingabe/Ausgabe der Daten unter der Zeit steuerung des zweiten Taktsignals aufweist.

11. Halbleiterspeichersystem nach Anspruch 10, weiter dadurch gekennzeichnet, dass die Speichersteuerung durch einen Mikropro zessor implementiert ist.

12. Halbleiterspeichersystem nach Anspruch 10 oder 11, weiter da durch gekennzeichnet, dass der Datenpuffer ein Datenabtastsignal (STROBE) empfängt und die Eingabe/Ausgabe der Daten bei jeder ansteigenden und fallenden Flanke des Datenabtastsignals vor nimmt.

13. Halbleiterspeichersystem mit
einer Mehrzahl von Busleitungen, die wenigstens ein Taktsignal sowie ein Adressignal und ein Befehlssignal übertragen, und
einem Speichermodul (420), das mit den mehreren Busleitun gen verbunden ist und mehrere Speicherchips (401 bis 408) beinhal tet,
dadurch gekennzeichnet, dass
die mehreren Busleitungen ein erstes Taktsignal (CLK1) und ein zweites Taktsignal (CLK2) übertragen und jeder der Speicherchips einen Adresspuffer (520), der an die Busleitung des ersten Taktsig nals und die Busleitung des Adressignals angeschlossen ist und das Adressignal unter der Zeitsteuerung des ersten Taktsignals empfängt, einen Befehlspuffer (530), der an die Busleitung des ers ten Taktsignals und an die Busleitung des Befehlssignals ange schlossen ist und das Befehlssignal unter der Zeitsteuerung des ers ten Taktsignals empfängt, und einen Datenpuffer (540) aufweist, der an die Busleitung des zweiten Taktsignals angeschlossen ist und die Eingabe/Ausgabe der Daten unter der Zeitsteuerung des zweiten Taktsignals vornimmt.

14. Halbleiterspeichersystem mit
einer Mehrzahl von Busleitungen, die wenigstens ein Taktsignal (CLK1, CLK2) sowie ein Adressignal und ein Befehlssignal übertra gen, und
einem Speichermodul (700, 700'), das mit den mehreren Buslei tungen verbunden ist,
dadurch gekennzeichnet, dass
die mehreren Busleitungen ein erstes Taktsignal (CLK1) und ein zweites Taktsignal (CLK2) übertragen und das Speichermodul ein Register (710), das mit dem Bus des ersten Taktsignals, dem Bus des Adressignals und dem Bus des Befehlssignals verbunden ist und das Adressignal und das Befehlssignal unter der Zeitsteuerung des ersten Taktsignals speichert, und mehrere Speicherchips (701 bis 706) aufweist, von denen jeder mit der Busleitung des zweiten Taktsignals verbunden ist und das Adressignal und das Befehlssig nal, die im Register gespeichert sind, unter der Zeitsteuerung des zweiten Taktsignals empfängt, wobei das Adressignal und das Be fehlssignal zu den Speicherchips in eine Richtung des Speichermo duls oder in zwei Richtungen von einem Mittenbereich des Spei chermoduls aus übertragen werden.

15. Halbleiterspeichersystem mit
einer Mehrzahl von Busleitungen, die ein Systemtaktsignal (CLK), ein Adressignal (ADDR) und ein Befehlssignal (CMD) über tragen, und
einem Speichermodul (900, 900'), das mit den mehreren Buslei tungen verbunden ist,
dadurch gekennzeichnet, dass
ein Phasenregelkreis (920) vorgesehen ist, der das Systemtakt signal empfängt und ein erstes Taktsignal (CLK1) sowie ein zweites Taktsignal (CLK2) abgibt, wobei sich die Frequenz des ersten Takt signals von derjenigen des zweiten Taktsignals unterscheidet, und das Speichermodul ein Register (910), das mit dem Bus des ersten Taktsignals, dem Bus des Adressignals und dem Bus des Befehls signals verbunden ist und das Adressignal und das Befehlssignal unter der Zeitsteuerung des ersten Taktsignals speichert, und meh rere Speicherchips (901 bis 906) aufweist, von denen jeder mit der Busleitung des zweiten Taktsignals verbunden ist und das Adress signal und das Befehlssignal, die im Register gespeichert sind, unter der Zeitsteuerung des zweiten Taktsignals empfängt, wobei das Ad ressignal und das Befehlssignal zu den Speicherchips in einer Richtung des Speichermoduls oder in zwei Richtungen von einem Mittenbereich des Speichermoduls aus übertragen werden.

16. Halbleiterspeichersystem mit
einer Mehrzahl von Busleitungen, die wenigstens ein Taktsignal sowie ein Adressignal und ein Befehlssignal übertragen, und
einem Speichermodul (1100, 1100'), das mit den mehreren Bus leitungen verbunden ist,
dadurch gekennzeichnet, dass
die mehreren Busleitungen ein erstes Taktsignal (CLK1) und ein zweites Taktsignal (CLK2) mit gegenüber dem ersten Taktsignal un terschiedlicher Frequenz übertragen und das Speichermodul ein Register (1110), das mit dem Bus des ersten Taktsignals, dem Bus des Adressignals und dem Bus des Befehlssignals verbunden ist und das Adressignal und das Befehlssignal unter der Zeitsteuerung des ersten Taktsignals speichert, einen Phasenregelkreis (1120), der mit dem Bus des zweiten Taktsignals verbunden ist und mehrere interne Taktsignale (ICLK1 bis ICLK6) mit der Frequenz des zweiten Taktsignals abgibt, und mehrere Speicherchips (1101 bis 1106) auf weist, von denen jeder mit dem Phasenregelkreis verbunden ist und das Adressignal und das Befehlssignal, die im Register gespeichert sind, unter der Zeitsteuerung jeweils eines der mehreren internen Taktsignale empfängt, wobei das Adressignal und das Befehlssig nal zu den Speicherchips in einer Richtung des Speichermoduls oder in zwei Richtungen von einem Mittenbereich des Speichermo duls aus übertragen werden.

17. Halbleiterspeichersystem nach einem der Ansprüche 13 bis 16, weiter gekennzeichnet durch eine Speichersteuerung (410), die das erste Taktsignal und das zweite Taktsignal bzw. das Systemtaktsig nal sowie das Adressignal und das Befehlssignal zuführt.

18. Halbleiterspeichersystem nach einem der Ansprüche 13 bis 17, weiter dadurch gekennzeichnet, dass die Frequenz des ersten Takt signals niedriger als die Frequenz des zweiten Taktsignals ist.

19. Halbleiterspeichersystem nach einem der Ansprüche 13 bis 18, weiter dadurch gekennzeichnet, dass das Speichermodul wenigs tens zwei Modulanschlüsse aufweist, an denen das erste und das zweite Taktsignal empfangen wird.