KR100511912B1 - 반도체 메모리에 사용되는 데이터 출력 구동 장치 - Google Patents

반도체 메모리에 사용되는 데이터 출력 구동 장치 Download PDF

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Abstract

반도체 메모리 장치에서의 데이터 출력과 관련된 스큐를 작게 함으로써 메모리 동작의 타이밍 마진을 개선할 수 있는 데이터 출력 구동 장치가 개시된다. 하이 레벨의 수의 천이를 미리 계산하고, 계산 결과 천이수가 소정수 이하이면 데이터를 일정 시간 강제로 지연시킴으로써 최소 지연(TDmin)을 키워서 최대 지연(TDmax)과 최소 지연(TDmin) 사이의 시간차를 감소시킨다. 최소 지연(TDmin)을 키우기 위해서 본 발명은 데이터의 천이 패턴에 따라 클록신호를 조정한다.

Description

반도체 메모리에 사용되는 데이터 출력 구동 장치{A DEVICE FOR DRIVING DATA OUTPUT IN A SEMICONDUCTOR MEMORY}
본 발명은 데이터 출력 구동 장치에 관한 것으로서, 특히 반도체 메모리 장치의 인터페이스 회로에서의 스큐(skew)를 감소시키기 위한 데이터 출력 구동 장치에 관한 것이다.
반도체 메모리 장치에서 내부 로직에 의해 데이터가 판독되어 레지스터에 입력되면 차례로 쌓여 먼저 도착한 순서로 출력된다. 이를 선입선출(first-in, first-out)이라고 한다. 이 때 모든 입력신호 중 하나의 입력신호가 로우 레벨(low level)에서 하이 레벨(high level)로 변할 때 데이터 출력 드라이버에서 접지로 흐를 때의 전류량의 증가를 I1 이라고 하면, 입력신호 전부가 로우 레벨에서 하이 레벨로 변할 때 데이터 출력 드라이버에서 접지로 흐르는 전류량의 증가는 대략 N ×I1 로 된다. 여기서 N은 버스(bus)의 폭을 나타낸다. 이와 같은 큰 전류 변동은 접지 전압(ground voltage)을 변동시켜 드라이버를 구성하는 MOS 트랜지스터의 게이트와 드레인 사이의 전압(Vgs)을 감소시키므로, 드라이버의 구동 능력을 저하시키게 된다. 즉 데이터 패턴에 따라 신호 지연의 정도가 다르게 발생하게 되는 것이다.
모든 입력신호 중에서 하나의 입력신호가 로우 레벨에서 하이 레벨로 변하는 경우 최소 지연(TDmin)이 발생하고, 모든 입력신호가 로우 레벨에서 하이 레벨로 변하는 경우 최대 지연(TDmax)이 발생한다. 스큐(skew)는 다음 수학식 1과 같이 정의된다. 수학식 1로부터 알 수 있는 바와 같이, 최대 지연(TDmax)과 최소 지연(TDmin) 사이의 차가 크면 스큐가 커져 반도체 메모리 장치에서의 타이밍 마진(timing margin)이 감소한다.
SKEW = ｜TDmax - TDmin｜
다음의 표 1은 램버스 디램(Rambus DRAM)의 채널을 모델링하고, 판독 모드(READ mode)에서 칩 내부의 데이터가 메모리 제어기(memory controller)에 도착하는 시간을 측정한 것이다.
표 1에서 tdly2 는 3번째 핀(DQ2)에서 입력된 신호가 출력되어 제어기까지 도달하는데 걸리는 시간을 나타낸다. tdly2 의 값이 0 인 경우는 관찰하는 순간 신호의 천이(transition)가 발생하지 않아 신호 전송이 없음을 나타낸다. 표 1로부터 알 수 있는 바와 같이, 하이 레벨로의 천이가 1개인 경우 입력신호에서의 지연 시간은 3.268 nsec 인데, 하이 레벨로의 천이가 8개인 경우 입력신호에서의 지연 시간은 3.456 nsec 이므로, 패턴에 따른 지연 시간의 차이 즉, 스큐는 188 psec 이다.
본 발명은 이와 같은 문제점을 해결하기 위하여 제안된 것으로서, 반도체 메모리 장치에서의 데이터 출력과 관련된 스큐를 작게 함으로써 메모리 동작의 타이밍 마진을 개선할 수 있는 데이터 출력 구동 장치를 제공하는 것을 목적으로 한다.
이러한 목적을 이루기 위한 본 발명은 하이 레벨의 수의 천이를 미리 계산하고, 계산 결과 천이수가 소정수, 예를 들어 N/2(여기서, N은 데이터 버스의 폭임) 이하이면 데이터를 일정 시간 강제로 지연시킴으로써 최소 지연(TDmin)을 키워서 최대 지연(TDmax)과 최소 지연(TDmin) 사이의 시간차를 감소시킨다. 최소 지연(TDmin)을 키우기 위해서 본 발명은 데이터의 천이 패턴에 따라 클록신호를 조정한다.
이러한 본 발명에 의하면 최대 지연(TDmax)을 그대로 두고 최소 지연(TDmin)을 키움으로써 최대 지연(TDmax)과 최소 지연(TDmin) 사이의 시간차인 스큐를 감소시킬 수 있게 된다. 그 결과 반도체 메모리의 판독 모드에서의 타이밍 마진이 개선된다.
본 발명은 반도체 메모리에 사용되는 데이터 출력 구동 장치로서, 반도체 메모리의 클록신호에 동기하여 동작하고, 반도체 메모리의 내부 로직에 의해 판독된 데이터를 저장하며, 저장된 데이터를 선입선출(first-in, first-out)로 처리하는 레지스터부와, 레지스터부에 저장된 데이터의 소정 레벨의 수의 천이를 이전 데이터에 대해 계산하고, 계산된 천이수가 소정수를 초과하면 제1 레벨의 제어신호를 생성하며, 계산된 천이수가 소정수 이하이면 제2 레벨의 제어신호를 생성하는 제어부를 구비한다. 또한, 본 발명은 데이터 출력 구동 장치는 레지스터부로부터 출력된 데이터를 수신하고, 제어부로부터 출력 데이터의 해당 제어신호를 수신하며, 해당 제어신호가 제1 레벨이면 출력된 데이터를 TD1(TD1≥0)만큼 지연시키며, 해당 제어신호가 제2 레벨이면 출력 데이터를 TD2(TD2＞TD1)만큼 지연시키는 신호 지연부와, 신호 지연부로부터 출력된 데이터를 수신하여 버퍼링하고, 버퍼링된 데이터를 출력하는 출력 구동부를 구비한다.
바람직하게는, 레지스터부에 저장되는 데이터의 비트수가 N(N은 자연수)이면 제어신호 생성을 위한 소정수는 N/2이다. 제어부에서 계산하는 천이수는 하이 레벨의 수의 천이이다. 레지스터부는 파이프라인(pipe line)을 구성한다.
신호 지연부는 클록신호와 제어신호를 수신하며, 제어신호가 제1 레벨이면 클록신호를 TD1만큼 지연시키고, 제어신호가 제2 레벨이면 클록신호를 TD2만큼 지연시키는 클록신호 지연 수단과, 레지스터로부터 출력된 데이터를 수신하고, 클록신호 지연 수단에 의해 출력된 수정 클록신호(modified clock signal)에 동기시켜 수신된 데이터를 출력시키는 데이터 래치 수단을 구비하는 것으로 구성될 수 있다.
클록신호 지연 수단은 클록신호를 수신하여 반전시키고, 반전된 클록신호를 지연 수단의 출력단자로 출력하는 제1 인버터와, 클록신호와 제어신호를 수신하며, 제어신호가 제1 레벨이면 턴온되어 수신된 클록신호를 반전시켜 지연 수단의 출력단자로 출력하는 제2 인버터를 구비하는 것으로 구성될 수 있다.
레지스터부에 저장되는 데이터의 비트수가 N(N은 자연수)인 경우, 데이터 래치 수단은 N/2개의 멀티플렉서를 포함하는 멀티플렉서 블록으로 구성될 수 있다. 여기서 멀티플렉서 각각은 레지스터부로 출력되는 N 비트의 데이터 중에서 2 비트를 수정 클록신호에 동기시켜 교대로 출력한다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다. 설명의 일관성을 위하여 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소 및 신호를 가리키는 것으로 사용한다.
도 1은 본 발명의 일 실시예에 의한 데이터 출력 구동 장치의 블록도이다. 도 1에 도시되어 있는 바와 같이, 데이터 출력 구동 장치(100)는 레지스터부(102)와 제어부(104)와 신호 지연부(106)와 출력 구동부(108)를 구비하고 있다. 그리고 신호 지연부(106)는 데이터 래치부(110)와 클록신호 지연부(112)를 구비하고 있다.
도 1에서 레지스터부(102)는 반도체 메모리의 클록신호(CLK)에 동기하여 동작하고, 반도체 메모리의 내부 로직(도시되지 않음)에 의해 판독된 데이터(iD0, iD1, …, iD7)를 저장한다. 레지스터부(102)는 저장된 데이터를 선입선출(first-in, first-out)로 처리한다. 그리고 반도체 메모리의 전체적인 동작 속도를 높이기 위하여 레지스터부(102)가 파이프라인(pipe line)을 수행할 수 있도록 구성되는 것이 바람직하다. 제어부(104)는 레지스터부(102)로부터 저장된 데이터(iD0, iD1, …, iD7)를 수신 받아서, 저장된 데이터의 하이 레벨의 수의 천이를 바로 직전의 데이터에 대해 계산한다. 그리고 계산 결과 천이수가 N/2를 초과하면 하이 레벨의 제어신호(CTRL)를 생성하며, 계산된 천이수가 N/2 이하이면 로우 레벨의 제어신호(CTRL)를 생성하여, 신호 지연부(106)로 제공한다.
신호 지연부(106)는 레지스터부(102)로부터 출력된 데이터(mD0, mD1, …, mD7)를 수신하고, 제어부(104)로부터 출력된 데이터(mD0, mD1, …, mD7)에 해당하는 제어신호를 수신한다. 그리고 신호 지연부(106)는 제어신호(CTRL)가 하이 레벨이면 레지스터부(102)로부터 출력된 데이터(mD0, mD1, …, mD7)를 TD1(TD1≥0)만큼 지연시키고, 제어신호(CTRL)가 로우 레벨이면 출력 데이터(mD0, mD1, …, mD7)를 TD2(TD2＞TD1)만큼 지연시켜 출력한다. 도 1에 도시되어 있는 바와 같이, 신호 지연부(106)는 데이터 래치부(110)와 클록신호 지연부(112)로 이루어질 수 있다. 클록신호 지연부(112)는 제어신호(CTRL)의 레벨에 따라 반도체 메모리의 클록신호(CLK)를 차별적으로 지연시켜 수정 클록신호(mCLK, mCLKb)를 생성하고, 이렇게 생성된 수정 클록신호(mCLK, mCLKb)를 데이터 래치부(110)로 제공한다. 클록신호(mCLKb)는 클록신호(mCLK)를 반전시켜 생성하며, 클록신호(mCLK)와 180°의 위상차를 갖는다. 데이터 래치부(110)는 레지스터부(102)로부터 데이터(mD0, mD1, …, mD7)와 클록신호 지연부(112)로부터 수정 클록신호(mCLK, mCLKb)를 수신하고, 수정 클록신호(mCLK, mCLKb)에 동기시켜 데이터(mD0, mD1, …, mD7)를 출력하여 데이터 구동부(108)로 제공한다. 출력 구동부(108)는 신호 지연부(106)로부터 출력된 데이터(nD0, nD1, …, nD7)를 수신하여 버퍼링하고, 버퍼링된 데이터(y0, y1, …, y7)를 출력 구동 장치(100)의 출력신호로서 출력한다.
클록신호(mCLKb)는 더블 데이터 레이트(double data Rate : 이하, "DDR"이라고 함) 디램이나 램버스 디램의 경우와 같이 반도체 메모리가 상승 에지에서는 물론이고 하강 에지에서도 데이터를 생성하는 경우에 사용되며, 이 경우 레지스터부(102)로 입력되는 데이터(iD0, iD1, …, iD7)와 레지스터부(102)로부터 출력되는 데이터(mD0, mD1, …, mD7)의 각 신호는 홀수 데이터(odd data)와 짝수 데이터(even data)로 이루어진다. 이 경우 데이터 래치부(110)는 홀수 데이터와 짝수 데이터를 다중화(multiplexing)하는 멀티플렉서 블록으로 구성될 수 있으며, 도 2는 수신 데이터(mD0, mD1, …, mD7)의 각 신호의 홀수 데이터와 짝수 데이터를 다중화 하는 2-입력 멀티플렉서의 회로도이다. 이러한 2-입력 멀티플렉서 8(N/2개)로 데이터 래치부(110)가 구성된다. 도 2에 도시되어 있는 바와 같이, 멀티플렉서(200)는 2개의 전송 게이트(202, 204)로 이루어질 수 있다. 전송 게이트(202)는 반전 제어단자로 인가되는 클록신호(mCLK)가 로우 레벨이고, 비반전 제어단자로 인가되는 클록신호(mCLKb)가 하이 레벨이면 입력단자로 인가되는 홀수 데이터 신호(omDi)를 출력단자로 출력한다. 그리고 전송 게이트(204)는 반전 제어단자로 인가되는 클록신호(mCLKb)가 로우 레벨이고, 비반전 제어단자로 인가되는 클록신호(mCLK)가 하이 레벨이면 입력단자로 인가되는 짝수 데이터 신호(emDi)를 출력단자로 출력한다. 따라서 클록신호(mCLK)의 상승 에지에서는 짝수 데이터 신호(emDi)가 인버터(206, 208)를 거쳐 신호(nDi)로서 출력되고, 클록신호(mCLK)의 하강 에지에서는 홀수 데이터 신호(omDi)가 신호(nDi)로서 출력되므로, 클록신호(mCLK)에 동기되어 홀수 데이터 신호(omDi)와 짝수 데이터 신호(emDi)가 교대로 출력된다.
도 3은 도 1의 클록신호 지연부(112)의 일 예의 회로도이다. 클록신호 지연부(112)는 제어신호(CTRL)의 레벨에 따라 클록신호(CLK)를 차별적으로 지연시키는 역할을 하며, 도 3에 도시되어 있는 바와 같이 2개의 인버터(302, 304)로 구성될 수 있다. 인버터(302)는 단순한 인버터로서 제어신호(CTRL)의 레벨에 상관없이 항상 클록신호(CLK)를 반전시켜 수정 클록신호(mCLK)로서 출력한다. 그러나 인버터(304)는 제어신호(CTRL)가 하이 레벨인 경우에만 턴온되어 클록신호(CLK)를 반전시켜 수정 클록신호(mCLK)로서 출력하고, 제어신호(CTRL)가 로우 레벨이면 턴오프되어 인버터(304)의 출력단자는 하이 임피던스(high impedance) 상태가 된다. 즉, 제어신호(CTRL)가 하이 레벨이면 2개의 인버터(302, 304)가 모두 클록신호(CLK)를 반전시켜 수정 클록신호(mCLK)로서 출력하며, 제어신호(CTRL)가 로우 레벨이면 1개의 인버터(302)만이 클록신호(CLK)를 반전시켜 수정 클록신호(mCLK)로서 출력한다. 따라서 제어신호(CTRL)가 하이 레벨인 경우의 수정 클록신호(mCLK)는 제어신호가 로우 레벨인 경우의 수정 클록신호(mCLK)에 비해 원래의 클록신호(CLK)에 대한 지연이 작게 된다. 반대로 제어신호(CTRL)가 로우 레벨인 경우의 수정 클록신호(mCLK)는 제어신호가 하이 레벨인 경우의 수정 클록신호(mCLK)에 비해 원래의 클록신호(CLK)에 대한 지연이 커지게 된다.
도 4는 본 발명의 동작을 설명하는 신호 파형도이다. 도 4에서 CLK는 반도체 메모리의 메인 클록신호이고, dCLK는 클록신호(CLK)를 지연시킨 것으로서 제어부(도 1이 104)에서 사용되는 클록신호이다. 클록신호(dCLK)는 클록신호(CLK)에 비해 1/4 주기만큼 지연된 경우가 가장 바람직하다. 제어부(104)로부터 출력되는 제어신호(CTRL)는 클록신호(dCLK)에 동기되어 생성된다. 도 4는 "0", "1", "3", "6", "7" 슬롯에서 하이 레벨 천이수가 4를 초과하여 제어신호(CTRL)가 하이 레벨이고, "2", "4", "5" 슬롯에서 하이 레벨 천이수가 4 이하여서 제어신호(CTRL)가 로우 레벨인 경우를 도시하고 있다. 수정 클록신호(mCLK)와 짝수 데이터 신호(emDi)와 홀수 데이터 신호(omDi)는 도 2를 참조하여 설명한 바와 동일하다. 종래의 회로에서 출력 구동부(도 1의 108)에 제공되는 데이터 신호(nDi_old)는 각 데이터 신호가 일정한 시간 폭을 갖으나, 본 발명에 의해 출력 구동부(도 1의 108)에 제공되는 데이터 신호(nDi_new)는 제어신호(CTRL)의 레벨에 따라 차별화된 시간 폭을 갖는다. 이렇게 수정된 데이터 신호(nDi_new)가 출력 구동부(108)에 제공될 때 전술한 바와 같이 최소 지연(TDmin)이 커지게 하여, 결과적으로 반도체 메모리의 스큐를 감소시키게 되는 것이다. 따라서 본 발명에 의하면 반도체 메모리의 동작 속도를 증가시킬 수 있다.
여기서 설명된 실시예들은 본 발명을 당업자가 용이하게 이해하고 실시할 수 있도록 하기 위한 것일 뿐이며, 본 발명의 범위를 한정하려는 것은 아니다. 따라서 당업자들은 본 발명의 범위 안에서 다양한 변형이나 변경이 가능함을 주목하여야 한다. 본 발명의 범위는 원칙적으로 후술하는 특허청구범위에 의하여 정하여진다.
이와 같은 본 발명의 구성에 의하면, 출력되는 데이터의 천이 패턴에 따라 차별적으로 데이터를 지연시켜 최대 지연(TDmax)은 그대로 유지하면서, 최소 지연(TDmin)은 커지게 한다. 이는 결과적으로 스큐를 감소시켜 반도체 메모리의 동작 속도를 증가시키는 효과를 가져온다. 본 발명에 의한 스큐 개선 정도는 회로의 특성에 따라서 달라지지만 보통 100 psec에서 188 psec의 정도의 개선을 가져올 수 있다.
도 1은 본 발명의 일 실시예에 의한 데이터 출력 구동 장치의 블록도.
도 2는 도 1의 데이터 래치부를 구성하는 2 입력 멀티플렉서의 회로도.
도 3은 도 1의 클록신호 지연부의 일 예의 회로도.
도 4는 본 발명의 동작을 설명하는 신호 파형도.

Claims (7)

  1. 반도체 메모리에 사용되는 데이터 출력 구동 장치에 있어서,
    상기 반도체 메모리의 클록신호에 동기하여 동작하고, 상기 반도체 메모리의 내부 로직에 의해 판독된 데이터를 저장하며, 상기 저장된 데이터를 선입선출(first-in, first-out)로 처리하는 레지스터부와,
    상기 레지스터부에 저장된 데이터의 소정 레벨의 수의 천이를 이전 데이터에 대해 계산하고, 상기 계산된 천이수가 소정수를 초과하면 제1 레벨의 제어신호를 생성하며, 상기 계산된 천이수가 소정수 이하이면 제2 레벨의 제어신호를 생성하는 제어부와,
    상기 레지스터부로부터 출력된 데이터를 수신하고, 상기 제어부로부터 상기 출력 데이터의 해당 제어신호를 수신하며, 상기 해당 제어신호가 제1 레벨이면 상기 출력된 데이터를 TD1(TD1≥0)만큼 지연시키며, 상기 해당 제어신호가 제2 레벨이면 상기 출력 데이터를 TD2(TD2＞TD1)만큼 지연시키는 신호 지연부와,
    상기 신호 지연부로부터 출력된 데이터를 수신하여 버퍼링하고, 상기 버퍼링된 데이터를 출력하는 출력 구동부를
    구비하는 것을 특징으로 하는 데이터 출력 구동 장치.
  2. 제 1 항에 있어서,
    상기 레지스터부에 저장되는 데이터의 비트수가 N(N은 자연수)이면 상기 제어신호 생성을 위한 소정수는 N/2인 것을 특징으로 하는 데이터 출력 구동 장치.
  3. 제 1 항에 있어서, 상기 신호 지연부는
    상기 클록신호와 상기 제어신호를 수신하며, 상기 제어신호가 제1 레벨이면 상기 클록신호를 TD1만큼 지연시키고, 상기 제어신호가 제2 레벨이면 상기 클록신호를 TD2만큼 지연시키는 클록신호 지연 수단과,
    상기 레지스터로부터 출력된 데이터를 수신하고, 상기 클록신호 지연 수단에 의해 출력된 수정 클록신호(modified clock signal)에 동기시켜 상기 수신된 데이터를 출력시키는 데이터 래치 수단을
    구비하는 것을 특징으로 하는 데이터 출력 구동 장치.
  4. 제 3 항에 있어서, 상기 클록신호 지연 수단은
    상기 클록신호를 수신하여 반전시키고, 상기 반전된 클록신호를 상기 클록신호 지연 수단의 출력단자로 출력하는 제1 인버터와,
    상기 클록신호와 상기 제어신호를 수신하며, 상기 제어신호가 제1 레벨이면 턴온되어 상기 수신된 클록신호를 반전시켜 상기 클록신호 지연 수단의 출력단자로 출력하는 제2 인버터를
    구비하는 것을 특징으로 하는 데이터 출력 구동 장치.
  5. 제 3 항에 있어서,
    상기 레지스터부에 저장되는 데이터의 비트수가 N(N은 자연수)이고,
    상기 데이터 래치 수단은 N/2개의 멀티플렉서를 포함하는 멀티플렉서 블록이며,
    상기 멀티플렉서 각각은 상기 레지스터부로 출력되는 N 비트의 데이터 중에서 2 비트를 상기 수정 클록신호에 동기시켜 교대로 출력하는 것을 특징으로 하는 데이터 출력 구동 장치.
  6. 제 1 항에 있어서,
    상기 제어부에서 계산하는 천이수는 하이 레벨의 수의 천이임을 특징으로 하는 데이터 출력 구동 장치.
  7. 제 1 항에 있어서,
    상기 레지스터부는 파이프라인(pipe line)을 구성하는 것을 특징으로 하는 데이터 출력 구동 장치.
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