KR100252057B1 - 단일 및 이중 데이터 율 겸용 반도체 메모리 장치 - Google Patents

단일 및 이중 데이터 율 겸용 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 단일 데이터 율(SINGLE DATA RATE, 이하 SDR이라 함) 모드와 이중 데이터 율(DOUBLE DATA RATE, 이하 DDR이라 함) 모드를 겸용하는 반도체 메모리 장치에 관한 것이다.
본 발명은 로우와 칼럼에 배열된 복수개의 메모리 셀 어레이(117, 119)를 가지며, 외부 클락에 동기하여 동작하는 반도체 메모리 장치이다. 본 발명의 반도체 메모리 장치는 단일 데이터 율 모드에서는 일군의 칼럼 어드레스에 의하여 메모리 셀에/로부터 데이터를 입출력하고, 이중 데이터 율 모드에서는 특정 칼럼 어드레스를 제외한 나머지 일군의 칼럼 어드레스에 의하여 메모리 셀에/로부터 제1 데이터를 제1 글로발 데이터선 GIOF로, 제2 데이터를 제2 글로발 데이터선 GIOS로 입출력하는 코어부(101); 궁극적으로 외부와 데이터를 입출력하는 제1 및 제2 데이터선 DIOF, DIOS; 특정 칼럼 어드레스에 응답하여 코어부(101)와 제1 및 제2 데이터선 DIOF, DIOS 사이의 데이터 전송을 제어하는 전송부(103); 및 이중 데이터 율 모드에서는, 제1 및 제2 데이터선 DIOF, DIOS의 데이터를 순차적 데이터로 변형하여 외부로 전송하며, 외부에서 순차적으로 입력되는 데이터를 외부 클락 신호의 상승단부 및 하강단부 각각에 응답하여 제1 및 제2 데이터선 DIOF, DIOS에 전송하는 입출력 제어부(105)를 구비한다.

Description

단일 및 이중 데이터 율 겸용 반도체 메모리 장치{Semiconductor memory device usable in SDR and DDR}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 단일 데이터 율(SINGLE DATA RATE, 이하 SDR이라 함) 모드와 이중 데이터 율(DOUBLE DATA RATE, 이하 DDR이라 함) 모드를 겸용하는 반도체 메모리 장치에 관한 것이다.
컴퓨터 시스템은 주어진 작업들에 대한 명령들을 실행하기 위한 중앙 처리 장치(CPU)와, CPU가 요구하는 데이터, 프로그램 등을 저장하기 위한 주 메모리를 일반적으로 가지고 있다. 그러므로 컴퓨터 시스템의 성능 향상을 위해서는 CPU의 동작 속도를 향상시키는 것과 CPU가 대기 시간없이 동작하여 주 메모리로의 억세스 시간이 가능한 한 짧게 만드는 것이 요구된다. 이와 같은 요구에 의하여 시스템 클락의 제어를 받아 동작하여 주 메모리로의 억세스 시간이 매우 짧은 동기식 디램(SDRAM)이 출현하게 되었다.
통상적으로 SDRAM은 시스템 클락의 천이에 의해 발생되는 펄스 신호에 응답하여 동작이 제어된다. 시스템 클락의 천이에 의한 펄스 신호 발생 방식은 SDR 모드와 DDR 모드로 나눈다. SDR 모드는 시스템 클락이 "하이(HIGH)에서 로우(LOW)로" 또는 "로우(LOW)에서 하이(HIGH)로" 중의 한 가지 방향의 천이에 대해서만 펄스 신호를 발생시켜 DRAM 소자가 동작하도록 하는 방식이다. 그리고 DDR 모드는 시스템 클락이 "하이(HIGH)에서 로우(LOW)로" 또는 "로우(LOW)에서 하이(HIGH)로"의 양쪽 방향의 천이 모두에 대하여, 펄스 신호를 발생시켜 DRAM 소자가 동작하도록 하는 방식이다.
DDR 모드는 데이터의 출력 또는 입력 동작이 수행되므로 넓은 동작 가능 주파수(BAND WIDTH) 특성을 가진다. 그러므로 DDR 모드는 초고속 SDRAM의 구현을 위해서는 매우 큰 장점을 지닌다. 그러나 DDR 모드를 칩 상에 구현하는 데는 설계의 면적이 증가하는 문제점이 발생한다. 즉, 우선 DDR 모드는 SDR 모드에 비하여 2배의 데이터를 입출력하므로 데이터선의 수가 2배로 된다. 따라서 칩의 크기의 증가는 필연적 수반한다. 그리고 DDR 모드에서는 SDR 모드에 비하여 입력과 출력시에 데이터와 클락간의 셋-업 시간(set-up time), 데이터 유지 시간(hold time)이 크게 감소하므로, 외부 클락를 지연시키는 보조 회로들이 필수적이다. 이러한 요인들도 메모리 칩의 크기를 증가시키는 요인이 된다. 따라서 통상적인 설계 방식에 있어서는 초고속 시스템에 요구되는 메모리 소자에 대해서는 DDR 모드를 채용하는 반면, 그렇지 않는 메모리 소자에 대해서는 SDR 모드를 채용한다.
그런데 종래에는 DDR 모드와 SDR 모드를 채택하는 반도체 메모리 장치를 옵션(OPTION) 방식을 사용하지 않고 별개의 소자로써 제품의 제작 공정이 진행됨에 따라 생산성 측면에서 효율이 낮아지고 생산비용도 상승하게 된다.
따라서 본 발명의 목적은 SDR 모드와 DDR 모드에 모두 적용 가능한 반도체 메모리 장치를 제공하는 데 있다.
도 1은 본 발명의 범용 데이터 율 모드를 구비한 반도체 메모리 장치의 데이터 패스를 개략적으로 나타내는 도면이다.
도 2는 모드 선택 신호(PSDR) 발생부를 나타내는 도면이다.
도 3은 도 1의 칼럼 디코더 블락(115)의 제1 메모리 셀 어레이(117)의 칼럼 디코더(300)를 나타내는 도면이다.
도 4은 도 1의 칼럼 디코더 블락(115)의 제2 메모리 셀 어레이(119)의 칼럼 디코더(400)를 나타내는 도면이다.
도 5는 도 1의 제1 출력 전송회로(107)를 나타내는 도면이다.
도 6은 도 1의 제2 출력 전송회로(109)를 나타내는 도면이다.
도 7은 도 1의 제1 입력 드라이버(111)을 나타내는 도면이다.
도 8은 도 1의 제2 입력 드라이버(113)을 나타내는 도면이다.
도 9는 도 1의 출력 먹서(121)를 나타내는 도면이다.
도 10은 도 1의 입력 먹서(123)를 나타내는 도면이다.
도 11은 DDR 모드의 출력 동작에서의 주요 단자 및 데이터의 타이밍도이다.
도 12는 DDR 모드의 입력 동작에서의 주요 단자 및 데이터의 타이밍도이다.
도 13은 SDR 모드의 출력 동작에서의 주요 단자 및 데이터의 타이밍도이다.
도 14는 SDR 모드의 입력 동작에서의 주요 단자 및 데이터의 타이밍도이다.
상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명은 다음과 갗은 특징을 가진다.
첫째, 본 발명은 로우와 칼럼에 배열된 복수개의 메모리 셀 어레이를 가지며, 외부 클락에 동기하여 동작하는 반도체 메모리 장치이다. 본 발명의 반도체 메모리 장치는 단일 데이터 율 모드에서는 일군의 칼럼 어드레스에 의하여 상기 메모리 셀에/로부터 데이터를 입출력하고, 이중 데이터 율 모드에서는 특정 칼럼 어드레스를 제외한 나머지 상기 일군의 칼럼 어드레스에 의하여 상기 메모리 셀에/로부터 제1 데이터를 제1 글로발 데이터선으로, 제2 데이터를 제2 글로발 데이터선으로 입출력하는 코어부; 궁극적으로 외부와 데이터를 입출력하는 제1 및 제2 데이터선; 상기 특정 칼럼 어드레스에 응답하여 상기 코어부와 상기 제1 및 제2 데이터선 사이의 데이터 전송을 제어하는 전송부; 및 이중 데이터 율 모드에서는, 상기 제1 및 제2 데이터선의 데이터를 순차적 데이터로 변형하여 외부로 전송하며, 외부에서 순차적으로 입력되는 데이터를 상기 외부 클락 신호의 상승단부 및 하강단부 각각에 응답하여 상기 제1 및 제2 데이터선에 전송하는 입출력 제어부를 구비하는 것을 특징으로 한다.
둘째, 본 발명은 반도체 메모리 장치의 디코더이다. 본 발명의 디코더는 소정의 모드 선택 신호에 의하여 특정 어드레스의 응답 여부가 결정되는 특정 어드레스 응답부; 및 상기 특정 어드레스 응답부의 출력 신호와 상기 특정 어드레스를 제외한 일군의 칼럼 어드레스에 응답하여 상기 반도체 메모리 장치의 행 또는 열을 선택하는 선택 신호를 발생하는 선택 신호 발생부를 구비하는 것을 특징으로 한다.
셋째, 본 발명은 하나의 입력 데이터를 제1 또는 제2 데이터선에 출력하는 출력 전송 회로이다. 본 발명의 출력 전송회로는 특정 어드레스의 제1 논리 상태에 응답하여 상기 입력 데이터를 상기 제1 데이터선에 전송하는 노말 전송부; 및 특정 모드가 선택될 때에는 상기 특정 어드레스의 제2 논리 상태에 응답하여 입력 데이터를 상기 제2 데이터선에 전송하며, 상기 특정 모드가 선택되지 않을 때에는 상기 입력 데이터를 전송하지 아니하는 선택 전송부를 구비한다.
넷째, 본 발명은 하나의 입력 데이터를 제1 또는 제2 데이터선에 출력하는 입력 드라이버이다. 본 발명의 입력 드라이버는 특정 모드가 선택되고 특정 어드레스가 인에이블될 때 상기 입력 데이터를 제1 데이터선으로 전송하는 제1 입력부; 및 상기 특정 모드가 선택되고 상기 특정 어드레스의 반전 신호가 인에이블될 때 상기 입력 데이터를 제2 데이터선으로 전송하는 제2 입력부를 구비하는 것을 특징으로 한다.
다섯째, 본 발명은 공통된 입력선을 통하여 입력되는 1개의 입력 데이터 또는 순차적으로 입력되는 제1 및 제2 입력 데이터를 외부 클락에 동기하여 제1 또는 제2 데이터선에 출력하는 입력 먹서이다. 본 발명의 입력 먹서는 제1 특정 모드가 선택될 때, 상기 외부 클락에 동기된 제1 클락 신호에 동기하여 상기 입력 데이터를 상기 제1 데이터선에 전송하는 제1 전송부; 및 제2 특정 모드가 선택될 때, 상기 외부 클락의 상승단부에 동기된 제1 클락 신호와 상기 외부 클락의 하강단부에 동기된 제2 클락 신호에 동기하여 상기 제1 및 제2 입력 데이터를 상기 제1 및 제2 데이터선에 전송하는 제2 전송부를 구비하는 것을 특징으로 한다.
여섯째, 본 발명은 제1 및 제2 입력 데이터선을 통하여 입력되는 제1 및 제2 입력 데이터를 외부 클락에 동기하여 공통 출력선으로 출력하는 출력 먹서이다. 본 발명의 출력 먹서는 제1 특정 모드 또는 제2 특정 모드에서 상기 외부 클락의 상승단부에 동기하여 상기 제1 입력 데이터를 상기 공통 출력선으로 전송하는 노말 출력 먹서부; 및 제2 특정 모드에서 상기 외부 클락의 하강단부에 동기하여 상기 제2 입력 데이터를 상기 공통 출력선으로 전송하는 선택 출력 먹서부를 구비하는 것을 특징으로 한다.
이하, 본 발명의 실시예들을 첨부한 도면들을 참조하여 상세히 설명한다. 그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
1. 데이터 패스
도 1은 본 발명의 범용 데이터 율 모드를 구비한 반도체 메모리 장치의 데이터 패스를 개략적으로 나타내는 도면이다. 도 1에서는 설명의 간편성을 위하여 하나의 칼럼 선택 라인이 선택되고, 하나의 칼럼 선택 라인에는 1개의 비트 라인쌍이 대응되는 구조를 예로 제시한다. 본 실시예에서는 특정 칼럼 어드레스 CAi가 "로우" 상태일 때는 제1 메모리 셀 어레이(115)의 칼럼 선택 라인인 CSLF가 "액티브"되고, 특정 칼럼 어드레스 CAi가 "하이" 상태일 때는 제2 메모리 셀 어레이(117)의 칼럼 선택 라인인 CSLS가 "액티브"되는 경우이다. 즉, SDR 모드 동작에서 외부 칼럼 어드레스에 의하여 CSLF 또는 CSLS가 선택되며, DDR 모드에서는 외부 칼럼 어드레스에 의하여 CSLF 및 CSLS가 선택된다. 여기서 SDR 모드 또는 DDR 모드인가를 선택하는 신호는 모드 선택 신호 PSDR 이다. 즉, 상기 PSDR이 "하이"일 때는 SDR 모드가 선택되며, 상기 PSDR이 "로우"일 때는 DDR 모드가 선택된다. 도 1을 참조하면, 본 발명의 반도체 메모리 장치는 코어부(101), 제1 및 제2 데이터선(DIOF, DIOS), 전송부(103) 및 입출력 제어부(105)를 구비한다. 설명의 편의상 상기 특정 칼럼 어드레스가 "로우"인 경우를 예로 상기 코어부(101)와 상기 전송부(103)를 설명하면, 다음과 같다.
상기 코어부(101)는 SDR 모드에서 상기 칼럼 선택 신호 CSLF가 활성화됨에 의하여, 로컬 데이터 라인 LIOF와 클로발 데이터 라인 GIOF로 형성되는 데이터 패스를 통하여 데이터가 입출력된다. 상기 코어부(101)는 DDR 모드에서는 상기 칼럼 선택 신호 CSLF와 칼럼 선택 신호 CSLS가 선택된다. 상기 칼럼 선택 신호 CSLF가 선택되어 데이터가 입출력되는 것은 SDR모드에서와 같다. 그리고 상기 칼럼 선택 신호 CSLS가 활성화됨에 의하여, 로컬 데이터 라인 LIOS와 클로발 데이터 라인 GIOS로 형성되는 데이터 패스를 통하여 데이터가 입출력된다. 그러므로 DDR 모드에서는 2개의 데이터가 입출력된다.
상기 전송부(103)는 특정 칼럼 어드레스 CAi에 응답하여 상기 코어부(101)와 상기 제1 및 제2 데이터선(DIOF, DIOS) 사이의 데이터 전송을 제어한다. 상기 전송부(103)는 SDR 모드의 출력 모드에서 상기 GIOF의 데이터가 출력 전송회로(107)를 통하여 제1 데이터선들 DIOF에 전송된다. 그리고 상기 전송부(103)는 SDR 모드의 입력 모드에서 상기 제1 데이터선 DIOF의 데이터가 입력 드라이버(111)를 통하여 상기 코어부(101)의 메모리 셀에 저장된다. 상기 전송부(103)는 DDR 모드의 출력 모드에서 상기 GIOF의 데이터가 출력 전송회로(107)를 통하여 제1 데이터선 DIOF에 전송되는데, 이것은 SDR 모드의 출력 모드와 같다. 그리고 상기 전송부(103)는 DDR 모드의 출력 모드에서 GIOS의 데이터가 제1 출력 전송회로(109)를 통하여 제2 데이터선 DIOS에 전송된다.
상기 전송부(103)는 DDR 모드의 입력 모드에서 상기 제1 데이터선 DIOF의 데이터가 제1 입력 드라이버(111)를 통하여 GIOF로 전송되며 궁극적으로 상기 코어부(101)의 메모리 셀에 저장된다. 그리고 상기 전송부(103)는 DDR 모드의 입력 모드에서 상기 제2 데이터선 DIOS의 데이터가 제2 입력 드라이버(113)를 통하여 GIOS로 전송되며 궁극적으로 상기 코어부(101)의 메모리 셀에 저장된다.
상기 입출력 제어부(105)는 DDR 모드의 출력 모드에서 상기 제1 및 제2 데이터선 DIOF, DIOS의 데이터를 순차적 데이터로 변형하여 외부로 전송한다. 그리고 상기 입출력 제어부(105)는 DDR 모드의 입력 모드에서 외부에서 순차적으로 입력되는 데이터를 상기 제1 및 제2 데이터선 DIOF, DIOS에 전송한다.
2. PSDR 발생부
도 2는 모드 선택 신호(PSDR) 발생부를 나타내는 도면이다. 본 실시예에서는 모스 트랜지스터(201)과 퓨즈(203)을 구비한다. 상기 모스 트랜지스터(201)는 소스가 접지 전압 VSS에 전기적으로 연결되는 앤모스 트랜지스터이다. 그리고 상기 모스 트랜지스터(201)의 게이트에는 전원 전압 VCC가 인가되어 항상 "턴온"된다. 그리고 상기 퓨즈(203)는 제1 단자는 상기 전원 전압 VCC에 전기적으로 연결되며, 제2 단자는 상기 모스 트랜지스터(201)의 드레인과 전기적으로 연결되어 궁극적으로 상기 모드 선택 신호 PSDR을 출력한다. 그리고 상기 퓨즈(203)는 외부에서 절단 가능하다. 따라서 상기 퓨즈를 절단하지 않는 경우에는, 상기 PSDR이 "하이" 상태가 되어 SDR 모드가 선택된다. 그리고 상기 퓨즈를 절단하는 경우에는, 상기 PSDR이 "로우" 상태가 되어 DDR 모드가 선택된다. 본 실시예에서는 앤모스 트랜지스터와 퓨즈로서 모드 선택 신호부를 구성하였으나, 피모스 트랜지스터와 퓨즈로서도 구성할 수 있음은 당업자에게 자명한 사실이다.
도 1의 상기 코어부(101)는 칼럼 디코더(115)를 포함한다. 상기 칼럼 디코더(115)는 SDR 모드에서는 상기 특정 칼럼 어드레스 CAi를 포함하는 일군의 칼럼 어드레스에 응답하여 상기 반도체 메모리 장치의 칼럼을 선택한다. 그리고 상기 칼럼 디코더(115)는 DDR 모드에서는 상기 특정 어드레스 CAi를 제외한 상기 일군의 칼럼 어드레스에 응답하여 상기 반도체 메모리 장치의 칼럼들을 선택한다.
3. 칼럼 디코더
도 3은 도 1의 칼럼 디코더 블락(115)의 제1 메모리 셀 어레이(117)의 칼럼 디코더(300)를 나타내는 도면이다. 이를 참조하면, 상기 칼럼 디코더(300)는 특정 어드레스 응답부(301) 및 칼럼 선택부(303)을 구비한다. 상기 특정 어드레스 응답부(301)는 SDR 모드 즉, PSDR이 "하이"일 때에는 상기 특정 칼럼 어드레스 CAi의 제1 논리 상태에 응답한다. 도 3의 실시예는 상기 CAi가 "로우"일 때, 출력단(N302)의 신호가 "하이"로 활성화된다. 그리고 상기 특정 어드레스 응답부(301)는 DDR 모드 즉, PSDR이 "로우"일 때에는 상기 /CAi에 응답하지 않는다. 즉, 상기 /CAi의 논리 상태에 관계없이 출력단(N302)의 신호는 "하이"가 된다. 상기 칼럼 선택부(303)는 상기 특정 어드레스 응답부(301)의 출력(N302) 신호와 상기 특정 칼럼 어드레스 CAi를 제외한 나머지 일군의 칼럼 어드레스 CAj, CAk, CAl에 응답하여 상기 반도체 메모리 장치의 칼럼을 선택하는 칼럼 선택 신호 CSLF를 발생한다. 도 3의 실시예에 대하여 설명하면, 다음과 같다. 상기 특정 어드레스 응답부(301)의 출력(N302) 신호가 "하이"일때, 상기 CAj, CAk, CAl가 "하이" 상태를 가지는 경우에 상기 칼럼 선택 신호 CSLF가 "하이"로 되어 하나의 칼럼을 선택한다.
도 4은 도 1의 칼럼 디코더 블락(115)의 제2 메모리 셀 어레이(119)의 칼럼 디코더(400)를 나타내는 도면이다. 도 4의 칼럼 디코더(400)는 도 3의 칼럼 디코더(300)와 거의 동일한 구조이다. 다만, 특정 어드레스 응답부(401)는 SDR 모드에서 상기 CAi가 "하이"일 때, 그 출력이 "하이"로 된다. 그리고 상기 칼럼 디코더(400)의 출력 신호 CSLS는 상기 제2 메모리 셀 어레이(119)의 칼럼을 선택한다.
도 1의 상기 전송부(103)은 제1 및 제2 출력 전송회로(107,109)와 제1 및 제2 입력 드라이버(111,113)을 구비한다. 상기 제1 출력 전송 회로(107)는 SDR 모드에서는 상기 CAi의 제1 논리 상태에 응답하여 상기 GIOF의 데이터를 상기 제1 데이터선 DIOF에 전송한다. 본 실시예에서 상기 CAi의 제1 논리 상태는 "로우" 상태를 말한다. 그리고 상기 제1 출력 전송 회로(107)는 DDR 모드에서는 상기 코어부(101)의 GIOF의 데이터를 상기 CAi의 제1 논리 상태에 응답하여 상기 DIOF로, 제2 논리 상태에 응답하여 상기 DIOS로 전송한다. 본 실시예에서 상기 CAi의 제2 논리 상태는 "하이" 상태를 말한다.
그리고 상기 제2 출력 전송 회로(109)는 SDR 모드에서는 상기 CAi의 제2 논리 상태에 응답하여 상기 코어부(101)의 GIOS의 데이터를 상기 DIOF에 전송한다. 그리고 상기 제2 출력 전송 회로(109)는 DDR 모드에서는 상기 코어부(101)의 GIOS의 데이터를 상기 CAi의 제2 논리 상태에 응답하여 상기 DIOF로, 제1 논리 상태에 응답하여 상기 DIOS로 전송한다.
그리고 상기 제1 입력 드라이버(111)는 SDR 모드 또는 DDR 모드에서는 상기 DIOF의 데이터를 상기 CAi의 제1 논리 상태에 응답하여 상기 GIOF로, 제2 논리 상태에 응답하여 상기 GIOS로 전송한다. 그리고 상기 제1 입력 드라이버(111)는 SDR 모드 또는 DDR 모드에서는 상기 DIOF의 데이터를 상기 CAi의 제1 논리 상태에 응답하여 상기 GIOF로, 제2 논리 상태에 응답하여 상기 GIOS로 전송한다.
상기 제2 입력 드라이버(113)는 DDR 모드에서는 상기 CAi의 제2 논리 상태에 응답하여 상기 DIOS의 데이터를 상기 GIOF로 상기 CAi의 제1 논리 상태에 응답하여 상기 DIOS의 데이터를 상기 GIOS로 전송한다. 그리고 상기 제2 입력 드라이버(113)는 SDR 모드에서는 데이터를 전송하지 아니한다.
4. 출력 전송회로
도 5는 도 1의 제1 출력 전송회로(107)를 나타내는 도면이다. 이를 참조하여 상기 출력 전송 회로(107)를 구체적으로 설명하면, 다음과 같다. 상기 출력 전송 회로(107)는 노말 전송부(501)와 선택 전송부(503)을 구비한다. 상기 노말 전송부(501)는 상기 CAi의 "로우" 상태에 응답하여 상기 GIOF의 데이터를 상기 DIOF에 전송한다. 즉, 상기 CAi의 반전신호인 /CAi가 "하이"가 되면, 상기 /CAi의 지연신호 /CADi가 "하이"가 된다. 이 때, 상기 GIOF가 "하이" 레벨이면, 피모스 트랜지스터(509)가 "턴온"되어 상기 DIOF는 "하이"가 된다. 그리고 상기 GIOF가 "로우" 레벨이면, 앤모스 트랜지스터(511)가 "턴온"되어 상기 DIOF는 "로우"가 된다. 그리고 상기 선택 전송부(503)는 DDR 모드에서는 상기 CAi의 "하이" 상태에 응답하여 상기 GIOF의 데이터를 상기 DIOS에 전송한다. 즉, 상기 CAi가 "하이"가 되면, 상기 CAi의 지연신호 CADi가 "하이"가 된다. 이 때, 상기 GIOF가 "하이" 레벨이면, 피모스 트랜지스터(513)가 "턴온"되어 상기 DIOS는 "하이"가 된다. 그리고 상기 GIOF가 "로우" 레벨이면, 앤모스 트랜지스터(515)가 "턴온"되어 상기 DIOS는 "로우"가 된다. 그리고 상기 선택 전송부(503)는 SDR 모드에서는 데이터를 전송하지 아니한다. 따라서 상기 PSDR이 "하이" 레벨이고 상기 CAi가 "로우"일 때, 상기 GIOF의 데이터는 제1 데이터선 DIOF에 전송된다. 그리고 상기 PSDR이 "로우" 레벨이고 상기 CAi가 "로우"일 때, 상기 GIOF의 데이터는 제1 데이터선 DIOF에 전송되고, 동시에 GIOS의 데이터는 제2 데이터선 DIOS에 전송된다. 상기 PSDR이 "로우" 레벨이고 상기 CAi가 "하이"일 때, 상기 GIOF의 데이터는 제2 데이터선 DIOS에 전송된다. 상기 선택 전송부(503)는 모드 선택부(505) 및 선택 데이터 전송부(507)를 구비한다. 상기 모드 선택부(505)는 PSDR과 CAi의 지연신호인 CADi를 입력 신호로 한다. DDR 모드 즉, 상기 PSDR이 "로우"일 때, 상기 CAi가 "하이"가 되면 상기 모드 선택부(505)의 출력(N506) 신호가 "하이"로 활성화된다. 그리고 상기 선택 데이터 전송부(507)는 상기 모드 선택부(505)의 출력(N506) 신호가 "하이"로 활성화되면, 상기 GIOF의 데이터를 상기 제2 데이터선 DIOS에 전송한다.
도 6은 도 1의 제2 출력 전송회로(109)를 나타내는 도면이다. 이를 참조하여 상기 출력 전송 회로(109)를 구체적으로 설명하면, 다음과 같다. 상기 출력 전송 회로(109)는 노말 전송부(601)와 선택 전송부(603)을 구비한다. 상기 노말 전송부(601)는 상기 CAi의 "하이"에 응답하여 상기 GIOS의 데이터를 상기 DIOF에 전송한다. 즉, 상기 CAi가 "하이"가 되면, 상기 CAi의 지연신호 CADi가 "하이"가 된다. 이 때, 상기 GIOS가 "하이" 레벨이면, 피모스 트랜지스터(609)가 "턴온"되어 상기 DIOF는 "하이"가 된다. 그리고 상기 GIOS가 "로우" 레벨이면, 앤모스 트랜지스터(611)가 "턴온"되어 상기 DIOF는 "로우"가 된다. 그리고 상기 선택 전송부(603)는 DDR 모드에서는 상기 CAi의 "로우" 상태에 응답하여 상기 GIOS의 데이터를 상기 DIOS에 전송한다. 즉, 상기 /CAi가 "하이"가 되면, 상기 /CADi가 "하이"가 된다. 이 때, 상기 GIOS가 "하이" 레벨이면, 피모스 트랜지스터(613)가 "턴온"되어 상기 DIOS는 "하이"가 된다. 그리고 상기 GIOS가 "로우" 레벨이면, 앤모스 트랜지스터(615)가 "턴온"되어 상기 DIOS는 "로우"가 된다. 그리고 상기 선택 전송부(603)는 SDR 모드에서는 데이터를 전송하지 아니한다. 따라서 상기 PSDR이 "하이" 레벨이고 상기 CAi가 "하이"일 때, 상기 GIOF의 데이터는 제2 데이터선 DIOS에 전송되고, 동시에 상기 GIOS의 데이터는 제1 데이터선 DIOF에 전송된다. 그리고 상기 PSDR이 "로우" 레벨이고 상기 CAi가 "하이"일 때, 상기 GIOS의 데이터는 제1 데이터선 DIOF에 전송된다. 상기 PSDR이 "로우" 레벨이고 상기 CAi가 "로우"일 때, 상기 GIOS의 데이터는 제2 데이터선 DIOS에 전송된다. 상기 선택 전송부(603)는 모드 선택부(605) 및 선택 데이터 전송부(607)를 구비한다. 상기 모드 선택부(605)는 PSDR과 /CAi의 지연신호인 /CADi를 입력 신호로 한다. DDR 모드 즉, 상기 PSDR이 "로우"일 때, 상기 /CAi가 "하이"가 되면 상기 모드 선택부(605)의 출력(N606) 신호가 "하이"로 활성화된다. 그리고 상기 선택 데이터 전송부(607)는 상기 모드 선택부(605)의 출력(N606) 신호가 "하이"로 활성화되면, 상기 GIOS의 데이터를 상기 제2 데이터선 DIOS에 전송한다.
5. 입력 드라이버
도 7은 도 1의 제1 입력 드라이버(111)을 나타내는 도면이다. 도 7을 참조하면, 상기 제1 입력 드라이버(111)는 제1 입력부(701) 및 제2 입력부(703)을 구비한다. 상기 제1 입력부(701)는 상기 CAi의 제1 논리 상태에 응답하여 상기 DIOF의 데이터를 상기 GIOF로 전송한다. 즉, 상기 /CAi가 "하이"이고 상기 DIOF가 "하이" 레벨이면, 피모스 트랜지스터(705)가 "턴온"되어 상기 GIOF는 "하이"가 된다. 그리고 상기 /CAi가 "하이"이고 상기 DIOF가 "로우" 레벨이면, 앤모스 트랜지스터(707)가 "턴온"되어 상기 GIOF는 "로우"가 된다. 상기 제2 입력부(703)는 상기 CAi의 제2 논리 상태에 응답하여 상기 DIOF의 데이터를 상기 GIOS로 전송한다. 즉, 상기 CAi가 "하이"이고 상기 DIOF가 "하이" 레벨이면, 피모스 트랜지스터(709)가 "턴온"되어 상기 GIOS는 "하이"가 된다. 그리고 상기 CAi가 "하이"이고 상기 DIOF가 "로우" 레벨이면, 앤모스 트랜지스터(711)가 "턴온"되어 상기 GIOS는 "로우"가 된다.
도 8은 도 1의 제2 입력 드라이버(113)을 나타내는 도면이다. 도 8을 참조하면, 상기 제2 입력 드라이버(113)는 제1 입력부(801) 및 제2 입력부(803)를 구비한다. 상기 제1 입력부(801)는 DDR 모드에서 상기 CAi의 제2 논리 상태에 응답하여 상기 DIOS의 데이터를 상기 GIOF로 전송하며, SDR 모드에서는 상기 DIOS의 데이터를 전송하지 아니한다. 상기 제1 입력부(801)는 제1 제어부(805) 및 제1 데이터 전송부(807)을 포함한다. 상기 제1 제어부(805)는 DDR 모드에서 CAi가 "하이" 일 때 그 출력(N806) 신호가 "하이"된다. 그리고 제1 데이터 전송부(807)는 상기 제1 제어부(805)의 출력(N806) 신호가 "하이"로 인에이블될 때, 상기 DIOS의 데이터를 상기 GIOF로 전송한다. 즉, 상기 PSDR이 "로우"이며 상기 CAi가 "하이"이고 상기 DIOS가 "하이" 레벨이면, 피모스 트랜지스터(809)가 "턴온"되어 상기 GIOF는 "하이"가 된다. 그리고 상기 PSDR이 "로우"이며 상기 CAi가 "하이"이고 상기 DIOS가 "로우" 레벨이면, 앤모스 트랜지스터(811)가 "턴온"되어 상기 GIOF는 "로우"가 된다.
상기 제2 입력부(803)는 DDR 모드에서 상기 CAi의 제1 논리 상태에 응답하여 상기 DIOS의 데이터를 상기 GIOS로 전송하며, SDR 모드에서는 상기 DIOS의 데이터를 전송하지 아니한다. 상기 제2 입력부(803)는 제2 제어부(813) 및 제2 데이터 전송부(815)을 포함한다. 상기 제2 제어부(813)는 DDR 모드에서 /CAi가 "하이" 일 때 그 출력(N814) 신호가 "하이"된다. 그리고 제2 데이터 전송부(815)는 상기 제2 제어부(813)의 출력(N814) 신호가 "하이"로 인에이블될 때, 상기 DIOS의 데이터를 상기 GIOS로 전송한다. 즉, 상기 PSDR이 "로우"이며 상기 /CAi가 "하이"이고 상기 DIOS가 "하이" 레벨이면, 피모스 트랜지스터(817)가 "턴온"되어 상기 GIOS는 "하이"가 된다. 그리고 상기 PSDR이 "로우"이며 상기 /CAi가 "하이"이고 상기 DIOS가 "로우" 레벨이면, 앤모스 트랜지스터(819)가 "턴온"되어 상기 GIOS는 "로우"가 된다.
즉, CAi가 로우이고 PSDR이 로우이면, DIOF의 데이터는 GIOF로 동시에 DIOS의 데이터는 GIOS로 전달된다. 반대로 CAi가 하이이고 PSDR이 로우이면, DIOF의 데이터는 GIOS로 동시에 DIOS의 데이터는 GIOF로 전달된다.
또한 상기 PSDR이 "하이"인 경우에는 상기 피모스 트랜지스터들(809,817)과 상기 앤모스 트랜지스터들(811,819)가 모두 "턴오프"되어 상기 DIOS의 데이터는 상기 GIOF 및 GIOS에 전송되지 않는다.
6. 입출력 제어부
도 1의 입출력 제어부(105)는 출력 먹서(121) 및 입력 먹서(123)를 구비한다. 상기 출력 먹서(121)는 SDR 모드에서는 상기 DIOF의 데이터를 상기 외부 클락 CLK에 동기하여 궁극적으로 외부로 출력한다. 그리고 상기 출력 먹서(121)는 DDR 모드에서는 상기 DIOF 및 DIOS의 데이터를 상기 외부 클락 CLK의 상승단부와 하강단부에 응답하여 순차적으로 출력한다. 상기 입력 먹서(123)는 SDR 모드에서는 외부에서 입력되는 데이터를 상기 외부 클락 CLK에 동기하여 상기 DIOF에 전송하며, DDR 모드에서는 외부에서 입력되는 제1 및 제2 입력 데이터를 상기 외부 클락 CLK의 상승단부와 하강단부에 응답하여 상기 DIOF 및 DIOS에 각각 전송한다.
도 9는 도 1의 출력 먹서(121)를 나타내는 도면이다. 도 9를 참조하면, 상기 출력 먹서(121)는 노말 출력 먹서부(901) 및 선택 출력 먹서부(903)을 구비한다. 그리고 상기 노말 출력 먹서부(901)는 제어 신호 발생부(907) 및 전송 게이트(909)를 구비한다. 상기 제어 신호 발생부(907)는 SDR 모드에서 즉, PSDR이 "하이"일 때는, CLKDQ에 동기하여 그 출력(N908) 신호가 "로우"로 된다. 상기 CLKDQ는 SDR 모드에서 외부 클락 CLK에 동기하여 발생하는 신호이다. 그리고 상기 제어 신호 발생부(907)는 DDR 모드에서 즉, PSDR이 "로우"일 때는, CLKDQF에 동기하여 그 출력(N908) 신호가 "로우"로 된다. 상기 CLKDQF는 DDR 모드에서 외부 클락 CLK의 상승단부에 동기하여 발생하는 신호이다. 그리고 상기 전송 게이트(909)는 상기 제어 신호 발생부(907)의 출력 (N908) 신호가 "로우"로 될 때, 상기 DIOF의 데이터를 전송한다. 결국, 상기 DIOF의 데이터는 SDR 모드에서 외부 클락 CLK에 동기되거나 DDR 모드에서 외부 클락 CLK의 상승 단부에 동기하여 상기 DIOF의 데이터를 궁극적으로 외부의 데이터선 DOI로 전송한다.
그리고 상기 선택 출력 먹서부(903)는 제어 신호 발생부(911) 및 전송 게이트(913)를 구비한다. 상기 제어 신호 발생부(911)는 DDR 모드에서 즉, PSDR이 "로우"일 때는, CLKDQS에 동기하여 그 출력(N912) 신호가 "로우"로 된다. 상기 CLKDQS는 DDR 모드에서 외부 클락 CLK의 하강단부에 동기하여 발생하는 신호이다. 그리고 상기 전송 게이트(913)는 상기 제어 신호 발생부(911)의 출력(N912) 신호가 "로우"로 될 때, 상기 DIOS의 데이터를 전송한다. 결국, 상기 DIOS의 데이터는 DDR 모드에서 외부 클락 CLK의 하강단부에 동기하여 상기 DIOS의 데이터를 궁극적으로 외부의 데이터선 DOI로 전송한다. 그리고 상기 노말 출력 먹서부(901)와 상기 선택 출력 먹서부(903)의 공통 출력단(N910)의 레벨은 버퍼(905)를 거쳐 상기 DOI로 출력된다.
도 10은 도 1의 입력 먹서(123)를 나타내는 도면이다. 도 10을 참조하면, 상기 입력 먹서(121)는 제1 전송부(1001) 및 제2 전송부(1003)을 구비한다. 그리고 상기 제1 전송부(1001)는 상기 PSDR이 "하이"이고 PCLK가 "하이"로 활성화할 때, 외부 입력 데이터선 DI의 데이터를 상기 DIOF로 전송한다. 상기 PCLK는 SDR 모드에서 외부 클락 CLK에 동기하여 발생하는 신호이다. 상기 제2 전송부(1003)는 전송 래치부(1005) 및 출력 전송부(1007)를 구비한다. 상기 전송 래치부(1005)는 상기 PSDR이 "로우"이고 CLKDIF가 "하이"로 활성화할 때, 외부 입력 데이터선 DI의 데이터를 래치된다. 상기 CLKDIF는 DDR 모드에서 외부 클락 CLK의 상승단부에 동기하여 발생하는 신호이다. 상기 출력 전송부(1007)는 상기 PSDR이 "로우"이고 CLKDIS가 "하이"로 활성화할 때, 상기 전송 래치부(1005)의 출력(N1006) 신호를 상기 DIOF로 출력하고, 동시에, 이 때 입력되는 상기 DI의 데이터는 상기 DIOS로 출력된다. 여기서, 상기 CLKDIS는 DDR 모드에서 외부 클락 CLK의 하강단부에 동기하여 발생하는 신호이다. 따라서 DDR 모드에서는 DI를 통하여 먼저 입력되는 제1 입력 데이터는 상기 DIOF로 전송되며, 계속하여 입력되는 제2 입력 데이터는 상기 DIOS로 입력된다. 그리고 SDR 모드에서는 입력 데이터가 상기 DIOF로만 입력된다.
7. SDR 및 DDR 모드의 입출력 동작의 타이밍도
도 11은 DDR 모드의 출력 동작에서의 주요 단자 및 데이터의 타이밍도이다. 이를 참조하면, 상기 CLKDQF와 상기 CLKDQS는 외부 클락 CLK에 동기되어 발생한다. 그리고 특정 칼럼 어드레스 CAi의 논리 상태에 상관하지 않고, 2개의 칼럼 선택 라인 CSLF와 CSLS가 활성화한다. 상기 CSLF와 상기 CSLS에 의하여 선택된 데이터는 GIOF와 GIOS를 거쳐 DIOF와 DIOS에 전송된다. 그리고 상기 DIOF의 데이터는 상기 CLKDQF에 응답하여 DOI로 출력되고, 상기 DIOS의 데이터는 상기 CLKDQS에 응답하여 DOI로 출력된다.
도 12는 DDR 모드의 입력 동작에서의 주요 단자 및 데이터의 타이밍도이다. 이를 참조하면, 상기 CLKDIF와 상기 CLKDIS는 외부 클락 CLK에 동기되어 발생한다. 그리고 특정 칼럼 어드레스 CAi의 논리 상태에 상관하지 않고, 2개의 칼럼 선택 라인 CSLF와 CSLS가 활성화한다. 그리고 순차적으로 입력되는 DI의 데이터는 상기 CLKDIF에 응답하여 DIOF에, 상기 CLKDIS에 응답하여 DIOS에 전송된다. 그리고 상기 DIOF의 데이터는 CAi의 논리 상태가 "로우"일 때, GIOF로 전달되며, 전달된 데이터는 상기 CSLF에 의하여 선택된 칼럼의 메모리 셀로 입력된다. 그리고 상기 DIOF의 데이터는 CAi의 논리 상태가 "하이"일 때, GIOS로 전달되며, 전달된 데이터는 상기 CSLS에 의하여 선택된 칼럼의 메모리 셀로 입력된다.
그리고 상기 DIOS의 데이터는 CAi의 논리 상태가 "로우"일 때, GIOS로 전달되며, 전달된 데이터는 상기 CSLS에 의하여 선택된 칼럼의 메모리 셀로 입력된다. 그리고 상기 DIOS의 데이터는 CAi의 논리 상태가 "하이"일 때, GIOF로 전달되며, 전달된 데이터는 상기 CSLF에 의하여 선택된 칼럼의 메모리 셀로 입력된다.
도 13은 SDR 모드의 출력 동작에서의 주요 단자 및 데이터의 타이밍도이다. 이를 참조하면, 상기 CLKDQ는 외부 클락 CLK에 동기되어 발생한다. 그리고 1 클락 주기 동안에 1개의 칼럼 선택 라인 CSLF가 활성화한다. 상기 CSLF에 의하여 선택된 데이터는 GIOF를 거쳐 DIOF에 전송된다. 그리고 상기 DIOF의 데이터는 상기 CLKDQ에 응답하여 DOI로 출력된다.
도 14는 SDR 모드의 입력 동작에서의 주요 단자 및 데이터의 타이밍도이다. 이를 참조하면, 상기 PCLK는 외부 클락 CLK에 동기되어 발생한다. 그리고 1 클락 주기 동안에 1개의 칼럼 선택 라인 CSLF가 활성화한다. 그리고 입력되는 DI의 데이터는 상기 PCLK에 응답하여 DIOF에 전송된다. 그리고 상기 DIOF의 데이터는 상기 CSLF에 의하여 선택된 칼럼의 메모리 셀로 입력된다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 단일 및 이중 데이터 율 겸용 반도체 메모리 장치에 의하여 SDR 모드와 DDR 모드에 모두 적용 가능하게 되어 생산성이 높아지고, 생산비용도 감소한다.

Claims (24)

  1. 로우와 칼럼에 배열된 복수개의 메모리 셀 어레이를 가지며, 외부 클락에 동기하여 동작하는 반도체 메모리 장치에 있어서,
    단일 데이터 율 모드에서는 일군의 칼럼 어드레스에 의하여 상기 메모리 셀에/로부터 데이터를 입출력하고, 이중 데이터 율 모드에서는 특정 칼럼 어드레스를 제외한 나머지 상기 일군의 칼럼 어드레스에 의하여 상기 메모리 셀에/로부터 제1 데이터를 제1 글로발 데이터선으로, 제2 데이터를 제2 글로발 데이터선으로 입출력하는 코어부;
    궁극적으로 외부와 데이터를 입출력하는 제1 및 제2 데이터선;
    상기 특정 칼럼 어드레스에 응답하여 상기 코어부와 상기 제1 및 제2 데이터선 사이의 데이터 전송을 제어하는 전송부; 및
    이중 데이터 율 모드에서는, 상기 제1 및 제2 데이터선의 데이터를 순차적 데이터로 변형하여 외부로 전송하며, 외부에서 순차적으로 입력되는 데이터를 상기 외부 클락 신호의 상승단부 및 하강단부 각각에 응답하여 상기 제1 및 제2 데이터선에 전송하는 입출력 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 코어부는
    단일 데이터 율 모드에서는 상기 특정 칼럼 어드레스를 포함하는 일군의 칼럼 어드레스에 응답하여 상기 반도체 메모리 장치의 칼럼을 선택하며,
    이중 데이터 율 모드에서는 상기 특정 어드레스를 제외한 상기 일군의 칼럼 어드레스에 응답하여 상기 반도체 메모리 장치의 칼럼들을 선택하는 칼럼 디코더를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 칼럼 디코더는
    단일 데이터 율 모드에서는 상기 특정 칼럼 어드레스에 응답하고, 이중 데이터 율 모드에서는 상기 특정 칼럼 어드레스에 응답하지 않는 특정 어드레스 응답부; 및
    상기 특정 어드레스 응답부의 출력 신호와 상기 특정 칼럼 어드레스를 제외한 나머지 일군의 칼럼 어드레스에 응답하여 상기 반도체 메모리 장치의 칼럼을 선택하는 칼럼 선택 신호를 발생하는 칼럼 선택부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1 항에 있어서, 상기 전송부는
    단일 데이터 율 모드에서는 소정의 특정 칼럼 어드레스의 제1 논리 상태에 응답하여 상기 코어부의 제1 데이터를 상기 제1 데이터선에 전송하며, 이중 데이터 율 모드에서는 상기 코어부의 제1 데이터를 상기 특정 칼럼 어드레스의 제1 논리 상태에 응답하여 상기 제1 데이터선으로, 제2 논리 상태에 응답하여 상기 제2 데이터선으로 전송하는 제1 출력 전송 회로;
    단일 데이터 율 모드에서는 상기 특정 칼럼 어드레스의 제2 논리 상태에 응답하여 상기 코어부의 제2 데이터를 상기 제1 데이터선에 전송하며, 이중 데이터 율 모드에서는 상기 코어부의 제2 데이터를 상기 특정 칼럼 어드레스의 제1 논리 상태에 응답하여 상기 제2 데이터선으로, 제2 논리 상태에 응답하여 상기 제1 데이터선으로 전송하는 제2 출력 전송 회로;
    단일 데이터 율 모드 또는 이중 데이터 율 모드에서는 상기 제1 데이터선의 데이터를 상기 특정 칼럼 어드레스의 제1 논리 상태에 응답하여 상기 제1 글로발 데이터선으로, 제2 논리 상태에 응답하여 상기 제2 글로발 데이터선으로 전송하는 제1 입력 드라이버; 및
    이중 데이터 율 모드에서는 상기 특정 칼럼 어드레스의 제2 논리 상태에 응답하여 상기 제2 데이터선의 데이터를 상기 제1 글로발 데이터선으로 상기 특정 칼럼 어드레스의 제1 논리 상태에 응답하여 상기 제2 데이터선의 데이터를 상기 제2 글로발 데이터선으로 전송하며, 단일 데이터 율 모드에서는 데이터를 전송하지 아니하는 제2 입력 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 제1 출력 전송 회로는
    상기 특정 칼럼 어드레스의 제1 논리 상태에 응답하여 상기 코어부의 제1 데이터를 상기 제1 데이터선에 전송하는 노말 전송부; 및
    이중 데이터 율 모드에서는 상기 특정 칼럼 어드레스의 제2 논리 상태에 응답하여 상기 코어부의 제1 데이터를 상기 제2 데이터선에 전송하며, 단일 데이터 율 모드에서는 상기 제1 데이터를 전송하지 아니하는 선택 전송부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제4 항에 있어서, 상기 제2 출력 전송 회로는
    상기 특정 칼럼 어드레스의 제2 논리 상태에 응답하여 상기 코어부의 제2 데이터를 상기 제1 데이터선에 전송하는 노말 전송부; 및
    이중 데이터 율 모드에서는 상기 특정 칼럼 어드레스의 제1 논리 상태에 응답하여 상기 코어부의 제2 데이터를 상기 제2 데이터선에 전송하며, 단일 데이터 율 모드에서는 상기 제2 데이터를 전송하지 아니하는 선택 전송부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제4 항에 있어서, 상기 제1 입력 드라이버는
    상기 특정 칼럼 어드레스의 제1 논리 상태에 응답하여 상기 제1 데이터선의 데이터를 상기 제1 글로발 데이터선으로 전송하는 제1 입력부; 및
    상기 특정 칼럼 어드레스의 제2 논리 상태에 응답하여 상기 제1 데이터선의 데이터를 상기 제2 글로발 데이터선으로 전송하는 제2 입력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제4 항에 있어서, 상기 제2 입력 드라이버는
    이중 데이터 율 모드에서 상기 특정 칼럼 어드레스의 제2 논리 상태에 응답하여 상기 제2 데이터선의 데이터를 상기 제1 글로발 데이터선으로 전송하며, 단일 데이터 율 모드에서는 상기 제2 데이터선의 데이터를 전송하지 아니하는 제1 입력부; 및
    이중 데이터 율 모드에서 상기 특정 칼럼 어드레스의 제1 논리 상태에 응답하여 상기 제2 데이터선의 데이터를 상기 제2 글로발 데이터선으로 전송하며, 단일 데이터 율 모드에서는 상기 제2 데이터선의 데이터를 전송하지 아니하는 제2 입력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제1 항에 있어서, 상기 입출력 제어부는
    단일 데이터 율 모드에서는 상기 제1 데이터선의 데이터를 상기 외부 클락에 동기하여 궁극적으로 외부로 출력하며, 이중 데이터 율 모드에서는 상기 제1 데이터선 및 제2 데이터선의 데이터를 상기 외부 클락의 상승단부와 하강단부에 응답하여 순차적으로 출력하는 출력 먹서; 및
    단일 데이터 율 모드에서는 외부에서 입력되는 데이터를 상기 외부 클락에 동기하여 궁극적으로 상기 제1 데이터선에 전송하며, 이중 데이터 율 모드에서는 외부에서 입력되는 제1 및 제2 입력 데이터를 상기 외부 클락의 상승단부와 하강단부에 응답하여 상기 제1 데이터선 및 제2 데이터선에 각각 전송하는 입력 먹서를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9 항에 있어서, 상기 출력 먹서는
    단일 데이터 율 모드 및 이중 데이터 율 모드에서 상기 외부 클락의 상승단부에 응답하여 상기 제1 데이터선의 데이터를 궁극적으로 외부로 출력하는 노말 출력 먹서부; 및
    이중 데이터 율 모드에서 상기 외부 클락의 하강단부에 응답하여 상기 제2 데이터선의 데이터를 궁극적으로 외부로 출력하는 선택 출력 먹서부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제9 항에 있어서, 상기 입력 먹서는
    단일 데이터 율 모드에서 상기 외부 클락에 동기하여 외부에서 입력되는 데이터를 궁극적으로 상기 제1 데이터선에 전송하는 제1 전송부; 및
    이중 데이터 율 모드에서 상기 외부 클락의 상승단부와 하강단부에 응답하여 상기 제1 입력 데이터 및 제2 입력 데이터를 상기 제1 데이터선 및 제2 데이터선에 각각 전송하는 제2 전송부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제1 항에 있어서, 상기 반도체 메모리 장치는
    단일 데이터 율 모드 또는 이중 데이터 율 모드인가를 선택하는 모드 선택 신호를 발생하는 모드 선택 신호부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12 항에 있어서, 상기 반도체 메모리 장치는
    소스가 전원 전압 또는 접지 전압 중 어느 하나에 전기적으로 연결되는 모스 트랜지스터; 및
    제1 단자는 상기 전원 전압 또는 접지 전압 중 다른 어느 하나에 전기적으로 연결되며, 제2 단자는 상기 모스 트랜지스터의 드레인과 전기적으로 연결되어 궁극적으로 상기 모드 선택 신호를 출력하며, 외부에서 절단 가능한 퓨즈를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 반도체 메모리 장치의 디코더에 있어서,
    소정의 모드 선택 신호에 의하여 특정 어드레스의 응답 여부가 결정되는 특정 어드레스 응답부; 및
    상기 특정 어드레스 응답부의 출력 신호와 상기 특정 어드레스를 제외한 일군의 칼럼 어드레스에 응답하여 상기 반도체 메모리 장치의 행 또는 열을 선택하는 선택 신호를 발생하는 선택 신호 발생부를 구비하는 것을 특징으로 하는 디코더.
  15. 하나의 입력 데이터를 제1 또는 제2 데이터선에 출력하는 출력 전송 회로에 있어서,
    특정 어드레스의 제1 논리 상태에 응답하여 상기 입력 데이터를 상기 제1 데이터선에 전송하는 노말 전송부; 및
    특정 모드가 선택될 때에는 상기 특정 어드레스의 제2 논리 상태에 응답하여 입력 데이터를 상기 제2 데이터선에 전송하며, 상기 특정 모드가 선택되지 않을 때에는 상기 입력 데이터를 전송하지 아니하는 선택 전송부를 구비하는 것을 특징으로 하는 출력 전송회로.
  16. 제15 항에 있어서, 상기 선택 전송부는
    상기 특정 모드에서 상기 특정 어드레스의 제2 논리 상태에 응답하여 그 출력이 활성화되는 모드 선택부; 및
    상기 모드 선택부의 출력이 활성화될 때, 상기 입력 데이터를 상기 제2 데이터선에 전송하는 선택 데이터 전송부를 구비하는 것을 특징으로 하는 출력 전송회로.
  17. 하나의 입력 데이터를 제1 또는 제2 데이터선에 출력하는 입력 드라이버에 있어서,
    특정 모드가 선택되고 특정 어드레스가 인에이블될 때 상기 입력 데이터를 제1 데이터선으로 전송하는 제1 입력부; 및
    상기 특정 모드가 선택되고 상기 특정 어드레스의 반전 신호가 인에이블될 때 상기 입력 데이터를 제2 데이터선으로 전송하는 제2 입력부를 구비하는 것을 특징으로 하는 입력 드라이버.
  18. 제17 항에 있어서, 상기 제1 입력부는
    상기 특정 모드가 선택되고 상기 특정 어드레스가 인에이블될 때, 그 출력 신호가 인에이블되는 제1 제어부; 및
    상기 제1 제어부의 출력 신호가 인에이블될 때, 상기 입력 데이터를 제1 데이터선으로 전송하는 제1 데이터 전송부를 구비하는 것을 특징으로 하는 입력 드라이버.
  19. 제17 항에 있어서, 상기 제2 입력부는
    상기 특정 모드가 선택되고 상기 특정 어드레스의 반전 신호가 인에이블될 때, 그 출력 신호가 인에이블되는 제2 제어부; 및
    상기 제2 제어부의 출력 신호가 인에이블될 때, 상기 입력 데이터를 제2 데이터선으로 전송하는 제2 데이터 전송부를 구비하는 것을 특징으로 하는 입력 드라이버.
  20. 공통된 입력선을 통하여 입력되는 1개의 입력 데이터 또는 순차적으로 입력되는 제1 및 제2 입력 데이터를 외부 클락에 동기하여 제1 또는 제2 데이터선에 출력하는 입력 먹서에 있어서,
    제1 특정 모드가 선택될 때, 상기 외부 클락에 동기된 제1 클락 신호에 동기하여 상기 입력 데이터를 상기 제1 데이터선에 전송하는 제1 전송부; 및
    제2 특정 모드가 선택될 때, 상기 외부 클락의 상승단부에 동기된 제1 클락 신호와 상기 외부 클락의 하강단부에 동기된 제2 클락 신호에 동기하여 상기 제1 및 제2 입력 데이터를 상기 제1 및 제2 데이터선에 전송하는 제2 전송부를 구비하는 것을 특징으로 하는 입력 먹서.
  21. 제20 항에 있어서, 상기 제2 전송부는
    제2 특정 모드에서 상기 외부 클락의 상승단부에 동기된 제1 클락 신호에 동기하여 상기 제1 입력 데이터를 전송하여 래치하는 전송 래치부; 및
    제2 특정 모드에서 상기 외부 클락의 하강단부에 동기된 제2 클락 신호에 동기하여 상기 전송 래치부의 출력 신호 및 상기 제2 입력 데이터를 상기 제1 및 제2 데이터선에 전송하는 출력 전송부를 구비하는 것을 특징으로 하는 입력 먹서.
  22. 제1 및 제2 입력 데이터선을 통하여 입력되는 제1 및 제2 입력 데이터를 외부 클락에 동기하여 공통 출력선으로 출력하는 출력 먹서에 있어서,
    제1 특정 모드 또는 제2 특정 모드에서 상기 외부 클락의 상승단부에 동기하여 상기 제1 입력 데이터를 상기 공통 출력선으로 전송하는 노말 출력 먹서부; 및
    제2 특정 모드에서 상기 외부 클락의 하강단부에 동기하여 상기 제2 입력 데이터를 상기 공통 출력선으로 전송하는 선택 출력 먹서부를 구비하는 것을 특징으로 하는 출력 먹서.
  23. 제22 항에 있어서, 상기 노말 출력 먹서부는
    상기 제1 특정 모드 또는 상기 제2 특정 모드에서 상기 외부 클락의 상승단부에 동기하여 활성화되는 제어 신호 발생부; 및
    상기 제어 신호 발생부의 출력 신호에 응답하여 상기 제1 입력 데이터를 궁극적으로 상기 공통 출력선으로 전송하는 전송 게이트를 구비하는 것을 특징으로 하는 출력 먹서.
  24. 제22 항에 있어서, 상기 선택 출력 먹서부는
    상기 제2 특정 모드에서 상기 외부 클락의 하강단부에 동기하여 활성화되는 제어 신호 발생부; 및
    상기 제어 신호 발생부의 출력 신호에 응답하여 상기 제2 입력 데이터를 궁극적으로 상기 공통 출력선으로 전송하는 전송 게이트를 구비하는 것을 특징으로 하는 출력 먹서.
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GB9808824A GB2332964B (en) 1997-12-30 1998-04-24 A semiconductor memory device employing single data rate (SDR) and double data rate(DDR)
TW087106724A TW503369B (en) 1997-12-30 1998-04-30 Semiconductor memory device employing single data rate (SDR) and double data rate (DDR)
DE19821641A DE19821641A1 (de) 1997-12-30 1998-05-14 Halbleiterspeicherbauelement und Komponenten hierfür
JP18107598A JP3976156B2 (ja) 1997-12-30 1998-06-26 シングル及びダブルデータ転送兼用の半導体メモリ装置
US09/223,541 US6094375A (en) 1997-12-30 1998-12-30 Integrated circuit memory devices having multiple data rate mode capability and methods of operating same
US09/576,987 US6282128B1 (en) 1997-12-30 2000-05-23 Integrated circuit memory devices having multiple data rate mode capability and methods of operating same

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020066761A (ko) * 2001-02-13 2002-08-21 리드테크 리서치 인코포레이티드 동기식 동적 랜덤 액세스 메모리 및 이중 데이터 율동기식 동적 랜덤 액세스 메모리 변환장치 및 관련인터페이스 카드, 메인보드 및 메모리 모듈 인터페이스

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100252057B1 (ko) * 1997-12-30 2000-05-01 윤종용 단일 및 이중 데이터 율 겸용 반도체 메모리 장치
JP3948141B2 (ja) * 1998-09-24 2007-07-25 富士通株式会社 半導体記憶装置及びその制御方法
KR100507866B1 (ko) 1999-06-28 2005-08-18 주식회사 하이닉스반도체 디디알 에스디램의 파이프래치 출력단 프리차지 구조
US6516363B1 (en) 1999-08-06 2003-02-04 Micron Technology, Inc. Output data path having selectable data rates
JP3416083B2 (ja) * 1999-08-31 2003-06-16 株式会社日立製作所 半導体装置
US6240042B1 (en) 1999-09-02 2001-05-29 Micron Technology, Inc. Output circuit for a double data rate dynamic random access memory, double data rate dynamic random access memory, method of clocking data out from a double data rate dynamic random access memory and method of providing a data strobe signal
US6694416B1 (en) 1999-09-02 2004-02-17 Micron Technology, Inc. Double data rate scheme for data output
JP3492268B2 (ja) * 2000-01-18 2004-02-03 日本電気株式会社 半導体記憶装置
JP2002007200A (ja) 2000-06-16 2002-01-11 Nec Corp メモリ制御装置及び動作切替方法並びにインターフェース装置、半導体集積チップ、記録媒体
JP4446137B2 (ja) 2000-07-31 2010-04-07 エルピーダメモリ株式会社 半導体記憶装置
US7061941B1 (en) * 2000-11-28 2006-06-13 Winbond Electronics Corporation America Data input and output circuits for multi-data rate operation
US6356509B1 (en) * 2000-12-05 2002-03-12 Sonicblue, Incorporated System and method for efficiently implementing a double data rate memory architecture
TW527537B (en) * 2001-01-03 2003-04-11 Leadtek Research Inc Conversion device of SDR and DDR, and interface card, motherboard and memory module interface using the same
US6795360B2 (en) * 2001-08-23 2004-09-21 Integrated Device Technology, Inc. Fifo memory devices that support all four combinations of DDR or SDR write modes with DDR or SDR read modes
US7082071B2 (en) * 2001-08-23 2006-07-25 Integrated Device Technology, Inc. Integrated DDR/SDR flow control managers that support multiple queues and MUX, DEMUX and broadcast operating modes
JP4694067B2 (ja) * 2001-09-28 2011-06-01 富士通セミコンダクター株式会社 半導体記憶装置
KR100543906B1 (ko) * 2001-12-29 2006-01-23 주식회사 하이닉스반도체 어드레스 핀의 수를 줄인 동기식 반도체 메모리 소자
KR100486263B1 (ko) * 2002-09-19 2005-05-03 삼성전자주식회사 Ｓｄｒ/ｄｄｒ 겸용 반도체 메모리 장치의 데이터 출력 회로
US6791889B2 (en) * 2003-02-04 2004-09-14 Intel Corporation Double data rate memory interface
US6894531B1 (en) * 2003-05-22 2005-05-17 Altera Corporation Interface for a programmable logic device
US7120075B1 (en) 2003-08-18 2006-10-10 Integrated Device Technology, Inc. Multi-FIFO integrated circuit devices that support multi-queue operating modes with enhanced write path and read path queue switching
US7734282B2 (en) * 2003-08-28 2010-06-08 Qwest Communications International Inc System and method for provisioning customer premises equipment
DE10345549B3 (de) * 2003-09-30 2005-04-28 Infineon Technologies Ag Integrierte Speicherschaltung
US7133324B2 (en) * 2003-12-24 2006-11-07 Samsung Electronics Co., Ltd. Synchronous dynamic random access memory devices having dual data rate 1 (DDR1) and DDR2 modes of operation and methods of operating same
US20060115016A1 (en) * 2004-11-12 2006-06-01 Ati Technologies Inc. Methods and apparatus for transmitting and receiving data signals
US7218141B2 (en) * 2004-12-07 2007-05-15 Altera Corporation Techniques for implementing hardwired decoders in differential input circuits
US20060184726A1 (en) * 2005-02-11 2006-08-17 Nokia Corporation Flexible access and control of Dynamic Random Access Memory
KR100704037B1 (ko) * 2005-04-15 2007-04-04 삼성전자주식회사 이종의 비휘발성 메모리를 가지는 데이터 저장장치와 그의구동 방법
JP4896450B2 (ja) 2005-06-30 2012-03-14 株式会社東芝 記憶装置
US7460431B1 (en) * 2005-10-03 2008-12-02 Altera Corporation Implementation of double data rate embedded memory in programmable devices
US7499339B2 (en) * 2006-07-19 2009-03-03 Sandisk Corporation High-performance flash memory data transfer
US7525855B2 (en) * 2006-04-24 2009-04-28 Sandisk Corporation Method of high-performance flash memory data transfer
KR101458381B1 (ko) * 2006-04-24 2014-11-07 샌디스크 테크놀로지스, 인코포레이티드 고성능 플래시 메모리 데이터 전송
US7499369B2 (en) * 2006-07-19 2009-03-03 Sandisk Corporation Method of high-performance flash memory data transfer
US7366028B2 (en) * 2006-04-24 2008-04-29 Sandisk Corporation Method of high-performance flash memory data transfer
US7366029B2 (en) * 2006-04-24 2008-04-29 Sandisk Corporation High-performance flash memory data transfer
US7345926B2 (en) * 2006-04-24 2008-03-18 Sandisk Corporation High-performance flash memory data transfer
US7447107B2 (en) * 2006-06-15 2008-11-04 Qimonda North America Corp. Random access memory including multiple state machines
US7739538B2 (en) * 2006-06-27 2010-06-15 International Business Machines Corporation Double data rate chaining for synchronous DDR interfaces
US7734944B2 (en) * 2006-06-27 2010-06-08 International Business Machines Corporation Mechanism for windaging of a double rate driver
US7882322B2 (en) * 2006-06-27 2011-02-01 International Business Machines Corporation Early directory access of a double data rate elastic interface
US7752475B2 (en) * 2006-06-27 2010-07-06 International Business Machines Corporation Late data launch for a double data rate elastic interface
US7783911B2 (en) * 2006-06-27 2010-08-24 International Business Machines Corporation Programmable bus driver launch delay/cycle delay to reduce elastic interface elasticity requirements
EP2487794A3 (en) * 2006-08-22 2013-02-13 Mosaid Technologies Incorporated Modular command structure for memory and memory system
CN101617371B (zh) * 2007-02-16 2014-03-26 莫塞德技术公司 具有多个外部电源的非易失性半导体存储器
US7639540B2 (en) 2007-02-16 2009-12-29 Mosaid Technologies Incorporated Non-volatile semiconductor memory having multiple external power supplies
KR100945801B1 (ko) * 2008-06-24 2010-03-08 주식회사 하이닉스반도체 데이터 라인 제어 장치 및 이를 이용한 반도체 집적회로
US9177650B2 (en) * 2013-09-24 2015-11-03 Integrated Silicon Solutions, Inc. Memory device with multiple cell write for a single input-output in a single write cycle
US10157661B1 (en) * 2017-08-25 2018-12-18 Micron Technology, Inc. Mitigating line-to-line capacitive coupling in a memory die
US10580476B2 (en) 2018-01-11 2020-03-03 International Business Machines Corporation Simulating a single data rate (SDR) mode on a dual data rate (DDR) memory controller for calibrating DDR memory coarse alignment

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL96808A (en) * 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
KR100230230B1 (ko) * 1993-12-24 1999-11-15 윤종용 메모리 어드레싱 방법 및 장치
TW307869B (en) * 1995-12-20 1997-06-11 Toshiba Co Ltd Semiconductor memory
JPH09231743A (ja) * 1996-02-22 1997-09-05 Mitsubishi Electric Corp 同期型半導体記憶装置および試験方法
US5680365A (en) * 1996-05-16 1997-10-21 Mitsubishi Semiconductor America, Inc. Shared dram I/O databus for high speed operation
US5973989A (en) * 1997-08-22 1999-10-26 Micron Technology, Inc. Method and apparatus for transmitting and receiving data at both the rising edge and the falling edge of a clock signal
KR100252057B1 (ko) * 1997-12-30 2000-05-01 윤종용 단일 및 이중 데이터 율 겸용 반도체 메모리 장치
KR100278653B1 (ko) * 1998-01-23 2001-02-01 윤종용 이중 데이터율 모드 반도체 메모리 장치
JPH11219600A (ja) * 1998-02-03 1999-08-10 Mitsubishi Electric Corp 半導体集積回路装置
US6097640A (en) * 1998-08-05 2000-08-01 Winbond Electronics Corporation Memory and circuit for accessing data bits in a memory array in multi-data rate operation

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020066761A (ko) * 2001-02-13 2002-08-21 리드테크 리서치 인코포레이티드 동기식 동적 랜덤 액세스 메모리 및 이중 데이터 율동기식 동적 랜덤 액세스 메모리 변환장치 및 관련인터페이스 카드, 메인보드 및 메모리 모듈 인터페이스

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US6282128B1 (en) 2001-08-28

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