DE4441007C2 - Multibit-Testschaltkreis einer Halbleiterspeichereinrichtung - Google Patents

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeicherein­ richtung und insbesondere einen Multibit-Testschaltkreis, der zur gleichen Zeit Datenzugriffsoperation einer Vielzahl von Speicherelementen testen kann.

Im allgemeinen ist in einer Speichereinrichtung zum Speichern und Lesen von Daten, wie einer dynamischen Schreib-Lese- Speichereinrichtung (DRAM) ein Schaltkreis zum Testen einer Da­ tenzugriffsoperation des Speicherelements installiert. Da die Zeit zum Testen der Datenzugriffsoperation aufgrund des großen Kapazität und des hohen Integrationsgrades der Speichereinrich­ tung größer und größer wird, ist ein Multibit-Testschaltkreis erforderlich, um eine Vielzahl von Speicherelementen zur glei­ chen Zeit zu testen.

Ein bekannter Multibit-Testschaltkreis ist in der ISSCC (IEEE Journal of Solid State Circuits), Band 22, Seiten 647 ff. 1987, offenbart.

Aus der DE 42 43 592 A1 ist eine Paralleltestschaltung zur Prüfung von Halbleiter- Speichervorrichtungen bekannt. Sowohl beim Waver-Test als auch beim Gehäuse- Test wird ein Paralleltestverfahren eingesetzt, wodurch mehrere Speicherzellen gleichzeitig geprüft werden können.

Die DE 41 41 478 C2 beschreibt eine Multibit-Paralleltestfunktion, bei der die Speicherzellen einer Halbleiterspeichereinrichtung mit einer Mehrzahl von Bits gleichzeitig geprüft werden.

Aus der DE 41 27 688 C2 ist eine Halbleiterspeichereinrichtung bekannt, wobei ein Normalbetrieb und ein Testbetrieb für die Mehrzahl von Speicherzellen ausgeführt wird. Dazu ist eine Testeinrichtung vorgesehen zum gleichzeitigen Vergleichen der Daten in den Speicherzellen mit vorbestimmten Erwartungswerten während des Testbetriebs.

Die DE 41 27 698 A1 offenbart eine Halbleiterspeichereinrichtung mit einem Testschaltkreis. Der Testschaltkreis umfaßt Testeinrichtungen, welche die ausgelesenen Daten aus ausgewählten Spalten mit einem vorbestimmten Erwartungsdatenwert vergleichen.

Die DE 41 15 084 A1 beschreibt eine Testvorrichtung für eine Halbleiterspeichereinrichtung die einen Leitungsmodustest ausführt, um den Zeitaufwand zum Testen der Speicherzellen zu reduzieren.

Die DE 40 28 819 A1 beschreibt eine Schaltungsanordnung zum Testen eines Halbleiterspeichers mittels Paralleltests mit verschiedenen Testbitmustern. Die Testbitmuster werden in Register und in Speicherzellen eingeschrieben, wobei die Testbitmuster der Register mit den Bitmustern der Speicherzellen verglichen werden.

Aus der DE 40 23 015 C1 ist eine Halbleiterspeichereinrichtung mit einer Schaltungsanordnung zur Durchführung eines Mehrfach-Bit-Paralleltests bekannt. Die Halbleiterspeichereinrichtung enthält Leseverstärker, eine Treiberschaltung und Vergleicherschaltungen, welche zwischen die Leseverstärker und ein entsprechendes Paar von Datenbuspaaren geschaltet sind.

Die EP 0 264 893 A2 beschreibt eine Halbleiterspeichereinrichtung mit einer Testschaltung, wobei ein externer Anschluß Testdaten aussendet und zu erwartende Daten in die Speicherzellen schreibt. Die mit einer ausgewählten Wortleitung verbundenen Speicherzellen empfangen gleichzeitig die am externen Anschluß angelegten Testdaten. Eine Vergleicherschaltung vergleicht die in die Speicherzellen geschriebenen Testdaten mit den erwarteten Daten, welche vom externen Anschluß bereitgestellt werden.

Fig. 1 zeigt ein schematisches Blockdiagramm zur Darstellung eines Dateneingabe/-Ausgabebereichs eines erfindungsgemäßen Multibit-Testschaltkreises.

Gemäß Fig. 1 sind n-Datenbusse D1-Dn gemeinsam mit einem Mul­ tiplexer MUX 12 und einem Vergleicher 14 verschaltet. Eine Teststeuereinrichtung 10 zum Steuern des MUX 12 und des Ver­ gleichers 14 ist angeordnet. Die Teststeuereinrichtung 10 wird durch ein Testeinschaltsignal ϕ FTE wirksam geschaltet. Der MUX 12 wird aktiviert, wenn ein Schreibsignal "Schreiben" zur Be­ stimmung einer Datenschreiboperation mit logischem H-Pegel an­ gelegt wird. Der Vergleicher 14 wird aktiviert, wenn ein Lese­ signal "Lesen" zur Bestimmung einer Datenleseoperation mit lo­ gischem H-Pegel angelegt wird. Der MUX 12 und der Vergleicher 14 sind gemeinsam mit Dateneingabe-/-Ausgabeanschlüssen verbun­ den. Der MUX 12 übermittelt die eingegebenen Daten zu jedem der Datenbusse D1-Dn. Der Vergleicher 14 vergleicht jeden logischen Pegel der durch die Datenbusse D1-Dn ausgegebenen Daten und be­ stimmt darauffolgend, ob alle logischen Pegel gleich sind. Die Ergebnisse werden daraufhin als eine Fehlerkennzeichnung ausge­ geben. Lese- und Schreibschaltkreise, die mit Datenein- /Ausgabeleitungen einer Speicherzellenanordnung verbunden sind, sind für jeden der Datenbusse D1-Dn vorgesehen.

Fig. 2 zeigt ein Schaltkreisdiagramm für bekannte Lese- und Schreibschaltkreise. Der Datenbus Di (mit i = 1, 2, ...n) ist gemeinsam mit einem Paar von Dateneingabe/Ausgabeleitungen (I/0) I/01 und I/02 verbunden. Jede Daten-I/0-Leitung ist mit dem Datenbus dadurch verbunden, daß diese miteinander über ei­ nen parallelen Lesepfad und einen Schreibpfad verbunden sind. Der Lesepfad besteht aus einem Einwegpuffer 16 und einem Durch­ laßtransistor 18 zum Übertragen der Daten von der Daten-I/0- Leitung zum Datenbus Di. Der Schreibpfad besteht aus einem Ein­ wegpuffer 20 und einem Durchlaßtransistor 22 zum Übertragen von Daten vom Datenbus Di zur Daten-I/0-Leitung. Der Gateanschluß des Durchlaßtransistor 18 am Lesepfad der Datenleitung I/01 wird durch eine Ausgabe eines UND-Gatters 24 gesteuert, welches das Lesesignal "Lesen" und ein komplementär decodiertes Spal­ tenadreßsignal DAK empfängt. Der Gateanschluß des Durchlaßtran­ sistors 18 am Lesepfad der Datenleitung I/02 wird durch eine Ausgabe eines UND-Gatters 26 gesteuert, welches das Lesesignal "Lesen" und das decodierte Speichenadreßsignal DAK empfängt. Folglich, wenn das Lesesignal "Lesen" einen H-Pegel aufweist, wird eine Leitung des Paares der Datenleitungen I/01 und I/02 mit dem Datenbus Di in Übereinstimmung mit dem logischen Pegel des decodierten Spaltenadreßsignals DAK verbunden.

Der Gateanschluß des Durchlaßtransistors 22 am Schreibpfad der Datenleitung I/01 wird durch einen Ausgang des UND-Gatters 28 gesteuert, welches das Schreibsignal "Schreiben" und das kom­ plementär decodierte Spaltenadressignal DAK empfängt. Der Gate­ anschluß des Durchlaßtransistors 22 im Schreibpfad der Daten­ leitung I/02 wird durch einen Ausgang eines UND-Gatters 30 ge­ steuert, welches ein Schreibsignal "Schreiben" und das deco­ dierte Spaltenadreßsignal DAK empfängt. Folglich, wenn das Schreibsignal "Schreiben" einen H-Pegel aufweist, wird eine Leitung des Paares von Datenleitungen I/01 und I/02 mit dem Da­ tenbus Di entsprechend zum logischen Pegel des decodierten Speichenadreßsignals DAK verbunden. Ist eins der Signale des Schreibsignals "Schreiben" und des Lesesignals "Lesen" in einem aktivierten Zustand, ist das andere Signal in einem nichtakti­ vierten Zustand.

Eine Erläuterung der bekannten Multibit-Testoperation wird im folgenden anhand der Fig. 1 und 2 angegeben. Nach Fig. 1 wird das Testeinschaltsignal ϕ FTE zur Bestimmung eines Testmo­ dus mit H-Pegel angelegt. Das Schreibsignal "Schreiben" weist H-Pegel und das Lesesignal "Lesen" L-Pegel auf. Dadurch wird der Multiplexer MUX 12 aktiviert und der Vergleicher 14 nicht aktiviert. Werden zu diesem Zeitpunkt beispielsweise Daten mit H-Pegel dem Multiplexer MUX 12 zugeführt, setzt dieser die Da­ tenbusse D1-Dn auf H-Pegel. Bei einem Lesesignal "Lesen" vom L- Pegel sind alle an den Lesepfaden der Datenleitungen I/01 und I/02 positionierten Durchlaßtransistoren 18 ausgeschaltet, wäh­ rend bei einem Schreibsignal "Schreiben" vom H-Pegel einer der Durchlaßtransistoren 22 am Schreibpfad der Datenleitungen I/01 und I/02 eingeschaltet ist entsprechend zum logischen Pegel des decodierten Spaltenadreßsignals DAK.

Ist beispielsweise das Signal DAK zu diesem Zeitpunkt vom L- Pegel, wird die Datenleitung I/01 mit dem Datenbus Di verbun­ den. Als Ergebnis werden Daten mit H-Pegel im Datenbus Di zur Datenleitung I/01 durch den Einwegpuffer 20 und den Durchlaß­ transistor 22 übertragen, wodurch die Daten mit H-Pegel einer Bitleitung BL1 in Verbindung mit der Datenleitung I/01 eingege­ ben werden. Andererseits, wenn Signal DAK vom L-Pegel zum H- Pegel wechselt, werden die Daten mit H-Pegel einem Speicherele­ ment, bestimmt durch eine entsprechende Wortleitung, über eine Bitleitung BL2 in Verbindung mit der Datenleitung I/02 durch das gleiche Verfahren wie oben bei Datenleitung I/01 erwähnt, zugeführt. Da eine solche Schreiboperation in den entsprechend mit den Datenbussen D1-Dn verbundenen Lese- und Schreibschalt­ kreisen durchgeführt wird, werden Daten mit H-Pegel allen n- Bitleitungen zugeführt, wodurch die Schreiboperation aller n- Speicherelemente zur gleichen Zeit durchgeführt wird.

Nach Ablauf einer vorbestimmten Zeit, während die Leseoperation durchgeführt wird, ändert sich das Schreibsignal "Schreiben" zum L-Pegel und zur gleichen Zeit ändert sich das Lesesignal "Lesen" zum H-Pegel. Entsprechend wird der MUX 12 nicht akti­ viert und der Vergleicher 14 ist aktiviert. Nach Fig. 2 werden die Durchlaßtransistoren 22 an den Schreibpfaden der Datenlei­ tungen I/01 und I/02 ausgeschaltet. Jeder Durchlaßtransistor der Durchlaßtransistoren 18 in Verbindung mit dem Lesepfad der Datenleitungen I/01 und I/02, der Signale DAK oder DAK mit H- Pegel empfängt, wird eingeschaltet. Dadurch wird eine der Da­ tenleitungen I/01 beziehungsweise I/02 mit der Datenleitung Di verbunden. Zu diesem Zeitpunkt wird die Datenleitung Di entla­ den oder auf ein vorbestimmtes Potential aufgeladen. Die Daten des Speicherelements, die durch die Bitleitung ausgelesen wur­ den, werden den Datenleitungen I/01 oder I/02 zugeführt und darauffolgend durch den Lesepfad dem Datenbus Di zugeführt. An­ schließend vergleicht der Vergleicher 14 den logischen Pegel der Daten und gibt die Ergebnisse der Fehleranzeige aus. Da al­ le Leseoperationen in den Datenbussen D1-Dn durchgeführt wer­ den, ist die Anzahl der dem Komperator 14 zugeführten Daten n, die von n Speicherelementen ausgelesen wurden. Folglich können die Lese- und Schreiboperationen von Daten der n Speicherelemente zur gleichen Zeit durchgeführt werden. Gemäß des JEDEC (Joint Electron Device Engineering Council)-Standards wird die Anzahl der zur gleichen Zeit zu testenden Daten in einem beispielsweise 64M DRAM auf 32 Bits gesetzt.

Allerdings gibt es einen Fall, bei dem eine Testoperation für eine große Anzahl von Bits zur gleichen Zeit erforderlich ist, um den Anforderungen zur Verminderung der Zeit zum Testen der Datenzugriffsoperation nach Herstellung der Speichereinrichtung zu genügen. Mit anderen Worten, testet ein Benutzer Daten von 32 Bit oder 64 Bit zur gleichen Zeit, ergibt sich der Nachteil bei der bekannten Technik nach Fig. 2, daß keine Testoperation für die Anzahl solcher Datenbits durchgeführt werden kann.

Der Erfindung liegt daher die Aufgabe zugrunde, einen Multi- Bit-Testschaltkreis bereitzustellen, der Testoperationen einer ersten Bit-Anzahl und einer zweiten Bit-Anzahl mit mehr Bits als die erste Bit-Anzahl durchführen kann.

Die Aufgabe wird durch einen Multibit-Testschaltkreis einer Halbleiterspeichereinrichtung gelöst, die Datenzugriffsopera­ tionen einer Vielzahl von Speicherelementen zur gleichen Zeit testen kann. Ein Multibit-Testschaltkreis einer Halbleiterspei­ chereinrichtung gemäß der vorliegenden Erfindung weist einen Multiplexer zur Ausgabe von Daten mit gleichem logischen Pegel an eine Vielzahl von Datenbusse zur gleichen Zeit; einen ersten Vergleicher zum Bestimmen, ob die von den Datenbussen angegebe­ nen Daten den gleichen logischen Pegel aufweisen; eine Test­ steuereinrichtung zum komplementären Aktivieren von Multiplexer und erstem Vergleicher durch Kombinieren eines Testeinschaltsi­ gnals und von Lese-/Schreibsignalen; eine Vielzahl von Daten­ eingabe-/-ausgabeleitungen, welche gemeinsam mit einem der Da­ tenbusse durch einen Schreib- und einen Lesepfad verbunden sind; einen zweiten Vergleicher zum Empfang logischer Pegel der Dateneingabe-/-ausgabeleitungen, und eine Dateneingabe-/- ausgabesteuereinrichtung zum Verbinden eines Schreibpfads und eines Lesepfads der Dateneingabe-/-ausgabeleitungen mit Daten­ bussen in einem ersten Operationsmodus und zum Übertragen einer Ausgabe des zweiten Vergleichers zu den Datenbussen in einem zweiten Operationsmodus auf.

Im folgenden wird die Erfindung anhand eines vorteilhaften Aus­ führungsbeispiels näher beschrieben und erläutert.

Es zeigen:

Fig. 1 ein schematisches Blockdiagramm zur Darstellung von Dateneingabe-/-ausgabeanschlüssen eines Multibit-Testschaltkreises gemäß der vorlie­ genden Erfindung;

Fig. 2 ein detailliertes Schaltkreisdiagramm zur Dar­ stellung eines bekannten Multibit-Testschalt­ kreises;

Fig. 3 ein detailliertes Schaltkreisdiagramm zur Dar­ stellung eines Multibit-Testschaltkreises ge­ mäß der Erfindung; und

Fig. 4 ein Steuerschaltkreisdiagramm bei dem alle decodierten Spaltenadreßsignale mit H-Pegel gemäß der Erfindung ausgegeben werden.

Fig. 3 zeigt ein detailliertes Schaltkreisdiagramm zur Dar­ stellung von Schreib- und Leseschaltkreisen des erfindungsgemä­ ßen Multibit-Testschaltkreises, bei dem ein Paar von Daten-I/0- Leitungen I/01 und I/02 entsprechend mit einem Paar von Bit- Leitungen BL1 und BL2 einer Speicherelementanordnung darge­ stellt ist.

Das Paar von Daten-I/0-Leitungen I/01 und I/02 ist gemeinsam mit dem Datenbus Di verbunden, wobei die Datenleitung I/01 durch parallelen Schreibpfad 301 und Lesepfad 302 und die Da­ tenleitung I/02 durch parallelen Schreibpfad 303 und Lesepfad 304 verschaltet sind. Der Schreibpfad 301 der Datenleitung I/01 weist einen Einwegpuffer 305 auf, der die Daten des Datenbusses Di zur Datenleitung I/01 überträgt. Weiterhin ist ein Durchlaß­ transistor 306 angeordnet, dessen Gate durch ein logisches UND- Gatter unter Eingabe eines Schreibsignals "Schreiben" und eines komplementären decodierten Spaltenadreßsignals DAK gesteuert wird. Der Schreibpfad 303 der Datenleitung I/02 weist einen Einwegpuffer 307 zur Übertragung von Daten des Datenbusses Di zur Datenleitung I/02 und einen Durchlaßtransistor 308 auf, dessen Gate durch ein logisches UND-Gatter unter Eingabe eines Schreibsignals "Schreiben" und eines decodierten Spaltenadreß­ signals DAK gesteuert wird. Wenn daher ein Schreibsignal "Schreiben" mit H-Pegel anliegt, werden die Durchlaßtransisto­ ren 306 und 308 komplementär entsprechend zum logischen Pegel des decodierten Spaltenadreßsignals DAK eingeschaltet. Als Er­ gebnis empfängt eine der Datenleitungen I/01 und I/02 Daten vom Datenbus Di. Der Schreibpfad 302 der Datenleitung I/01 weist einen Einwegpuffer 309 zum Übertragen von Daten der Datenlei­ tung I/01 zum Datenbus Di und einen Durchlaßtransistor 311 auf, dessen Gate durch den Ausgang eines UND-Gatters 310 mit drei Eingangsleitungen gesteuert wird. Der Schreibpfad 304 der Da­ tenleitung I/02 weist einen Einwegpuffer 320 zum Übertragen von Daten der Datenleitung I/02 zum Datenbus Di und einen Durchlaß­ transistor 314 auf, dessen Gate durch den Ausgang eines UND- Gatters 313 mit drei Eingangsleitungen gesteuert wird. Das UND- Gatter 310 empfängt das Lesesignal "Lesen", das komplementäre decodierte Spaltenadreßsignal DAK und ein invertiertes 2N- Testmodus Bestimmungssignal ϕ2N. Das UND-Gatter 313 empfängt das Lesesignal "Lesen", das decodierte Spaltenadreßsignal DAK und das invertierte 2N-Testmodus-Bestimmungssignal ϕ2N. Folg­ lich, wenn das Lesesignal "Lesen" und ein 2N-Testmodus- Bestimmungssignal ϕ 2N einen L-Pegel aufweisen, werden die Durchlaßtransistoren 311 und 314 komplementär entsprechend zum logischen Pegel des decodierten Spaltenadreßsignals DAK einge­ schaltet. Als Ergebnis überträgt eine der Datenleitungen I/01 und I/02 Daten an den Datenbus Di.

Ein exclusives NOR-Gatter 315 empfängt Daten der Datenleitungen I/01 und I/02. Ein Durchlaßtransistor 317 ist zwischen dem Aus­ gang des exclusiven NOR-Gatters 315 und dem Datenbus Di ver­ schaltet, wobei dessen Gateanschluß durch ein logisches UND von Lesesignal "Lesen" und 2N-Testmodus-Bestimmungssignal ϕ 2N ge­ steuert wird. Das exclusive NOR-Gatter 315 dient als Verglei­ cher, welcher die logischen Pegel der eingegebenen Daten ver­ gleicht. Ist das 2N Testmodus-Bestimmungssignal ϕ 2N vom H- Pegel und das Lesesignal "Lesen" ebenfalls vom H-Pegel, wird der Durchlaßtransistor 317 eingeschaltet und die Ausgabe des exclusiven NOR-Gatters 315 wird dann dem Datenbus Di zugeführt.

Eine Gesamtoperation der Fig. 5 wird später erläutert. Zuerst sei angemerkt, daß bei 2 N Testmodus-Bestimmungssignal ϕ 2N vom L-Pegel die Ausgabe des UND-Gatters 316 vom L-Pegel ist, wo­ durch ein Ausschalten des Durchlaßtransitors 317 bewirkt wird. Daraufhin wird die Ausgabe des exclusiven NOR-Gatters 315 abge­ schnitten. Weiterhin wird das vom Invertierer 318 erzeugte in­ vertierte 2N Testmodus-Bestimmungssignal ϕ2N vom H-Pegel. Zu diesem Zeitpunkt wird der Multibit-Testmodus in der gleichen Weise wie in Fig. 2 durchgeführt. Als Ergebnis kann durch die zuletzt vom Vergleicher 14 nach Fig. 1 abgegebene Fehlerbe­ stimmung festgestellt werden, ob eine normale Datenzugriffsope­ ration durchgeführt wurde.

Andererseits kann, wenn das 2N Testmodus-Bestimmungssignal ϕ 2N vom H-Pegel und die Ausgabe des UND-Gatters 316 vom H-Pegel ist, ein Einschalten des Durchlaßtransistors 317 bewirkt wer­ den. Darauffolgend wird die Ausgabe des exclusiven NOR-Gatters 315 zum Datenbus Di übertragen. Wird weiterhin das invertierte 2N Testmodus-Bestimmungssignal ϕ2N erzeugt durch den Inverter 318 vom L-Pegel, werden die Durchlaßtransistoren 311 und 314, welche den Datenbus Di und die Lesepfade der Datenleitungen I/01 und I/02 kontrollieren, ausgeschaltet. Während der Durch­ führung der Testoperation werden spezifische Daten, beispiels­ weise die Daten vom H-Pegel, zum Datenbus Di übertragen und das Schreibsignal "Schreiben" wird mit H-Pegel zugeführt. Da die decodierten Spaltenadreßsignale DAK und DAK vom H-Pegel sind, werden nach Fig. 4 die Daten vom H-Pegel gleichzeitig den Da­ tenleitungen I/01 und I/02 zugeführt und dem entsprechenden Speicherelement durch die Bitleitung eingegeben. Nach Ablauf einer vorbestimmten Zeit wird das Schreibsignal "Schreiben" auf L-Pegel umgeschaltet und gleichzeitig das Lesesignal "Lesen" auf H-Pegel umgeschaltet. Dann ist die Ausgabe des UND-Gatters 316, welches das logische UND des 2 N Testmodus- Bestimmungssignals ϕ 2N vcm H-Pegel und das Lesesignal "Lesen" durchführt, vom H-Pegel, wodurch ein Einschalten des Durchlaß­ transistors 317 bewirkt ist. Die von Speicherelementen ausgele­ senen Daten werden an die Datenleitungen I/01 und I/02 übertra­ gen und das exclusive NOR-Gatter 315 vergleicht die Daten. Sind die logischen Pegel der Daten gleich, ist die Ausgabe des exclusiven NOR-Gatters 315 vom H-Pegel und werden dann zum Da­ tenbus Di übertragen.

Gemäß Fig. 1 werden die zu jedem Datenbus übertragenen Daten im Vergleicher 14 verglichen, der durch das Lesesignal "Lesen" aktiviert ist. Dann wird bestimmt, ob die Daten gleiche oder unterschiedliche Pegel aufgrund eines Fehlers in der Datenzu­ griffsoperation aufweisen. Da die auf jedem Datenbus übermit­ telten Daten sich aus den Daten der Datenleitungen I/01 und I/02 ergeben und die Gesamtzahl der Datenbusse n ist, ergibt sich, daß die Ausgabe des Vergleichers sich aus einer Kompres­ sion von Daten von 2N-Bits ergibt. Folglich wird ein Multi-Bit- Test von N-bits oder 2N-Bits durch das 2N-Testmodus- Bestimmungssignal ϕ 2N bestimmt, wobei ein Benutzer frei einen der beiden Testmodi auswählen kann.

Bei dem bevorzugten Ausführungsbeispiel nach Fig. 3 im Schreibmodus, um dem Effekt des decodierten Spaltenadreßsignals DAK keine Rechnung zu tragen, ist ein Steuerschaltkreis in Fig. 4 dargestellt, so daß die Ausgaben aller decodierten Spal­ tenadreßsignale DAK vom H-Pegel sind. Gemäß Fig. 4 empfängt ein ODER-Gatter 401, das die decodierten Spaltenadreßsignale DAK ausgibt, ein Spaltenadreßsignal Ak und das 2N-Testmodus- Bestimmungssignal ϕ 2N, während ein ODER-Gatter 403, das das invertierte decodierte Spaltenadreßsignal DAK ausgibt, ein Spaltenadreßsignal AK und das 2 N Testmodus-Bestimmungssignal ϕ 2N empfängt. Demgemäß, wenn das 2 N Testmodus-Bestimmungs­ signal ϕ 2N mit H-Pegel zugeführt wird, sind die Ausgänge der Signale DAK und DAK vom H-Pegel.

Wie vorangehend beschrieben, kann mit einem Multibit- Testschaltkreis eine Testoperation für eine erste Bitzahl und eine zweite Bitzahl mit mehr Bits als bei der ersten Bitzahl durchgeführt werden.

Claims (2)

1. Ein Multibit-Testschaltkreis einer Halbleiterspeicherein­ richtung mit:
einem Multiplexer (12) zur Ausgabe von Daten mit gleichem logischen Pegel zu einer Anzahl von Datenbussen (D1, ..., Dn) zur gleichen Zeit;
einem ersten Vergleicher (14) zur Feststellung, ob die von den Datenbussen (D1, ..., Dn) ein­ gegebenen Daten den gleichen logischen Pegel aufweisen;
einer Teststeuereinrichtung zum komplementären Aktivieren von Multiplexer (12) und erstem Ver­ gleicher (14) durch Kombinieren eines Testein­ schaltsignals und von Lese-/Schreibsignalen;
einer Vielzahl von Dateneingabe-/-ausgabeleitungen (I/01, I/02), welche gemeinsam an einem der Daten­ busse (Di) durch einen Schreibpfad (301, 303) und einen Lesepfad (302, 304) angeschlossen sind;
einem zweiten Vergleicher zum Empfang logischer Pegel der Dateneingabe-/-ausgabeleitungen; und
einer Dateneingabe-/-ausgabesteuereinrichtung zur Verbindung entweder des Schreibpfades oder des Lesepfades der Dateneingabe-/-ausgabeleitungen mit den Datenbussen bei einem ersten Operations­ modus und zum Übertragen einer Ausgabe des zweiten Vergleichers zu den Datenbussen bei einem zweiten Operationsmodus.

2. Multibit-Testschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß der zweite Operationsmodus eine Eingabe-/-ausgabeoperation für zweimal soviele Bits wie der erste Operationsmodus durch­ führt.