DE19822373C2 - Frequenzvervielfachungsschaltung und -verfahren - Google Patents
Frequenzvervielfachungsschaltung und -verfahrenInfo
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Description
Diese Erfindung ist mit der U.S. Patentanmeldung,
Seriennr. 09/026.842", mit dem Titel "Duty Cycle Control
Buffer Circuit with Selective Frequency Dividing
Function" verwandt, die am gleichen Tag für Hwang-Cherng
Chow et al. eingereicht wurde. Der Inhalt der
obengenannten Anmeldung wird hierin zum Zwecke der
Bezugnahme zitiert.
Die vorliegende Erfindung betrifft im allgemeinen
integrierte CMOS-Schaltungen. Insbesondere betrifft sie
eine Frequenzvervielfachungsschaltung, in der
Tastverhältnis-Steuerpuffer verwendet werden.
Das US-Patent US 4,439,689 offenbart einen Schaltkreis
zur Steuerung des Tastverhältnisses eines periodischen
Pulssignals. Der Schaltkreis weist einen monostabilen
Multivibrator auf, welcher das Pulssignal an seinem
Schalteingang empfängt. Darüber hinaus weist er einen
Operationsverstärker auf, welcher an seinen Eingängen das
Ausgangssignal des monostabilen Multivibrators in
unveränderter und in komplementärer Form empfängt und
dessen Ausgang mit einem anderen Eingang des
Multivibrators verbunden ist. Der Operationsverstärker
weist darüber hinaus einen Steuereingang für die Offset-
Spannung der seinem Eingang zugeführten Signale auf,
wobei dieser Eingang die Regelung des Tastverhältnisses
des Ausgangssignals des Multivibrators ermöglicht.
Darüber hinaus offenbart die deutsche Patentschrift
DE 40 20 977 C2 eine Schaltungsanordnung zur Erzeugung
eines symmetrischen Impulssignals und die deutsche
Offenlegungsschrift 27 07 263 eine Schaltung zum Umformen
einer Folge beliebig geformter Impulse in eine
Rechteckimpulsfolge mit einem bestimmten, konstanten und
frequenzunabhängigen Tastverhältnis.
Phasenregelkreis- (PLL-) Schaltungen sind allgemein
bekannt und werden häufig zum Zwecke der
Frequenzvervielfachung verwendet. Die Hauptkomponenten
einer PLL-Schaltung umfassen, wie in Fig. 1 dargestellt,
einen Phasendetektor/Komparator, einen Schleifenfilter
(LPF) und einen spannungsgesteuerten Oszillator (VCO).
Für gewöhnlich ist eine PLL-Schaltung dazu ausgebildet,
ein Ausgangstaktsignal mit der zweifachen Frequenz (2f)
eines Eingangstaktsignals (f) zu erzeugen. Es ist im
allgemeinen jedoch auch wünschenswert, daß ein Taktsignal
ein 50% Tastverhältnis (eine symmetrische Rechteckwelle)
aufweist. Zur Gewährleistung eines 50% Taktverhältnisses
für das Ausgangstaktsignal (2f) in der PLL-Schaltung von
Fig. 1 wird der VCO bei 4 mal f betrieben, und ein durch
2 teilender Zähler wird zur Bereitstellung des 2f
Ausgangs mit einem 50% Taktverhältnis verwendet.
Zusätzlich ist ein durch 4 teilender Zähler in der
Rückkopplungsschleife erforderlich, um einen korrekten
Frequenzvergleich mit dem Eingangstakt f in dem
Phasendetektor zu erhalten. Diese
Konstruktionsmöglichkeit eines PLL bietet zwar eine
Flexibilität für die Frequenzvervielfachung, weist aber
mindestens zwei wesentliche Nachteile auf:
- 1. erhöhter Energieverbrauch aufgrund des VCO-Betriebs bei 4-facher Frequenz; und
- 2. komplexes analoges Design der VCO-Schaltung einschließlich der Techniken zur Verringerung von Leistungsrauschen und unregelmäßigen Frequenzschwankungen (Jitter).
Nach dem Stand der Technik wurden verschiedene Arten von
verbesserten VCO-Schaltungen offenbart. Zum Beispiel wird
in U.S. Patent 5.061.907, erteilt an R. R. Rasmussen, ein
mehrstufiger Ringoszillator mit Ring-
Höchstwertkompensierung zur Steuerung des
Tastverhältnisses des VCO-Ausgangs verwendet.
In U.S. Patent 5.081.428, erteilt an A. H. Atriss et al.,
ist eine VCO-Schaltung offenbart, die Stromspiegel zur
Erzeugung eines Ausgangs mit 50% Tastverhältnis
verwendet, der direkt von der VCO-Frequenz abgeleitet
wird. Daher muß der VCO nicht bei der vierfachen Frequenz
des Eingangstaktsignals betrieben werden, wie bei der in
Fig. 1 dargestellten Schaltung nach dem Stand der
Technik. Dieser verbesserte VCO kann in einer 2 × PLL-
Schaltung verwendet werden, wie in Fig. 2 dargestellt
ist. Während die Betriebsfrequenz dieser VCO-Schaltung
auf die halbe Frequenz der in Fig. 1 dargestellten
Schaltung nach dem Stand der Technik verringert wurde,
ist die VCO-Schaltungskonstruktion komplex und
anspruchsvoll.
Ein anderes Verfahren nach dem Stand der Technik zur
Verdopplung der ankommenden Taktfrequenz ist die
Verwendung eines exklusiven ODER- (XOR-) Glieds, wie in
Fig. 3 dargestellt. Ein ankommendes Taktsignal wird zu
dem ersten Eingang des XOR-Glieds geschaltet und wird
auch zu dem zweiten Eingang durch ein Verzögerungselement
geschaltet. Wenn der Eingangstakt ein 50% Taktverhältnis
aufweist, ist der Ausgang ein Takt mit der zweifachen
Eingangsfrequenz. Das Tastverhältnis dieser
Ausgangsfrequenz kann jedoch zwischen 20 Prozent und 80
Prozent schwanken. Wenn zum Beispiel das
Verzögerungselement eine nominelle Verzögerung von 40
Prozent der Ausgangstaktperiode liefert, können
Verfahrensunterschiede in der Herstellung des
Verzögerungselements zu einer Verzögerung führen, die
entweder nur eine Hälfte (20%) oder aber das Zweifache
(80%) der nominellen 40% Verzögerung beträgt. Ein Takt
mit einem Tastverhältnis im schlimmsten Fall von 20
Prozent ist für die meisten Anwendungen inakzeptabel und
verhindert effektiv eine weitere Vervielfachung. Daher
besteht weiterhin ein Bedarf an einer vereinfachten und
verbesserten Schaltung und einem Verfahren zur
Frequenzvervielfachung mit einem ausgeglichenen (50%)
Tastverhältnisausgang.
Daher ist es eine Aufgabe der vorliegenden Erfindung, die
Nachteile nach dem Stand der Technik zu beseitigen und
eine vereinfachte Frequenzvervielfachungsschaltung mit
einem stabilen 50% Tastverhältnisausgang zu schaffen.
Gemäß einer beispielhaften Ausführungsform der
vorliegenden Erfindung hat eine Schaltung für eine N-
fache Frequenzvervielfachung und einen 50%-
Tastverhältnisausgleich eines unvorhersagbaren
Eingangstaktsignals einen Anstiegs- oder
Abfallflankendetektor als Eingangsstufe. Eine Flanke
eines Eingangstaktsignals mit einer Frequenz fin wird von
diesem Detektor erfaßt, der ein monostabiles Impulssignal
für jeden Übergangszyklus des Eingangstaktsignals
ausgibt. Die monostabilen Impulssignale bilden eine
Impulsfolge mit einer Frequenz gleich fin, aber mit einem
Tastverhältnis von deutlich weniger als 50%.
Die monostabile Impulsfolge wird parallel einer Anzahl
von N - 1 Tastverhältnis-Steuerpuffern der ersten Stufe
eingegeben, wobei N eine ganze Zahl <= 2 ist. Die
Tastverhältnis-Steuerpuffer der ersten Stufe sind in
parallelen Abzweigungen angeordnet, mit im voraus
eingestellten Tastverhältnissen gleich 1/N, 2/N, . . .,
bzw. N - 1/N. Somit wird das Tastverhältnis der
monostabilen Impulsfolge gleichzeitig in jeder parallelen
Abzweigung eingestellt, wobei die Anzahl von Abzweigungen
von dem Wert von N abhängt.
Das Ausgangssignal von dem Tastverhältnis-Steuerpuffer
der ersten Stufe mit einem Tastverhältnis gleich 1/N wird
einem Anstiegs- und Abfallflankendetektor eingegeben.
Dieser Detektor gibt ein monostabiles Impulssignal für
jede Übergangsflanke des Signals mit einem Tastverhältnis
1/N aus, so daß die monostabilen Impulssignale, die von
dem Anstiegs- und Abfallflankendetektor ausgegeben
werden, mit einer Frequenz gleich dem Zweifachen der
Eingangssignalfrequenz (2fin) erscheinen.
Wenn N < 2, sind einer oder mehrere zusätzliche
Tastverhältnis-Steuerpuffer der ersten Stufe vorhanden,
deren Ausgänge mit eingestellten Tastverhältnis jeweils
zu einem entsprechenden Abfallflankendetektor geschaltet
sind. Jeder Abfallflankendetektor gibt ein monostabiles
Impulssignal für jede Übergangsflanke seines
entsprechenden Eingangs mit auf 2/N, . . ., N - 1/N
eingestelltem Tastverhältnis aus. Die monostabilen
Impulssignale werden daher von den
Abfallflankendetektoren mit derselben Frequenz fin wie
jene des Eingangssignals ausgegeben, sind aber in
Übereinstimmung mit dem Tastverhältnis ihres
entsprechenden Eingangs zeitlich beabstandet.
Ein ODER-Glied empfängt das 2fin Ausgangssignal von dem
Anstiegs- und Abfallflankendetektor und empfängt auch die
Ausgangssignale von den N - 2 Abfallflankendetektoren, wenn
N < 2. Das ODER-Glied gibt eine Impulsfolge aus, die alle
eingegebenen Signale, deren Flanken erfaßt wurden,
kombiniert, so daß die Ausgangssignalfrequenz des ODER-
Glieds gleich N mal die Eingangsfrequenz fin ist.
Ein 50% Tastverhältnis-Steuerpuffer der zweiten Stufe
empfängt das Ausgangssignal des ODER-Glied mit einer
Frequenz N mal fin und stellt sein Tastverhältnis auf 50%
bei der Frequenz N mal fin ein.
Wenn ein Eingangstaktsignal ein vorhersagbares 50%
Tastverhältnis aufweist, ist eine Schaltung zur 2N-fachen
Frequenzvervielfachung leicht durch Veränderung der zuvor
beschriebenen Schaltung erhältlich. Es muß nur der
Anstiegs- oder Abfallflankendetektor der Eingangsstufe
durch einen Anstiegs- und Abfallflankendetektor der
Eingangsstufe ersetzt werden. In diesem Fall empfängt der
Anstiegs- und Abfallflankendetektor der Eingangsstufe das
Eingangstaktsignal mit einem 50% Tastverhältnis und mit
einer Frequenz fin und gibt ein monostabiles Impulssignal
für jede Übergangsflanke des Eingangstaktsignals aus. Die
monostabilen Ausgangsimpulssignale bilden eine
Impulsfolge bei einer Frequenz gleich 2 mal fin und einem
Tastverhältnis von weniger als 50%. Der Rest der
Schaltungsfunktionen stimmt exakt mit den zuvor
beschriebenen überein, mit der endgültigen
Ausgangsfrequenz von 2N mal fin und einem 50%
Tastverhältnis.
Eine beispielhafte Ausführungsform der vorliegenden
Erfindung ist im Anschluß in Verbindung mit den folgenden
Zeichnungen ausführlicher beschrieben.
Fig. 1 ist eine erste Phasenregelkreis- (PLL-)
Frequenzverdopplungsschaltung nach dem Stand der Technik.
Fig. 2 ist eine zweite Phasenregelkreis- (PLL-)
Frequenzverdopplungsschaltung nach dem Stand der Technik.
Fig. 3 ist ein dritter Frequenzverdoppler (XOR-Glied)
nach dem Stand der Technik.
Fig. 4 ist ein erstes bevorzugtes Ausführungsbeispiel
der erfindungsgemäßen Frequenzvervielfachungsschaltung.
Fig. 5 ist ein Ausführungsbeispiel des Tastverhältnis-
Steuerpuffers ohne Flankendetektor, der in Fig. 4
verwendet wird.
Fig. 6a zeigt das Blockdiagramm eines × 2
Frequenzvervielfachers gemäß der Erfindung.
Fig. 6b zeigt die Impulspläne für den × 2
Frequenzvervielfacher.
Fig. 7a zeigt das Blockdiagramm eines × 3
Frequenzvervielfachers gemäß der Erfindung.
Fig. 7b zeigt die Impulspläne für den × 3
Frequenzvervielfacher.
Fig. 8 ist ein zweites bevorzugtes Ausführungsbeispiel
der erfindungsgemäßen Frequenzvervielfachungsschaltung.
Fig. 9 ist ein anderes bevorzugtes Ausführungsbeispiel
einer Frequenzvervielfachungsschaltung gemäß der
vorliegenden Erfindung.
Fig. 10 zeigt die Simulationstestergebnisse mit einem
Frequenzverdoppler mit einem 40 MHz Ausgangstakt gemäß
der vorliegenden Erfindung.
Fig. 4 zeigt den allgemeinen Aufbau eines ersten
bevorzugten Ausführungsbeispiels der vorliegenden
Erfindung, das eine N-fache
Frequenzvervielfachungsschaltung ist, wobei N eine ganze
Zahl <= 2 ist. Gemäß diesem Ausführungsbeispiel sind N
Tastverhältnis-Steuerpuffer ohne Flankendetektoren (DCB
w/o ED) erforderlich, wobei ihre entsprechenden
Tastverhältnisse im voraus bei 1/N, 2/N, . . . N - 1/N bzw.
1/2 (50%) eingestellt werden. Ein Anstiegsflankendetektor
(oder Abfallflankendetektor) wird zum Erfassen der
Übergänge des ankommenden Eingangstaktsignals (fin)
verwendet. Der besondere verwendete Flankendetektor gibt
positiv werdende, monostabile Impulsfolgensignale oder V-
förmige, negativ werdende monostabile Impulsfolgensignale
aus, die gleichzeitig an die Tastverhältnispuffer der
ersten Stufe angelegt werden. Jeder der
Tastverhältnispuffer der ersten Stufe stellt die
Impulsbreite seiner ankommenden monostabilen Impulsfolge
ein, so daß ein rechteckiges Impulssignal mit einem
Tastverhältnis gleich dem voreingestellten Wert des
Puffers (1/N usw.) ausgegeben wird. Die Flanke des auf
1/N Tastverhältnis eingestellten Pufferausgangs wird dann
von einem Anstiegs- und Abfallflankendetektor erfaßt,
während die Flanken der auf 2/N Tastverhältnis
eingestellten Pufferausgänge von ihren entsprechenden
Abfallflankendetektoren erfaßt werden. Alle diese
erfaßten Flanken werden gemeinsam ODER-verknüpft, um ein
Ausgangssignal W von dem ODER-Glied mit einer Frequenz
gleich N × fin zu erhalten. Schließlich löst das Signal W
den Betrieb des 50% Tastverhältnispuffers aus, der ein
Taktsignal mit einer Frequenz gleich N × fin und mit
einem 50% Tastverhältnis ausgibt.
Fig. 5 zeigt ein Ausführungsbeispiel eines
Tastverhältnis-Steuerpuffers ohne
Flankendetektorschaltung gemäß der vorliegenden
Erfindung. Die grundlegende Funktionsweise jedes
Funktionsblocks in Fig. 5 ist in der Folge
zusammengefaßt:
Dieser Funktionsblock erzeugt ein Ausgangssignal, wenn er
durch den monostabilen Impulsfolgeneingang ausgelöst
wird. Die Impulsbreite des ausgegebenen Signals wird
durch die Rückkopplungsspannung Vfb in Verbindung mit
PMOS P1 und dem Schmitt-Trigger gesteuert. Als
Alternative kann ein Inverter anstelle des Schmitt-
Triggers verwendet werden.
Dieser Funktionsblock invertiert das monostabile
Ausgangssignal zur Ausgabe eines Taktsignals, dessen
Tastverhältnis das Komplement des Tastverhältnisses des
monostabilen Ausgangssignals ist.
Dieser Funktionsblock integriert das Ausgangssignal des
Inverters und gibt die Durchschnittsspannung (V+) dieses
integrierten Signals an den positiven Eingang des
Operationsverstärkers (OPAMP) aus.
Dieser Funktionsblock kann ein
Hochleistungsoperationsverstärker oder ein
Differentialverstärker sein, wobei der negative Eingang
eine vorbestimmte Referenzspannung (Vref) empfängt. Der
Ausgang dieses OPAMP ist eine Steuerspannung (Vfb), die
zu der Differenz zwischen V+ und Vref proportional ist,
die zu der monostabilen Kippstufe zurückgeleitet wird, um
die Einschaltstabilität von PMOS P1 einzustellen. Wenn
ein Tastverhältnis von 50% gewünscht wird, wird Vref auf
VDD/2 eingestellt.
Die zuvor beschriebenen Funktionsblöcke 1, 2, 3 und 4
umfassen eine Tastverhältnis-Pufferschaltung gemäß der
vorliegenden Erfindung. Kurz gesagt, dieser
Tastverhältnis-Steuerpuffer stellt das Tastverhältnis
eines Eingangstaktsignals über eine geschlossene
Regelkreisfunktion automatisch ein. Der gewünschte
Tastverhältniswert wird durch die Referenzspannung Vref
bestimmt. Die Betriebsmerkmale des erfindungsgemäßen
Tastverhältnis-Steuerpuffers werden in der Folge
ausführlicher beschrieben.
Zur Darstellung der Funktionsweise des Tastverhältnis-
Steuerpuffers werden zwei Beispiele verwendet: (1) Das
Tastverhältnis ist größer als gewünscht, und (2) das
Tastverhältnis ist kleiner als gewünscht.
(1) Wenn das Tastverhältnis größer als gewünscht ist, ist
die Durchschnittsspannung (V+), die von dem
Ausgangstaktsignal durch die Integrierschaltung
abgeleitet wird, größer als die Referenzspannung Vref.
Wenn die Durchschnittsspannung V+ von der
Integrierschaltung größer als Vref ist, gibt der OPAMP
eine Rückkopplungssteuerspannung (Vfb) mit erhöhter
Amplitude aus. Der Anstieg in Vfb am Gate von PMOS P1
bewirkt eine Abnahme der Einschaltstabilität von PMOS P1.
Daher wird der Spannungswert bei Knoten t2 langsamer auf
VDD hochgezogen. Dadurch hat das Ausgangssignal von der
monostabilen Kippstufe eine größere Impulsbreite. Das
Signal wird dann invertiert, so daß das erhaltene
Ausgangssignal bei Knoten t7 eine geringere Impulsbreite
aufweist. Daher nimmt die Durchschnittsspannung V+, die
von dem Ausgangstaktsignal durch die Integrierschaltung
abgeleitet wird, ab, bis das gewünschte Tastverhältnis
erreicht ist (stationärer Zustand), wie durch den Wert
der Referenzspannung Vref bestimmt wird.
(2) Wenn das Tastverhältnis kleiner als gewünscht ist,
ist die Durchschnittsspannung (V+), die von dem
Ausgangstaktsignal durch die Integrierschaltung
abgeleitet wird, kleiner als die Referenzspannung Vref.
Wenn die Durchschnittsspannung V+ von der
Integrierschaltung kleiner als Vref ist, nimmt die
Amplitude der Ausgangssteuerspannung Vfb ab. Dadurch wird
die Einschaltstabilität von PMOS P1 erhöht. Somit wird
der Spannungswert bei Knoten t2 schneller auf VDD
hochgezogen. Dadurch hat das Ausgangssignal von der
monostabilen Kippstufe eine verringerte Impulsbreite. Das
Ausgangssignal wird dann durch den Inverter
komplementiert, so daß das erhaltene Ausgangssignal bei
Knoten t7 eine größere Impulsbreite aufweist. Daher nimmt
die Durchschnittsspannung V+, die von dem
Ausgangstaktsignal durch die Integrierschaltung
abgeleitet wird, zu, bis das gewünschte Tastverhältnis
erreicht ist (stationärer Zustand), wie durch den Wert
der Referenzspannung Vref bestimmt wird.
Da der erfindungsgemäße Tastverhältnis-Steuerpuffer einen
geschlossenen Regelkreis mit negativer Rückkopplung
verwendet, ist die Regelkreisfunktion im stationären
Zustand stabil. Sobald der geschlossene Regelkreis seinen
stationären Zustand erreicht, ist das Tastverhältnis
gleich dem Wert, der durch Vref vorbestimmt ist.
Andere Ausführungsbeispiele der oben beschriebenen
Tastverhältnis-Steuerpufferschaltung finden sich in der
verwandten Patentanmeldung, Nr. . . ., mit dem Titel "DUTY
CYCLE CONTROL BUFFER CIRCUIT WITH SELECTIVE FREQUENCY
DIVIDING FUNCTION". Weitere Ausführungen monostabiler
Kippstufen finden sich ebenso in derselben
Patentanmeldung.
Zur Darstellung der Frequenzvervielfachungs- und
Tastverhältnis-Steuerprozesse der vorliegenden Erfindung
werden in der Folge zwei Beispiele beschrieben: (1) ein
Frequenzverdoppler (2 ×); und (2) ein
Frequenzverdreifacher (3 ×).
- 1. Ein Blockdiagramm einer 2×-Schaltung gemäß der vorliegenden Erfindung ist in Fig. 6a dargestellt. Die Anzahl an erforderlichen Tastverhältnispuffern ist 2, da N = 2 ist, wie zuvor mit Bezugnahme auf Fig. 4 beschrieben wurde. Ein Eingangstaktsignal (fin) mit einem unvorhersagbaren Tastverhältnis wird einem Anstiegs- (oder Abfall-) Flankendetektor eingegeben. Der Flankendetektor wandelt die positiv werdenden Übergänge (Anstiege) oder negativ werdenden Übergänge (Abfälle) in eine monostabile Ausgangsimpulsfolge um. Es ist wichtig, daß die monostabile Ausgangsimpulsfolge dieselbe Frequenz wie der Eingangstakt fin aufweist, aber das Tastverhältnis der monostabilen Impulsfolge deutlich kleiner als 50% ist. Der Tastverhältnispuffer der ersten Stufe empfängt die monostabile Impulsfolge und stellt deren Tastverhältnis auf 1/N oder in diesem Fall auf 50% ein, da N = 2. Die Flanke des Ausgangs des Tastverhältnispuffers der ersten Stufe wird dann von dem Anstiegs- und Abfallflankendetektor erfaßt, so daß die Anzahl erfaßter Übergangsflanken das Zweifache der Frequenz des ankommenden Signals mit 50% Tastverhältnis ist. Die erfaßten Flanken werden dann durch das ODER- Glied übertragen, um eine Impulsfolge mit einer 2 × fin Frequenz auszugeben. Schließlich wird das Tastverhältnis des 2 × fin Signals in dem Tastverhältnispuffer der zweiten Stufe eingestellt, um sein 50% Tastverhältnis wiederherzustellen. Somit ist der Ausgang des Tastverhältnispuffers der zweiten Stufe ein Taktsignal mit einem 50% Tastverhältnis bei einer Frequenz von N × fin oder 2 × fin, da N = 2. Fig. 6b zeigt die Impulspläne der zuvor beschriebenen 2 × Frequenzvervielfachungsschaltung.
- 2. Ein Blockdiagramm einer 3 × Schaltung gemäß der vorliegenden Erfindung ist in Fig. 7a dargestellt. Die Anzahl an erforderlichen Tastverhältnispuffern ist 3, da N = 3 ist, wie zuvor mit Bezugnahme auf Fig. 4 beschrieben wurde. Ein Eingangstaktsignal (fin) mit einem unvorhersagbaren Tastverhältnis wird in einen Anstiegs- (oder Abfall-) Flankendetektor eingegeben. Der Flankendetektor wandelt die positiv werdenden Übergänge (Anstiege) oder negativ werdenden Übergänge (Abfälle) in eine monostabile Ausgangsimpulsfolge um. Es ist wichtig, daß die monostabile Ausgangsimpulsfolge dieselbe Frequenz wie der Eingangstakt fin aufweist, aber das Tastverhältnis der monostabilen Impulsfolge deutlich kleiner als 50% ist. Der Tastverhältnispuffer #1 der ersten Stufe empfängt die monostabile Impulsfolge und stellt deren Tastverhältnis auf 1/N oder in diesem Fall 1/3 ein, da N = 3 ist. Der Tastverhältnispuffer #2 der ersten Stufe empfängt die monostabile Impulsfolge und stellt deren Tastverhältnis auf 2/N oder in diesem Fall 2/3 ein, da N = 3 ist. Die Flanke des Ausgangs des Tastverhältnispuffers #1 der ersten Stufe wird dann von dem Anstiegs- und Abfallflankendetektor erfaßt, so daß die Anzahl erfaßter Übergangsflanken das Zweifache der Frequenz des ankommenden Signals mit einem 1/3 Tastverhältnis ist. Die Flanke des Ausgangs des Tastverhältnispuffers #2 der ersten Stufe wird dann von dem Abfallflankendetektor erfaßt, so daß die Anzahl erfaßter Übergangsflanken gleich der Frequenz des ankommenden Signals mit 2/3 Tastverhältnis ist und auch zeitlich zu den erfaßten Flanken des Anstiegs- und Abfallflankendetektors versetzt ist. Die erfaßten Flankenausgänge des Anstiegs- und Abfallflankendetektors und des Abfallflankendetektors werden dann in dem ODER- Glied verknüpft, um eine Impulsfolge mit einer Frequenz von 3 × fin zu erzeugen. Schließlich wird das Tastverhältnis des 3 × fin Signals in dem Tastverhältnispuffer der zweiten Stufe auf ein 50% Tastverhältnis eingestellt. Somit ist der Ausgang des Tastverhältnispuffers der zweiten Stufe ein Taktsignal mit einem 50% Tastverhältnis bei einer Frequenz von N × fin oder 3 × fin, da N = 3. Fig. 7b zeigt die Impulspläne der zuvor beschriebenen 3 × Frequenzvervielfachungsschaltung.
Ein zweites bevorzugtes Ausführungsbeispiel der
vorliegenden Erfindung ist in Fig. 8 dargestellt, wo das
Eingangstaktsignal (fin) eine symmetrische Rechteckwelle
ist; das heißt, mit einem 50% Tastverhältnis. In dieser
Situation wird eine 2N-fache Frequenzvervielfachung
einfach durch die Verwendung eines Anstiegs- und
Abfallflankendetektors in der Eingangsstufe erreicht,
anstelle des Anstiegs- oder Abfallflankendetektors von
Fig. 4, 6a und 7a. Da der Ausgang dieses ersten
Anstiegs- und Abfallflankendetektors zu einem
monostabilen Impulsfolgesignal beim Zweifachen der
Eingangsfrequenz fin führt, ist der endgültige
Ausgangstakt 2N mal der Frequenzvervielfachungsfaktor der
gesamten Schaltung oder 2N × fin.
Eine 50% Tastverhältnis-Taktschaltung ist in Fig. 9
dargestellt, die einen chipintegrierten
Kristalloszillator zur Erzeugung des Eingangstaktsignals
verwendet. Da die Ausgangssignale X1 und X2 des
Kristalloszillators phasenverschoben sind, wird ein
Differentialverstärker für den Empfang der
phasenverschobenen Signale und zur Erzeugung eines
Ausgangssignals bei der Frequenz des Kristalloszillators
mit einem Tastverhältnis von etwa 50% verwendet. Wenn ein
exakteres 50% Tastverhältnis-Ausgangssignal erforderlich
ist, kann eine zweistufige
Differentialverstärkerkonstruktion eingebaut werden.
Simulationstestergebnisse der erfindungsgemäßen
Frequenzverdoppelungsschaltung (Fig. 6a) sind in Fig.
10 dargestellt. In dieser Simulation hat das
Eingangstaktsignal v(in) eine Frequenz von 20 MHz. Dieses
Eingangstaktsignal wird zunächst auf ein 50%
Tastverhältnis eingestellt, wie durch v(t7) angezeigt
ist. Die Frequenz dieses Signal wird dann mit 2
multipliziert, um den endgültigen 40 MHz Ausgang mit 50%
Tastverhältnis zu erhalten, wie durch v(out) dargestellt
ist. Wie in Fig. 6a dargestellt ist, sind 2
Tastverhältnis-Steuerpufferschaltungen für diese 2 ×
Frequenzvervielfachung bei einem 50% Tastverhältnis
erforderlich.
Kurz gesagt, hierin wird eine Schaltung zur N-fachen
Frequenzvervielfachung und Einstellung eines 50%
Tastverhältnisses bei einem Eingangstaktsignal offenbart.
Ferner kann die offenbarte Schaltung mit einer 2 ×
Frequenzvervielfacherschaltung kombiniert werden, um die
zweifache Funktion einer 2 × N Frequenzvervielfachung und
einer 50% Tastverhältnissteuerung zu bieten.
Die Vorteile der offenbarten Erfindung gegenüber dem
Stand der Technik können wie folgt zusammengefaßt werden:
- 1. geringer Komplexität der Konstruktion im Vergleich zu den VCO-Konstruktionsanforderungen der PLL-Schaltung;
- 2. ausgeglichener Tastverhältnisausgang, der eine zusätzliche Frequenzvervielfachung ermöglicht; und
- 3. keine Probleme mit unregelmäßigen Schwankungen (Jitter), da ein Rauschen von der Netz/Erdleitung nur die monostabilen Impulsfolgesignale beeinträchtigt, aber deren Frequenz nicht ändert.
Claims (5)
1. Schaltung für eine N-fache Frequenzvervielfachung
und einen 50% Tastverhältnis-Ausgleich eines
Eingangstaktsignals, umfassend:
eine Flankendetektorschaltung für den Empfang des Eingangstaktsignals bei einer Frequenz fin und zur Ausgabe eines monostabilen Impulssignals für jeden Übergangszyklus des Eingangstaktsignals, wobei die monostabilen Impulssignale eine Impulsfolge mit einer Frequenz gleich fin umfassen, mit einem Tastverhältnis von weniger als 50%,
eine Anzahl von N - 1 Tastverhältnis-Steuerpuffern der ersten Stufe, wobei N eine ganze Zahl <= 2 ist, wobei die Tastverhältnis-Steuerpuffer der ersten Stufe für den gleichzeitigen Empfang der monostabilen Impulsfolge von der Flankendetektorschaltung und die Einstellung der monostabilen Impulsfolge auf im voraus festgelegte Tastverhältniswerte der Tastverhältnis-Steuerpuffer der ersten Stufe dienen,
wobei die im voraus festgelegten Tastverhältniswerte 1/N, 2/N, . . ., bzw. N - 1/N sind,
einen Anstiegs- und Abfallflankendetektor für den Empfang eines Ausgangssignals von dem Tastverhältnis-Steuerpuffer der ersten Stufe mit einem Tastverhältnis gleich 1/N, wobei der Anstiegs- und Abfallflankendetektor ein monostabiles Impulssignal für jede Übergangsflanke des 1/N Tastverhältnissignals ausgibt, so daß die monostabilen Impulssignale, die von dem Anstiegs- und Abfallflankendetektor ausgegeben werden, mit einer Frequenz von 2fin erscheinen, gleich dem Zweifachen der Eingangssignalfrequenz fin,
eine Anzahl von N - 2 Abfallflankendetektoren, wenn N < 2, wobei jeder Abfallflankendetektor zum Empfang eines Ausgangssignals von seinem entsprechenden Tastverhältnis-Steuerpuffer der ersten Stufe mit einem Tastverhältnis gleich 2/N, . . ., bzw. N - 1/N dient, wobei jeder Abfallflankendetektor ein monostabiles Impulssignal für jeden Übergangszyklus der 2/N, . . ., N - 1/N Eingangssignale ausgibt, so daß die monostabilen Impulssignale, die von den Abfallflankendetektoren ausgegeben werden, mit einer Frequenz von fin erscheinen, gleich der Eingangssignalsfrequenz,
ein ODER-Glied für den Empfang des Ausgangssignals von dem Anstiegs- und Abfallflankendetektor und, wenn N < 2, auch für den Empfang der Ausgangssignale von den N - 2 Abfallflankendetektoren, wobei das ODER- Glied zur Ausgabe einer Impulsfolge dient, die alle Signale, deren Flanken erfaßt wurden, umfaßt, so daß die Ausgangssignalfrequenz des ODER-Glieds gleich dem N-fachen der Eingangsfrequenz fin ist,
einen 50% Tastverhältnis-Steuerpuffer der zweiten Stufe für den Empfang des Ausgangssignals vom ODER- Glied bei einer Frequenz von N mal fin und zum Einstellen des Ausgangssignals vom ODER-Glied auf ein 50% Tastverhältnis bei einer Frequenz von N mal fin.
eine Flankendetektorschaltung für den Empfang des Eingangstaktsignals bei einer Frequenz fin und zur Ausgabe eines monostabilen Impulssignals für jeden Übergangszyklus des Eingangstaktsignals, wobei die monostabilen Impulssignale eine Impulsfolge mit einer Frequenz gleich fin umfassen, mit einem Tastverhältnis von weniger als 50%,
eine Anzahl von N - 1 Tastverhältnis-Steuerpuffern der ersten Stufe, wobei N eine ganze Zahl <= 2 ist, wobei die Tastverhältnis-Steuerpuffer der ersten Stufe für den gleichzeitigen Empfang der monostabilen Impulsfolge von der Flankendetektorschaltung und die Einstellung der monostabilen Impulsfolge auf im voraus festgelegte Tastverhältniswerte der Tastverhältnis-Steuerpuffer der ersten Stufe dienen,
wobei die im voraus festgelegten Tastverhältniswerte 1/N, 2/N, . . ., bzw. N - 1/N sind,
einen Anstiegs- und Abfallflankendetektor für den Empfang eines Ausgangssignals von dem Tastverhältnis-Steuerpuffer der ersten Stufe mit einem Tastverhältnis gleich 1/N, wobei der Anstiegs- und Abfallflankendetektor ein monostabiles Impulssignal für jede Übergangsflanke des 1/N Tastverhältnissignals ausgibt, so daß die monostabilen Impulssignale, die von dem Anstiegs- und Abfallflankendetektor ausgegeben werden, mit einer Frequenz von 2fin erscheinen, gleich dem Zweifachen der Eingangssignalfrequenz fin,
eine Anzahl von N - 2 Abfallflankendetektoren, wenn N < 2, wobei jeder Abfallflankendetektor zum Empfang eines Ausgangssignals von seinem entsprechenden Tastverhältnis-Steuerpuffer der ersten Stufe mit einem Tastverhältnis gleich 2/N, . . ., bzw. N - 1/N dient, wobei jeder Abfallflankendetektor ein monostabiles Impulssignal für jeden Übergangszyklus der 2/N, . . ., N - 1/N Eingangssignale ausgibt, so daß die monostabilen Impulssignale, die von den Abfallflankendetektoren ausgegeben werden, mit einer Frequenz von fin erscheinen, gleich der Eingangssignalsfrequenz,
ein ODER-Glied für den Empfang des Ausgangssignals von dem Anstiegs- und Abfallflankendetektor und, wenn N < 2, auch für den Empfang der Ausgangssignale von den N - 2 Abfallflankendetektoren, wobei das ODER- Glied zur Ausgabe einer Impulsfolge dient, die alle Signale, deren Flanken erfaßt wurden, umfaßt, so daß die Ausgangssignalfrequenz des ODER-Glieds gleich dem N-fachen der Eingangsfrequenz fin ist,
einen 50% Tastverhältnis-Steuerpuffer der zweiten Stufe für den Empfang des Ausgangssignals vom ODER- Glied bei einer Frequenz von N mal fin und zum Einstellen des Ausgangssignals vom ODER-Glied auf ein 50% Tastverhältnis bei einer Frequenz von N mal fin.
2. Schaltung nach Anspruch 1,
dadurch gekennzeichnet, daß
sie für eine 2N-fache Frequenzvervielfachung des
Eingangstaktsignals mit einem Tastverhältnis von 50%
bei Verwendung der doppelten 2 fin anstelle der
einfachen fin-Eingangstaktsignalfrequenz ausgebildet
ist.
3. Schaltung zur Erzeugung eines Takts mit 50%
Tastverhältnis, umfassend:
eine Kristalloszillatorschaltung zur Ausgabe von zwei Taktsignalen, welche dieselbe Frequenz aufweisen, aber 180 Grad phasenverschoben sind,
eine Differentialverstärkerschaltung für den Empfang eines der phasenverschobenen Taktsignale von der Kristalloszillatorschaltung in einem ersten Differentialeingang und für den Empfang des anderen der phasenverschobenen Taktsignale von der Kristalloszillatorschaltung in einem zweiten Differentialeingang,
wobei die Differentialverstärkerschaltung ein Taktsignal mit 50% Tastverhältnis bei der Kristalloszillatorsschaltungsfrequenz ausgibt.
eine Kristalloszillatorschaltung zur Ausgabe von zwei Taktsignalen, welche dieselbe Frequenz aufweisen, aber 180 Grad phasenverschoben sind,
eine Differentialverstärkerschaltung für den Empfang eines der phasenverschobenen Taktsignale von der Kristalloszillatorschaltung in einem ersten Differentialeingang und für den Empfang des anderen der phasenverschobenen Taktsignale von der Kristalloszillatorschaltung in einem zweiten Differentialeingang,
wobei die Differentialverstärkerschaltung ein Taktsignal mit 50% Tastverhältnis bei der Kristalloszillatorsschaltungsfrequenz ausgibt.
4. Verfahren für eine N-fache Frequenzvervielfachung
und einen 50% Tastverhältnis-Ausgleich eines
Eingangstaktsignals, umfassend die Schritte:
- a) Erfassen eines Übergangs pro Zyklus des Eingangstaktsignals und Ausgabe einer ersten Impulsfolge deren Frequenz gleich dem Eingangstaktsignal ist, aber mit einem Tastverhältnis von weniger als 50%,
- b) Aufteilen der ersten Impulsfolge in N - 1 Abzweigungen, wobei das Tastverhältnis jedes Impulsfolgenzweiges auf 1/N, 2/N, . . ., bzw. N - 1/N eingestellt wird, wobei N eine ganze Zahl <= 2 ist,
- c) Erfassen jeder Übergangsflanke des 1/N- Tastverhältniszweiges und Ausgeben einer zweiten Impulsfolge mit einer Frequenz, die gleich dem Zweifachen jener des 1/N-Tastverhältniszweiges ist,
- d) bei N < 2, Erfassen einer Übergangsflanke pro Zyklus der 2/N, . . ., N - 1/N Tastverhältniszweige und Ausgeben einer entsprechenden Impulsfolge für jeden der 2/N, . . ., N - 1/N Tastverhältniszweige, wobei jede der entsprechenden Impulsfolgen eine Frequenz gleich jener der 2/N, . . ., N - 1/N Tastverhältniszweige aufweist,
- e) Kombinieren der zweiten Impulsfolge mit den entsprechenden Impulsfolgen zur Ausgabe einer kombinierten Impulsfolge mit einer Frequenz gleich dem N-fachen der Eingangstaktsignalfrequenz,
- f) Einstellen des Tastverhältnisses der kombinierten Impulsfolge auf ein 50% Tastverhältnis.
5. Schaltung nach Anspruch 3,
dadurch gekennzeichnet, daß
anstelle der einfachen die doppelte
Eingangstaktsignalfrequenz verwendet wird.
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US2684398A | 1998-02-20 | 1998-02-20 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE19822373A1 DE19822373A1 (de) | 1999-08-26 |
DE19822373C2 true DE19822373C2 (de) | 2001-05-31 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19822373A Expired - Lifetime DE19822373C2 (de) | 1998-02-20 | 1998-05-19 | Frequenzvervielfachungsschaltung und -verfahren |
Country Status (2)
Country | Link |
---|---|
US (1) | US6198317B1 (de) |
DE (1) | DE19822373C2 (de) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10319556B3 (de) * | 2003-04-30 | 2004-10-28 | Fujitsu Siemens Computers Gmbh | Oszillatoranordnung und Verfahren zur Erzeugung eines frequenzvervielfachten Ausgangssignals |
DE102004020030A1 (de) * | 2004-04-23 | 2005-11-24 | Infineon Technologies Ag | Testvorrichtung zum Testen einer integrierten Schaltung |
DE102004047719A1 (de) * | 2004-09-30 | 2006-01-26 | Infineon Technologies Ag | Verfahren zum Testen einer zu testenden Schaltungseinheit mit erhöhter Taktfrequenz und Testvorrichtung zur Durchführung des Verfahrens |
DE102005051814A1 (de) * | 2005-10-28 | 2007-05-03 | Infineon Technologies Ag | Elektronische Testvorrichtung mit erhöhter Taktfrequenz und Verfahren zum Erhöhen der Taktfrequenz im Testsystem |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FI20001000A (fi) * | 2000-04-27 | 2001-10-28 | Nokia Mobile Phones Ltd | Menetelmä ja järjestely taajuusmoduloidun signaalin vastaanottamiseksi |
US6278307B1 (en) * | 2000-07-24 | 2001-08-21 | Agere Systems Guardian Corp. | Method and apparatus for 50% duty-cycle programmable divided-down clock with even and odd divisor rates |
DE10041331B4 (de) * | 2000-08-23 | 2004-10-28 | Siemens Ag | Erzeugungsverfahren für einen Ausgabetakt und hiermit korrespondierende Takterzeugungsschaltung |
DE10052144C1 (de) * | 2000-10-20 | 2002-06-13 | Infineon Technologies Ag | Testbare integrierte Schaltung |
US6489817B1 (en) * | 2001-09-26 | 2002-12-03 | Altera Corporation | Clock divider using positive and negative edge triggered state machines |
EP1347630A3 (de) * | 2002-03-20 | 2004-11-03 | Ricoh Company | Gerät und Verfahren zur Bilderzeugung |
US6720806B1 (en) * | 2002-04-25 | 2004-04-13 | Applied Micro Circuits Corporation | Method and circuit for producing a reference frequency signal using a reference frequency doubler having frequency selection controls |
US6741108B1 (en) * | 2002-04-25 | 2004-05-25 | Applied Micro Circuits Corporation | Method and circuit to reduce jitter generation in a PLL using a reference quadrupler and an equalizer |
KR100434501B1 (ko) * | 2002-04-25 | 2004-06-05 | 삼성전자주식회사 | 듀티 정정을 기반으로 하는 주파수 체배기 |
US6756822B1 (en) * | 2002-10-31 | 2004-06-29 | Xilinx, Inc. | Phase detector employing asynchronous level-mode sequential circuitry |
US7696797B1 (en) | 2005-03-31 | 2010-04-13 | Schnaitter William N | Signal generator with output frequency greater than the oscillator frequency |
US7733131B2 (en) * | 2005-07-25 | 2010-06-08 | Mrv Communications, Inc. | Signal presence detector |
CN101258394B (zh) * | 2005-07-29 | 2013-06-12 | 森萨塔科技(常州)有限公司 | 补偿装置及其操作方法 |
US7417480B2 (en) * | 2006-07-14 | 2008-08-26 | International Business Machines Corporation | Duty cycle correction circuit whose operation is largely independent of operating voltage and process |
US7913199B2 (en) * | 2006-07-14 | 2011-03-22 | International Business Machines Corporation | Structure for a duty cycle correction circuit |
KR100903366B1 (ko) * | 2007-11-02 | 2009-06-23 | 주식회사 하이닉스반도체 | 듀티 보정 회로를 가진 반도체 메모리 장치 |
US8108813B2 (en) * | 2007-11-20 | 2012-01-31 | International Business Machines Corporation | Structure for a circuit obtaining desired phase locked loop duty cycle without pre-scaler |
US8381143B2 (en) * | 2008-05-29 | 2013-02-19 | International Business Machines Corporation | Structure for a duty cycle correction circuit |
CN102664608B (zh) * | 2010-12-28 | 2015-03-11 | 博通集成电路(上海)有限公司 | 频率倍增器及频率倍增的方法 |
CN102361453B (zh) * | 2011-08-15 | 2013-01-23 | 中国电子科技集团公司第二十四研究所 | 用于锁相环的高速占空比调节和双端转单端电路 |
US10141921B2 (en) * | 2016-01-19 | 2018-11-27 | Mediatek Inc. | Signal generator using multi-sampling and edge combining and associated signal generating method |
CN117234137B (zh) * | 2023-11-08 | 2024-02-02 | 深圳市航顺芯片技术研发有限公司 | Mcu时钟频率切换电路、mcu和电子设备 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2707263A1 (de) * | 1977-02-19 | 1978-08-24 | Licentia Gmbh | Schaltung zum umformen einer folge beliebig geformter impulse in eine rechteckimpulsfolge mit einem bestimmten, konstanten und frequenzunabhaengigen tastverhaeltnis |
US4439689A (en) * | 1980-12-29 | 1984-03-27 | Henri Chazenfus | Circuit for the control of the cyclic ratio of a periodic pulse signal and device multiplying by 2n of a pulse signal frequency incorporating said control circuit |
US5061907A (en) * | 1991-01-17 | 1991-10-29 | National Semiconductor Corporation | High frequency CMOS VCO with gain constant and duty cycle compensation |
US5081428A (en) * | 1991-03-29 | 1992-01-14 | Codex Corp. | Voltage controlled oscillator having 50% duty cycle clock |
DE4020977C2 (de) * | 1990-07-02 | 1992-08-06 | Bts Broadcast Television Systems Gmbh, 6100 Darmstadt, De |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3974501A (en) * | 1974-12-26 | 1976-08-10 | Rca Corporation | Dual-mode adaptive parameter processor for continuous wave radar ranging systems |
US4479216A (en) | 1982-12-22 | 1984-10-23 | At&T Bell Laboratories | Skew-free clock circuit for integrated circuit chip |
US4831343A (en) | 1988-03-24 | 1989-05-16 | Motorola, Inc. | Crystal clock generator having fifty percent duty cycle |
US5107264A (en) * | 1990-09-26 | 1992-04-21 | International Business Machines Corporation | Digital frequency multiplication and data serialization circuits |
US5926053A (en) * | 1995-12-15 | 1999-07-20 | National Semiconductor Corporation | Selectable clock generation mode |
US6060922A (en) * | 1998-02-20 | 2000-05-09 | Industrial Technology Research Institute | Duty cycle control buffer circuit with selective frequency dividing function |
-
1998
- 1998-05-19 DE DE19822373A patent/DE19822373C2/de not_active Expired - Lifetime
-
1999
- 1999-09-09 US US09/393,232 patent/US6198317B1/en not_active Expired - Lifetime
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2707263A1 (de) * | 1977-02-19 | 1978-08-24 | Licentia Gmbh | Schaltung zum umformen einer folge beliebig geformter impulse in eine rechteckimpulsfolge mit einem bestimmten, konstanten und frequenzunabhaengigen tastverhaeltnis |
US4439689A (en) * | 1980-12-29 | 1984-03-27 | Henri Chazenfus | Circuit for the control of the cyclic ratio of a periodic pulse signal and device multiplying by 2n of a pulse signal frequency incorporating said control circuit |
DE4020977C2 (de) * | 1990-07-02 | 1992-08-06 | Bts Broadcast Television Systems Gmbh, 6100 Darmstadt, De | |
US5061907A (en) * | 1991-01-17 | 1991-10-29 | National Semiconductor Corporation | High frequency CMOS VCO with gain constant and duty cycle compensation |
US5081428A (en) * | 1991-03-29 | 1992-01-14 | Codex Corp. | Voltage controlled oscillator having 50% duty cycle clock |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10319556B3 (de) * | 2003-04-30 | 2004-10-28 | Fujitsu Siemens Computers Gmbh | Oszillatoranordnung und Verfahren zur Erzeugung eines frequenzvervielfachten Ausgangssignals |
DE102004020030A1 (de) * | 2004-04-23 | 2005-11-24 | Infineon Technologies Ag | Testvorrichtung zum Testen einer integrierten Schaltung |
DE102004047719A1 (de) * | 2004-09-30 | 2006-01-26 | Infineon Technologies Ag | Verfahren zum Testen einer zu testenden Schaltungseinheit mit erhöhter Taktfrequenz und Testvorrichtung zur Durchführung des Verfahrens |
DE102005051814A1 (de) * | 2005-10-28 | 2007-05-03 | Infineon Technologies Ag | Elektronische Testvorrichtung mit erhöhter Taktfrequenz und Verfahren zum Erhöhen der Taktfrequenz im Testsystem |
Also Published As
Publication number | Publication date |
---|---|
DE19822373A1 (de) | 1999-08-26 |
US6198317B1 (en) | 2001-03-06 |
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