DE60008688T2 - Frequenzdetektor und Phasenregelkreisschaltung mit einem solchen Detektor - Google Patents

Frequenzdetektor und Phasenregelkreisschaltung mit einem solchen Detektor Download PDF

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Description

  • HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung bezieht sich auf einen Frequenzdetektor und eine phasenverriegelte Regelkreis(PLL-)-Schaltung, die eine Frequenzdifferenz mit Hilfe des Detektors erkennen kann, der in die Schaltung eingebaut ist.
  • Eine PLL-Schaltung ist eine wichtige Schaltung, die heutzutage bei unterschiedlichen Typen von LSI-Systemen Anwendung findet. Eine bekannte PLL-Schaltung enthält einen PLL und einen Frequenzcontroller. Der PLL besteht aus einem Phasendetektor, einer Ladungspumpe, einem Tiefpaßfilter (LPF), einem spannungsgesteuerten Oszillator (VCO) und einem Frequenzteiler. Der Frequenzcontroller dient dazu, eine Frequenzabweichung vom PLL zu entfernen. Wenn im PLL die Verstärkung des VCO verringert wird, um die Rausch-Unempfindlichkeit des PLL zu verbessern, verringert sich der Ausgangsfrequenzbereich des VCO dementsprechend, wodurch der Frequenzverriegelungsbereich des PLL unbeabsichtigt schmaler wird. Um dieses Problem zu vermeiden, ist die PLL-Schaltung nicht nur mit dem Phasendetektor ausgestattet, der die Phasen der Referenz- und der oszillierten Takt-Signale miteinander vergleicht, sondern auch mit dem Frequenzcontroller, der einen Frequenzdetektor enthält, der eine Frequenzdifferenz zwischen diesen Taktsignalen erfaßt. Das bedeutet, die PLL-Schaltung verwendet zwei Rückkopplungs-Regelkreise, um so den Frequenzverriegelungsbereich nicht zu verringern. Insbesondere sollte in diesem Fall der zusätzliche Rückkopplungs- Regelkreis, der durch den Frequenzdetektor ausgebildet ist, eine erhöhte Verstärkung haben, während der ursprüngliche, phasenverriegelte Regelkreis eine verringerte Verstärkung haben sollte.
  • Ein beispielhafter, bekannter Frequenzdetektor wurde von D.H. Wolaver in "Phase-Locked Loop Circuit Design", Abschnitt 4–12, Seite 68–75, Prentice Hall (1991) beschrieben. Der Frequenzdetektor von Wolaver enthält einen Drei-Zustands-Phasendetektor sowie einen ersten und einen zweiten zusätzlichen Detektor, die "Slip-Detektoren" genannt werden. In Abhängigkeit einer Anstiegsflanke eines ersten oder zweiten Eingangstaktsignals wechselt der Phasendetektor zwischen drei Zuständen, wodurch ein erstes und zweites Phasendifferenz-Impulssignal ausgegeben wird. Jedes der Impulssignale repräsentiert eine Phasendifferenz zwischen den beiden Eingangstaktsignalen. Der erste Slip-Detektor enthält zwei kaskadenartige Signalspeicher, die das erste Phasendifferenz-Impulssignal bei seinem Takteingang empfangen, und eine Vorrichtung zum Verzögern des ersten Eingangstaktsignals. Der zweite Slip-Detektor enthält zwei kaskadenartige Signalspeicher, die das zweite Phasendifferenz-Impulssignal bei seinem Takteingang empfangen, und eine Vorrichtung zum Verzögern des zweiten Eingangstaktsignals.
  • Der bekannte Frequenzdetektor verwendet die Phasendifferenz-Impulssignale des Phasendetektors als Taktsignale zum Aktivieren der Ausgangszustands-Signalspeicher der Slip-Detektoren. Wenn die Impulsbreite der Phasendifferenz-Impulssignale zu schmal ist, um die Ausgangszustands-Signalspeicher der Slipdetektoren einzustellen, wird demzufolge die Frequenzdifferenz fehlerhaft ermittelt.
  • Darüber hinaus benötigt jede der Verzögerungsvorrichtungen für die Slip-Detektoren eine große Zahl von Wechselrichtern. Demzufolge können diese Wechselrichter Rauschen erzeugen und den Betrieb der PLL-Schaltung nachteilig beeinflussen. Weiterhin sollte die Verzögerung derart strikt gesteuert werden, daß der Betriebsbereich der PLL-Schaltung begrenzt werden könnte.
  • ÜBERSICHT ÜBER DIE ERFINDUNG
  • Ziel der vorliegenden Erfindung ist es daher, einen Frequenzdetektor anzugeben, der unter Verwendung eines weitaus einfacheren Schaltungsaufbaus ausgebildet werden kann und dennoch keine derartig strikte Steuerung erfordert.
  • Ein weiteres Ziel der vorliegenden Erfindung besteht darin, eine phasenverriegelte Regelkreisschaltung anzugeben, die eine Frequenzdifferenz mit Hilfe des eingebauten Frequenzdetektors erfassen kann.
  • Um diese Ziele zu erreichen, ist ein Frequenzdetektor gemäß der vorliegenden Erfindung dadurch realisiert, daß lediglich der erste und zweite Signalspeicher mit einem Drei-Zustands-Phasendetektor des bekannten Typs verbunden sind.
  • Insbesondere enthält bei der vorliegenden Erfindung der Drei-Zustands-Phasendetektor einen ersten und zweiten Eingangsanschluß sowie einen ersten und zweiten Ausgangsanschluß. Um eine Phasendifferenz zwischen ersten und zweiten Eingangstaktsignalen zu erfassen, die dem ersten bzw. dem zweiten Eingangsanschluß zugeführt werden, gibt der Phasendetektor erste und zweite Phasendifferenz-Impulssignale durch den ersten bzw. zweiten Ausgangsanschluß aus, indem er zwischen den drei folgenden Zuständen wechselt. Wenn eine effektive Flanke des ersten Eingangstaktsignals dem Phasendetektor in einem neutralen Zustand zugeführt wird, wird der Phasendetektor so eingestellt, daß er in einen ersten Phasenerfassungszustand wechselt. Wenn eine effektive Flanke des zweiten Eingangstaktsignals dem Phasendetektor in einem neutralen Zustand zugeführt wird, wird der Phasendetektor so eingestellt, daß er in einen zweiten Phasenerfassungszustand wechselt. Wenn effektive Flanken des ersten und des zweiten Eingangstaktsignals dem Phasendetektor in dieser oder umgekehrter Reihenfolge zugeführt werden, dann wird ein Rücksetzsignal erzeugt und der Phasendetektor rückgesetzt, worauf er in den neutralen Zustand in Abhängigkeit des Rücksetzsignals zurückkehrt. Der erste Signalspeicher speichert das Signal, das durch den ersten Ausgangsanschluß des Phasendetektors ausgegeben wurde, in Abhängigkeit einer effektiven Flanke des ersten Eingangstaktsignals und wird in Abhängigkeit des Rücksetzsignals des Phasendetektors zurückgesetzt. Der erste Signalspeicher gibt ein erstes Frequenzdifferenz-Impuls signal aus, sofern zwei Flanken des ersten Eingangstaktsignals dem Phasendetektor nacheinander zugeführt wurden, wobei keine effektiven Flanken des zweiten Eingangstaktsignals zwischen den beiden Flanken vorhanden waren. Der zweite Signalspeicher speichert das Signal, das durch den zweiten Ausgangsanschluß des Phasendetektors ausgegeben wurde, in Abhängigkeit einer effektiven Flanke des zweiten Eingangstaktsignals und wird in Abhängigkeit des Rücksetzsignals des Phasendetektors rückgesetzt. Der zweite Signalspeicher gibt ein zweites Frequenzdifferenz-Impulssignal aus, wenn zwei Flanken des zweiten Eingangstaktsignals dem Phasendetektor nacheinander zugeführt wurden, wobei keine effektiven Flanken des ersten Eingangstaktsignals zwischen den beiden Flanken vorhanden waren.
  • Gemäß der vorliegenden Erfindung kann ein Frequenzdetektor dadurch ausgeführt werden, daß lediglich zwei Signalspeicher mit einem Drei-Zustands-Phasendetektor des bekannten Typs verbunden sind. Somit kann der Frequenzdetektor der vorliegenden Erfindung aus einer weitaus geringeren Schaltkreisgröße hergestellt werden, als der bekannte Typ von Wolaver. Darüber hinaus werden gemäß der vorliegenden Erfindung die Phasendifferenz-Impulssignale, die aus dem Dreizustands-Phasendetektor ausgegeben werden, nicht als Taktsignale verwendet, die die Erstzustands-Signalspeicher der Slip-Detektoren aktivieren, wie dies beim bekannten Frequenzdetektor von Wolaver der Fall ist. Anstelle dessen werden bei der vorliegenden Erfindung die Eingangstaktsignale für den Phasendetektor auch als Taktsignale zum Aktivieren der zwei zusätzlichen Signalspeicher verwendet. Somit kann der Betrieb des Frequenzdetektors beispielsweise selbst ohne Steuerung von Verzögerungen stabilisiert werden. Das heißt, der Frequenzdetektor der Erfindung kann vorteilhaft wesentlich einfacher ausgebildet werden und dennoch stabiler arbeiten als der bekannte Frequenzdetektor von Wolaver.
  • Ein der vorliegenden Erfindung ähnlicher Frequenzdetektor wurde von R.C. Den Dulk in "Digital Fast Aquisition Method For Phase-Lock Loops", "Electronic Letters", Vol. 24, No. 17, Seite 1079–1080 und "Digital PLL Lock-Detection Circuit", "Electronic Letters", Vol. 14, No. 24, Seite 880–882 beschrieben. Die vorliegende Erfindung unterscheidet sich von diesem bekannten Aufbau dadurch, daß die beiden zusätzlichen Signalspeicher der vorliegenden Erfindung durch dasselbe Rücksetzsignal zurückgesetzt werden, wie es verwendet wird, um die Ausgangszustands-Signalspeicher rückzusetzen, wohingegen sich beim Aufbau von Den Dulk die beiden zusätzlichen Signalspeicher selbst zurücksetzen. Der Aufbau von Den Dulk führt zu einem kurzen Impuls, der pro Zyklus-Slip erzeugt wird, wohingegen die vorliegende Erfindung einen einzigen Impuls erzeugt, dessen Länge proportional zur Größe des Zyklus-Slips ist.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein Blockschaltbild, das einen Aufbau einer PLL-Schaltung gemäß der vorliegenden Erfindung zeigt.
  • 2 ist ein Blockschaltbild, das eine detaillierte Konfiguration des Frequenzdetektors aus 1 darstellt.
  • 3 ist ein Diagramm, das den Zustandsübergang des Drei-Zustands-Phasendetektors aus 2 zeigt.
  • 4 ist ein Blockschaltbild einer alternativen Konfiguration für den PLL-Schaltkreis der vorliegenden Erfindung.
  • 5 ist ein Blockschaltbild, das einen detaillierten Aufbau des Frequenzdetektors von 4 darstellt.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Im folgenden werden bevorzugte Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben.
  • 1 zeigt einen beispielhaften Aufbau eines PLL-Schaltkreises gemäß der vorliegenden Erfindung. Wie es in 1 dargestellt ist, enthält der PLL-Schaltkreis einen Drei-Zustands-Phasendetektor 10, eine erste Ladungspumpe 11, ein LPF 12, einen VCO und einen Frequenzteiler 14, die zusammen einen PLL bilden. Die PLL-Schaltung aus 1 enthält weiterhin einen Frequenz-Controller 15 zum Beseitigen einer Frequenzabweichung vom PLL. Das bedeutet, der PLL-Schalt kreis hat Frequenzdifferenz-Erfassungseigenschaften. Der Frequenz-Controller 15 beinhaltet einen Frequenzdetektor 20 und eine zweite Ladungspumpe 21. Der Frequenzdetektor 20 empfängt ein Referenztaktsignal für den PLL und ein oszilliertes Taktsignal, dessen Frequenz bereits geteilt ist, als erstes bzw. zweites Eingangstaktsignal R und V. Die zweite Ladungspumpe 21 empfängt die Ausgaben des Frequenzdetektors 20 durch zwei Anschlüsse SU und SD und steuert die Oszillationsfrequenz des PLL in Abhängigkeit dieser Ausgaben.
  • 2 zeigt einen detaillierten Aufbau des Frequenzdetektors 20 aus 1. Der Frequenzdetektor 20 enthält einen Drei-Zustands-Phasendetektor 40, zwei Signalspeicher 50 und 51 und zwei isolierte Impulsgeneratoren 60 und 61.
  • Wie in 2 gezeigt, enthält der Drei-Zustands-Phasendetektor 40 einen ersten und zweiten Eingangsanschluß sowie einen ersten und zweiten Ausgangsanschluß. Um die Phasendifferenz zwischen den Eingangs-R/V-Signalen, die dem ersten und zweiten Eingangsanschluß zugeführt werden, zu erfassen, gibt der Phasendetektor 40 ein erstes und zweites Phasendifferenz-Impulssignal VU und VD durch den ersten bzw. zweiten Ausgangsanschluß aus, indem er zwischen den folgenden drei Zuständen wechselt. Wenn eine Anstiegsflanke des eingegebenen R-Signals dem Phasendetektor 40 in einem neutralen Zustand zugeführt wird, dann wird der Detektor 40 so eingestellt, daß er in einen ersten Phasenerfassungszustand wechselt. Wenn eine Anstiegsflanke des eingegebenen V-Signals dem Phasendetektor 40 im neutralen Zustand zugeführt wird, dann wird der Detektor 40 derart eingestellt, daß er in einen zweiten Phasenerfassungszustand wechselt. Und wenn die Anstiegsflanken der eingegebenen R/V-Signale dem Phasendetektor 40 in dieser Reihenfolge oder umgekehrt zugeführt werden, dann wird ein Rücksetzsignal RST erzeugt und der Detektor 40 rückgesetzt, worauf dieser in den neutralen Zustand in Abhängigkeit des RST-Signals zurückkehrt. Wie in 2 gezeigt, enthält der Phasendetektor 40 zwei Signalspeicher 41 und 42 und ein NAND-Gate 43.
  • Der Signalspeicher 50 speichert das VU-Signal in Abhängigkeit einer Anstiegsflanke des Eingangs-R-Signals und wird in Abhängigkeit des RST-Signals derart zurückgesetzt, daß er ein erstes Frequenzdifferenz-Impulssignal QU ausgibt, sofern zwei Flanken des eingegebenen R-Signals nacheinander zugeführt wurden, wobei keine Anstiegsflanken des Eingangs-V-Signals zwischen diesen Flanken vorhanden waren. Das bedeutet, dieser Signalspeicher 50 und der Signalspeicher 41 im Phasendetektor 40 bilden zusammen ein Verschieberegister. Der isolierte Impulsgenerator 60 ist eine Schaltung, um die Impulsbreite des QU-Signals konstant zu gestalten und anschließend das QU-Signal mit der konstanten Breite an den SU-Anschluß auszugeben. Beispielsweise kann dieser Impulsgenerator 60 ein monostabiler Multivibrator sein.
  • Der Signalspeicher 51 speichert das VD-Signal in Abhängigkeit einer Anstiegsflanke des eingegebenen V-Signals und wird in Abhängigkeit des RST-Signals derart zurückgesetzt, daß er ein zweites Frequenzdifferenz-Impulssignal QD ausgibt, sofern zwei Flanken des eingegebenen V-Signals nacheinander zugeführt wurden, wobei sich keine Anstiegsflanken des eingegebenen R-Signals zwischen diesen Flanken befand. Das bedeutet, dieser Signalspeicher 51 und der Signalspeicher 42 im Phasendetektor 40 bilden zusammen ein Verschieberegister. Der isolierte Impulsgenerator 61 ist eine Schaltung, die die Impulsbreite des QD-Signals konstant gestaltet und anschließend das QD-Signal mit der konstanten Breite an den SD-Anschluß ausgibt. Beispielsweise kann der Impulsgenerator 61 ebenfalls ein monostabiler Multivibrator sein.
  • 3 zeigt die Zustandsübergänge des Drei-Zustands-Phasendetektors 40 aus 2. Der erste, zweite und dritte Zustand, die in 3 dargestellt sind, entsprechen dem neutralen, dem ersten Phasenerfassungs- bzw. dem zweiten Phasenerfassungszustand. Das heißt, der Frequenzdetektor 20, der in 2 dargestellt ist, erfaßt die Zustandsübergänge, die mit den Strichlinienpfeilen in 3 dargestellt sind. Wie aus 3 zu erkennen, tritt einer dieser zu erfassenden Übergänge auf, wo zwei Anstiegsflanken des eingegebenen R-Signals nacheinander aufgetreten sind, während der andere Auftritt, wo zwei Anstiegsflanken des eingegebenen V-Signals nacheinander aufgetreten sind.
  • Das heißt, wo sich die Frequenzen der Eingangs-R/V-Signale voneinander unterscheiden, können Anstiegsflanken eines dieser R/V-Signale zweimal hintereinander auftreten, während keine Anstiegsflanken des anderen Signals auftreten.
  • Anschließend gibt der Frequenzdetektor 20, der in 20 gezeigt ist, ein Hochpegel(oder H-Pegel-)-Signal in einem logischen "1"-Zustand, wodurch gekennzeichnet ist, daß eine Frequenzdifferenz erfaßt wurde, als QU- oder QD-Signal aus.
  • Wenn es andererseits keine Frequenzdifferenz zwischen den Eingangs-R/V-Signalen gibt, können die Anstiegsflanken eines dieser R/V-Signale nicht zweimal hintereinander auftreten, wobei keine Anstiegsflanken des anderen Signals auftreten. Mit anderen Worten, sollte jeder einzelnen Anstiegsflanke des Eingangs-R-Signals eine Anstiegsflanke des Eingangs-V-Signals folgen. Oder sobald eine Anstiegsflanke des Eingangs-V-Signals aufgetreten ist, sollte als nächstes immer eine Anstiegsflanke des Eingangs-R-Signals erscheinen. Demzufolge kehrt der Drei-Zustands-Phasendetektor 40 immer in den neutralen Zustand innerhalb eines Zykluszeitraumes zurück. Und wenn der Detektor 40 in den neutralen Zustand wechselt, gibt das NAND-Gate 43 das RST-Signal aus, wodurch alle vier Signalspeicher 41, 42, 50 und 51 gelöscht werden. Somit wird das QU- oder QD-Signal in einem logischen "1"-Zustand nicht ausgegeben.
  • Wie zu sehen, kann der Frequenzdetektor 20 aus 20 eine Schaltkreisgröße haben, die weitaus geringer ist als die bekannte. Da darüber hinaus die Eingangstaktsignale R/V für den Dreiphasendetektor 40 ebenfalls als Aktivierungstaktsignale für die zusätzlichen Signalspeicher 50 und 51 verwendet werden, kann der Betrieb des Frequenzdetektors 20 beispielsweise ohne Steuern der Verzögerungen stabilisiert werden. Die Impulsbreiten der QU- und QD-Signale können sich jedoch in großem Maße in Abhängigkeit der Frequenzen der Eingangs-R/V-Signale oder einer Frequenzdifferenz zwischen den R/V-Signalen ändern. Somit sind beim Beispiel, das in 2 gezeigt ist, die isolierten Impulsgeneratoren 60 und 61 hinzugefügt, um eine derart drastische Änderung der Ausgabeimpulsbreiten an den SU/SD-Anschlüssen zu verhindern. In dieser Weise kann das Ansprechverhalten der PLL-Schaltung stabilisiert werden.
  • Die PLL-Schaltung, die in 1 dargestellt ist, verfügt über zwei Regelkreise, d.h. den phasenverriegelten Regelkreis, der durch den Drei-Zustands-Phasendetektor 10 und die erste Ladungspumpe 11 verläuft, und einen Frequenzsteuer-Regel kreis, der durch den Frequenzdetektor 20 und die zweite Ladungspumpe 21 verläuft. Demzufolge können die Verstärkungen dieser beiden Regelkreise unabhängig eingestellt werden. Das bedeutet, selbst wenn die Verstärkung des PLL abnimmt, nimmt der Verriegelungsbereich der PLL-Schaltung nicht dementsprechend ab. Somit kann bei der PLL-Schaltung aus 1 nicht nur deren Rausch-Unempfindlichkeit verbessert werden, indem die Regelkreisverstärkung des PLL verbessert wird, sondern auch deren Verriegelungsbereich verbreitert werden.
  • 4 zeigt einen alternativen Aufbau für die PLL-Schaltung der vorliegenden Erfindung. Bei der PLL-Schaltung, die in 4 gezeigt ist, ist der Frequenzcontroller 15 aus 1 durch einen Frequenzcontroller 16 eines anderen Aufbaus ersetzt. Wie in 4 gezeigt, enthält der Frequenzcontroller 16 einen Frequenzdetektor 30, eine Aufwärts-/Abwärts-Zähleinrichtung 31, einen Digital-zu-Analog-Wandler (DAC) 32 und eine Addiereinrichtung 33. Der Frequenzdetektor 30 empfängt ein Referenztaktsignal für den PLL und ein oszilliertes Taktsignal, dessen Frequenz bereits geteilt ist, als erstes bzw. zweites Eingangstaktsignal R und V. Die Aufwärts-/Abwärts-Zähleinrichtung 31 empfängt die Ausgaben des Frequenzdetektors 30 durch Anschlüsse SU und SD und aktualisiert ihren Zählwert in Abhängigkeit dieser Ausgaben. Der DAC 32 führt eine Analogsteuerung der Oszillationsfrequenz des PLL gemäß dem Zählwert der Aufwärts/Abwärtszähleinrichtung 31 aus. Zudem wird bei der Konfiguration, die in 4 dargestellt ist, das oszillierte Taktsignal, dessen Frequenz noch nicht geteilt ist, dem Frequenzdetektor 30, der Aufwärts-/Abwärts-Zähleinrichtung 31 und dem DAC 32 zugeführt. In 4 kennzeichnet CK ein drittes Taktsignal, das in den Frequenzdetektor 30 eingegeben wird.
  • 5 stellt eine detaillierte Konfiguration für den Frequenzdetektor 30 aus 4 dar. Beim Frequenzdetektor 30, der in 5 gezeigt ist, sind die isolierten Impulsgeneratoren 60 und 61 aus 2 durch eine erste und zweite Zähleinrichtung 70 bzw. 71 ersetzt. Die erste Zähleinrichtung 70 beginnt das Zählen der Impulszahl des Eingangs-CK-Signals in Abhängigkeit des Ausgangs-QU-Signals des Signalspeichers 50. Und wenn ihr Zählwert eine vorbestimmte Zahl erreicht hat, wird die Zähleinrichtung 70 intern zurückgesetzt. Die zweite Zähleinrichtung 71 beginnt das Zählen der Impulszahl des Eingangs-CK-Signals in Abhängigkeit des Ausgangs-QD-Signals des Signalspeichers 51. Und wenn ihr Zählwert eine vorbestimmte Zahl erreicht hat, wird die Zähleinrichtung 71 ebenfalls intern zurückgesetzt. Die Ausgaben dieser beiden Zähleinrichtungen 70 und 71 werden an die Aufwärts-/Abwärts-Zähleinrichtung 31 jeweils über die SU/SD-Anschlüsse weitergeleitet.
  • Wenn beim Frequenzdetektor 30, der in 5 gezeigt ist, der Signalspeicher 50 oder 51 eine Frequenzdifferenz erfaßt, wird das Frequenzdifferenz-Impulssignal QU oder QD als Startimpuls in die erste oder zweite Zähleinrichtung 70 oder 71 eingegeben. Somit beginnt bei Empfang des Startimpulses QU oder QD die erste oder zweite Zähleinrichtung 70 oder 71 mit dem Zählen der Zahl von Impulsen des Eingangs-CK-Signals. Das oszillierte Taktsignal CK (dessen Frequenz noch nicht geteilt wurde) des VCO 13 hat normalerweise eine Frequenz, die weitaus höher ist als jene des Eingangstaktsignals R oder V für den Frequenzdetektor. Demzufolge kann das oszillierte Taktsignal CK ein aktivierendes Taktsignal für die erste und zweite Zähleinrichtung 70 und 71 sein. Wenngleich jedes andere, beliebige Taktsignal als aktivierendes Taktsignal verwendet werden kann, ist es am einfachsten, das oszillierte Taktsignal des VCO 13 als das aktivierende Taktsignal zu verwenden. Wenn ihr Zählwert eines vorbestimmte Zahl erreicht, stellt sich die erste oder zweite Zähleinrichtung 70 oder 71 selbst zurück und stoppt die Zählung. Demzufolge kann durch Einstellen des vorbestimmten Zählwertes auf eine willkürlich Zahl die Frequenzverstärkung eingestellt werden. Auf diese Weise kann der Frequenzdetektor 30, der in 5 gezeigt ist, auf einfache Weise mit einer digitalen Schaltung auf einer nachfolgenden Stufe verbunden werden, indem das Ausgangssignal digital getaktet (oder ein Zählwert desselben ausgegeben) wird.
  • Wie beim Beispiel, das in 1 dargestellt ist, hat die PLL-Schaltung, die in 4 gezeigt ist, ebenfalls zwei Regelkreise (d.h. den phasenverriegelten Regelkreis und den Frequenzsteuer-Regelkreis), deren Regelkreisverstärkungen unabhängig eingestellt werden können. Bei der Konfiguration, die in 4 gezeigt ist, hat jedoch der Frequenzsteuer-Regelkreis einen Frequenzdetektor 30, eine Aufwärts/Abwärts-Zähleinrichtung 31 und einen DAC 32. Das digitale Taktsignal, das vom Frequenzdetektor 30 ausgegeben wird, erhöht oder verringert den Zählwert der Aufwärts-/Abwärtszähleinrichtung 31, wodurch schließlich die Ausgabe des DAC 32 und die Oszillationsfrequenz des VCO 13 geändert werden. Das bedeutet, der Frequenzsteuer-Regelkreis in 4 wird digital gesteuert. Demzufolge kann im Vergleich zu einem Steuerregelkreis, der aus analogen Schaltkreisen besteht, der Frequenzsteuer-Regelkreis aus 4 die Rausch-Unempfindlichkeit der PLL-Schaltung verbessern.

Claims (5)

  1. Frequenzdetektor, enthaltend: einen Drei-Zustands-Phasendetektor (40), der einen ersten und zweiten Eingangsanschluß (R, V) sowie einen ersten und zweiten Ausgangsanschluß (VU, VD) enthält, wobei der Phasendetektor zum Erfassen einer Phasendifferenz zwischen ersten und zweiten Eingangstaktsignalen, die dem ersten bzw. zweiten Eingangsanschluß (R, V) zugeführt werden, erste und zweite Phasendifferenz-Impulssignale durch den ersten bzw. zweiten Ausgangsanschluß (VU, VD) ausgibt, indem er zwischen den drei Zuständen derart wechselt, daß: wenn eine effektive Flanke des ersten Eingangstaktsignals dem Phasendetektor in einem neutralen Zustand zugeführt wird, der Phasendetektor so eingestellt wird, daß er in einen ersten Phasenerfassungszustand wechselt, wenn eine effektive Flanke des zweiten Eingangstaktsignals dem Phasendetektor in einem neutralen Zustand zugeführt wird, der Phasendetektor so eingestellt wird, daß er in einen zweiten Phasenerfassungszustand wechselt und wenn effektive Flanken des ersten und des zweiten Eingangstaktsignals dem Phasendetektor in dieser oder umgekehrter Reihenfolge zugeführt werden, ein Rücksetzsignal (RST) erzeugt wird und der Phasendetektor rückgesetzt wird und in den neutralen Zustand in Abhängigkeit des Rücksetzsignals zurückkehrt; einen ersten Signalspeicher (50), der das Signal, das durch den ersten Ausgangsanschluß (VU) ausgegeben wurde, in Abhängigkeit einer effektiven Flanke des ersten Eingangstaktsignals speichert und der in Abhängigkeit des Rücksetzsignals (RST) rückgesetzt wird, wobei der erste Signalspeicher (50) ein erstes Frequenzdifferenz-Impulssignal (QU) ausgibt, sofern zwei Flanken des ersten Eingangstaktsignals dem Phasendetektor nacheinander zugeführt wurden, wobei keine effektiven Flanken des zweiten Eingangstaktsignals zwischen den beiden Flanken vorhanden waren, und einen zweiten Signalsspeicher (51), der das Signal, das durch den zweiten Ausgangsanschluß (VD) ausgegeben wurde, in Abhängigkeit einer effektiven Flanke des zweiten Eingangstaktsignals speichert und der in Abhängigkeit des Rücksetzsignals (RST) rückgesetzt wird, wobei der zweite Signalspeicher (51) ein zweites Frequenzdifferenz-Impulssignal (QD) ausgibt, sofern zwei Flanken des zweiten Eingangstaktsignals dem Phasendetektor nacheinander zugeführt wurden, wobei keine effektiven Flanken des ersten Eingangstaktsignals zwischen den beiden Flanken vorhanden waren.
  2. Frequenzdetektor nach Anspruch 1, weiterhin enthaltend einen Schaltkreis, der die Impulsbreiten des ersten und des zweiten Frequenzdifferenz-Impulssignals konstant macht und anschließend das erste und zweite Frequenzdifferenz-Impulssignal mit den konstanten Breiten ausgibt.
  3. Frequenzdetektor nach Anspruch 1, weiterhin enthaltend: eine erste Zähleinrichtung, die das Zählen der Impulse eines dritten Eingangstaktsignals in Abhängigkeit des ersten Frequenzdifferenz-Impulssignals beginnt, und die rückgesetzt wird, wenn die erste Zähleinrichtung eine vorbestimmte Zahl gezählt hat, und eine zweite Zähleinrichtung, die das Zählen der Impulse des dritten Eingangstaktsignals in Abhängigkeit des zweiten Frequenzdifferenz-Impulssignals beginnt, und die rückgesetzt wird, wenn die zweite Zähleinrichtung eine weitere vorbestimmte Zahl gezählt hat.
  4. Phasenverriegelte Regelkreisschaltung, enthaltend: einen phasenverriegelten Regelkreis und einen Frequenzcontroller zum Beseitigen einer Frequenzabweichung vom phasenverriegelten Regelkreis; einen Frequenzdetektor nach Anspruch 2 zum Empfangen von Referenztaktsignalen und oszillierten Taktsignalen vom phasenverriegelten Regelkreis als erstes bzw. zweites Eingangstaktsignal, und eine Ladungspumpe zum Steuern einer Oszillationsfrequenz des phasenverriegelten Regelkreises in Abhängigkeit des ersten und zweiten Frequenzdifferenz-Impulssignals, die aus dem Frequenzdetektor ausgegeben wurden.
  5. Phasenverriegelte Regelkreisschaltung, enthaltend: einen phasenverriegelten Regelkreis und einen Frequenzcontroller zum Beseitigen einer Frequenzabweichung vom phasenverriegelten Regelkreis, wobei der Frequenzcontroller enthält: einen Frequenzdetektor nach Anspruch 3, der Referenztaktsignale und oszillierte Taktsignale für den phasenverriegelten Regelkreis als erstes bzw. zweites Eingangstaktsignal empfängt; eine Aufwärts-/Abwärtszähleinrichtung zum Aktualisieren einer Zählgröße in Abhängigkeit der Ausgaben der ersten und zweiten Zähleinrichtung des Frequenzdetektors, und einen Digital-zu-Analog-Wandler, der eine analoge Steuerung über einer Oszillationsfrequenz des phasenverriegelten Regelkreises in Übereinstimmung mit der Zählgröße der Aufwärts-/Abwärtszähleinrichtung ausführt.
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