DE4423546A1 - Initialisierungssignal-Erzeugungsschaltkreis einer Halbleiter-Speichervorrichtung für eine integrierte Schaltung - Google Patents

Initialisierungssignal-Erzeugungsschaltkreis einer Halbleiter-Speichervorrichtung für eine integrierte Schaltung

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Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichervor­ richtung und insbesondere auf einen Initialisierungssignal-Erzeugungs­ schaltkreis einer Halbleiter-Speichervorrichtung für eine integrierte Schaltung (einen Mikrochip).
In einer Halbleiter-Speichervorrichtung wird allgemein während der Einschaltung einer Versorgungsspannung ein Chip-Initialisierungs­ signal-Erzeugungsschaltkreis zur Initialisierung von Schaltkreisen innerhalb der Halbleiter-Speichervorrichtung verwendet. Dieser Chip-Initialisierungssignal-Erzeugungsschaltkreis besteht aus einem Zeitverzögerungsschaltkreis, der einen Kondensator und einen Widerstand und einen Wandler besitzt, der mit dem Zeitverzögerungsschaltkreis gekoppelt ist. Typischerweise setzt der Wandler einen CMOS-(Complemen­ tary Metal Oxide Semiconductor) Wandler ein. Der Kondensator und der Widerstand verzögern ein Signal um eine vorgegebene Zeit eines RC-Ver­ zögerungsglieds. Der Chip-Initialisierungssignal-Erzeugungsschaltkreis, der in der vorstehend angegebenen Art und Weise aufgebaut ist, empfängt ein Signal zur Ermittlung eines Versorgungsspannungspegels und einer Einschaltzeit und wandelt diese Signale über den Wandler in ein logi­ sches Signal, wodurch die Schaltkreise innerhalb der Halbleiter-Spei­ chervorrichtung initialisiert werden.
Fig. 5 stellt einen herkömmlichen Chip-Initialisierungssignal-Erzeu­ gungsschaltkreis dar. Ein Zeitverzögerungsschaltkreis 105 besteht aus einem diodenverbundenen PMOS-Transistor 5, der zwischen einer Versor­ gungsspannung und einem Ausgangsknotenpunkt N1 verbunden ist, und aus einem Kondensator 10, der zwischen dem Ausgangsknotenpunkt N1 und einem Grundpotential bzw. Massepotential verbunden ist. Ein erster Wand­ dler 110 umfaßt einen PMOS-Transistor 15 und einen NMOS-Transistor 20, wobei die Gates bzw. Gatter gemeinsam mit dem Ausgangsknotenpunkt N1 verbunden sind. Ein zweiter Wandler 25 nimmt das Ausgangssignal des ersten Wandlers 110 auf und erzeugt ein geformtes Chip-Initialisierungssignal ΦVCCH.
In einem solchen Chip-Initialisierungssignal-Erzeugungsschaltkreis sollte ein angelegter Versorgungsspannungspegel ausreichend angehoben werden, um vollständig innere Schaltkreise nach dem Einschalten zu betreiben und um diese Betriebsweise zu garantieren, wobei ein RC-Ver­ zögerungsschaltkreis, der aus dem diodenverbundenen PMOS-Transistor 5 und dem NMOS-Transistor 10 besteht, vorhanden sein sollte.
Wenn die Versorgungsspannung angelegt wird, wird der Versorgungsspan­ nungspegel stufenweise angehoben und Ladungen werden in dem Knoten­ punkt N1 nach der RC-Verzögerung gespeichert, die durch den diodenver­ bundenen PMOS-Transistor 5 und den NMOS-Kondensator 10 bewirkt wird. Dann wird der Knotenpunkt N1 auf einen logischen "high"-Zustand ge­ setzt. In einem Initialisierungszustand wird das Chip-Initialisierungs­ signal ΦVCCH auf einen logischen "low-Zustand" gesetzt. Nach einer vorgegebenen Zeitdauer steigen, wenn der Versorgungsspannungspegel ausreichend angehoben ist, die Ladungen, die in dem Knotenpunkt N1 gespeichert sind, an und der Knotenpunkt N1 wird auf einen logischen "high"-Zustand gesetzt. Dann wird das Chip-Initialisierungssi­ gnal ΦVCCH eines logischen "high"-Zustands erzeugt, wodurch die Schaltkreise innerhalb der Halbleiter-Speichervorrichtung initialisiert werden. Dies bedeutet, daß, wenn die Versorgungsspannung auf einen konstanten Pegel angehoben wird, der Knotenpunkt N1 auf einen logischen "high"-Zustand gesetzt wird, und eine Spannung, die auf den logischen "high"-Zustand gesetzt ist, wird durch den PMOS-Transistor 5 einer Widerstandskomponenten, der Kapazität des Kondensators 10 und einen Schaltpunktpegel des Wandlers 110 bestimmt.
Allerdings kann, wenn es eine lange Zeit in Anspruch nimmt, z. B. 30 ms, um die Versorgungsspannung nach dem Einschalten auf einen vollen Ver­ sorgungsspannungspegel anzuheben, das Chip-Initialisierungssignal ΦVCCH erzeugt werden, bevor die Versorgungsspannung auf den vollen Versor­ gungsspannungspegel angehoben ist, was zu einer Fehlfunktion führt. Der Grund ist derjenige, daß dann, auch wenn der Versorgungsspannungspe­ gel, der nach dem Einschalten zugeführt wird, niedrig ist, eine Ein­ schaltzeit lang genug wird, um genügend Ladungen in dem Knotenpunkt N1 zu speichern.
Zusammenfassung der Erfindung
Es ist eine Aufgabe der vorliegenden Erfindung, einen Chip-Initiali­ sierungssignal-Erzeugungsschaltkreis einer Halbleiter-Speichervorrich­ tung zu schaffen, die ein Chip-Initialisierungssignal erzeugt, nachdem ein Versorgungsspannungspegel ausreichend angehoben ist.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, einen Chip-Ini­ tialisierungssignal-Erzeugungsschaltkreis einer Halbleiter-Speichervor­ richtung zu schaffen, die eine Fehlfunktion der Halbleiter-Speichervor­ richtung durch eine stabile Erzeugung eines Chip-Initialisierungssi­ gnals verhindern kann.
Gemäß einem Gedanken der vorliegenden Erfindung umfaßt ein Chip-Ini­ tialisierungssignal-Erzeugungsschaltkreis zum Initialisieren von Schaltkreisen innerhalb einer Halbleiter-Speichervorrichtung, wenn eine Versorgungsspannung angelegt wird, einen Verzögerungsschaltkreis zur Aufnahme der Versorgungsspannung und zur Erzeugung eines Ausgangssi­ gnals nach einer vorgegebenen Zeit, einen ersten invertierenden Schalt­ kreis zur Aufnahme des Ausgangssignals des Verzögerungsschaltkreises und zur Erzeugung eines ersten invertierenden Signals, einen Schalt­ punktpegel anhebenden Schaltkreis zum Anheben eines Schaltpunktpegels des ersten invertierenden Schaltkreises, einen zweiten invertierenden Schaltkreis zur Aufnahme des ersten invertierenden Signals und zur Erzeugung eines zweiten invertierenden Signals, einen Gleichstromdurch­ gangsweg-Unterbrechungsschaltkreis zum Unterbrechen eines Gleichstrom­ durchgangswegs, der in dem zweiten invertierenden Schaltkreis gebildet wird, und einen Pufferschaltkreis zur Aufnahme des zweiten invertieren­ den Signals und zur Erzeugung eines geformten Chip-Initialisierungssi­ gnals.
Die vorliegende Erfindung wird genauer in den nachfolgenden Absätzen unter Bezugnahme auf die Zeichnungen beschrieben, die nur beispielhaft beigefügt sind.
Kurze Beschreibung der Zeichnungen
Fig. 1 zeigt ein Schaltkreisdiagramm, das einen Chip-Initialisierungs­ signal-Erzeugungsschaltkreis gemäß der vorliegenden Erfindung darstellt;
Fig. 2 zeigt ein Schaltkreisdiagramm, das einen Chip-Initialisierungs­ signal-Erzeugungsschaltkreis gemäß einer Ausführungsform der vorliegen­ den Erfindung darstellt;
Fig. 3 zeigt ein Schaltkreisdiagramm, das einen Chip-Initialisierungs­ signal-Erzeugungsschaltkreis darstellt, der bei der vorliegenden Erfin­ dung angewandt wird;
Fig. 4A und 4B zeigen Simulationsablaufdiagramme jeweils bevor und nachdem ein diodenverbundener NMOS-Transistor zu dem Chip-Initialisie­ rungssignal-Erzeugungsschaltkreis der Fig. 3 hinzugefügt ist; und
Fig. 5 zeigt ein Schaltkreisdiagramm, das einen herkömmlichen Chip-Initialisierungssignal-Erzeugungsschaltkreis darstellt.
Detaillierte Beschreibung der bevorzugten Ausführungsform
Wie die Fig. 1 zeigt, umfaßt ein Chip-Initialisierungssignal-Erzeu­ gungsschaltkreis gemäß der vorliegenden Erfindung einen Zeitverzöge­ rungsschaltkreis 105, einen dritten Wandler 125, einen Schaltpunktpe­ gel-Anhebungsschaltkreis 130, einen vierten Wandler 135 und einen Gleichstrom-(DC) Durchgangsweg-Unterbrechungsschaltkreis 140 und einen Pufferschaltkreis 145.
Der Zeitverzögerungsschaltkreis 105 umfaßt einen diodenverbundenen PMOS-Transistor 5, der zwischen einer Spannungsquelle und einem Aus­ gangsknotenpunkt N1 verbunden ist, und einen Kondensator 10, der zwi­ schen dem Ausgangsknotenpunkt N1 und einem Grundpotential bzw. Masse­ potential verbunden ist. Der dritte Wandler 125 besitzt einen PMOS-Transistor 40 und einen NMOS-Transistor 45, wobei die Gates bzw. Gatter gemeinsam mit dem Ausgangsknotenpunkt N1 verbunden sind. Der Schaltpunktpegel-Anhebungsschaltkreis 130 zum Anheben eines Schalt­ punktpegels des dritten Wandlers 125 besteht aus N diodenverbundenen NMOS-Transistoren 50, 55, . . ., 60, die zwischen der Source des NMOS-Transistors 45 und dem Grundpotential verbunden sind. Der vierte Wandler 135 besitzt einen PMOS-Transistor 65 und einen NMOS-Transi­ stor 70, wobei die Gates gemeinsam mit dem Ausgangssignal des dritten Wandlers 125 verbunden sind. Der DC-Durchgangsweg-Abschaltschalt­ kreis 140 zum Unterbrechen eines DC-Durchgangswegs des vierten Wand­ lers 135 besitzt (N-1) diodenverbundene NMOS-Transistoren 75, . . ., 80, die zwischen der Source des NMOS-Transistor 70 und dem Grundpotential verbunden sind. Der Pufferschaltkreis 145 empfängt das Ausgangssignal des vierten Wandlers 135 und erzeugt ein geformtes Chip-Intialisie­ rungssignal ΦVCCH. Der Pufferschaltkreis 145 besteht aus einer gleichen Anzahl von Wandlern.
Nach dem Einschalten wird die Versorgungsspannung stufenweise angehoben und Ladungen werden in dem Knotenpunkt N1 über ein RC-Relais gespei­ chert, was durch einen PMOS-Transistor 5 und einen NMOS-Kondensator 10 bewirkt wird. Dann wird die Spannung des Kotens N1 angehoben.
Unter der Annahme, daß jede Schwellwertspannung Vth der diodenverbun­ denen NMOS-Transistoren 50, 55, . . ., 60 dieselbe ist, wird der NMOS-Transistor 45 eingeschaltet, nachdem die Spannung des Knoten­ punkts N1 stärker um N × Vth angehoben ist als die N diodenverbundenen NMOS-Transitoren 50, 55, . . ., 60, die nicht zwischen dem NMOS-Transi­ stor 55 und dem Grundpotential vorgesehen sind. Der Schaltkreis der Fig. 1 zeigt den Schaltpunktpegel des Wandlers 125 durch Aufaddieren der N diodenverbundenen NMOS-Transistoren 50, 55, . . ., 60 an. Dies be­ deutet, daß der Wandler 125 betätigt wird, nachdem der Energieversor­ gungsspannungspegel, der nach dem Einschalten beaufschlagt wird, rela­ tiv stärker ansteigt als an den diodenverbundenen NMOS-Transistoren, die nicht vorgesehen sind. Falls die Spannung des Knotenpunkts N1 so angehoben wird, daß sie die gesamte Schwellwertspannung N × Vth des den Schaltpunktpegel anhebenden Schaltkreises 130, der aus den N diodenver­ bundenen NMOS-Transistoren 50, 55, . . ., 60 besteht, übersteigt, wird der NMOS-Transsistor 45 des Wandlers 125 eingeschaltet und eine Spannung von N × Vth wird an einem Knotenpunkt N2 eingestellt.
Zwischenzeitlich schaltet, falls keine diodenverbundenen (N-1) NMOS-Transistoren 75, . . ., 80, die zwischen dem NMOS-Transistor 70 des Wandlers 135 und dem Grundpotential verbunden sind, die Span­ nung N × Vth, die an dem Knotenpunkt N2 eingestellt ist, die PMOS- und NMOS-Transistoren 65 und 70 des Wandlers 135 gleichzeitig ein und dem­ zufolge wird ein DC-Durchgangsweg gebildet. Um diesen DC-Durchgangsweg zu beseitigen, sind die (N-1) diodenverbundenen NMOS-Transisto­ ren 57, . . ., 80 zwischen dem NMOS-Transistor 70 und dem Grundpotential vorgesehen. Eine Gate-Source-Spannungsdifferenz des NMOS-Transistors 70 des vierten Wandlers 135 wird |Vth| und der NMOS-Transistor 70 wird abgeschaltet. Der PMOS-Transistor 65 wird eingeschaltet und ein Knoten­ punkt N3 wird auf einen logischen "high"-Zustand des Versorgungsspan­ nungspegels eingestellt. Ein Signalpegel nach dem Knotenpunkt N3 be­ sitzt einen vollen CMOS-Pegel und die Spannung eines logischen "high"-Zustands des Versorgungsspannungspegels, der an dem Knoten­ punkt N3 eingestellt ist, wird durch den Pufferschaltkreis 145 als ein geformtes Chip-Initialisierungssignal ΦVCCH erzeugt. Der Pufferschalt­ kreis 145 besteht aus einer gleichen Anzahl Wandler und erzeugt das geformte Chip-Initialisierungssignal ΦVCCH. Entsprechende Wandler des Pufferschaltkreises 145 werden dazu verwendet, ein Signal des CMOS-Pe­ gels zu formen, der zu einem vorderen Ende jedes Wandlers auf den Ver­ sorgungsspannungspegel oder den Erdungsspannungspegel gesetzt wird. Das Chip-Initialisierungssignal mit einem stabileren Spannungspegel kann durch geeignete Einstellung der Anzahl der Wandler erzeugt werden.
Fig. 2 stellt einen Chip-Initialisierungssignal-Erzeugungsschaltkreis gemäß der einfachsten Ausführungsform der vorliegenden Erfindung dar. Wie vorstehend beschrieben ist, besteht der Zeitverzögerungsschalt­ kreis 105 aus dem ersten PMOS-Transistor 5, der zwischen der Versor­ gungsspannung und dem Ausgangsknotenpunkt N1 verbunden ist, und dem Kondensator 10, der zwischen dem Ausgangsknotenpunkt N1 und dem Grund­ potential verbunden ist. Der erste Wandler 110 umfaßt den PMOS-Transi­ stor 15 und den NMOS-Transistor 20, wobei die Gates gemeinsam mit dem Ausgangsknotenpunkt N1 verbunden sind. Ein diodenverbundener NMOS-Transistor 30 ist zwischen dem NMOS-Transistor 20 des Wandlers 110 und dem Grundpotential verbunden. Der zweite Wandler 25 empfängt das Ausgangssignal des ersten Wandlers 110 und erzeugt das geformte Chip-Initialisierungssignal ΦVCCH.
In einem solchen Schaltkreis wird, da der Schaltpunktpegel des ersten Wandlerschaltkreises 110 durch die Schwellwertspannung Vth des dioden­ verbundenen NMOS-Transistors 30, der zwischen der Source des NMOS-Tran­ sistors 20 und dem Grundpotential verbunden ist, angehoben wird, der Wandler 110 betätigt, nachdem der Versorgungsspannungspegel, der nach der Einschaltung beaufschlagt wird, stärker ansteigt als der an dem diodenverbundenen NMOS-Transistor 30, der nicht hinzugefügt ist. Dies bedeutet, daß, nachdem der Versorgungspannungspegel ausreichend ange­ stiegen ist, das Chip-Initialisierungssignal ΦVCCH mit dem stabilen Spannungspegel erzeugt wird. Deshalb kann die Fehlfunktion der Halblei­ ter-Speichervorrichtung verhindert werden.
Fig. 3 stellt einen Chip-Initialisierungssignal-Erzeugungsschaltkreis dar, der bei der vorliegenden Erfindung angewandt wird. Diodenverbun­ dene PMOS-Transistoren 150 und 155 und NMOS-Kondensatoren 160, 165 und 170 bilden einen Zeitverzögerungsschaltkreis. Nach dem Einschalten wird die Versorgungsspannung graduell angehoben und Ladungen werden in einem Knotenpunkt N4 über eine RC-Verzögerung gespeichert, die durch die diodenverbundenen PMOS-Transistoren 150 und 155 und die NMOS-Kondensa­ toren 160, 165 und 170 bewirkt wird. Wie in Fig. 4 dargestellt ist, sind zwei NMOS-Transistoren 285, 290, die als diodenverbundene Transi­ storen verwendet werden, optional zwischen einem diodenverbundenen NMOS-Transistor 275 in einem Kreis A und dem Grundpotential vorgesehen. Weiterhin sind zwei NMOS-Transistoren 305, 310 in einem Kreis B und ein Transistor 325 in einem Kreis C optional zwischen einem NMOS-Transi­ stor 300 und dem Grundpotential und einem NMOS-Transistor 320 und dem Grundpotential jeweils vorgesehen.
In dem Chip-Initialisierungssignal-Erzeugungsschaltkreis der Fig. 3 wird ein diodenverbundener Transistor 275 zusammen mit dem ersten Wand­ der verwendet. Der Schaltpegel des Wandlers wird stärker durch die Schwellwertspannung Vth durch Verbindung des diodenverbundenen NMOS-Transistors 275 mit der Schwellwertspannung Vth angehoben. Deshalb wird ein stabiles Chip-Initialisierungssignal ΦVCCH durch Betreiben des Wandlers erhalten, nachdem die zugeführte Versorgungsspannung stärker angehoben ist. In dem Chip-Initialisierungssignal-Erzeugungsschaltkreis der Fig. 3 wird ein NMOS-Transistor 175 hinzugefügt. Es wird aller­ dings ersichtlich werden, daß verschiedene Ausführungsformen, die nicht von den Prinzipien der Erfindung abweichen, erstellt werden können.
Die Fig. 4A und 4B stellen jeweils Simulationsablaufdiagramme dar, und zwar bevor und nachdem der diodenverbundene NMOS-Transistor 275 zu dem Chip-Initialisierungssignal-Erzeugungsschaltkreis der Fig. 3 hin­ zugefügt ist. Wie die Fig. 4A zeigt, wird nach 87 µs nach dem Ein­ schalten der Energieversorgung, das Chip-Initialisierungssignal ΦVCCH bei der Versorgungsspannung von etwa 2,25 Volt erzeugt. In Fig. 4B wird das Chip-Initialisierungssignal ΦVCCH nach 145 µs von der Ein­ schaltung der Energieversorgung an bei der Versorgungsspannung von etwa 3,65 Volt erzeugt. Demzufolge beträgt, wenn der diodenverbundene NMOS-Transistor 275 nicht vorgesehen wird, die Spannung des Chip-Ini­ tialisierungssignals ΦVCCH etwa 2,25 Volt, wogegen dann, wenn der dio­ denverbundene NMOS-Transistor 275 vorgesehen ist, das Chip-Initiali­ sierungssignal ΦVCCH mit einer stabilen Spannung von etwa 3,65 Volt erhalten wird.
In der bevorzugten Ausführungsform der vorliegenden Erfindung wird ein diodenverbundener NMOS-Transistor hinzugefügt. Allerdings sind ver­ schiedene Modifikationen für den Fachmann auf dem Fachgebiet ersicht­ lich, ohne den Schutzumfang der vorliegenden Erfindung zu verlassen. Das Chip-Initialisierungssignal mit einem stabileren Spannungspegel kann durch Einstellen der Anzahl der Wandler, die mit einer Ausgangs­ stufe verbunden sind, erzeugt werden.
Wie vorstehend beschrieben ist, wird, um Schaltkreise innerhalb einer Halbleiter-Speichervorrichtung zu initialisieren, ein Diodenschaltkreis mit einem NMOS-Transistor eines Wandlers zum Aufnehmen eines Signals verbunden, das einen Spannungspegel und eine Einschaltzeit ermittelt und das Signal in ein logisches Signal wandelt. Deshalb kann ein Chip-Initialisierungssignal mit einem stabileren Signalpegel erzeugt werden.

Claims (10)

1. Chip-Initialisierungssignal-Erzeugungsschaltkreis zum Initiali­ sieren von Schaltkreisen innerhalb einer Halbleiter-Speichervor­ richtung, wenn eine Versorgungsspannung angelegt wird, wobei der Schaltkreis aufweist:
eine Verzögerungseinrichtung zur Aufnahme der Versorgungsspannung und zur Erzeugung eines Ausgangssignals nach einer vorgegebenen Zeit;
eine erste Wandlereinrichtung zur Aufnahme des Ausgangssignals der Verzögerungseinrichtung und zur Erzeugung eines ersten invertie­ renden Signals;
eine Schaltpunktpegel-Anhebungseinrichtung zum Anheben eines Schaltpunktpegels der ersten invertierenden Einrichtung; und
eine zweite invertierende Einrichtung zur Aufnahme des ersten invertierenden Signals und zur Erzeugung eines geformten Chip-Ini­ tialisierungssignals.
2. Chip-Initialisierungssignal-Erzeugungsschaltkreis nach Anspruch 1, wobei die erste und die zweite Wandler-Einrichtung ein CMOS-(Com­ plementary Metal Oxide Semiconductor) Wandler ist.
3. Chip-Initialisierungssignal-Erzeugungsschaltkreis nach Anspruch 1, wobei die Verzögerungseinrichtung aufweist:
einen Widerstand, der zwischen der Versorgungsspannung und einem Ausgangsknotenpunkt verbunden ist; und
einen Kondensator, der zwischen dem Ausgangsknotenpunkt und einem Grundpotential verbunden ist.
4. Chip-Initialisierungssignal-Erzeugungsschaltkreis nach Anspruch 1, wobei die Schaltpunktpegel-Anhebungseinrichtung einen diodenver­ bundenen Transistor aufweist, der zwischen der ersten invertieren­ den Einrichtung und der Versorgungsspannung oder einem Grundpoten­ tial verbunden ist.
5. Chip-Initialisierungssignal-Erzeugungsschaltkreis zum Initiali­ sieren von Schaltkreisen innerhalb einer Halbleiter-Speichervor­ richtung, wenn eine Versorgungsspannung angelegt wird, wobei der Schaltkreis aufweist:
eine Verzögerungseinrichtung zur Aufnahme der Versorgungsspannung und zur Erzeugung eines Ausgangssignals nach einer vorgegebenen Zeit;
eine erste invertierende Einrichtung zur Aufnahme des Ausgangssi­ gnals der Verzögerungseinrichtung und zur Erzeugung eines ersten invertierenden Signals;
eine Schaltpunktpegel-Anhebungseinrichtung zum Anheben eines Schaltpunktpegels der ersten invertierenden Einrichtung;
eine zweite invertierende Einrichtung zur Aufnahme des ersten invertierenden Signals und zur Erzeugung eines zweiten invertie­ renden Signals;
eine Gleichstromdurchgangsweg-Unterbrechungseinrichtung zum Unter­ brechen eines Gleichstromdurchgangswegs, der in der zweiten inver­ tierenden Einrichtung gebildet wird; und
eine Puffereinrichtung zur Aufnahme des zweiten invertierenden Signals und zur Erzeugung eines geformten Chip-Initialisierungs­ signals.
6. Chip-Initialisierungssignal-Erzeugungsschaltkreis nach Anspruch 5, wobei die erste und die zweite Wandlereinrichtung ein CMOS-(Com­ plementary Metal Oxide Semiconductor) Wandler ist.
7. Chip-Initialisierungssignal-Erzeugungsschaltkreis nach Anspruch 5, wobei die Verzögerungseinrichtung aufweist:
einen Widerstand, der zwischen der Versorgungsspannung und einem Ausgangsknotenpunkt verbunden ist; und
einen Kondensator, der zwischen dem Ausgangsknotenpunkt und einem Grundpotential verbunden ist.
8. Chip-Initialisierungssignal-Erzeugungsschaltkreis nach Anspruch 5, wobei die Schaltpunktpegel-Anhebungseinrichtung N diodenverbundene Transistoren aufweist, die zwischen der ersten invertierenden Einrichtung und der Versorgungsspannung oder einem Grundpotential verbunden sind.
9. Chip-Initialisierungssignal-Erzeugungsschaltkreis nach Anspruch 8, wobei die Gleichstromdurchgangsweg-Unterbrechungseinrichtung (N-1) diodenverbundene Transistoren aufweist, die zwischen der zweiten invertierenden Einrichtung und der Versorgungsspannung oder dem Grundpotential verbunden sind.
10. Chip-Initialisierungssignal-Erzeugungsschaltkreis nach Anspruch 5, wobei die Puffereinrichtung eine gleiche Anzahl invertierender Einrichtungen aufweist.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10217710C1 (de) * 2002-04-20 2003-11-20 Infineon Technologies Ag Halbleiterschaltung mit Fuses und Ausleseverfahren für Fuses

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0753754A3 (de) * 1995-07-12 1998-01-07 Siemens Aktiengesellschaft Integrierte Komparatorschaltung
US5847586A (en) * 1995-11-08 1998-12-08 Burstein; Steven Enhanced power-on-reset/low voltage detection circuit
US5744990A (en) * 1995-11-08 1998-04-28 Standard Microsystems Corporation Enhanced power-on-reset/low voltage detection circuit
JPH09186569A (ja) * 1996-01-08 1997-07-15 Mitsubishi Electric Corp 半導体集積回路装置
US5999039A (en) * 1996-09-30 1999-12-07 Advanced Micro Devices, Inc. Active power supply filter
KR100234713B1 (ko) * 1996-12-30 1999-12-15 김영환 반도체 메모리 소자의 기판 전압 발생 회로
US6127880A (en) * 1997-09-26 2000-10-03 Advanced Micro Devices, Inc. Active power supply filter
US5942925A (en) * 1997-09-30 1999-08-24 Siemens Aktiengesellschaft Power-on detection and enabling circuit with very fast detection of power-off
JP2000022512A (ja) * 1998-06-26 2000-01-21 Oki Electric Ind Co Ltd パルス発生回路
US6160428A (en) * 1998-12-10 2000-12-12 National Semiconductor Corporation Universal on-chip initialization circuit
US6362669B1 (en) * 2000-04-10 2002-03-26 Xilinx, Inc. Structure and method for initializing IC devices during unstable power-up
US6772360B2 (en) 2001-02-07 2004-08-03 Emulex Design & Manufacturing Corporation Extension signal generator coupled to an extension timer and an extension register to generate an initialization extension signal
KR100799099B1 (ko) * 2001-12-29 2008-01-29 주식회사 하이닉스반도체 파워-업 신호 발생 장치
US6744291B2 (en) 2002-08-30 2004-06-01 Atmel Corporation Power-on reset circuit
KR100452333B1 (ko) * 2002-10-18 2004-10-12 삼성전자주식회사 파워 업 신호 발생기
KR100550795B1 (ko) * 2003-11-25 2006-02-08 주식회사 하이닉스반도체 파워 업 회로
US7268598B2 (en) * 2004-09-30 2007-09-11 Broadcom Corporation Method and system for providing a power-on reset pulse
KR100574498B1 (ko) * 2004-12-28 2006-04-27 주식회사 하이닉스반도체 반도체 장치의 초기화 회로
US7236038B2 (en) * 2005-06-20 2007-06-26 Elite Semiconductor Memory Technology Inc. Pulse generator and method for pulse generation thereof
KR100702135B1 (ko) * 2006-03-21 2007-03-30 주식회사 하이닉스반도체 초기화신호 생성회로
US7750584B1 (en) * 2006-08-22 2010-07-06 Marvell International Ltd. Fast startup supply for chip initialization
KR100854462B1 (ko) * 2007-04-02 2008-08-27 주식회사 하이닉스반도체 초기화 신호 발생 회로
US9063714B1 (en) 2008-06-23 2015-06-23 Western Digital Technologies, Inc. Detecting startup fault of SDRAM voltage regulator

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5073874A (en) * 1987-07-23 1991-12-17 Mitsubishi Denki Kabushiki Kaisha Method of and apparatus for reducing current of semiconductor memory device
EP0534924A1 (de) * 1991-08-01 1993-03-31 Austria Mikro Systeme International Aktiengesellschaft Dynamische Einschalt-Rücksetzschaltung

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58140649A (ja) * 1982-02-16 1983-08-20 Fujitsu Ltd 電圧検出回路
US4633107A (en) * 1984-11-20 1986-12-30 Harris Corporation CMOS power-up reset circuit for gate arrays and standard cells
US4902910A (en) * 1987-11-17 1990-02-20 Xilinx, Inc. Power supply voltage level sensing circuit
FR2625633B1 (fr) * 1987-12-30 1990-05-04 Sgs Thomson Microelectronics Circuit de remise sous tension pour circuit integre en technologie mos
JP2797761B2 (ja) * 1991-07-11 1998-09-17 日本電気株式会社 パワーオン回路
US5278458A (en) * 1991-12-13 1994-01-11 Texas Instruments Incorporated Threshold/voltage detection circuit
US5212412A (en) * 1992-10-26 1993-05-18 Codex Corporation Power on reset circuit having hysteresis inverters

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5073874A (en) * 1987-07-23 1991-12-17 Mitsubishi Denki Kabushiki Kaisha Method of and apparatus for reducing current of semiconductor memory device
EP0534924A1 (de) * 1991-08-01 1993-03-31 Austria Mikro Systeme International Aktiengesellschaft Dynamische Einschalt-Rücksetzschaltung

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10217710C1 (de) * 2002-04-20 2003-11-20 Infineon Technologies Ag Halbleiterschaltung mit Fuses und Ausleseverfahren für Fuses
US6989707B2 (en) 2002-04-20 2006-01-24 Infineon Technologies Ag Semiconductor circuit and initialization method

Also Published As

Publication number Publication date
JPH0757474A (ja) 1995-03-03
US5467039A (en) 1995-11-14
DE4423546C2 (de) 2002-03-21
JP3756961B2 (ja) 2006-03-22
KR950004272A (ko) 1995-02-17
KR960003529B1 (ko) 1996-03-14

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