DE3883323T2

DE3883323T2 - Ausgangspufferschaltungen.

Info

Publication number: DE3883323T2
Application number: DE88305438T
Authority: DE
Inventors: Wayne W Yip Wong; Bor-Tay Wu
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1987-08-13
Filing date: 1988-06-15
Publication date: 1994-02-24
Anticipated expiration: 2008-06-16
Also published as: JPS6460107A; EP0303341A2; ATE93351T1; JP2688610B2; US4777389A; DE3883323D1; EP0303341B1; EP0303341A3

Description

Die vorliegende Erfindung betrifft integrierte Schaltungen im allgemeinen und insbesondere Ausgangspufferschaltungen, die beispielsweise zur bedeutenden Verringerung des Masse-Prellrauschens verwendet werden können.
Bekanntlich sind digitale Logikschaltungen im Bereich der Elektronik weit verbreitet. Eine Verwendungsmöglichkeit besteht im Koppeln zwischen der Logik einer integrierten Schaltungsvorrichtung und einer weiteren integrierten Schaltungsvorrichtung. Eine Ausgangspufferschaltung ist ein wichtiges Element bei dieser Kopplungsfunktion. Im freigegebenen Zustand liefert der Ausgangspuffer ein Ausgangssignal, das eine Funktion des von einem anderen Logikschaltungsaufbau der integrierten Schaltung empfangenen Datensignals darstellt.
Ausgangspufferschaltungen verwenden üblicherweise einen Pull-up-Feldeffekttransistor (FET) und einen Pull-down- Feldeffekttransistor, die mit einem Ausgangsanschluß verbunden sind. Abhängig vom Zustand des Eingangsdatensignals und eines Freigabesignals wird entweder der Pull-up- oder der Pull-down-Feldeffekttransistor schnell eingeschaltet und der jeweils andere ausgeschaltet.
Generell sind die Ausgangspufferschaltungen nach dem Stand der Technik nicht imstande, Ausgangstreiberstrom in der bei bipolaren integrierten Schaltungen möglichen Größenordnung zu liefern. Es hat Versuche gegeben, höhere Ausgangstreiberströme von Ausgangspuffern durch Vergrößern des Pull-down-Feldeffekttransistors auf ungefähr die doppelte Größe des Pull-up-Feldeffekttransistors zu erzielen. Dies hat jedoch zu Einbußen bei der Geschwindigkeit und zu Ausgangssignalverzerrung geführt, und zwar aufgrund des hohen sofortigen Stroms, der bei eingeschaltetem Pull-down-Transistor durch die Impedanz- und Induktionsbauelemente der Energieversorgungsleitungen fließt und an dem inneren Massepotentialknoten des Ausgangspuffers induktives Rauschen verursacht.
Es wäre daher wünschenswert, verbesserte Ausgangspufferschaltungen zu schaffen, die eine Hochstromtreibfähigkeit aufweisen, die vergleichbar der bipolarer integrierter Schaltungen ist, aber dennoch die Verzerrung des Ausgangssignals aufgrund Masse-Prellrauschens bedeutend verringert. Die zu beschreibenden Ausgangspufferschaltungen weisen einen ersten Pull-down-Transistor auf, der genauso groß wie der Pull-up-Transistor ist, und einen zweiten Pull-down-Transistor, der größer ist, um die Hochstromtreibfähigkeit ausüben zu können. Die Reduzierung beim Prellrauschen wird dadurch bewirkt, daß das Einschalten des zweiten größeren Pull-down-Transistors verzögert wird, bis das Ausgangssignal den Low- oder logischen "0"-Pegel erreicht hat.
Es wird auf die Beschreibung der EP-A-0 212 584 verwiesen, die eine Ausgangspufferschaltung offenbart, die aufweist: eine Pull-up-Schaltung mit einem Pull-up-Transistor (5), dessen Stromleitbahn zwischen einem Ausgangsknoten und einem Energieversorgungsanschluß geschaltet ist; eine Pull-down-Schaltung mit ersten und zweiten Transistoren (7, 19), deren Stromleitbahnen zwischen dem Ausgangsknoten und Masse parallel geschaltet sind; einer Logikschaltungseinrichtung (15), die auf ein Dateneingangssignal (IN) zur Erzeugung von Steuersignalen reagiert, die an die Gates der Pull-up- und Pull-down-Transistoren angelegt werden, wodurch die Steuersignale für den Pull-up-Transistor (5) und die Pull-down-Transistoren (7, 19) auf die Eingangssignalübergänge von entgegengesetzter Polarität erzeugt werden und wodurch der zweite Pull-down-Transistor (19) nicht eingeschaltet wird, bevor das Ausgangssignal einen niedrigen Pegel erreicht hat.
Eine Aufgabe der vorliegenden Erfindung besteht darin, verbesserte Ausgangspuffer zu schaffen, die relativ einfach und kostengünstig herzustellen und zusammenzubauen sind, aber dennoch die Nachteile der Ausgangspuffer nach dem Stand der Technik überwinden.
Eine andere Aufgabe der Erfindung besteht darin, einen verbesserten Ausgangspuffer zu schaffen, bei dem das Masse-Prellrauschen bedeutend reduziert ist.
Eine weitere Aufgabe der Erfindung besteht darin, einen verbesserten Ausgangspuffer zu schaffen, der einen ersten Pull-down-Transistor aufweist, der genauso groß ist wie der Pull-up-Transistor, und einen zweiten Pull-down- Transistor, der größer ist, um die Hochstromtreibfähigkeit auszuüben.
Erfindungsgemäß ist ein Ausgangspuffer zum Liefern eines Ausgangssignals an einem Ausgangsknoten vorgesehen, mit einer bedeutenden Verringerung des Masse-Prellrauschens, mit: einer auf ein erstes Steuersignal reagierenden Pull-up-Schaltungseinrichtung zum langsamen Erzeugen eines Übergangs von einem niedrigen Logikpegel zu einem hohen Logikpegel an dem Ausgangsknoten; wobei die Pullup-Schaltungseinrichtung aufweist: einen Pull-up-Transistor, bei dem eine von dessen Hauptelektroden mit einem ersten Energieversorgungsanschluß gekoppelt ist, seine andere Hauptelektrode mit dem Ausgangsknoten gekoppelt ist und seine Steuerelektrode zum Empfangen des ersten Steuersignals gekoppelt ist; einer auf zweite und dritte Steuersignale reagierenden Pull-down-Schaltungseinrichtung zum langsamen Erzeugen eines Übergangs von dem hohen Logikpegel zu dem niedrigen Logikpegel an dem Ausgangsknoten; wobei die Pull-down-Schaltungseinrichtung aufweist: einen ersten Pull-down-Transistor, bei dem eine von dessen Hauptelektroden mit einem zweiten Energieversorgungsanschluß gekoppelt ist, seine andere Hauptelektrode mit dem Ausgangsknoten gekoppelt ist und seine Steuerelektrode zum Empfangen des zweiten Steuersignals gekoppelt ist; wobei die Pull-down-Schaltungseinrichtung ferner aufweist: einen zweiten Pull-down- Transistor, bei dem eine von dessen Hauptelektroden mit dem zweiten Energieversorgungsanschluß gekoppelt ist, seine andere Hauptelektrode mit dem Ausgangsknoten gekoppelt ist und seine Steuerelektrode zum Empfangen des dritten Steuersignals gekoppelt ist; einer ersten Logikeinrichtung, die zum Erzeugen des ersten Steuersignals auf ein einen Niedrig-Hoch-Übergang verursachendes Dateneingangssignal und auf das einen Niedrig-Hoch-Übergang verursachende Ausgangssignal reagiert; einer zweiten Logikeinrichtung, die zum Erzeugen des zweiten Steuersignals zum langsamen Einschalten des ersten Pulldown-Transistors auf das einen Hoch-Niedrig-Übergang verursachende Dateneingangssignal und auf das einen Hoch-Niedrig-Übergang verursachende Ausgangssignal reagiert; und einer dritten Logikeinrichtung, die auf das den Hoch-Niedrig-Übergang verursachende Dateneingangssignal und das den Hoch-Niedrig-Übergang verursachende Ausgangssignal reagiert, um den zweiten Pulldown-Transistor im ausgeschalteten Zustand zu halten, bis der Ausgangsknoten den Hoch-Niedrig-Übergang vollzogen hat und damit das Masse-Prellrauschen bedeutend reduziert; dadurch gekennzeichnet, daß die zweite Logikeinrichtung aufweist: ein UND-Logikgatter mit einem mit dem Ausgangssignal gekoppelten ersten Eingang, einem mit dem invertierten Dateneingangssignal gekoppelten zweiten Eingang, und mit einem Ausgang; einen ersten n-Kanal- Steuertransistor, dessen Drain mit dem Ausgangsknoten gekoppelt ist, dessen Source mit dem Gate des ersten Pull-down-Transistors gekoppelt ist und dessen Gate mit dem Ausgang des UND-Logikgatters gekoppelt ist; und ein erstes NOR-Logikgatter, dessen erster und zweiter Eingang direkt und jeweils über eine Verzögerung mit dem Dateneingangssignal gekoppelt sind, und wobei ein Ausgang auch mit dem Gate des ersten Pull-down-Transistors gekoppelt ist; und die dritte Logikeinrichtung aufweist: ein zweites NOR-Logikgatter, bei dem ein erster Eingang mit dem Ausgangssignal gekoppelt ist, ein zweiter Eingang direkt mit dem Dateneingangssignal gekoppelt ist, und ein Ausgang mit dem Gate des zweiten Pull-down-Transistors gekoppelt ist.
Die erste Logikschaltung reagiert auf ein einen Niedrig- Hoch-Übergang verursachendes Dateneingangssignal und das einen Niedrig-Hoch-Übergang verursachende Ausgangssignal, um das erste Steuersignal zu erzeugen. Die zweite Logikschaltung reagiert auf das einen Hoch-Niedrig-Übergang verursachende Dateneingangssignal und das einen Hoch-Niedrig-Übergang verursachende Ausgangssignal, um das zweite Steuersignal zu erzeugen. Die dritte Logikschaltung reagiert auf das den Hoch-Niedrig-Übergang verursachende Dateneingangssignal und das den Hoch-Niedrig-Übergang verursachende Ausgangssignal, um den zweiten Pull-down-Transistor solange im ausgeschalteten Zustand zu halten, bis der Ausgangsknoten den Hoch-Niedrig-Übergang vollzogen hat, wodurch das Masse-Prellrauschen bedeutend reduziert wird.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Diese und weitere Aufgaben und Vorteile der vorliegenden Erfindung werden deutlicher anhand der folgenden ausführlichen Beschreibung in Verbindung mit den zugehörigen Zeichnungen, in denen gleiche Bezugszeichen durchgehend gleiche Teile bezeichnen, und welche zeigen:
Fig. 1 ein schematisches Schaltbild einer Ausgangspufferschaltung nach dem Stand der Technik, bei der ein n- Kanal-Pull-up-FET und ein n-Kanal-Pull-down-FET verwendet werden;
Fig. 2 ein schematisches Schaltbild einer gemäß der vorliegenden Erfindung aufgebauten Ausgangspufferschaltung;
Fig. 3(a)-3(h) Wellenformen an verschiedenen Punkten in der Schaltung von Fig. 2;
Fig. 4 ein schematisches Schaltbild einer CMOS-Ausgangspufferschaltung nach dem Stand der Technik, bei der ein p-Kanal-Pull-up-FET und ein n-Kanal-Pull-down-FET verwendet werden;
Fig. 5 ein schematisches Diagramm eines zweiten Ausführungsbeispiels der Ausgangspufferschaltung der vorliegenden Erfindung; und
Fig. 6(a)-6(h) Wellenformen an verschiedenen Punkten in der Schaltung von Fig. 4.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE

Fig. 1 zeigt ein schematisches Schaltbild einer Ausgangspufferschaltung 10 nach dem Stand der Technik, die aus einem n-Kanal-Pull-up-Feldeffekttransistor (FET) N1 und einem n-Kanal-Pull-down-Feldeffekttransistor FET N2 gebildet ist. Die Pufferschaltung 10 liefert auf ein an dem Dateneingangsknoten B empfangenes Dateneingangssignal D und ein an dem Freigabeeingangsknoten C empfangenes Freigabesignal hin ein Ausgangssignal an einem Ausgangsknoten A. Die Pufferschaltung 10 weist NOR-Logikgatter 12, 14 und Inverter 16, 18, 20, 22 auf. Energie für alle Bauelemente der Pufferschaltung 10 wird von einem ersten externen und einem zweiten externen Energieversorgungsanschluß 24, 26 geliefert. Ein erstes Versorgungspotential VCC wird dem ersten Anschluß 24 zugeführt und ein zweites Versorgungs- oder Massepotential GND wird an dem zweiten Anschluß 26 angelegt.
Der Ausgangsknoten A der Pufferschaltung 10 wird zum Treiben einer aus einem Widerstand RL und einem Kondensator CL gebildeten kapazitiven Last verwendet. Der erste externe Energieversorgungsanschluß 24 ist über einen in Reihe geschalteten Widerstand R1 und Induktor L1, die die Impedanz- und Induktanzbauelemente in der Energieversorgungsleitung darstellen, mit einem internen Versorgungspotentialknoten D verbunden. In ähnlicher Weise ist der zweite externe Energieversorgungsanschluß 26 über einen in Reihe geschalteten Widerstand R2 und Induktor L2, die die Impedanz- und Induktanzbauelemente in der Energieversorgungsleitung darstellen, mit einem internen Massepotentialknoten E verbunden.
Das NOR-Gatter 12 empfängt das Freigabesignal auf Leitung 28, die Umkehrung oder das Komplement des Dateneingangssignals D auf Leitung 3 und das Komplement des Dateneingangssignals D auf Leitung 32. Das Dateneingangssignal D wird dreimal über die Inverter 16, 18 und 20 zur Erzeugung des invertierten Dateneingangssignals auf Leitung 30 invertiert. Das Dateneingangssignal wird ebenfalls einmal von dem Inverter 16 zur Erzeugung des invertierten Dateneingangssignals auf der Leitung 32 invertiert. Das Ausgangssignal des NOR-Gatters 12 wird dem Gate des Pull-up-Transistors N1 zugeführt.
Das NOR-Gatter 14 empfängt das gleiche Freigabesignal auf Leitung 34, das nichtinvertierte Dateneingangssignal D auf Leitung 36, das nichtinvertierte Dateneingangssignal auf Leitung 38. Das Dateneingangssignal D wird zweimal über die Inverter 16 und 22 zur Erzeugung des nichtinvertierten Dateneingangssignals D auf der Leitung 36 invertiert. Das an dem Knoten B empfangene Dateneingangssignal D wird ebenfalls direkt über die Leitung 38 dem Eingang des NOR-Gatters 14 zugeführt. Das Ausgangssignal des NOR-Gatters 14 wird dem Gate des Pull-down- Transistors N2 zugeführt.
Wenn sich das Freigabesignal auf einem Low- oder logischen "0"-Pegel (GND) befindet und das Dateneingangssignal D sich auf einem High- oder logischen "1"- Pegel befindet, ist der Ausgang des NOR-Gatters 12 auf dem High-Pegel und der Ausgang des NOR-Gatters 14 auf dem Low-Pegel. Dadurch wird bewirkt, daß an das Gate des Transistors N1 eine logische "1" (VCC) und an das Gate des Transistors N2 eine logische "0" (GND) angelegt wird. Daraus ergibt sich, daß der n-Kanal-FET N1 eingeschaltet und der n-Kanal-FET N2 ausgeschaltet wird. Auf diese Weise wird der Ausgangsknoten A zu dem Versorgungspotential VCC hochgezogen.
Wenn sich andererseits das Freigabesignal auf einem Low- oder logischen "0"-Pegel (GND) und das Dateneingangssignal D auf einem Low-(GND) oder logischen "0"- Pegel befindet, ist der Ausgang des NOR-Gatters 12 auf dem Low-Pegel und der Ausgang des NOR-Gatters 14 auf dem High-Pegel. Dadurch wird bewirkt, daß eine logische "0" (GND) an das Gate des Transistors N1 und eine logische "1" (VCC) an das Gate des Transistors N2 angelegt wird. Daraus ergibt sich, daß der Ausgangsknoten A zu dem Massepotential herabgezogen wird.
Wenn sich das Freigabesignal auf dem Hoch- oder logischen "1"-Pegel (VCC) befindet, sind die Ausgänge beider NOR-Gatter 12 und 14 logisch auf "0", wodurch bewirkt wird, daß beide n-Kanal-Transistoren N1 und N2 ausgeschaltet werden. Dies erzeugt an dem Ausgangsknoten A einen hochohmigen Dreizustand, in dem die Ausgangspufferschaltung 10 nicht freigegeben ist.
Um die Größe des Treiberstroms in der Ausgangspufferschaltung derart zu steigern, daß er gleich dem bei bipolaren Ausgangspuffern nach dem Stand der Technik ist, wird die physische Größe des Pull-down-Transistors N2 auf ungefähr das Doppelte der Größe des Pull-up-Transistors N1 gebracht. Folglich erzeugt das Einschalten des Transistors N2 einen starken sofortigen Strom, der in den Induktor L2 fließt, wodurch Spannungsvariationen erzeugt werden, die an dem internen Massepotentialknoten E Masse-Prellrauschen verursachen. Ferner erzeugt das Einschalten des Transistors N1 einen ähnlichen sofortigen Strom, der in den Induktor L1 fließt, wodurch Spannungsvariationen erzeugt werden, wodurch ein Ausgangssignalklingeln an dem internen Versorgungsspannungsknoten erzeugt wird. Die Fluktuation an dem Knoten D ist jedoch kleiner als die an dem Knoten E. Daher ist verständlich, daß der Hochtreiberstrom mit der Ausgangspufferschaltung 10 nur auf Kosten der Schnelligkeit und mit einer Zunahme der Ausgangssignalverzerrung aufgrund internen Masse-Prellrauschens und/oder Ausgangssignalklingelns gewonnen werden kann.
Fig. 2 zeigt eine Ausgangspufferschaltung 10a der vorliegenden Erfindung, die eine Verbesserung gegenüber der Pufferschaltung 10 von Fig. 1 darstellt. Die Ausgangspufferschaltung 10a bietet eine Hochstromtreibfähigkeit, die mit der einer bipolaren IC vergleichbar ist, verringert jedoch die Verzerrung in dem Ausgangssignal durch Masse-Prellrauschen in bedeutendem Maße. Die Ausgangspufferschaltung 10a liefert ein Ausgangssignal an einem Ausgangsknoten A auf ein an dem Dateneingangsknoten B empfangenes Dateneingangssignal D und ein an dem Freigabeeingangsknoten C empfangenes erstes Freigabesignal und ein an dem Freigabeeingangsknoten F empfangenes zweites Freigabesignal OE hin.
Die Ausgangspufferschaltung 10a weist NOR-Logikgatter 12, 13, 14, 15 auf; Inverter 16, 18, 20, 22; ein UND-Logikgatter 17; Freigabetransistoren N4, N6; Steuertransistoren N5, N7; einen Pull-up-Transistor N1 und erste und zweite Pull-down-Transistoren N3, N8. Die Energie für die Pufferschaltung 10a wird von ersten externen und zweiten externen Energieversorgungsanschlüssen 24 und 26 geliefert. Ein erstes Energieversorgungspotential VCC wird an dem ersten Anschluß 24 und ein zweites Versorgungs- oder Massepotential GND an dem zweiten Anschluß 26 angelegt.
Das NOR-Gatter 12 empfängt das Freigabesignal auf der Leitung 28, die Inversion oder das Komplement des Dateneingangssignals D auf Leitung 30 und das Komplement des Dateneingangssignals D auf Leitung 32. Das Dateneingangssignal D wird dreimal über die Inverter 16, 18 und 20 zur Erzeugung des invertierten Dateneingangssignals auf der Leitung 30 invertiert. Das Dateneingangssignal D wird ferner einmal von dem Inverter 16 zur Erzeugung des invertierten Dateneingangssignals auf der Leitung 32 invertiert. Das Ausgangssignal des NOR-Gatters 12 wird dem Gatter des Pull-up-Transistors N1 an dem Knoten 3 zugeführt.
Das NOR-Gatter 14 empfängt das gleiche Freigabesignal auf Leitung 34, das nichtinvertierte Dateneingangssignal D auf Leitung 36 und das nichtinvertierte Dateneingangssignal D auf Leitung 38. Das Dateneingangssignal D wird zweimal über die Inverter 16 und 22 invertiert, um auf der Leitung 36 das nichtinvertierte Dateneingangssignal D zu erzeugen. Das an dem Knoten B empfangene Dateneingangssignal D wird ebenfalls direkt über die Leitung 38 dem Eingang des NOR-Gatters 14 zugeführt. Das Ausgangssignal des NOR-Gatters 14 wird dem Gate des ersten Pulldown-Transistors N3 am Knoten 4 zugeführt.
Das NOR-Gatter 13 empfängt das invertierte Dateneingangssignal über den Ausgang des Inverters 16 auf Leitung 40 und empfängt das Ausgangssignal an dem Ausgangsknoten A auf Leitung 42. Das Ausgangssignal des NOR-Gatters 13 wird dem Gate des Steuertransistors N5 an dem Knoten 6 zugeführt. Der Drain des Transistors N5 ist mit der Source des Freigabetransistors N4 und seine Source auch mit dem Knoten 3 verbunden. Das Gate des Freigabetransistors N4 ist mit dem Freigabesignal OE an dem Knoten F und sein Drain ist mit dem Drain des Pullup-Transistors N1 verbunden.
Das UND-Gatter 17 empfängt das Ausgabesignal an dem Ausgangsknoten A auf Leitung 44 und empfängt das invertierte Datensignal auf Leitung 46. Das Ausgangssignal des UND-Gatters 17 wird an das Gate des Steuertransistors N7 bei Knoten 7 angelegt. Der Drain des Transistors N7 ist mit der Source des Freigabetransistors N6 und seine Source mit dem Knoten 4 verbunden. Der Drain des Transistors N6 ist mit den Drains der Pull-up-Transistoren N3, N8 oder dem Ausgangsknoten A und sein Gate mit dem zweiten Freigabesignal OE verbunden.
Das NOR-Gatter 15 empfängt das erste Freigabesignal auf Leitung 48, das Ausgangssignal an dem Ausgangsknoten A auf Leitung 50 und das Dateneingangssignal D auf Leitung 52. Das Ausgangssignal des NOR-Gatters 15 wird an das Gate des zweiten Pull-down-Transistors N8 angelegt. Die Drain-Source-Leitbahnen der Transistoren N3 und N8 sind parallel zwischen dem Ausgangsknoten A und dem internen Masseknoten E geschaltet. Insbesondere sind die Drains der Transistoren N3 und N8 mit dem Ausgangsknoten A und ihre Sources mit dem Knoten E verbunden.
Nunmehr wird zur Erläuterung des Betriebs der vorliegenden Erfindung auf die Fig. 3(a)-3(h) der Zeichnungen Bezug genommen, die die Wellenformen darstellen, die an verschiedenen Punkten in der Ausgangspufferschaltung 10a von Fig. 2 auftreten. Nun folgt die Erklärung der Pullup-Funktion von Fig. 2. Zunächst sei angenommen, daß das erste Freigabesignal auf dem Low-Pegel, das zweite Freigabesignal OE auf dem High-Pegel und das Ausgangssignal an dem Ausgangsknoten A zum Zeitpunkt t0 auf dem Low-Pegel ist. Die Wellenform des Ausgangsknoten A ist in Fig. 3(c) dargestellt. Somit werden beide Freigabetransistoren N4 und N6 eingeschaltet. Ferner sei angenommen, daß sowohl der erste als auch der zweite Pull-down-Transistor eingeschaltet sei. Dies liegt daran, daß zum Zeitpunkt t0 die Gates (Knoten 4 und 5) der jeweiligen Transistoren N3 und N4 auf dem High-Pegel sind. Die Wellenformen an den Knoten 4 und 5 sind jeweils in den Fig. 3(e) und 3(f) dargestellt. Zum Zeitpunkt t1, wenn die invertierten Daten D sofort einen Hoch-Niedrig-Übergang verursachen (Fig. 3(b)), werden die Transistoren N3 und N8 schnell ausgeschaltet, wie aus den Fig. 3(e) und 3(f) hervorgeht. Das Ausgangssignal an dem Knoten A (Fig. 3(c)) jedoch bleibt noch auf dem Low-Pegel.
Daraus ergibt sich, daß das Ausgangssignal des NOR-Gatters 13 zum Zeitpunkt t2 gemäß Fig. 3(g) von einem Low- Pegel zu einem High-Pegel geschaltet wird. Dadurch wird das Einschalten des Steuertransistors N5 bewirkt und somit steigt der Knoten 3 über die Transistoren N4 und N5, wie in Fig. 3(d) dargestellt, zu dem Versorgungspotential VCC. Der Knoten 3 jedoch erreicht die von dem Verhältnis der Einschaltwiderstände in den Transistoren N4 und N5 und dem NOR-Gatter 12 bestimmte Spannung nur, da das Ausgangssignal des NOR-Gatters 12 zunächst auf dem Low-Pegel ist. Diese Spannung an dem Knoten 3 liegt unter dem Versorgungspotential VCC. Dies ist an Punkt X in Fig. 3(d) gezeigt. Der Knoten 3 erreicht schließlich das Versorgungspotential VCC, nachdem das Ausgangssignal des NOR-Gatters 12 vom Low-Pegel zum High-Pegel geschaltet ist. Wie aus Fig. 3(g) hervorgeht, wird das Ausgangssignal des NOR-Gatters 13 zum Zeitpunkt t3 zurück zum Low-Pegel geschaltet, nachdem der Ausgangsknoten A auf den High-Pegel gegangen ist. Da das NOR-Gatter 13 und der Steuertransistor N5 zum langsamen Einschalten des Pull-up-Transistors N1 verwendet werden, reduziert dies den sofortigen Pull-up-Strom durch den Transistor N1 und minimiert somit das über dem Widerstand R1 und dem Induktor L1, die in Reihe geschaltet sind und mit dem Versorgungspotential VCC verbunden sind, erzeugte Rauschen.
Nunmehr erfolgt die Beschreibung der Pull-down-Wirkung von Fig. 2. Diese tritt zum Zeitpunkt t5 auf, wenn das invertierte Datensignal , wie in Fig. 3(b) gezeigt, den Low-High-Übergang verursacht. Daraus ergibt sich, daß der Pull-up-Transistor N1 zum Zeitpunkt t6 schnell ausgeschaltet wird, wie in Fig. 3(d) gezeigt. Da der Ausgangsknoten A zum Zeitpunkt t5, wie in Fig. 3(c) gezeigt, auf dem High-Pegel bleibt, verursacht dies, daß das Ausgangssignal des UND-Gatters 17 von einem Low- Pegel zum Zeitpunkt t7 auf einen High-Pegel schaltet. Dies ist in Fig. 3(h) dargestellt. Folglich wird der Steuertransistor N7 eingeschaltet und so beginnt der Knoten 4, zu dem Versorgungspotential VCC anzusteigen, wie in Fig. 3(e) dargestellt. Der Knoten 4 jedoch erreicht die von dem Verhältnis der Einschaltwiderstände in den Transistoren N6 und N7 und dem NOR-Gatter 14 bestimmte Spannung nur, da das NOR-Gatter 14 anfangs niedrig ist. Diese Spannung an dem Knoten 4 ist geringer als die Hochpegelspannung an dem Knoten 4, die geringer als das Versorgungspotential VCC ist. Dies ist an Punkt Y in Fig. 3(e) dargestellt. Schließlich erreicht der Knoten 4 das Versorgungspotential VCC, nachdem das Ausgangssignal des NOR-Gatters 14 vom Low-Pegel zum High-Pegel geschaltet ist. Als Ergebnis wird der Ausgangsknoten A, wie in Fig. 3(c) gezeigt, zum Zeitpunkt t8 auf den Low- Pegel gezogen. Wie aus Fig. 3(h) hervorgeht, wird das Ausgangssignal des UND-Gatters 17 zurück zu dem Low- Pegel geschaltet, und zwar zum Zeitpunkt t9, nachdem das Ausgangsknoten A auf den Low-Pegel gegangen ist. Erst nachdem der Ausgangsknoten A auf dem Low-Pegel ist, beginnt das Ausgangssignal des NOR-Gatters 15 am Knoten 5 zu steigen, wodurch das verzögerte Einschalten des zweiten Pull-down-Transistors N8 verursacht wird.
Da das UND-Gatter 17 und der Steuertransistor N7 zum langsamen Einschalten des Pull-down-Transistors N3 verwendet werden, um die Pull-down-Funktion zu starten, ist der sofortige Strom durch den Transistor N3 geringer als der Strom durch den Transistor N2 von Fig. 1. Dies wird dadurch erreicht, indem auch der Pull-down-Transistor N2 (Fig. 1) in zwei Transistoren N3 und N8 geteilt wird. Die Größe des ersten Pull-down-Transistors N3 wird gleich der Größe des Pull-up-Transistors N1 gemacht, und der zweite Pull-down-Transistor N8 ist entweder gleichgroß wie oder größer als der erste Pull-down-Transistor N3, um höhere Treiberfähigkeit zu bieten. Es sei angemerkt, daß der zweite Pull-down-Transistor N8 nicht eingeschaltet wird, bis das Ausgangssignal einen Low- Pegel erreicht hat. Somit wird das Einschalten des zweiten Pull-down-Transistors in bezug auf das Einschalten des ersten Pull-down-Transistors N3 verzögert, wodurch das Masse-Prellrauschen, das auf die Induktanz in den Energieversorgungsleitungen zurückzuführen ist, bedeutend verringert.
In Fig. 4 ist ein schematisches Schaltungsdiagramm einer Voll-CMOS-Ausgangspufferschaltung 110 nach dem Stand der Technik dargestellt, die aus einem p-Kanal- Pull-up-Feldeffekttransistor (FET) P1 und einem n-Kanal- Pull-down-FET N2 gebildet ist. Die Pufferschaltung 110 liefert ein Ausgangssignal an einem Ausgangsknoten A auf ein am Dateneingangsknoten B empfangenes Dateneingangssignal D, ein am Freigabeeingangsknoten D empfangenes erstes Freigabesignal und ein am Freigabeeingangsknoten F empfangenes zweites Freigabesignal OE hin. Da die Schaltung von Fig. 4 im wesentlichen identisch mit der Schaltung von Fig. 1 ist, werden im folgenden nur die Unterschiede beschrieben. Das NOR-Gatter 12 in Fig. 1 ist durch ein NAND-Gatter 12a ersetzt worden. Ferner sind die Inverter 18 und 20 von Fig. 1 jetzt weggelassen. Abgesehen von diesen Veränderungen ist der Betrieb der Schaltung in Fig. 4 im wesentlichen identisch mit dem der Schaltung von Fig. 1.
In Fig. 5 ist ein schematisches Schaltungsdiagramm eines alternativen Ausführungsbeispiels eines gemäß der vorliegenden Erfindung aufgebauten Ausgangspuffers 110a dargestellt. Die Ausgangspufferschaltung 110a stellt eine Verbesserung gegenüber der Pufferschaltung 110 von Fig. 4 dar. Die Ausgangspufferschaltung 110a weist eine Hochstromtreibfähigkeit auf, die vergleichbar der einer bipolaren IC ist, und reduziert dennoch bedeutend die Verzerrung bei den Ausgangssignalen aufgrund des Masse- Prellrauschens. Die Ausgangspufferschaltung 110a liefert ein Ausgangssignal an einem Ausgangsknoten A auf ein an einem Dateneingangsknoten B empfangenes Dateneingangssignal D, ein an einem Freigabeeingangsknoten C empfangenes erstes Freigabesignal und ein an einem Freigabeeingangsknoten F empfangenes zweites Freigabesignal OE hin. Die Schaltung von Fig. 5 ist im wesentlichen identisch mit der Schaltung von Fig. 2, außer daß das NOR- Gatter 12 von Fig. 2 durch ein NAND-Gatter 12b ersetzt worden ist. Ferner sind die Inverter 18 und 20 von Fig. 1 weggelassen worden und die Verbindungen der Steuertransistoren N4 und N6 sind verändert worden. Der erste Pull-up-Transistor N3 ist kleiner als der Pull-up-Transistor P1 und der zweite Pull-down-Transistor N8 ist gleich groß wie oder größer als der erste Pull-down- Transistor N3.
Abgesehen von diesen Veränderungen ist der Betrieb der Schaltung von Fig. 5 im wesentlichen identisch zu dem der Schaltung von Fig. 2 und seine Beschreibung wird daher im wesentlichen nicht wiederholt. In den Fig. 6(a)-6(h) sind Wellenformen an verschiedenen Punkten in der Schaltung von Fig. 5 dargestellt. Wie zu erkennen ist, sind diese Wellenformen im wesentlichen identisch mit den Wellenformen der Fig. 3(a)-3(h), abgesehen von Fig. 6(d). Dies ist die Wellenform am Knoten 3 oder am Gate des p-Kanal-Pull-up-Transistors P1. Wie zu erkennen ist, ist diese Wellenform aus der Wellenform von Fig. 3(d) invertiert.
Während die Ausgangspufferschaltungen 10a und 110a der Fig. 2 und 5 mit Freigabetransistoren dargestellt sind, dürfte es für den Fachmann ersichtlich sein, daß diese Transistoren weggelassen werden können, wenn nun der Hochimpedanz-Dreizustands-Betriebsmodus erforderlich ist. Aus der vorstehenden ausführlichen Beschreibung ist somit ersichtlich, daß die vorliegende Erfindung verbesserte Ausgangspufferschaltungen schafft, die zur bedeutenden Reduzierung des Masse-Prellrauschens aus einem ersten Pull-down-Transistor und einem zweiten Pull-down- Transistor gebildet sind. Diese Leistung wird dadurch erzielt, daß das Einschalten des zweiten Pull-down-Transistors so lange verzögert wird, bis das Ausgangssignal den Low-Pegel erreicht hat.
Zwar wurde nun das, was zur Zeit als die bevorzugten Ausführungsbeispiele der vorliegenden Erfindung angesehen wird, dargestellt und beschrieben, doch wird dem Fachmann ersichtlich sein, daß die Erfindung alle in den Rahmen der angehängten Ansprüche fallenden Ausführungsbeispiele einschließt.

Claims

1. Ausgangspuffer zum Liefern eines Ausgangssignals an einem Ausgangsknoten, mit einer bedeutenden Verringerung des Masse-Prellrauschens, mit:

einer auf ein erstes Steuersignal (3) reagierenden Pull-up-Schaltungseinrichtung zum langsamen Erzeugen eines Übergangs von einem niedrigen Logikpegel zu einem hohen Logikpegel an dem Ausgangsknoten (A);

wobei die Pull-up-Schaltungseinrichtung aufweist: einen Pull-up-Transistor (N1 oder P1), bei dem eine von dessen Hauptelektroden mit einem ersten Energieversorgungsanschluß (24) gekoppelt ist, seine andere Hauptelektrode mit dem Ausgangsknoten (A) gekoppelt ist und seine Steuerelektrode zum Empfangen des ersten Steuersignals gekoppelt ist;

einer auf zweite und dritte Steuersignale (4, 5) reagierenden Pull-down-Schaltungseinrichtung (N3, N8) zum langsamen Erzeugen eines Übergangs von dem hohen Logikpegel zu dem niedrigen Logikpegel an dem Ausgangsknoten (A);

wobei die Pull-down-Schaltungseinrichtung aufweist: einen ersten Pull-down-Transistor (N3), bei dem eine von dessen Hauptelektroden mit einem zweiten Energieversorgungsanschluß (26) gekoppelt ist, seine andere Hauptelektrode mit dem Ausgangsknoten (A) gekoppelt ist und seine Steuerelektrode zum Empfangen des zweiten Steuersignals gekoppelt ist;

wobei die Pull-down-Schaltungseinrichtung ferner aufweist: einen zweiten Pull-down-Transistor (N8), bei dem eine von dessen Hauptelektroden mit dem zweiten Energieversorgungsanschluß (26) gekoppelt ist, seine andere Hauptelektrode mit dem Ausgangsknoten (A) gekoppelt ist und seine Steuerelektrode zum Empfangen des dritten Steuersignals gekoppelt ist;

einer ersten Logikeinrichtung (12), die zum Erzeugen des ersten Steuersignals auf ein einen Niedrig- Hoch-Übergang verursachendes Dateneingangssignal (D) und auf das einen Niedrig-Hoch-Übergang verursachende Ausgangssignal reagiert;

einer zweiten Logikeinrichtung (17), die zum Erzeugen des zweiten Steuersignals zum langsamen Einschalten des ersten Pull-down-Transistors (N3) auf das einen Hoch-Niedrig-Übergang verursachende Dateneingangssignal und auf das einen Hoch-Niedrig- Übergang verursachende Ausgangssignal reagiert; und

einer dritten Logikeinrichtung (15), die auf das den Hoch-Niedrig-Übergang verursachende Dateneingangssignal und das den Hoch-Niedrig-Übergang verursachende Ausgangssignal reagiert, um den zweiten Pull-down-Transistor im ausgeschalteten Zustand zu halten, bis der Ausgangsknoten den Hoch-Niedrig- Übergang vollzogen hat und damit das Masse-Prellrauschen bedeutend reduziert;

dadurch gekennzeichnet, daß die zweite Logikeinrichtung aufweist: ein UND- Logikgatter (17) mit einem mit dem Ausgangssignal gekoppelten ersten Eingang (44), einem mit dem invertierten Dateneingangssignal (D) gekoppelten zweiten Eingang (46), und mit einen Ausgang; einen ersten n-Kanal-Steuertransistor (N7), dessen Drain mit dem Ausgangsknoten gekoppelt ist, dessen Source mit dem Gate des ersten Pull-down-Transistors (N3) gekoppelt ist und dessen Gate mit dem Ausgang des UND-Logikgatters (17) gekoppelt ist; und ein erstes NOR-Logikgatter (14), dessen erster und zweiter Eingang (38; 36) direkt und jeweils über eine Verzögerung (16, 22) mit dem Dateneingangssignal gekoppelt sind, und wobei ein Ausgang auch mit dem Gate des ersten Pull-down-Transistors (N3) gekoppelt ist; und

die dritte Logikeinrichtung aufweist: ein zweites NOR-Logikgatter (15), bei dem ein erster Eingang (50) mit dem Ausgangssignal gekoppelt ist, ein zweiter Eingang (52) direkt mit dem Dateneingangssignal gekoppelt ist, und ein Ausgang mit dem Gate des zweiten Pull-down-Transistors (N8) gekoppelt ist.

2. Ausgangspuffer nach Anspruch 1, dadurch gekennzeichnet, daß der Pull-up-Transistor ein n-Kanal- Feldeffekttransistor (N1) ist.

3. Ausgangspuffer nach Anspruch 2, dadurch gekennzeichnet, daß der erste und der zweite Pull-down- Transistor n-Kanal-Feldeffekttransistoren (N3, N8) sind.

4. Ausgangspuffer nach Anspruch 1, dadurch gekennzeichnet, daß der Pull-up-Transistor ein p-Kanal- Feldeffekttransistor (P1) ist.

5. Ausgangspuffer nach Anspruch 4, dadurch gekennzeichnet, daß der erste und der zweite Pull-down- Transistor n-Kanal-Feldeffekttransistoren (N3, N8) sind.

6. Ausgangspuffer nach Anspruch 3, dadurch gekennzeichnet, daß die erste Logikeinrichtung aufweist: ein drittes NOR-Logikgatter (13) mit einem mit dem Dateneingangslogiksignal gekoppelten ersten Eingang, einem mit dem Ausgangssignal gekoppelten zweiten Eingang und einem Ausgang; einen zweiten n- Kanal-Steuertransistor (N5), dessen Drain mit dem ersten Energieversorgungsanschluß (24) gekoppelt ist, dessen Source mit dem Gate des Pull-up-Transistors (N1) gekoppelt ist, und dessen Gate mit dem Ausgang des dritten NOR-Gatters (13) gekoppelt ist; und ein viertes NOR-Logikgatter (12), dessen erster und zweiter Eingang mit dem Dateneingangssignal gekoppelt sind und bei dem ein Ausgang auch mit dem Gate des Pull-up-Transistors (N1) gekoppelt ist.

7. Ausgangspuffer nach Anspruch 3, dadurch gekennzeichnet, daß der erste Pull-down-Transistor (N3) gleichgroß ist wie der Pull-up-Transistor (N1) und der zweite Pull-down-Transistor (N8) so groß wie oder größer als der Pull-down-Transistor (N3) ist.

8. Ausgangspuffer nach Anspruch 5, dadurch gekennzeichnet, daß der erste Pull-down-Transistor (N3) kleiner ist als der Pull-up-Transistor (P1) und der zweite Pull-down-Transistor (N8) so groß wie oder größer als der Pull-down-Transistor (N3) ist.

9. Ausgangspuffer nach Anspruch 5, dadurch gekennzeichnet, daß die erste Logikeinrichtung aufweist: ein drittes NOR-Logikgatter (13) mit einem mit dem Dateneingangssignal gekoppelten ersten Eingang, einem mit dem Ausgangssignal gekoppelten zweiten Eingang, und einem Ausgang; einen zweiten n-Kanal- Steuertransistor (N5), dessen Source mit dem Ausgangsknoten (A) gekoppelt ist, dessen Drain mit dem Gate des Pull-up-Transistors (P1) gekoppelt ist, und dessen Gate mit dem Ausgang des dritten NOR- Gatters (13) gekoppelt ist; und ein NAND-Logikgatter (12b), dessen erster und zweiter Eingang mit dem Dateneingangssignal gekoppelt sind und bei dem ein Ausgang auch mit dem Gate des Pull-up-Transistors (P1) gekoppelt ist.