DE4122829A1 - Halbleiterspeichereinrichtung - Google Patents

Description

Die Erfindung bezieht sich auf eine Halbleiterspeichereinrichtung.

Fig. 45 ist ein Blockschaltbild, das ein Beispiel eines vorhandenen statischen RAM zeigt (im folgenden als "SRAM" bezeichnet). Wie in Fig. 45 gezeigt ist, empfängt eine Gruppe 1 von Zeilenadreßeingangsanschlüssen externe Zeilenadreßdaten, und die eingegebenen Zeilenadreßdaten werden durch einen Zeilenadreßpuffer 2 verstärkt oder invertiert und an einen Zeilendecoder 3 angelegt. Der Zeilendecoder 3 decodiert die durch die Eingangsanschlußgruppe 1 angelegten Zeilenadreßdaten.

Eine Gruppe 4 von Spaltenadreßeingangsanschlüssen empfängt externe Spaltenadreßdaten, und die eingegebenen Spaltenadreßdaten werden durch einen Spaltenadreßpuffer 5 verstärkt oder invertiert und an einen Spaltendecoder 6 angelegt. Der Spaltendecoder 6 decodiert die durch die Eingangsanschlußgruppe 4 angelegten Spaltenadreßdaten. Ein Speicherzellenfeld 7 enthält eine Mehrzahl von in einer Matrix angeordneten Speicherzellen zum Speichern von Information. Eine aus dem Speicherzellenfeld 7 gelesene Lesespannung kleiner Amplitude wird durch einen Multiplexer 7 an einen Leseverstärker 9 zum Verstärken darin angelegt. Ein Ausgangssignal des Leseverstärkers 9 wird weiter durch einen Ausgangsdatenpuffer 10 auf einen Pegel verstärkt, der zum Holen des Ausgangssignales nach außerhalb der Halbleiterspeichereinrichtung notwendig ist. Schließlich wird es nach Außen durch einen Lesedatenausgangsanschluß 11 ausgegeben.

Ein Schreibdateneingangs/Ausgangsanschluß 12 empfängt Schreibdaten. Die so angelegten Schreibdaten werden durch einen Eingangsdatenpuffer 13 verstärkt. Ein Chipauswahlsignal wird an einen Anschluß 14 angelegt, und ein Lese/Schreibsteuersignal wird an einen Anschluß 15 angelegt. Eine Lese/Schreibsteuerschaltung 16 steuert den Leseverstärker 9, den Ausgangsdatenpuffer 10 und den Eingangspuffer 13 gemäß der Auswahl/Nichtauswahl des Chips und des Lese/Schreibmodus der Daten, die durch das Chipauswahlsignal bzw. die Lese/Schreibsteuersignale bestimmt sind.

Fig. 46 zeigt die Randstrukturen des Speicherzellenfeldes 7 des in Fig. 45 gezeigten SRAMs. In Fig. 46 ist aus Gründen der Vereinfachung das Speicherzellenfeld 7 in einer Form aus zwei Zeilen und zwei Spalten gezeigt. Wie in Fig. 46 gezeigt ist, sind Speicherzellen 24a bis 24d an den Kreuzungen eines Bitleitungspaares 20a und 20b und eines Bitleitungspaares 21a und 21b mit Wortleitungen 22 und 23, die mit entsprechenden Ausgangsanschlüssen des Zeilendecoders 3 verbunden sind, vorgesehen. Bitleitungsladungseinrichtungen 25a, 25b, 26a und 26b sind an den Enden der Bitleitungen 20a, 20b, 21a bzw. 21b vorgesehen. Diese Bitleitungsladungseinrichtungen 25a, 25b, 26a und 26b sind aus Transistoren gebildet, deren erster Leitungsanschluß und ein Gate mit einer Spannungsversorgung 18 verbunden sind und deren zweiter Leitungsanschluß mit entsprechenden Bitleitungen verbunden ist.

Der in Fig. 45 gezeigte Multiplexer 8 enthält Übertragungsgatter 27a, 27b, 28a und 28b, die an den anderen Enden der Bitleitung 20a, 20b, 21a bzw. 21b vorgesehen sind. Jedes der Übertragungsgatter weist ein Gate auf, an das ein Ausgangssignal von dem in Fig. 45 gezeigten Spaltendecoder 6 angelegt wird, Drain/Source ist mit einer entsprechenden Bitleitung verbunden und Source/Drain ist mit einer entsprechenden Eingangs/Ausgangsleitung (IO-Leitung) eines IO-Leitungspaares 29a und 29b verbunden. Eine Potentialdifferenz zwischen den IO-Leitungen 29a und 29b wird durch den Leseverstärker 9 erfaßt. Ein Ausgangssignal des Leseverstärkers 9 wird durch den Ausgangspuffer 10 verstärkt.

Jede Speicherzelle 24 in Fig. 46 kann in Form einer MOS-Speicherzelle eines Hochwiderstandslasttypes vorliegen, wie er in Fig. 47 gezeigt ist, oder eines CMOS-Speicherzellentypes, wie er in Fig. 48 gezeigt ist.

Die in Fig. 47 gezeigte Speicherzelle weist Treibertransistoren 41a und 41b auf. Der Drain des Transistors 41a ist mit einem Speicherknoten 45a verbunden, sein Gate ist mit einem Speicherknoten 45b verbunden, und seine Source liegt auf Masse. Die Speicherzelle 24 weist Zugriffstransistoren 42a und 42b auf. Der Drain des Transistors 42a oder seine Source sind mit dem Speicherknoten 45a verbunden, sein Gate ist mit einer Wortleitung 22 oder 23 verbunden, und seine Source oder Drain ist mit einer Bitleitung 20a oder 21a verbunden. Der Drain oder Source des Transistors 42b ist mit dem Speicherknoten 45b verbunden, sein Gate ist mit einer Wortleitung 22 oder 23 verbunden, und seine Source oder Drain ist mit einer Bitleitung 20b oder 21b verbunden. Die Speicherzelle 24 weist Lastwiderstände 43a und 43b auf, die an den Enden mit der Spannungsversorgung 18 und an den anderen Enden mit den Speicherknoten 45a bzw. 45b verbunden sind.

Die in Fig. 48 gezeigte Speicherzelle 24 weist p-Kanaltransistoren 44a und 44b anstelle der Lastwiderstände 43a und 43b der in Fig. 47 gezeigten Speicherzelle 24 auf. Der Drain des Transistors 44a ist mit dem Speicherknoten 45a verbunden, sein Gate ist mit dem Speicherknoten 45b verbunden, und seine Source ist mit der Spannungsversorgung 18 verbunden. Der Drain des Transistors 44b ist mit dem Speicherknoten 45b verbunden, sein Gate ist mit dem Speicherknoten 45a und seine Source ist mit der Spannungsversorgung 18 verbunden.

Die in Fig. 45 bis 48 gezeigte Halbleiterspeichereinrichtung wird wie folgt beschrieben. Es sei angenommen, daß die Speicherzelle 24a in dem Speicherzellenfeld 7 auszuwählen ist. In diesem Fall legt die Zeilenadreßeingangsanschlußgruppe 1 ein Zeilenadreßsignal, das einer mit der auszuwählenden Speicherzelle 24a verbundenen Zeile entspricht, durch den Zeilenadreßpuffer 2 an den Zeilendecoder 3 an. Dadurch setzt der Zeilendecoder 3 die mit der Speicherzelle 24a verbundene Wortleitung 22 auf einen Auswahlpegel (z. B. "H-Pegel") und ersetzt die andere Wortleitung 23 auf einen Nichtauswahlpegel (z. B. "L-Pegel").

Die Spaltenadreßeingangsanschlußgruppe 4 legt ein Spaltenadreßsignal, das eine Spalte auswählt, die einem mit der auszuwählenden Speicherzelle 24a verbundenen Bitleitungspaar 20a und 20b entspricht, durch den Spaltenadreßpuffer 5 an den Spaltendecoder 6 an. Dadurch schaltet der Spaltendecoder 6 nur die mit dem Bitleitungspaar 20a und 20b verbundenen Übertragungsgatter 27a und 27b leitend. Folglich sind nur die ausgewählten Bitleitungen 20a und 20b mit den IO-Leitungen 29a und 29b verbunden, während das nicht ausgewählte Bitleitungspaar 21a und 21b von dem IO-Leitungspaar 29a und 29b getrennt ist.

Im folgenden wird die Lesetätigkeit der ausgewählten Speicherzelle 24a beschrieben. Es sei angenommen, daß der Speicherknoten 45a der Speicherzelle 24a auf dem "H-Pegel" liegt, und daß der Speicherknoten 45b auf dem "L-Pegel" liegt. In diesem Fall ist einer der Treibertransistoren 41a in der Speicherzelle nichtleitend, und der andere Treibertransistor 41b ist leitend. Die Wortleitung 22 liegt auf dem "H-Pegel" und ist somit im ausgewählten Zustand, so daß beide Zugriffstransistoren 42a und 42b in der Speicherzelle 24a leitend sind. Daher fließt ein Gleichstrom von der Spannungsversorgung 18 durch die Bitleitungsladungseinrichtung 25b, die Bitleitung 20b, den Zugriffstransistor 42b und den Treibertransistor 41b zur Masse.

Der Gleichstrom fließt jedoch nicht durch den anderen Pfad, d. h. von der Spannungsversorgung 18 durch die Bitleitungsladungseinrichtung 25a, die Bitleitung 20a, den Zugriffstransistor 42a und den Treibertransistor 41a zur Masse, da der Treibertransistor 41a nicht leitend ist. Bei diesem Betrieb weist das Potential auf der Bitleitung 20a, durch den der Gleichstrom nicht fließt, einen Wert auf (Versorgungspotential - Vth), bei dem "Vth" eine Schwellenspannung der Bitleitungsladungstransistoren 25a, 25b, 26a und 26b ist.

Das Potential der Bitleitung 20b, durch den der Gleichstrom fließt, weist einen Wert auf (Versorgungspotential - Vth - V), der durch V gegenüber dem Versorgungspotential - Vth reduziert ist, da die Versorgungsspannung durch die Leitungswiderstände des Treibertransistors 41b, des Zugriffstransistors 41b und der Bitleitungsladungseinrichtung 25b geteilt ist. Bei dem oben beschriebenen Gegenstand wird V die Bitleitungsamplitude genannt, sie liegt typischerweise in einem Bereich von 50 mV-500 mV, was gemäß eines Wertes der Bitleitungsaufladung eingestellt wird.

Diese Bitleitungsamplitude erscheint auf den IO-Leitungen 29a und 29b durch die leitenden Übertragungsgatter 27a und 27b. Sie wird durch die Leseverstärker neu verstärkt. Das Ausgangssignal des Leseverstärkers 9 wird durch den Ausgangspuffer 10 verstärkt und dann als Datenausgang von dem Ausgangsanschluß 11 gelesen. Bei dieser Lesetätigkeit wird der Eingangsdatenpuffer 13 so gesteuert, daß das IO-Leitungspaar 29a und 29b nicht durch die Lese/Schreibsteuerschaltung 16 aktiviert wird.

Bei der Schreibtätigkeit wird das Potential der Bitleitung zum Schreiben des Wertes auf dem "L-Pegel" auf ein niedrigeres Potential gezwungen, und das Potential auf der anderen Leitung wird auf ein hohes Potential gehoben, wodurch der Wert in die Speicherzelle geschrieben wird. Z. B. zum Schreiben eines invertierten Wertes in die Speicherzelle 24a setzt der Dateneingangspuffer 13 die IO-Leitung 29a auf den L-Pegel und die andere IO-Leitung 29b auf den H- Pegel, so daß die Bitleitung 20a auf den L-Pegel gesetzt wird, und die andere Bitleitung 20b auf den H-Pegel gesetzt wird, wodurch der Wert eingeschrieben wird.

Fig. 49 ist ein den Leseverstärker und die IO-Leitungstreiberschaltung darstellendes Schaltungsdiagramm. Wie in Fig. 49 gezeigt ist, bilden n-Kanal-MOSFETs 59 und 60 eine Differentialeingangsschaltung und weisen Gates auf, an die Differentialeingangssignale Vin bzw. /Vin angelegt werden. (Im folgenden soll "/" den Querstrich über dem entsprechenden Signal ersetzen). Die Source des n-Kanal-MOSFETs 59 und des n-Kanal-MOSFETs 60 sind miteinander verbunden und über einen n-Kanal-MOSFET 61 auf Masse zum Herabziehen gelegt. Dieses n-Kanal-MOSFET 61 wird als Reaktion auf ein Chipfreigabesignal (CE), das an einen Eingangsanschluß 62 angelegt wird, leitend. Der Drain des n-Kanal- MOSFET 59 und des n-Kanal-MOSFET 60 sind mit den Drains von P-Kanal- MOSFETs 57 und 58 verbunden, wodurch eine Stromspiegelschaltung gebildet wird. Die Source des P-Kanal-MOSFET 57 und des P-Kanal- MOSFET 58 sind mit der Spannungsversorgung Vcc verbunden und ihre Gates sind miteinander verbunden. Ein verstärktes Ausgangssignal wird durch einen Ausgangsanschluß 63 von einem Knoten des n- Kanal-MOSFET 60 und des P-Kanal-MOSFET 58 erhalten.

Eine IO-Leitungsladungsschaltung 50 weist n-Kanal-MOSFETs 55 und 56 auf, deren Sources mit einem Paar von IO-Leitungen 29a und 29b verbunden sind, wodurch aktive Ladungseinrichtungen gebildet werden. Diese IO-Leitungen 29a und 29b sind über Anschlüsse 51 und 52 mit den Sources der Übertragungsgatter 27a und 28a und mit den Sources der Übertragungsgatter 27b und 28b verbunden. Die entsprechenden Gates und Drains der n-Kanal-MOSFETs 55 und 46 sind miteinander mit der Spannungsversorgung Vcc verbunden.

Wie oben beschrieben ist, sind in einer Halbleiterspeichereinrichtung wie ein SRAM am Rande des Speicherzellenfeldes verschiedene Schaltungen (Bitleitungsladungseinrichtungen, Multiplexer, Spaltendecoder, Leseverstärker und ähnliches), die mit den Bitleitungen assoziiert sind, vorgesehen. Diese Schaltungen, die direkt mit den Bitleitungen assoziiert sind, werden im allgemeinen Bitleitungsrandschaltungen (Bitleitungsperipherieschaltungen) im folgenden genannt.

Bei der vorhandenen Halbleiterspeichereinrichtung können die Bitleitungen und die Bitleitungsperipherieschaltungen nur an den oberen und unteren Anschlußdaten der Bitleitungen miteinander verbunden werden. Daher sind die meisten der Bitleitungsperipherieschaltungen in der Nachbarschaft der oberen und unteren Enden der Bitleitungen konzentriert. Dieses kann auch aus einer Layout-Anordnung eines SRAM-Chips gesehen werden, der in dem Artikel "A 14- ns 1-Mbit CMOS SRAM with Varible Bit Organization" (IEEE Journal of Solid-State Circuits, Band 23, No. 5, October 1988) und "A 34- ns 1-Mbit CMOS SRAM Using Triple Polysilicon" (IEEE Journal of Solid- State Circuits, Band 23, No. 5, October 1987) beschrieben ist. Daher hängen die Größen der Bitleitungsperipherieschaltungen bei der Halbleiterspeichereinrichtung stark von dem Bitleitungsabstand ab. Wenn der Bitleitungsabstand groß ist, ist es möglich, Bitleitungsperipherieschaltungen mit großen Strukturen oder großen Treiberkapazitäten vorzusehen, (Bitleitungsperipherieschaltungen mit Transistoren von großer Kanallänge und/oder Kanalbreite und/oder vieler Transistoren). Wenn jedoch der Bitleitungsanstand klein ist, können nur Bitleitungsperipherieschaltungen mit kleinen Strukturen oder kleiner Treiberkapazität angeordnet werden. Der Bitleitungsabstand wird durch die Größe der Speicherzellen bestimmt und wurde fortschreitend aufgrund des Fortschrittes der Hochintegrationstechnik in den letzten Jahren verringert. Folglich ist es bei der Halbleiterspeichereinrichtung unmöglich, Bitleitungsperipherieschaltungen mit großen Flächen anzuordnen, und somit ist es schwierig, die gewünschte Leistung zu erzielen. Zum Beispiel kann eine Einrichtung mit einer Redundanzschaltung, bei der eine Programmsicherung für jede Spalte vorgesehen ist, in der Größe nur um ein beschränktes Maß wegen einer Einrichtung zum Durchtrennen der Sicherung verringert werden, selbst wenn die Verringerung der Speichergröße aufgrund der Entwicklung der Verarbeitungstechnik erreicht werden könnte. Daher ist es unmöglich, Sicherungen für entsprechende Spalten vorzusehen, und somit können Speichergrößen nur in beschränktem Ausmaße verringert werden, so daß die Chipfläche nicht ausreichend verringert werden kann.

Das obige Problem besteht nicht nur bei den SRAMs sondern auch bei dynamischen RAMs (die im folgenden als "DRAM" bezeichnet werden) und bei anderen.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Halbleitereinrichtung zu schaffen, bei der Bitleitungsperipherieschaltungen mit großen Strukturen und/oder Eingabe/Ausgabeeinrichtungen vorgesehen bzw. verdrahtet werden können, ohne daß die Chipgröße vergrößert wird.

Die erfindungsgemäße Halbleiterspeichereinrichtung ist gemäß einer ersten Lösung durch die Merkmale des Patentanspruches 1 gekennzeichnet. Sie enthält insbesondere ein Speicherzellenfeld mit einer Mehrzahl von Wortleitungen, einer Mehrzahl von die Wortleitungen kreuzenden Bitleitungen und einer Mehrzahl von an den Kreuzungspunkten der Wortleitungen mit den Bitleitungen angeordneten Speicherzellen. Die Einrichtung weist weiter eine Mehrzahl von Bitleitungssignaleingangs/Ausgangsleitungen auf, die so angeordnet sind, daß sie die Bitleitungen kreuzen. Dabei ist jede Bitleitungssignaleingangs/Ausgangsleitung mit der entsprechenden Bitleitung verbunden und weist ein Ende auf, das bis zu einem Ende des Speicherzellenfeldes erstreckt ist.

Die erfindungsgemäße Halbleiterspeichereinrichtung ist ebenfalls gemäß einer zweiten Lösung durch die Merkmale des Patentanspruches 5 gekennzeichnet. Sie enthält eine Mehrzahl von Speicherzellenfeldern, von denen jedes eine Mehrzahl von Wortleitungen, eine Mehrzahl von die Wortleitungen kreuzenden Bitleitungen und eine Mehrzahl von Speicherzellenfeldern aufweist, die an den Kreuzungspunkten der Wortleitungen mit den Bitleitungen versehen sind. Die Einrichtung enthält weiterhin eine Mehrzahl von Bitleitungssignaleingangs/ Ausgangsleitungen, die zum Kreuzen der Bitleitungen in den entsprechenden Speicherzellenfeldern vorgesehen sind. Sie sind zum Verbinden der entsprechenden Bitleitungen in den entsprechenden Speicherzellenfeldern miteinander ausgelegt.

Die erfindungsgemäße Halbleiterspeichereinrichtung wird nach einer dritten Lösung ebenfalls durch die Merkmale des Patentanspruches 10 gekennzeichnet. Diese Einrichtung enthält zusätzlich zu der ersten Lösung eine Mehrzahl von Bitleitungssignaleingangs/ Ausgangsleitungen, eine Bitleitungsperipherieschaltung, I/O- Einrichtungen und eine Mehrzahl von I/O-Leitungen. Die Bitleitungssignaleingangs/Ausgangsleitungen sind zum Kreuzen der Bitleitungen ausgelegt und mit den entsprechenden Bitleitungen verbunden. Jede weist mindestens ein Ende auf, das sich zu einem Ende des Speicherzellenfeldes erstreckt. Eine Bitleitungsperipherieschaltung ist an einem Ende des Speicherzellenfeldes vorgesehen und mit den Bitleitungssignaleingangs/Ausgangsleitungen verbunden. Die I/O-Einrichtung empfängt externe Daten und Signale und gibt interne Signale und Daten nach außen ab. Die IO-Leitungen sind so angeordnet, daß sie über das Speicherzellenfeld gehen und die Bitleitungsperipherieschaltung mit der IO-Einrichtung verbinden.

Gemäß der ersten Lösung erstrecken sich die mit den Bitleitungen verbundenen Bitleitungssignaleingangs/Ausgangsleitungen zu Endabschnitten des Speicherzellenfeldes in eine Richtung senkrecht zu den Bitleitungen, so daß die Bitleitungsperipherieschaltungen, die nur an den oberen und unteren Enden der Bitleitungen angebracht werden konnten, verteilt ebenfalls an den Enden der Bitleitungssignaleingangs/ Ausgangsleitungen angeordnet werden können. Folglich ist der Freiheitsgrad für das Layout der Bitleitungsperipherieschaltungen erhöht, und die Bitleitungsperipherieschaltungen mit großen Strukturen können ohne Vergrößerung des Bitleitungsabstandes angeordnet werden.

Nach der zweiten Lösung sind die entsprechenden Bitleitungen eines jeden Speicherzellenfeldes durch die Bitleitungssignaleingangs/ Ausgangsleitung so miteinander verbunden, daß die Bitleitungsperipherieschaltungen, die individuell für die entsprechenden Speicherzellenfelder vorgesehen waren, von den Speicherzellenfeldern gemeinsam genutzt werden können. Folglich kann jedes Speicherzellenfeld eine im wesentlichen größere Fläche zum Anordnen der Bitleitungsperipherieschaltungen haben, und damit können Bitleitungsperipherieschaltungen mit größeren Strukturen angeordnet werden.

Nach der dritten Lösung verbinden die über das Speicherzellenfeld gehende IO-Leitungen die Bitleitungsperipherieschaltungen mit der IO-Einrichtung, so daß Verdrahtungen, die außerhalb des Speicherzellenfeldes angeordnet waren, auf dem Speicherzellenfeld angeordnet werden können, wodurch die Chipgröße verringert wird.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen an Hand der Figuren. Von den Figuren zeigt

Fig. 1 ein schematisches Schaltbild einer ersten Ausführungsform der Halbleiterspeichereinrichtung;

Fig. 2 ein schematisches Schaltbild einer verteilten Anordnung der verschiedenen Bitleitungsperipherieschaltungen der in Fig. 1 gezeigten Ausführungsform;

Fig. 3 ein schematisches Schaltbild eines anderen Beispieles einer verteilten Anordnung der verschiedenen Bitleitungsperipherieschaltungen der in Fig. 1 gezeigten Ausführungsform;

Fig. 4 ein spezielleres Beispiel der in Fig. 2 gezeigten Ausführungsform;

Fig. 5 ein spezielleres Beispiel der in Fig. 3 gezeigten Ausführungsform;

Fig. 6 ein Diagramm einer typischen Anordnung in einem Ziffer-1-Mbit-SRAM;

Fig. 7 ein Diagramm der Struktur eines Blockes des in Fig. 6 gezeigten SRAM;

Fig. 8 ein schematisches Schaltbild einer zweiten Ausführungsform der Halbleiterspeichereinrichtung;

Fig. 9 ein spezielles Beispiel der in Fig. 8 gezeigten Ausführungsform;

Fig. 10 ein schematisches Schaltdiagramm einer dritten Ausführungsform der Halbleiterspeichereinrichtung;

Fig. 11 ein spezielles Beispiel der in Fig. 10 gezeigten Ausführungsform;

Fig. 12 ein schematisches Schaltdiagramm eines vierten Ausführungsbeispieles der Halbleiterspeichereinrichtung;

Fig. 13 ein Beispiel eines Gehäuses bzw. eines Körpers, der den in Fig. 12 gezeigten SRAM enthält;

Fig. 14 ein spezielles Beispiel im Detail der in Fig. 12 gezeigten Ausführungsform;

Fig. 15 ein schematisches Schaltdiagramm einer fünften Ausführungsform der Halbleiterspeichereinrichtung;

Fig. 16 eine perspektivische Ansicht eines Beispieles eines Gehäuses, das den SRAM von Fig. 15 enthält;

Fig. 17 ein spezielles Beispiel im Detail des in Fig. 15 gezeigten Beispieles;

Fig. 18 ein schematisches Schaltdiagramm einer sechsten Ausführungsform der Halbleiterspeichereinrichtung;

Fig. 19 ein schematisches Schaltdiagramm eines Beispieles einer verteilten Anordnung der Bitleitungsperipherieschaltungen der in Fig. 18 gezeigten Ausführungsform;

Fig. 20 ein spezielles Beispiel im Detail der in Fig. 19 gezeigten Ausführungsform;

Fig. 21 ein schematisches Schaltdiagramm einer siebten Ausführungsform der Halbleiterspeichereinrichtung;

Fig. 22 ein spezielles Beispiel im Detail der in Fig. 21 gezeigten Ausführungsform;

Fig. 23 ein schematisches Schaltdiagramm einer achten Ausführungsform der Halbleiterspeichereinrichtung;

Fig. 24 ein spezielles Beispiel im Detail der Ausführungsform von Fig. 23;

Fig. 25 ein schematisches Schaltdiagramm einer neunten Ausführungsform der Halbleiterspeichereinrichtung;

Fig. 26 ein spezielles Beispiel im Detail der in Fig. 25 gezeigten Ausführungsform;

Fig. 27 ein schematisches Schaltdiagramm einer zehnten Ausführungsform der Halbleiterspeichereinrichtung;

Fig. 28 ein spezielles Beispiel im Detail der in Fig. 27 gezeigten Ausführungsform;

Fig. 29 ein schematisches Diagramm zum Erläutern des Effektes der in Fig. 28 gezeigten Ausführungsform;

Fig. 30 ein Ersatzschaltbild des in Fig. 29 gezeigten Strompfades;

Fig. 31 eine schematische Darstellung eines anderen Beispieles der Anordnung der Bitleitungssignaleingangs/ Ausgangsleitungen;

Fig. 32 ein schematisches Diagramm eines weiteren Beispieles der Anordnung der Bitleitungssignaleingangs/ Ausgangsleitungen;

Fig. 33 ein schematisches Schaltdiagramm einer elften Ausführungsform der Halbleiterspeichereinrichtung;

Fig. 34 ein spezielles Beispiel im Detail der in Fig. 33 gezeigten Ausführungsform;

Fig. 35 ein schematisches Schaltdiagramm einer zwölften Ausführungsform der Halbleiterspeichereinrichtung;

Fig. 36 ein schematisches Schaltdiagramm einer dreizehnten Ausführungsform der Halbleiterspeichereinrichtung;

Fig. 37 ein schematisches Schaltdiagramm einer vierzehnten Ausführungsform der Halbleiterspeichereinrichtung;

Fig. 38 ein schematisches Schaltdiagramm einer fünfzehnten Ausführungsform der Halbleiterspeichereinrichtung;

Fig. 39 ein Beispiel der Anordnung der Bitleitungsperipherieschaltungen der in Fig. 38 gezeigten Ausführungsform;

Fig. 40 ein schematisches Schaltdiagramm einer sechzehnten Ausführungsform der Halbleiterspeichereinrichtung;

Fig. 41 ein schematisches Schaltdiagramm einer siebzehnten Ausführungsform der Halbleiterspeichereinrichtung;

Fig. 42 ein Schaltbild einer Anordnung einer dynamischen Speicherzelle, wie sie in der Fig. 41 gezeigten Ausführungsform verwendet wird;

Fig. 43 ein Blockschaltdiagramm eines Beispieles einer Verteileranordnung der verschiedenen Bitleitungsperipherieschaltungen der in Fig. 41 gezeigten Ausführungsform;

Fig. 44 ein schematisches Schaltdiagramm eines spezielleren Ausführungsbeispieles im Detail der in Fig. 43 gezeigten Ausführungsform;

Fig. 45 ein schematisches Schaltdiagramm eines vorhandenen SRAM;

Fig. 46 die Anordnung eines peripheren Abschnittes des Speicherzellenfeldes des in Fig. 45 gezeigten SRAM;

Fig. 47 ein Schaltbild eines Beispieles der in Fig. 46 gezeigten Speicherzelle;

Fig. 48 ein Schaltbild eines anderen Beispieles der in Fig. 46 gezeigten Speicherzelle;

Fig. 49 ein Schaltbild eines Leseverstärkers und einer IO- Treiberschaltung des in Fig. 45 gezeigten SRAM.

Erste Ausführungsform

In Fig. 1, die ein Blockschaltbild eines Speicherzellenfeldes und der peripheren Abschnitte SRAM einer ersten Ausführungsform darstellt, sind Wortleitungen WL1-WLm so angeordnet, daß sie eine Mehrzahl von Bitleitungen BL1, /BL1, BL2, /BL2, . . ., BLn und /BLn kreuzen (bevorzugt unter rechten Winkeln). (In der folgenden Beschreibung wird "/" als Ersatz für den Querstrich über die Bezeichnung von invertierten Signalen benutzt.) Die Bitleitungen bilden Bitleitungspaare, von denen jedes zwei benachbarte Leitungen aufweist. Zum Beispiel bilden die Bitleitungen BL1 und /BL1 ein Bitleitungspaar, die Bitleitungen BL2 und /BL2 bilden ebenfalls ein Bitleitungspaar. Statische Speicherzellen SMC sind an den Kreuzungspunkten dieser Bitleitungspaare und der Wortleitungen zum Bilden eines Speicherzellenfeldes angeordnet. Die statischen Speicherzellen SMC können z. B. aus den in den Fig. 47 und 48 gezeigten Speicherzellen gebildet sein. Die Wortleitungen WL1 bis WLm empfangen Ausgangssignale von einem Zeilendecoder RD. Der Zeilendecoder RD ist zum Decodieren von Zeilen, Adreßsignalen, die durch einen (nicht gezeigten) Adreßpuffer angelegt werden, und zum Auswählen einer der Wortleitungen WL1-WLm ausgelegt. Eine Peripherieschaltung 101 ist an einem Ende eines jeden Bitleitungspaares BL1, /BL1, . . ., BLn und /BLn vorgesehen. Eine Peripherieschaltung 102 ist am anderen Ende der Bitleitungspaares vorgesehen. Die oben beschriebene Anordnung ist die gleiche, wie bei einem vorhandenen SRAM.

Diese erste Ausführungsform weist als charakterisierende Eigenschaft das Merkmal auf, daß Bitleitungssignaleingangs/ Ausgangsleitungen (Bitleitungssignal-IO-Leitungen) L1, /L1, . . . Ln und /Ln so angeordnet sind, daß sie die Bitleitungen BL1, /BL1, . . ., BLn und /BLn schneiden. Die Bitleitungssignal-IO-Leitungen L1, /L1, . . ., Ln und /Ln sind mit den entsprechenden Bitleitungen BL1, /BL1, . . ., BLn und /BLn verbunden und ausgelegt zum Eingeben von vorbestimmten Signalen zu den entsprechenden Bitleitungen und ebenfalls zum Ausgeben von Signalen aus dem Speicherzellenfeld, die von den entsprechenden Bitleitungen erhalten werden. In der Ausführungsform von Fig. 1 sind die Bitleitungssignal- IO-Leitungen L1, /L1, . . ., Ln und /Ln an ihren linken Enden in der Figur mit den entsprechenden Bitleitungen verbunden, und sie erstrecken sich zu den rechten Enden über die rechte Seite des Speicherzellenfeldes hinaus, d. h. entgegengesetzt zu der Seite, auf der der Zeilendecoder RD angeordnet sit. Die Bitleitungssignal- IO-Leitungen L1, /L1, . . ., Ln und /Ln sind parallel zu den Wortleitungen WL1, WL2, . . ., WLm angeordnet.

Eine Bitleitungsperipherschaltung 103 ist mit den entsprechenden rechten Enden der Bitleitungssignal-IO-Leitungen L1, /L1, . . ., Ln und /Ln, die sich nach außerhalb des Speicherzellenfeldes erstrecken, verbunden. Bei dem vorhandenen SRAM können die Bitleitungsperipherschaltungen nur an den oberen und unteren Enden der Bitleitungen (d. h. an Positionen, die von den Peripherieschaltungen 101 und 102 besetzt sind) angeordnet werden, wie oben beschrieben ist. Bei der in Fig. 1 gezeigten Ausführungsform kann die Bitleitungsperipherschaltung 103 auch an dem Ende in einer Richtung senkrecht zu der Bitleitung des Speicherzellenfeldes angeordnet werden. Das bedeutet, daß eine Fläche zum Anordnen von Bitleitungsperipherieschaltungen erhöht werden kann. Folglich können die Bitleitungsperipherieschaltungen verteilt über eine größere Fläche angeordnet werden, und somit können Bitleitungsperipherschaltungen mit Strukturen größer als die in vorhandenen Schaltungen vorgesehen werden, ohne Erhöhung eines Bitleitungsabstandes.

Fig. 2 und 3 zeigen Beispiele eines Layouts von Bitleitungsperipherschaltungen in der in Fig. 1 gezeigten Ausführungsform. In Fig. 2 enthält die Bitleitungsperipherschaltung 101 eine Bitleitungsvorladungsschaltung, die Bitleitungsperipherschaltung 102 enthält eine Schreibschaltung 102, und die Bitleitungsperipherschaltung 103 enthält einen Multiplexer, eine Leseverstärkergruppe und einen Spaltendecoder. In Fig. 3 enthält die Bitleitungsperipherschaltung 101 eine Bitleitungsvorladungsschaltung, die Bitleitungsvorladungsschaltung 102 enthält eine Bitleitungsvorladungsschaltung 102, und die Bitleitungsperipherschaltung 103 enthält einen Multiplexer, eine Leseverstärkergruppe, einen Spaltendecoder und eine Schreibschaltung. Es soll angemerkt sein, daß die Fig. 2 und 3 nur Beispiele darstellen, und daß die tatsächlich angeordneten Schaltungen wie Bitleitungsperipherschaltungen andere Formen aufweisen können.

Fig. 4 zeigt ein detaillierteres Beispiel der Schaltungsstruktur der in Fig. 2 gezeigten Ausführungsform. Fig. 5 zeigt ein detaillierteres Beispiel der Schaltungsstruktur der in Fig. 3 gezeigten Ausführungsform.

Der Abstand der Bitleitungssignal-IO-Leitungen L1, /L1, . . ., Ln und /Ln voneinander hängt von der Längsgröße oder dem Abstand zwischen der oberen und unteren Seite des Speicherzellenfeldes ab, hängt nicht von dem Abstand der Bitleitungen voneinander ab. Wenn daher der SRAM so ausgelegt ist, daß eine Längsgröße des Speicherzellenfeldes größer als die Quergröße ist, kann der Abstand der Bitleitungssignal- IO-Leitungen voneinander größer sein als der Abstand der Bitleitungen voneinander. Diese Struktur ermöglicht die Anordnung einer Bitleitungsperipherschaltung mit einer größeren Struktur als die Bitleitungsperipherschaltung 103 , was bei dem gewöhnlichen Bitleitungsabstand unmöglich war.

Der Abstand der Bitleitungs-IO-Leitungen und der Abstand der Bitleitungen wird unter Bezugnahme auf ein typisches Modell eines Mbit-SRAM verglichen. Wie in Fig. 6 gezeigt ist, ist ein 1-Mbit- SRAM in 32 Blöcke unterteilt, d. h. Block 0-31. Wie in Fig. 7 gezeigt ist, enthält jeder Block statische Speicherzellen SMCs in 512 Zeilen×64 Spalten. Da 2-bit-Leitungen mit jeder statischen Speicherzelle SMC verbunden sind, beträgt die Zahl der Bitleitungen pro Block 64×2=128. Ähnlich ist die Zahl der Bitleitungssignal- IO-Leitungen 128 pro Block. Wenn die Breite einer jeden statischen Speicherzelle SMC in die Wortleitungsrichtung durch ein "a" bezeichnet wird und die Breite in die Bitleitungsrichtung durch "b" bezeichnet wird, wird der Abstand P1 der Bitleitungssignal- IO-Leitungen durch

P1=(512×b)/128=4b

ausgedrückt, während der Abstand der Bitleitungen P2 durch

P2=(64×a)/128=a/2

ausgedrückt wird. Im allgemeinen werden die Breiten so ausgesucht, daß b<a ist. Wenn a=5,8 µm und b=8,5 µm (b/a=1,47) als Beispiel, dann ist

P1=34,0 µm,
P2=2,90 µm.

Der Abstand der Bitleitungssignal-IO-Leitungen ist größer als der Abstand der Bitleitungen selbst.

Zweite Ausführungsform

Fig. 8 ist ein schematisches Schaltbild, das die Struktur eines Speicherzellenfeldes und peripherer Abschnitte eines SRAM eines zweiten Ausführungsbeispieles zeigt. In der dargestellten zweiten Ausführungsform sind die rechten Enden in der Figur der Bitleitungssignal- IO-Leitungen L1, /L1, . . ., Ln und /Ln mit den entsprechenden Bitleitungen BL1, /BL1, . . ., BLn und /BLn verbunden, und ihre linken Enden, die sich nach außerhalb des Speicherzellenfeldes erstrecken, sind mit einer Bitleitungsperipherschaltung 104 verbunden. Daher ist die Bitleitungsperipherschaltung 104 links von dem Speicherzellenfeld angeordnet, d. h. zwischen dem Zeilendecoder RD und dem Speicherzellenfeld. Die andere Anordnung ist die gleiche wie bei der in Fig. 1 gezeigten Ausführungsform.

Fig. 9 zeigt ein spezielles detaillierteres Beispiel der in Fig. 8 gezeigten Ausführungsform.

Dritte Ausführungsform

Fig. 10 ist ein schematisches Schaltbild, das die Struktur eines Speicherzellenfeldes und peripherer Abschnitte eines SRAM einer dritten Ausführungsform zeigt. In der dargestellten dritten Ausführungsform ist die Bitleitungsperipherschaltung 103 nur an den Enden der Bitleitungssignal-IO-Leitungen L1, /L1, . . ., Ln und /Ln angeordnet. Dieses Layout wird durch eine Tatsache ermöglicht, daß nämlich der Abstand der Bitleitungssignal-IO-Leitungen größer sein kann als der der Bitleitungen, wie zuvor ausgeführt wurde. Die andere Anordnung ist die gleiche wie die der in Fig. 1 gezeigten Ausführungsform.

Fig. 11 ist ein spezielles detailliertes Beispiel der in Fig. 10 gezeigten Ausführungsform.

Vierte Ausführungsform

Fig. 12 zeigt ein schematisches Schaltbild, das die Struktur eines SRAM einer vierten Ausführungsform darstellt. Die gezeigte vierte Ausführungsform ist mit drei Bitleitungsperipherschaltungen 101 bis 103 versehen. Die Bitleitungsperipherschaltung 101 enthält eine Bitleitungsvorladeschaltung. Die Bitleitungsperipherschaltung 102 enthält einen Multiplexer, eine Leseverstärkergruppe und einen Spaltendecoder. Die Bitleitungsperipherschaltung 103 enthält eine Schreibschaltung. Der SRAM-Chip ist an einem Ende mit einer Adressensignaleingangsstiftgruppe AP versehen und an dem anderen Ende mit einer Datensignal-IO-Stiftgruppe DP. Die Adreßsignaleingangsstiftgruppe AP empfängt externe Adreßsignale, die an einen Adreßpuffer 201 angelegt werden. Der Adreßpuffer 201 legt Zeilenadreßsignale der angelegten Adreßsignale an den Zeilendecoder RD an und legt Spaltenadreßsignale an den Spaltendecoder in der Bitleitungsperipherschaltung 102 an. Die Datensignal-IO-Stiftgruppe DP empfängt externe Schreibdaten und Steuerdaten. Die durch die Datensignal- IO-Stiftgruppe DP kommenden Schreibdaten werden durch eine Daten-IO-Schaltung/Steuerschaltung 202 an die Bitleitungsperipherschaltung 103 angelegt. Die durch die Datensignal-IO-Stiftgruppe DP kommenden Steuerdaten werden durch die Daten-IO-Schaltung/ Steuerschaltung 202 an verschiedene Schaltungen in dem ESRAM angelegt. Die von der Leseverstärkergruppe in der Bitleitungsperipherschaltung 102 erhaltenen Lesedaten werden durch die Daten-IO- Schaltung/Steuerschaltung 202 an die Datensignal-IO-Stiftgruppe DP angelegt und von dem SRAM-Chip ausgesendet.

Wie oben beschrieben ist, kann die in Fig. 12 gezeigte Ausführungsform die Adreßsignaleingangsstifte an einem Ende des SRAM- Chips konzentriert aufweisen und die Datensignal-IO-Stifte an dem anderen Ende konzentriert aufweisen, so daß der SRAM-Chip in einem dünnen Gehäuse TSOP mit kleinen Abmessungen untergebracht werden, wie in Fig. 13 gezeigt ist. Fig. 14 zeigt ein spezielles detaillierteres Beispiel der in Fig. 12 gezeigten Ausführungsform.

Fünfte Ausführungsform

Fig. 15 ist ein Blockschaltbild, das die gesamte Struktur eines SRAM einer fünften Ausführungsform zeigt. In der gezeigten fünften Ausführungsform enthält die Bitleitungsperipherschaltung 101 die Bitleitungsvorladeschaltung und die Schreibschaltung. Die Bitleitungsperipherschaltung 104 enthält den Multiplexer, die Leseverstärkergruppe und den Spaltendecoder. Der SRAM-Chip ist an einem Ende mit der Signal-IO-Stiftgruppe SP versehen, die externe Adreßsignale, Schreibdaten und Steuerdaten empfängt. Die durch die Signal-IO-Stiftgruppe SP eingegebenen Signale und Daten werden durch eine Signal-IO-Schaltung 203 und einen Daten-IO-Bus IOB an den Zeilendecoder RD und die Bitleitungsperipherschaltungen 101 und 104 angelegt. Die von der Leseverstärkergruppe in der Bitleitungsperipherschaltung 104 erhaltenen Lesedaten werden durch den Daten-IO-Bus und die Signal-IO-Schaltung 203 an die Signal-IO- Stiftgruppe SP angelegt und von dem SRAM-Chip ausgegeben.

In der oben beschriebenen in Fig. 15 gezeigten Ausführungsform können alle Signal-IO-Stifte auf einer Seite des SRAM-Chips angeordnet werden. Daher kann der SRAM-Chip leicht zum Beispiel in einem einzigen in-line-Gehäuse SIP untergebracht werden, wie in Fig. 16 gezeigt ist.

Fig. 17 ist ein spezielles detaillierteres Beispiel der in Fig. 15 gezeigten Ausführungsform.

Sechste Ausführungsform

Fig. 18 ist ein schematisches Schaltbild, das die Struktur eines Speicherzellenfeldes und peripherer Abschnitte eines ESRAM einer sechsten Ausführungsform zeigt. Die gezeigte sechste Ausführungsform enthält zwei Sätze von Bitleitungssignal-IO-Leitungen, d. h. die Bitleitungssignal-IO-Leitungen L1a, /L1a, . . ., Lna und /Lna und die Bitleitungssignal-IO-Leitungen L1b, /L1b, . . ., Lnb und /Lnb, die einem Satz von Bitleitungen BL1, /BL1, . . ., BLn und /BLn entsprechen. Die Bitleitungsperipherschaltung 103a ist an dem rechten Ende der Bitleitungssignal-IO-Leitungen L1a, /L1a, . . ., Lna und /Lna angeordnet, und die Bitleitungsperipherschaltung 103b ist an den rechten Enden der Bitleitungssignal-IO-Leitungen L1b, /L1b, . . ., Lnb und /Lnb angeordnet.

Gemäß der obigen Anordnung können die Bitleitungsperipherschaltungen 103a und 103b einen ersten und zweiten IO-port bilden, wie in Fig. 19 gezeigt ist, was das Ausbilden eines SRAMs mit einer Mehrzahl IO-ports ermöglicht.

Fig. 20 ist ein spezielles detaillierteres Beispiel der in Fig. 19 gezeigten Ausführungsform.

Siebente Ausführungsform

Fig. 21 ist ein schematisches Schaltbild, das die Struktur eines Speicherzellenfeldes und peripherer Abschnitte eines SRAM einer siebenten Ausführungsform zeigt. Bei der dargestellten Ausführungsform ist die unter Bezugnahme auf Fig. 1 beschriebene erste Ausführungsform in ein oberes Speicherzellenfeld UMCA und ein unteres Speicherzellenfeld LMCA unterteilt. Das obere und untere Speicherzellenfeld UMCA und LMCA enthält jeweils i Wortleitungen WL1-WLi (i=n/2). Das obere Speicherzellenfeld UMCA ist mit den Bitleitungen BL1, /BL1, . . ., BLn und /BLn und den Bitleitungssignal- IO-Leitungen L1a, /L1a, . . ., Lna und /Lna, die mit den Bitleitungen assoziiert sind und mit der Bitleitungsperipherschaltung 103a verbunden sind, versehen. Das untere Speicherzellenfeld LMCA ist mit den Bitleitungen BL1, /BL1, . . ., BLn und /BLn und den Bitleitungssignal- IO-Leitungen L1b, /L1b, . . ., Lnb und /Lnb, die mit den Bitleitungen assoziiert sind und mit der Bitleitungsperipherschaltung 103b verbunden sind, versehen. Die andere Anordnung ist die gleiche wie in der zuvor beschriebenen Ausführungsform von Fig. 1.

Bei der obigen Anordnung weist jede Bitleitung eine geteilte Struktur auf, so daß die Bitleitungskapazität auf die Hälfte resultiert ist, was den Vorteil aufweist, daß die Speicherzellen mit hoher Geschwindigkeit betrieben werden können.

Fig. 22 ist ein spezielles detaillierteres Beispiel der in Fig. 21 gezeigten Ausführungsform.

Achte Ausführungsform

Fig. 23 ist ein schematisches Schaltbild, das die Anordnung von Speicherzellenfeldern und peripheren Abschnitten eines SRAM einer achten Ausführungsform zeigt. Bei der dargestellten achten Ausführungsform sind Bitleitungsperipherschaltungen 105a und 105b zwischen den geteilten Bitleitungen der in Fig. 21 gezeigten siebten Ausführungsform vorgesehen. Bei dieser Ausführungsform können die Bitleitungsperipherschaltungen verteilt auf einem Raum oder einer Fläche größer als bei der in Fig. 21 gezeigten siebten Ausführungsform angeordnet werden, so daß die Bitleitungsperipherschaltungen größere Schaltungsstrukturen aufweisen können.

Fig. 24 ist ein spezielles detaillierteres Beispiel der in Fig. 23 gezeigten Ausführungsform.

Neunte Ausführungsform

Fig. 25 ist ein schematisches Schaltbild, das die Struktur von Speicherzellenfeldern und peripheren Abschnitten eines SRAM einer neunten Ausführungsform zeigt. Bei der dargestellten neunten Ausführungsform sind ein ersten und zweiter Speicherzellenblock M1 und M2 nebeneinander in eine Richtung der Wortleitung gestellt. Die Speicherzellenblöcke M1 und M2 enthalten Speicherzellenfelder mit den gleichen Strukturen. Der Zeilendecoder RD und die Bitleitungsperipherieschaltungen 101 und 102 sind für das Speicherzellenfeld in dem ersten Speicherblock M1 vorgesehen. Der Zeilendecoder RD′ und die Bitleitungsperipherieschaltungen 101′ und 102′ sind für das Speicherzellenfeld in dem zweiten Speicherblock M2 vorgesehen. Die Bitleitungsperipherieschaltungen 101 und 101′ können die gleiche oder unterschiedliche Strukturen aufweisen. Die Bitleitungsperipherieschaltungen 102 und 102′ können ebenfalls die gleiche verschiedene Strukturen aufweisen. Die Bitleitungen BL1, /BL1, . . ., BLn und /BLn in dem ersten Speicherblock M1 sind mit den entsprechenden Bitleitungen BL1, /BL1, . . ., BLn und /BLn in dem zweiten Speicherblock M2 durch die Bitleitungssignal-IO-Leitungen L1, /L1, . . ., Ln und /Ln verbunden.

Bei der neunten Ausführungsform sind die entsprechenden Bitleitungen in dem ersten und zweiten Speicherblock M1 und M2 durch die entsprechenden Bitleitungssignal-IO-Leitungen L1, /L1, . . ., Ln und /Ln miteinander verbunden, so daß die Bitleitungsperipherschaltungen 101 und 102, die für den ersten Speicherblock M1 vorgesehen sind, auch für den zweiten Speicherblock M2 verwendet werden können. Ähnlich können die für den zweiten Speicherblock M2 vorgesehenen Bitleitungsperipherschaltungen 101′ und 102′ auch für den ersten Speicherblock M1 verwendet werden. Daher ist der Platz zum Anordnen der Bitleitungsperipherschaltungen für die entsprechenden Speicherblöcke M1 und M2 deutlich erhöht, und somit kann ein Layout der Bitleitungsperipherschaltungen mit großen Strukturen leicht erreicht werden.

Fig. 26 ist ein spezielles detaillierteres Beispiel der in Fig. 25 gezeigten Ausführungsform.

Zehnte Ausführungsform

Fig. 27 ist ein schematisches Schaltbild, das die Struktur von Speicherzellenfeldern und peripheren Abschnitten eines SRAM einer zehnten Ausführungsform darstellt. In der gezeigten zehnten Ausführungsform sind zwei Speicherblöcke M1 und M2 seitlich nebeneinander in einer Richtung der Wortleitung ähnlich der oben beschriebenen neunten Ausführungsform von Fig. 25 angeordnet. Die Bitleitungen BL1, /BL1, . . ., BLn und /BLn in dem ersten Speicherblock M1 sind mit den Bitleitungen BL1, /BL1, . . ., BLn und /BLn in dem zweiten Speicherblock durch zwei Sätze von Bitleitungssignal-IO-Leitungen, d. h. Leitungen L1a, /L1a, . . ., Lna und /Lna bzw. Leitungen L1b, /L1b, . . ., Lnb und /Lnb verbunden. Die andere Anordnung ist die gleiche wie die in der Fig. 25 gezeigten Ausführungsform.

Die so konstruierte Ausführungsform weist zusätzlich gegenüber den in der Fig. 25 gezeigten Ausführungsform folgende Vorteile auf. Die Bitleitungen in dem ersten und zweiten Speicherblock M1 und M2 sind miteinander durch die zwei Sätze von Bitleitungssignal-IO- Leitungen kurzgeschlossen, und somit sind die Bitleitungen in dem ersten Speicherblock M1 und die Bitleitungen in dem Speicherblock M2 parallel geschaltet, so daß der effektive Widerstand einer jeden Bitleitung reduziert werden kann. Als Resultat können die Bitleitungen in dem Speicherzellenfeld die Signale mit höherer Geschwindigkeit übertragen, wodurch ein Speicherbetrieb höherer Geschwindigkeit erzielt wird.

Im allgemeinen wird Aluminium mit niedrigem Widerstand bei der Verdrahtung der Bitleitungen benutzt. Bei der zehnten Ausführungsform wird jedoch kein Problem für die Betriebsgeschwindigkeit des Speichers verursacht, selbst wenn jede Bitleitung einen relativ hohen Widerstand aufweist. Daher können andere Materialien wie Polycide und Wolfram für die Bitleitungen anstelle des herkömmlichen Aluminiums benutzt werden. Obwohl die Polycide und Wolfram Widerstände höher als der des Aluminiums aufweisen, ist deren feine Verarbeitung leicht, so daß sie geeignet für die hohe Integration zur Reduzierung der Chipgröße geeignet sind.

Fig. 28 zeigt ein spezielles detaillierteres Beispiel der in Fig. 27 gezeigten Ausführungsform.

Wie oben beschrieben wurde, kann bei der zehnten Ausführungsform der Widerstand einer jeden Bitleitung verringert werden. Der Grund wird dafür im folgenden im einzelnen beschrieben. Als Beispiel sei angenommen, daß Strom von der Bitleitungsvorladungsschaltung 101 des ersten Speicherblockes M1 in Fig. 28 zu der Leseverstärkergruppe 102′ des zweiten Speicherblockes M2 durch die Bitleitung BL1 fließt. In diesem Fall gibt es zwei Strompfade, nämlich (1) und (2), wie in Fig. 29 gezeigt ist. In dem ersten Strompfad (1) fließt der Strom von der Bitleitung BL1 des ersten Speicherblockes M1 durch die Bitleitungssignal-IO-Leitung L1a zu der Bitleitung BL1 des zweiten Speicherblockes M2. Bei dem zweiten Strompfad (2) fließt der Strom von der Bitleitung BL1 des ersten Speicherblockes M1 durch die Bitleitungssignal-IO-Leitung L1b zu der Bitleitung BL1 des zweiten Speicherblockes M2. Der Widerstandswert der Bitleitung BL1 auf der oberen Seite der Bitleitungssignal-IO-Leitung L1a sei durch R1 wiedergegeben. Der Widerstandswert der Bitleitung BL1 zwischen der Bitleitungssigna-IO-Leitung L1a und der Bitleitungssignal- IO-Leitung L1b sei durch R2 wiedergegeben, der Widerstandswert der Bitleitung BL1 auf der unteren Seite der Bitleitungssignal- IO-Leitung L1b sei durch R3 wiedergegeben und der Widerstandswert der Bitleitungssignal-IO-Leitung L1a oder L1b sei durch Rs wiedergegeben. Dann ist das Ersatzschaltbild der in Fig. 29 gezeigten Schaltung wie in Fig. 30 gezeigt. Der vereinigte Widerstand der in Fig. 30 gezeigten Ersatzschaltung ist wie folgt:

R=R1+[1/{1/Rs+R2)+1/(R2+Rs)}]+R3
=R1+R3+(Rs+R2)/2
=Rb+(Rs-R2)/2.

In der obigen Gleichung ist Rb=R1+R2+R3. Wie aus der Gleichung verständlich ist, ändert sich der Wert des kombinierten Widerstandes R in Abhängigkeit von dem Wert des Widerstandes R2, d. h. des Abstandes zwischen den Bitleitungssignal-IO-Leitungen L1a und L1b. Der Abstand zwischen den zwei Bitleitungssigna-IO-Leitungen, die mit den entsprechenden Bitleitungen verbunden sind, sollte bevorzugt der gleiche für die entsprechenden Bitleitungen sind, so daß die Unterschiede zwischen den Widerständen der entsprechenden Bitleitungen verringert werden.

Die Bitleitungssignal-IO-Leitungen können wie in Fig. 31 oder 32 gezeigt ist, angeordnet werden. Bei dem in Fig. 32 gezeigten Beispiel sind jedoch die Widerstände der Bitleitungen nicht gleich.

Elfte Ausführungsform

Fig. 33 ist ein schematisches Schaltbild, das die Struktur von Speicherzellenfeldern und Handabschnitten eines SRAM einer elften Ausführungsform darstellt. In der gezeigten elften Ausführungsform ist ein Bitleitungsperipherschaltung 106 zwischen der ersten und zweiten Speicherblock M1 und M2 angeordnet. Die anderen Strukturen sind die gleichen wie bei der in Fig. 25 gezeigten neunten Ausführungsform. Die elfte Ausführungsform weist die gleichen Vorteile auf wie die in Fig. 25 gezeigte neunte Ausführungsform, es kann ebenfalls der Platz zum Anordnen der Bitleitungsperipherschaltungen vergrößert werden, wodurch das Layout der Bitleitungsperipherschaltungen größere Strukturen aufweisen kann. Da die Bitleitungsperipherschaltung 106 sowohl für den ersten als auch den zweiten Speicherblock M1 oder M2 funktioniert, kann die Größe verringert werden.

Fig. 34 ist ein spezielles detaillierteres Beispiel der in Fig. 33 gezeigten Ausführungsform.

Zwölfte Ausführungsform

Fig. 35 ist ein schematisches Schaltbild, das die Struktur von Speicherzellenfeldern und Randabschnitten eines SRAM einer zwölften Ausführungsform darstellt. Bei der gezeigten zwölften Ausführungsform sind zwei Speicherschaltungen 300, von denen jede die gleiche Struktur wie die in Fig. 33 gezeigten aufweist, nebeneinander in eine Richtung der Wortleitung angeordnet. Die Bitleitungen BL1, /BL1, . . ., BLn und /BLn der Speicherblöcke M1 und M2 in der Speicherschaltung 300, die auf der linken Seite angeordnet ist, sind mit den Bitleitungen BL1, /BL1, . . ., BLn und /BLn der Speicherblöcke M1 und M2 in der Speicherschaltung 300, die auf der rechten Seite angeordnet ist, durch die Bitleitungssignal-IO-Leitungen L1, /L1, . . ., Ln und /Ln miteinander verbunden.

In der zwölften Ausführungsform sind die entsprechenden Bitleitungen in den vier Speicherblöcken durch die Bitleitungssignal-IO- Leitungen verbunden, so daß jeder Speicherblock noch mehr Bitleitungsperipherschaltungen als die in Fig. 33 gezeigte Ausführungsform benutzen kann und somit kann das Layout der Bitleitungsperipherschaltungen noch leichter bestimmt werden.

Die interne Struktur der in Fig. 35 gezeigten Bitleitungsperipherschaltung 106 kann die gleiche sein wie die in Fig. 34 gezeigte Bitleitungsperipherschaltung 106.

Dreizehnte Ausführungsform

Fig. 36 ist ein schematisches Schaltbild, das die Struktur von Speicherzellenfeldern und Randabschnitten einen SRAM einer dreizehnten Ausführungsform darstellt. Die gezeigte dreizehnte Ausführungsform ist eine Kombination der in Fig. 23 gezeigten achten Ausführungsform und der in Fig. 33 gezeigten elften Ausführungsform. D. h. die beiden Speicherblöcke M1 und M2, von denen jeder ein oberes und unteres Speicherzellenfeld UMCA und LMCA aufweist, die voneinander getrennt sind, sind in der Richtung der Wortleitung nebeneinander angeordnet, und die entsprechenden Bitleitungen in den beiden Speicherblöcken sind durch die Bitleitungssignal- IO-Leitungen miteinander verbunden.

Vierzehnte Ausführungsform

Fig. 37 ist ein schematisches Schaltbild, das die Struktur von Speicherzellenfeldern und peripheren Abschnitten des SRAM einer vierzehnten Ausführungsform darstellt. Der gezeigten vierzehnten Ausführungsform sind zwei Speicherschaltungen 400, von denen jede die gleiche Struktur wie bei der in Fig. 36 gezeigten Ausführungsform hat, nebeneinander in der Richtung der Wortleitung angeordnet, und die entsprechenden Bitleitungen in den zwei Speicherschaltungen 400 sind durch Bitleitungssignal-IO-Leitungen miteinander verbunden.

Fünfzehnte Ausführungsform

Fig. 38 ist ein schematisches Schaltbild, das die Struktur von Speicherzellenfeldern und peripheren Abschnitten eines SRAM einer fünfzehnten Ausführungsform darstellt. Diese gezeigte fünfzehnte Ausführungsform ist ein Beispiel, in dem die vorliegende Erfindung auf einen Speicher angewandt ist, der eine sogenannte unterteilte Wortleitungsstruktur aufweist. Wie in dieser Figur gezeigt ist, weist dieser SRAM eine Mehrzahl (8 in Fig. 38) von unterteilten Speicherzellenfeldern MCA1-MCA8 auf. Lokale Zeilendecoder RD1 bis RD8 sind für die entsprechenden Speicherzellenfelder MCA1-MCA8 vorgesehen. Ein gemeinsamer globaler Zeilendecoder GRD ist für alle Speicherzellenfelder MCA1-MCA8 vorgesehen. Der globale Zeilendecoder GRD empfängt ein Signal von mehreren oberen Bits aus den externen Zeilenadreßdaten, und Signale der verbleibenden Bits werden an die lokalen Zeilendecoder RD1-RD8 angelegt. Die lokalen Zeilendecoder RD1-RD8 empfangen externe lokale Zeilendecoderauswahlsignale. In jedem der Speicherzellenfelder MCA1-MCA8 sind die Wortleitungen WL1-WLm in mehrere Gruppen unterteilt, von denen jede eine vorbestimmte Zahl von Wortleitungen enthält. Der globale Zeilendecoder GRD decodiert die angelegten Zeilensignale zum Ausgeben von Signalen zum Auswählen einer Zeilengruppe aus den Zeilengruppen. Die Zeilengruppenauswahlsignale, die von dem globalen Zeilendecoder GRD ausgegeben sind, werden durch Zeilengruppenauswahlsignalleitungen RGS1-RGSJ an die lokalen Zeilendecoder RD1-RD8 angelegt. Die lokalen Zeilendecoder RD1-RD8 decodieren die Zeilenadreßsignale und die Zeilengruppenauswahlsignale zum Auswählen einer Wortleitung in der durch den globalen Zeilendecoder GRD ausgewählten Zeilengruppe. Da die lokalen Zeilendecoder Auswahlsignale selektiv nur einen der lokalen Zeilendecoder RD1-RD8 aktivieren, wird nur eine Wortleitung in einem Speicherzellenfeld in der Praxis ausgewählt. Die oben beschriebenen Anordnungen sind die gleichen, wie bei herkömmlichen Speichern mit unterteilten Wortleitungen. Ein Speicher mit einer unterteilten Wortleitungsanordnung ist insbesondere in den folgenden Veröffentlichungen offenbart. Die allgemeine unterteilte Wortleitungsstruktur ist in dem US-Patent 45 42 486 und in dem Artikel "A Divided Word Line Structure in the Static RAM and its Apllication to a 64K Full CMOS RAM" (IEEE Journal of Solid-State Circuits, Band SC-18, Oktover 1983, Seiten 479-485) offenbart. Eine modifizierte unterteilte Wortleitungsstruktur, bei der ein Zeilengruppenauswahlverfahren benutzt wird, ist in dem Artikel "A 14-ns 1 Mbit CMOS SRAM with Variable Bit Organization" (IEEE Journal of Solid-State Circuits, Band 23, No. 5, Oktober 1988, Seiten 1060-1066) offenbart. Eine "Hierarchical Word Decoding Architecture (HWD)" mit einer hierarchisch unterteilten Wortleitungsstruktur ist in dem Artikel "A 20-ns 4Mb CMOS SRAM with Hierarchical Word Decoding Architecture (1990, IEEE International Solid-State Circuit Conference, Seite 132) offenbart.

In Fig. 38 ist jedes der Speicherzellenfelder MCA1-MCA8 mit den Bitleitungen BL1, /BL1, . . ., BLn und /BLn und den entsprechenden Bitleitungssignal-IO-Leitungen L1, /L1, . . ., Ln und /Ln versehen. Die Bitleitungsperipherschaltungen 106 sind zwischen jeweils zwei übernächsten Speicherzellenfeldern MCA1-MCA8 angeordnet. Jede Bitleitungsperipherschaltung 106 ist mit den Bitleitungssignal-IO- Leitungen L1, /L1, . . ., Ln und /Ln in den benachbarten Speicherzellenfeldern auf beiden Seiten verbunden. Somit wird jede Bitleitungsperipherschaltung 106 gemeinsam von den benachbarten zwei Speicherzellenfeldern benutzt. Die entsprechenden Bitleitungsperipherschaltungen 106 sind durch Eingangs-Ausgangsleitungen (IO-Leitungen) IO-1-IO-k mit einer Eingangs-Ausgangsschaltung (IO- Schaltung) 500 verbunden, die einen Eingangs-Ausgangspuffer (IO- Puffer) und andere Schaltungen aufweist. Die IO-Schaltung 500 ist so ausgelegt, daß sie externe Eingangsschaltdaten und Steuerdaten an die entsprechenden Bitleitungsperipherschaltungen 106 anlegt und die Lesedaten und ähnliches ausgibt, die von den entsprechenden Bitleitungsperipherschaltungen 106 von dem SRAM-Chip angelegt werden. Die IO-1-IO-k sind parallel zu den Wortleitungen WL1-WLm, den Bitleitungssignal-IO-Leitungen L1, /L1, . . ., Ln und /Ln und den Zeilengruppenauswahlleitungen RGS1 bis RGSj vorgesehen. Daher kreuzen die IO-Leitungen IO-1-IO-k nicht die Wortleitungen, die Bitleitungssignal-IO-Leitungen und die Zeilengruppenauswahlsignalleitungen und können somit in der gleichen Verdrahtungsschicht gebildet werden. Daher kann das Verdrahtungsverfahren für die IO-Leitungen IO-1-IO-k einfach gemacht werden. Da die IO-Leitungen IO-1-IO-k so angeordnet werden können, daß sie über die Speicherzellenfelder MCA1-MCA8 gehen, kann die Chipgröße reduziert werden im Vergleich mit älteren Strukturen, bei denen die Leitungen oder Drähte außerhalb der Speicherzellenfelder angeordnet sind.

Bei der in Fig. 38 gezeigten Ausführungsform können die Bitleitungsperipherschaltungen an den oberen und unteren Enden der Bitleitungen angeordnet werden.

Fig. 39 ist ein spezielles Beispiel der in Fig. 38 gezeigten Bitleitungsperipherschaltung.

Sechzehnte Ausführungsform

Fig. 40 ist ein schematisches Schaltbild, das die Struktur von Speicherzellenfeldern und peripheren Abschnitten eines SRAM einer sechzehnten Ausführungsform darstellt. Die gezeigte sechzehnte Ausführungsform weist eine Mehrzahl von (vier in Fig. 40) Speichern auf, die die in Fig. 38 gezeigte unterteilte Wortleitungsstruktur haben und in die Richtung der Bitleitung nebeneinander angeordnet sind. Die IO-Schaltungen 500 für die Speicher sind mit Eingangs-Ausgangsstiften (IO-Stiften), die nicht gezeigt sind, durch IO-Datenbusse IOB verbunden.

Siebzehnte Ausführungsform

Fig. 41 ist ein schematisches Schaltbild, das die Struktur von Speicherzellenfeldern und peripheren Abschnitten eines SRAM einer siebzehnten Ausführungsform darstellt. Bei der gezeigten siebzehnten Ausführungsform sind dynamische Speicherzellen, die die in Fig. 42 gezeigte Struktur aufweisen, an den Kreuzungspunkten der Wortleitungen WL1-/WLm und in der Bitleitungspaare BL1, /BL1, . . ., BLn und /BLn vorgesehen. Die dynamische Speicherzelle DMC von Fig. 42 weist einen Speicherkondensator und einen Übertragungsgattertransistor TG auf. Die anderen Strukturen des in Fig. 41 gezeigten DRAMs sind die gleichen wie die der in Fig. 1 gezeigten ersten Ausführungsform.

Fig. 43 zeigt ein Beispiel einer verteilten Anordnung von Bitleitungsperipherschaltungen in einer Ausführungsform von Fig. 41. In Fig. 43 weisen die Bitleitungsperipherschaltungen 101 und 102 entsprechende Vorladungsschaltungen auf. Die Bitleitungsperipherschaltung 103 enthält die Leseverstärkergruppe und den Spaltendecoder.

Fig. 44 zeigt ein spezielles detaillierteres Beispiel der Ausführungsform von Fig. 43.

Wie in Fig. 41 und 43 gezeigt ist, kann die vorliegende Erfindung auf DRAMs angewendet werden, so daß der gleiche Effekt wie bei den SRAMs erzeugt wird. Obwohl der in Fig. 41 und 43 gezeigte DRAM eine Struktur entsprechend der in Fig. 1 gezeigten ersten Ausführungsform aufweist, können Strukturen, die gleich oder ähnlich der zweiten bis sechzehnten Ausführungsform sind, in den DRAMs verwirklicht werden.

Wie oben beschrieben wurde, ermöglichen die in den Einrichtungen vorgesehenen Bitleitungssignal-IO-Leitungen die Anordnung von Bitleitungsperipherschaltungen an Abschnitten oder Positionen, an denen sie bisher nicht angeordnet werden konnten. Folglich können die Bitleitungsperipherschaltungen verteilt über einen größeren Platz angeordnet werden, wodurch die Anordnung der Bitleitungsperipherschaltungen mit größeren Abmessungen oder Strukturen möglich ist, ohne daß die Größe der Speicherzellenfelder erhöht wird.

Da die entsprechenden Bitleitungen in den Speicherzellenfeldern miteinander durch die Bitleitungssignal-IO-Leitungen verbunden sind, kann/können die Bitleitungsperipherschaltung(en), die für ein Speicherzellenfeld vorgesehen ist/sind, von den anderen Speicherzellenfeldern gemeinsam benutzt werden, so daß die Zahl der Bitleitungsperipherschaltungen, die von jedem Speicherzellenfeld benutzt werden kann, vergrößert wird. Somit können Bitleitungsperipherschaltungen mit großen Strukturen ohne Vergrößerung der Abmessungen der Speicherzellenfelder angeordnet werden.

Da die Bitleitungsperipherschaltungen und die IO-Einrichtungen durch IO-Leitungen verbunden sind, die über die Speicherzellenfelder gehen, kann der Verdrahtungsplatz der IO-Leitungen, die zuvor außerhalb der Speicherzellenfelder angeordnet waren, verringert werden, wodurch die Chipgröße verringert wird.

Claims (33)

1. Halbleiterspeichereinrichtung mit
einem Speicherzellenfeld mit
einer Mehrzahl von Wortleitungen (WL1-WLm),
einer Mehrzahl von Bitleitungen (BL1, /BL1, . . ., BLn, /BLn), die so angeordnet sind, daß sie die Wortleitungen (WL1-WLm) kreuzen, und
einer Mehrzahl von Speicherzellen (SMC, DMC), die an den Kreuzungspunkten der Wortleitungen (WL1-WLm) mit den Bitleitungen (BL1, /BL1, . . ., BLn, /BLn) vorgesehen sind,
gekennzeichnet durch
eine Mehrzahl von Bitleitungssignal-IO-Leitungen (L1, /L1, . . ., Ln, /Ln) die so angeordnet sind, daß sie die Bitleitungen (BL1, /BL1, . . ., BLn, /BLn) kreuzen,
wobei jede Bitleitungssignal-IO-Leitung (L1, /L1, . . ., Ln, /Ln) mit einer entsprechenden Bitleitung (BL1, /BL1, . . ., BLn, /BLn) verbunden ist und eines ihrer Enden sich zu einem Endabschnitt des Speicherzellenfeldes erstreckt.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Einrichtung in einem ungefähr rechteckigen Gehäuse (TSOP) untergebracht ist, an dessen einem Ende Adreßdaten-IO-Stifte (AP) und an dessen anderen Ende IO- Stifte (DP) für Lese/Schreibdaten und Steuerdaten vorgesehen sind.

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, gekennzeichnet durch eine Wortleitungsauswahleinrichtung (RD) zum Auswählen der Wortleitungen (WL1-WLm), wobei sich ein Ende einer jeden Bitleitungssignal-IO-Leitung (L1, /L1, . . ., Ln, /Ln) zu einem Endabschnitt des Speicherzellenfeldes auf der gleichen Seite oder auf der entgegengesetzten Seite der Wortleitungsauswahleinrichtungen (RD) erstreckt.

4. Halbleiterspeichereinrichtung nach Anspruch 1 oder 3, dadurch gekennzeichnet, daß die Einrichtung in einem ungefähr rechteckigen Gehäuse (SIP) untergebracht ist, bei dem alle Signal- IO-Stifte (SP) an einer Endoberfläche gebildet sind.

5. Halbleiterspeichereinrichtung mit einer Mehrzahl von Speicherzellenfeldern (M1 und M2) und von denen jedes eine Mehrzahl von Wortleitungen (WL1-WLm), eine Mehrzahl von Bitleitungen (BL1, /BL1, . . ., BLn, /BLn), sie so angeordnet sind, daß sie die Wortleitungen (WL1-WLm) schneiden, und eine Mehrzahl von Speicherzellen (SMC oder DMC), die an den Kreuzungspunkten der Wortleitungen und der Bitleitungen vorgesehen sind, aufweist, gekennzeichnet durch eine Mehrzahl von Bitleitungssignal-IO-Leitungen (L1, /L1, . . ., Ln, /Ln), die so angeordnet sind, daß sie die Bitleitungen (BL1, /BL1, . . ., BLn, /BLn) in den entsprechenden Speicherzellenfeldern (M1, M2) kreuzen, zum Verbinden der entsprechenden Bitleitungen miteinander in den entsprechenden Speicherzellenfeldern.

6. Halbleiterspeichereinrichtung nach einem der Ansprüche 1-5, dadurch gekennzeichnet, daß eine Mehrzahl der Bitleitungssignal- IO-Leitungen (L1a, /L1a, . . ., Lna und /Lna, L1b, /L1b, . . ., Lnb und /Lnb) für jede der Bitleitungen (BL1, /BL1, . . ., BLn, /BLn) vorgesehen ist.

7. Halbleiterspeichereinrichtung nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß eine Bitleitungsperipherschaltung (106) zwischen entsprechenden Speicherzellenfeldern (M1, M2) vorgesehen ist und
daß die Bitleitungssignal-IO-Leitungen die entsprechenden Bitleitungen in den Speicherzellenfeldern miteinander durch die Bitleitungsperipherschaltung verbinden.

8. Halbleiterspeichereinrichtung nach einem der Ansprüche 1-7, dadurch gekennzeichnet, daß das Speicherzellenfeld in einer Mehrzahl von Blöcken unterteilt ist, die in der Richtung einer Bitleitung angeordnet sind, und
daß die Bitleitungssignal-IO-Leitungen (L1a, /L1a, . . ., Lna und /Lna, und L1b, /L1b, . . ., Lnb und /Lnb) für jeden der unterteilten Speicherzellenblöcke vorgesehen ist.

9. Halbleiterspeichereinrichtung nach Anspruch 8, dadurch gekennzeichnet, daß eine Bitleitungsperipherschaltung (105a, 105b, 105′a und 105′b), die mit den Bitleitungen in den entsprechenden Speicherzellenblöcken ist, zwischen den unterteilten Speicherzellenblöcken vorgesehen ist.

10. Halbleiterspeichereinrichtung mit
einem Speicherzellenfeld mit
einer Mehrzahl von Wortleitungen (WL1-WLm),
einer Mehrzahl von Bitleitungen (BL1, /BL1, . . ., BLn, /BLn), die so angeordnet sind, daß sie die Wortleitungen (WL1-WLm) schneiden und,
einer Mehrzahl von Speicherzellen (SMC, DMC), die an den Kreuzungspunkten der Wortleitungen mit den Bitleitungen vorgesehen sind,
gekennzeichnet durch
eine Mehrzahl von Bitleitungssignal-IO-Leitungen (L1, /L1, . . ., Ln, /Ln), die so angeordnet sind, daß sie die Bitleitungen kreuzen und mit entsprechenden Bitleitungen verbunden sind, wobei sich mindestens eines ihrer Enden zu einem Ende des Speicherzellenfeldes erstreckt,
eine Bitleitungsperipherschaltung (106), die an einem Ende des Speicherzellenfeldes angeordnet ist und mit den Bitleitungssignal- IO-Leitungen verbunden ist,
eine IO-Einrichtung zum Eingeben externer Daten und/oder eines Signales von außen und zum Ausgeben eines internen Signales und/oder Daten nach außen und
IO-Leitungen (IO-1-IO-k), die so angeordnet sind, daß sie das Speicherzellenfeld kreuzen und die Bitleitungsperipherschaltung (106) und die IO-Einrichtung miteinander verbinden.

11. Halbleiterspeichereinrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die IO-Leitungen (IO-1-IO-k) senkrecht zu den Bitleitungen angeordnet sind.

12. Halbleiterspeichereinrichtung nach Anspruch 10 oder 11, dadurch gekennzeichnet, daß die IO-Leitungen (IO-1-IO-k) parallel zu den Wortleitungen (WL1-WLm) angeordnet sind.

13. Halbleiterspeichereinrichtung nach einem der Ansprüche 10 bis, 12, dadurch gekennzeichnet, daß die IO-Leitungen (IO-1-IO-k) parallel zu den Bitleitungssignal-IO-Leitungen (L1, /L1, . . ., Ln, /Ln) angeordnet sind.

14. Halbleiterspeichereinrichtung nach einem der Ansprüche 1-13, dadurch gekennzeichnet,
daß das Speicherzellenfeld in eine Mehrzahl von Blöcken (MCA1- MCA8) unterteilt ist, die in einer Richtung der Wortleitungen (WL1- WLm) nebeneinander angeordnet sind,
daß eine Wortleitungsauswahleinrichtung (RD, RD1-RD8, GRD) zum Auswählen einer der Wortleitungen (WL1-WLm) in den unterteilten Speicherzellenfeldblöcken (MCA1-MCA8) vorgesehen ist,
daß die Wortleitungsauswahleinrichtung einen globalen Zeilendecoder (GRD) aufweist, der für die unterteilten Speicherzellenfeldblöcke gemeinsam vorgesehen ist,
daß die Wortleitungsauswahleinrichtung lokale Zeilendecoder (RD1- RD8) aufweist, die entsprechend für die Speicherzellenfeldblöcke vorgesehen sind, und
daß eine Mehrzahl von globalen Zeilendecoderausgangssignalübertragungsleitungen (RGS1-RGSj) so angeordnet sind, daß sie über die entsprechenden Speicherzellenfeldblöcke zum Übertragen von Ausgangssignalen von dem globalen Zeilendecoder (GRD) zu den lokalen Zeilendecodern (RD1-RD8) gehen.

15. Halbleiterspeichereinrichtung nach Anspruch 14, dadurch gekennzeichnet, daß die globalen Zeilendecoderausgangssignalübertragungsleitungen (RGS1-RGSj) parallel zu den Bitleitungssignal- IO-Leitungen (L1, /L1, . . ., Ln, /Ln) angeordnet sind.

16. Halbleiterspeichereinrichtung nach Anspruch 15, dadurch gekennzeichnet, daß die globalen Zeilendecoderausgangssignalübertragungsleitungen (RGS1-RGSj) und die Bitleitungssignal- IO-Leitungen (L1, /L1, . . ., Ln, /Ln) in der gleichen Verdrahtungsschicht gebildet sind.

17. Halbleiterspeichereinrichtung nach einem der Ansprüche 14-16, dadurch gekennzeichnet, daß die globalen Zeilendecoderausgangssignalübertragungsleitungen (RGS1-RGSj) parallel zu den IO-Leitungen (IO-1-IO-k) angeordnet sind.

18. Halbleiterspeichereinrichtung nach einem der Ansprüche 14-17, dadurch gekennzeichnet, daß die globalen Zeilendecoderausgangssignalübertragungsleitungen (RGS1-RGSj) und die IO-Leitungen (IO-1- IO-k) in der gleichen Verdrahtungsschicht gebildet sind.

19. Halbleiterspeichereinrichtung nach einem der Ansprüche 10-18, dadurch gekennzeichnet, daß die Bitleitungssignal-IO-Leitungen (L1, /L1, . . ., Ln, /Ln) und die IO-Leitungen (IO-1-IO-k) in derselben Verdrahtungsschicht gebildet sind.

20. Halbleiterspeichereinrichtung nach einem der Ansprüche 1-19, dadurch gekennzeichnet, daß die Bitleitungssignal-IO-Leitungen parallel zueinander angeordnet sind.

21. Halbleiterspeichereinrichtung nach einem der Ansprüche 1-20, dadurch gekennzeichnet, daß die Bitleitungssignal-IO-Leitungen senkrecht zu den Bitleitungen angeordnet sind.

22. Halbleiterspeichereinrichtung nach einem der Ansprüche 1-21, dadurch gekennzeichnet, daß die Bitleitungssignal-IO-Leitungen parallel zu den Wortleitungen angeordnet sind.

23. Halbleiterspeichereinrichtung nach einem der Ansprüche 1-22, dadurch gekennzeichnet, daß die Bitleitungssignal-IO-Leitungen einen größeren Abstand voneinander aufweisen als die Bitleitungen.

24. Halbleiterspeichereinrichtung nach einem der Ansprüche 1-23, dadurch gekennzeichnet, daß die Speicherzellen dynamische Speicherzellen (DMC) sind, die ein dynamisches Speichern von Informationen durchführen, oder
daß die Speicherzellen statische Speicherzellen (SMC) sind, die ein statisches Speichern von Information durchführen.

25. Halbleiterspeichereinrichtung mit
einem Speicherzellenfeld mit
einer Mehrzahl von Wortleitungen (WL1-WLm),
einer Mehrzahl von Bitleitungen, die so angeordnet sind, daß sie die Wortleitungen schneiden,
und einer Mehrzahl von Speicherzellen (SMC, DMC), die an den Kreuzungen der Wortleitungen und der Bitleitungen vorgesehen sind,
gekennzeichnet durch
eine Bitleitungsperipherieschaltungseinrichtung, die an mindestens einer Stelle quer zu der Richtung der Bitleitungen vorgesehen ist, und
einer Einrichtung zum Verbinden der Bitleitungen mit der Bitleitungsperipherschaltungseinrichtung.

26. Halbleiterspeichereinrichtung nach Anspruch 25, dadurch gekennzeichnet,
daß die Verbindungseinrichtung eine Mehrzahl von Bitleitungssignal-IO-Leitungen aufweist, die so angeordnet sind, daß sie die Bitleitungen kreuzen, und
daß jede Bitleitungssignal-IO-Leitung mit einer entsprechenden der Bitleitungen verbunden ist, und ein Ende aufweist, das sich zu einem Endabschnitt des Speicherzellenfeldes erstreckt.

27. Halbleiterspeichereinrichtung mit
einem Speicherzellenfeld mit
einer Mehrzahl von Wortleitungen (WL1-WLm),
einer Mehrzahl von Bitleitungen, die einen ersten Abstand voneinander aufweisen und so angeordnet sind, daß sie die Wortleitungen kreuzen, und
einer Mehrzahl von Speicherzellen (SMC, DMC), die an den Kreuzungen der Wortleitungen und der Bitleitungen vorgesehen sind,
gekennzeichnet durch
eine Bitleitungsperipherieschaltungseinrichtung mit IO-Signalleitungen, die einen zweiten Abstand voneinander aufweisen, der von dem ersten Abstand unterschiedlich ist, und
eine Einrichtung zum Aufstellen von Signalflußpfaden zwischen den Bitleitungen und den peripheren Schaltungs-IO-Signalleitungen.

28. Halbleiterspeichereinrichtung nach Anspruch 27, dadurch gekennzeichnet, daß die Einrichtung zum Aufstellen der Signalflußpfade eine Mehrzahl von Bitleitungssignal-IO-Leitungen aufweist, die so angeordnet sind, daß sie die Bitleitungen kreuzen.

29. Halbleiterspeichereinrichtung mit
einem Speicherzellenfeld mit
einer Mehrzahl von Wortleitungen (WL1-WLm),
einer Mehrzahl von Bitleitungen, die so angeordnet sind, daß sie die Wortleitungen kreuzen, und
einer Mehrzahl von Speicherzellen (SMC, DMC), die an den Kreuzungen der Wortleitungen und der Bitleitungen vorgesehen sind,
gekennzeichnet durch
eine Bitleitungsperipherieschaltungseinrichtung, die an mindestens einer Stelle quer zu der Richtung der Bitleitungen vorgesehen ist, und
eine Einrichtung zum Aufstellen eines Signalflußpfades zwischen den Bitleitungen und den Bitleitungsperipherschaltungen.

30. Halbleiterspeichereinrichtung mit
einem Speicherzellenfeld mit
einer Mehrzahl von Wortleitungen (WL1-WLm),
einer Mehrzahl von Bitleitungen (BL1, /BL1, . . ., BLn, /BLn), die so angeordnet sind, daß sie die Wortleitungen kreuzen und
einer Mehrzahl von Speicherzellen (SMC oder DMC), die an den Kreuzungen der Wortleitungen und der Bitleitungen angeordnet sind,
gekennzeichnet durch
eine Mehrzahl von Bitleitungssignal-IO-Leitungen (L1, /L1, . . ., Ln, /Ln) die so angeordnet sind, daß sie die Bitleitungen kreuzen und mit entsprechenden Bitleitungen verbunden sind, wobei sie mindestens ein Ende haben, daß sich zu einem Ende des Speicherzellenfeldes erstreckt,
eine Bitleitungsperipherschaltung (106), die an einem Ende des Speicherzellenfeldes angeordnet ist und mit den Bitleitungssignal- IO-Leitungen verbunden ist;
eine IO-Einrichtung zum Eingeben externer Daten und/oder eines Signales von außen und zum Ausgeben eines internen Signales und/oder Daten nach außen und
IO-Leitungen (IO-1-IO-k), die so angeordnet sind, daß sie das Speicherzellenfeld überkreuzen aber nicht schneiden und daß sie die Bitleitungsperipherschaltung und die IO-Einrichtung miteinander verbinden.

31. Halbleiterspeichereinrichtung mit
einem Speicherzellenfeld, das auf einem Halbleitersubstrat gebildet ist, und
einer Mehrzahl von in einer Matrix mit Zeilen und Spalten angeordneten Speicherzellen aufweist, wobei ein Bereich, der das Speicherzellenfeld bildet, im wesentlichen rechteckig in der Form ist;
einer Mehrzahl von in Zeilen angeordneten Wortleitungen (WL1- WLm), wobei Wortleitungen mit einer Mehrzahl von Speicherzellen verbunden ist, die in der entsprechenden Zeile angeordnet ist;
einer Mehrzahl von in Spalten angeordneten Bitleitungen (BL1, /BL1, . . ., BLn, /BLn), wobei jede Bitleitung mit einer Mehrzahl von Speicherzellen verbunden ist, die in einer entsprechenden Spalte angeordnet sind;
einer Zeilendecodereinrichtung zum Auswählen einer der Mehrzahl von Wortleitungen, die parallel zu einer ersten und dritten Kante des Speicherzellenfeldes parallel zu den Spalten angeordnet sind und auf dem Halbleitersubstrat außerhalb des Speicherzellenfeldes gebildet sind, und
einer Bitleitungsperipherschaltungseinrichtung zum Empfangen eines Signales auf den Bitleitungen, die parallel zu der ersten und dritten Kante des Speicherzellenfeldes angeordnet ist und auf dem Halbleitersubstrat außerhalb des Speicherzellenfeldes gebildet ist.

32. Halbleiterspeichereinrichtung mit
einem auf einem Halbleitersubstrat gebildeten Speicherzellenfeld mit einer Mehrzahl von in einer Matrix aus Zeilen und Spalten angeordneten Speicherzellen, wobei ein das Speicherzellenfeld bildender Bereich im wesentlichen rechteckig in der Form ist;
einer Mehrzahl von in Zeilen angeordneten Wortleitungen (WL1- WLm), wobei jede Wortleitung mit einer Mehrzahl von Speicherzellen verbunden ist, die in der entsprechenden Zeile angeordnet sind;
einer Mehrzahl von in Spalten angeordneten Bitleitungen (BL1, /BL1, . . ., BLn, /BLn), wobei jede Bitleitung mit einer Mehrzahl von Speicherzellen verbunden ist, die in der entsprechenden Spalte vorgesehen sind;
einer Zeilendecodereinrichtung zum Auswählen einer der Mehrzahl von Wortleitungen, die auf dem Halbleitersubstrat außerhalb einer ersten Kante des Speicherzellenfeldes gebildet ist und parallel zu den Spalten angeordnet ist;
einer ersten Bitleitungsperipherieschaltungseinrichtung, die auf dem Halbleitersubstrat außerhalb einer zweiten Kante des Speicherzellenfeldes gebildet ist und parallel zu den Zeilen angeordnet ist;
einer zweiten Bitleitungsperipherschaltungseinrichtung, die auf dem Halbleitersubstrat außerhalb einer dritten Kante des Speicherzellenfeldes gebildet ist und parallel zu den Spalten angeordnet ist;
und einer dritten Bitleitungsperipherschaltungseinrichtung, die auf dem Halbleitersubstrat außerhalb einer vierten Kante des Speicherzellenfeldes gebildet ist und parallel zu den Zeilen angeordnet ist.

33. Halbleiterspeichereinrichtung nach Anspruch 32, dadurch gekennzeichnet,
daß die erste Bitleitungsperipherschaltung eine Bitleitungsvorladeschaltung aufweist,
daß die zweite Bitleitungsperipherschaltung eine Schreibschaltung zum Schreiben von Daten in eine Speicherzelle in dem Speicherzellenfeld aufweist, und
daß die dritte Bitleitungsperipherschaltung eine Leseschaltung zum Auslesen der in einer Speicherzelle des Speicherzellenfeldes gespeicherten Daten aufweist.