DE1774942C3 - Verfahren und Einrichtung zur fortlaufenden Addition bzw. Subtraktion zweier Operanden A und B - Google Patents

Description

A	+	und	B
A	—	B

in konegativer Zahlendarstellung errechnet; ao

b) während der Verarbeitung einer jeden Ziffernstelle werden die binären Ziffernstellenergehnisse der drei Rechenoperationen bitweise verschachtelt, jedoch unter Berücksichtigung der dem Code entsprechenden Reihenfolge as der Bits gespeichert;

c) während der gleichen Ziffernstelienzeit wird stets neben dem unkorrigierten ein dezimalkorrigiertes Ergebnis erzeugt, welches ebenfalls in dem der Ziffernstelienzeit entsprechen- den Ergebnisfeld unter Berücksichtigung der dem Code entsprechenden Reihenfolge bitweise verschachtelt eingespeichert wird;

d) von den Teilergebnissen | A| + | B|, | Aj - | Bj und [B I — IA !,jeweils unkomgiert und korngiert, werden am Ende einer jeden Ziffern-Stellenzeit die drei codemäßig richtigen Ziffern-Stellenresultate ausgewählt und in einen Resultatspeicher übertragen;

e) nach einer entsprechenden Verarbeitung aller dezimalen Ziffernstellen der Operanden enthält der Resultatspeicher die drei Ergebnisse »positives Additionsergebnis«, »positives Subtraktionsergebnis einer der beiden Subtraktionen« und »negatives komplementäres Er- gebnis der anderen Subtraktion« in konegativer Zahlendarstellung;

f) eine Steuereinheit selektiert von diesen drei Ergebnissen bei geforderter algebraischer Addition das positive Additionsergebnis oder bei geforderter algebraischer Subtraktion das positive Subtraktionsergebnis und fügt das Vorzeichen in Abhängigkeit von den bei der Operanden-Eingabe gespeicherten Vorzeichen und dem Vorzeichen des konegativen Resultates hinzu.

2. Einrichtung zur Durchführung des Verfahrens nach Anspruch 1, gekennzeichnet durch folgende Merkmale:

a) Eine Additionsschaltung (3096 in F i g. 7), die mitzweiOperanden-Eingabeeinrichtungenüber erste und zweite Operandeneingänge (3095 und 3107) verbunden ist, welche die von der Operanden-Eingabeeinrichtung bereitgestellten Operanden in natürlicher und komplementärer Form zu verschiedenen Zeiten zuführen;

b) die Additionsschaltung ist mit einem ersten

Reicher (3.118 in.F i g, 7) verlor die Ziffemsiteilenergebnisse aller drei.Operationen bezüglich jeweils einer Dezimalstelle aus der Additionsschaltung speichert;

s) der erste dynamische Speicher (3118) ist mit einem zweiten dynamischen Speicher (3122) und steuerbar mit einem dritten dynamischen Speicher (3151) sowie mit dem ersten Eingang der Additionsschaltung verbunden; , 4) der zweite dynamische Speicher (3122) ist "* I * steuerbar init dem dritten dynamischen Speicher (3151) verbunden;

e) Ziffernwertgeneratoren (3127 und 3128) sind steuerbar mit dem zweiten Eingang (3107) der Additionsschaltung verbunden, und zwar derart, daß dem Code entsprechende Korrekturwerte der Additionsschaltung zugeführt werden, während der erste dynamische Speicher (3118) unkorrigierte Ziffernstellenresultate über seine steuerbaren Ausgänge (3124) dem ersten Eingang (3095) der Additionsschaltung zuführt.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß zur Speicherung der korrigierten und unkorrigierten Ziffernstellenresultate an Stelle der ersten und zweiten dynamischen Speicher (3118 und 3122) ein vierter Speicher (3317) vorgesehen ist, aus dem steuerbar Ziffern-Stellenresultate in den dritten dynamischen Speicher (3371 in Fig. 11) übertragen werden.

Die Erfindung betrifft ein Verfahren zur fortlaufenden Addition bzw. Subtraktion zweier nach Vorzeichen und Betrag getrennt dargestellter Operanden A und B mittels einer Recheneinrichtung in einem einzigen Vorgang in gleicher Darstellung, wobei das Ergebnis sofort nach dem Einlaufen der letzten Operanden-Ziffernstelle zur Verfügung steht, und bezieht sich auch auf eine Einrichtung zur Durchführung dieses Verfahrens.

Aus der deutschen Auslegeschrift 1 121 383 ist es bekannt, unter Verwendung von dynamischen Speichern Additions- und Subtraktionsoperationen auszuführen.

Hierbei werden die beiden Operanden kontinuierlich zugeführt und stellenweise verarbeitet. Das Ergebnis wird sowohl dezimal korrigiert als auch unkomgiert bereitgestellt (binäres Additions- bzw. Subtraktionsergebnis). Eine Auswahleinrichtung trifft die Entscheidung, welches der beiden Stellenergebnisse das richtige ist. Die bekannte Recheneinrichtung liefert ein Resultat, bestehend aus einzelnen Ziffernstellen, wobei das gesamte Ergebnis im Fall eines negativen Wertes in dezimalkomplementärer Form (= konegative Form) erzeugt wird. Um ein solches konegatives Ergebnis zur Ausgabe weiterverwenden zu können, muß dieses unter getrennter Bereitstellung des Vorzeichens zurückkomplementiert werden, was wiederum eine vollständige Rechenoperation mit einer zusätzlichen Stelienkorrektur erforderlich macht.

Aufgabe der Erfindung ist es nun, das Additionsbzw. Subtraktionsergebnis bezüglich zweier nach Betrag und Vorzeichen getrennt dargestellter Operanden fortlaufend in einem einzigen Vorgang in der

3 4

lung sofort nach dem pinlaAiten e) ZiSernwertgeneratpren siqd steuorbar mit dem

•r .letzten Qperan£en$telle zur, Verfang zu steilen. zweiten Eingang der Additioteschaltung ye.r-

,jjjese Aufgabe wird gemäß dei; Erfindung dadurch .," bunden^ und zwar derart, daß <jenj Code, ent-

:lost, daß folgende Schritte zur Anwendung kommen: sprechende Korrekturwerte dtr ÄdaitionsSchal-

., , 5 ' tung zugeführt werden^ während der erste dyna-

a) In der Recheneinrichtung werden aus den Ein- mische Speicher unkorrigierts Zraernstellenresülgangsoperanden A und B gleichzeitig die drei täte über seine steuerbaren Ausginge dem ersten

, Reckenergebnisse, der Operationen Eingang der Additionsschaltung zuführt.

JA 4-lB],

jA — I Bl ¹⁰ '.Eine bevorzugte Schaltungsanordnung ist derart

_und Ausgebildet, daß zur Speicherung der korrigierten

I Bl-IAl W^ unkorrigierten Ziffemsteilenresultate an Stelle

I ι ' ι der ersten und zweiten dynamischen Speicher ein

in koneg^ver Zahlendarstellung errechnet; _{vierter Speicher} vorgesehen ist, aus dem steuerbar

b) wahrend der Verarbeitung einerjeden Ziffernstelle ₁₅ ziffemsteilenresultate in den dritten dynamischen werden die binären Ziffernstellenergebnisse der _{s icher üb}ertragen werden.

drei Rechenoperationen bitweise verschachtelt, ^F _{Dje Fortschritü}ichkeit des Anmeldungsgegenstandes

jedoch unter Berücksichtigung der dem < ode _lie^ _{berdts in der} AufgabensteUung begründet,

entsprechenden Reihenfolge der Bits gespeichert; Nachfolgend werden an Hand der Zeichnungen

c) während der gleichen ZiffernsteUenzeit wird stets _ao Ausführungsbeispiele der Erfindung näher beschrieben, neben dem unkorrigierten ein dezimalkorrigiertes _F i g. 1 a zeigt eine Folge von Bit-Takt-Impulsen und Ergebnis erzeugt, welches ebenfalls in dem der _F ■ _{lb eine Fol von} ßlt-Takt-Impulsen mit Sub-Ziffernstellenzeit entsprechenden Ergebnisfeld un- ßit-Taktimpulsen in einer zeitlichen Zuordnung;

ter Berücksichtigung der dem Code entsprechenden Fig 2 zeigt Bit-Takt- und Sub-Bit-Taktspeicher-

Reihenfolge bitweise verschachtelt eingespeichert _{a5 spure}n·

λ ^"¹U -r ·. u· .αϊ , ιοί ιλι im F i g! 3 zeigt die Ableitung der Sub-Bit-Takte aus

d) von den Teilergebnissen | A| + |B|, |A| - |B| _{den B}i_t__Takten;

und IBI - IAI, jeweils unkorrigiert und korrigiert, _F j _{4 zei}^ _{die Gew}i_nnung des Bit-Taktes aus dem

werden am Ende einer jeden ZiffernsteUenzeit die Sub-Bit-Takt ·

drei codemäßig richtigen Ziffernstellenresultate _{30 F} i g 5 zeigt die Verschachtelung der Sub-Bit-Zeiten

ausgewählt und in einen Resultatspeicher über- _{eines Datensatzes;}

tragen; F i g. 6 zeigt eine Folge von Bit-Zeiten und Sub-Bit-

e) nach einer entsprechenden Verarbeitung aller Zeiten·

dezimalen Ziffernstellen der Operanden enthält _F · ' _{7 ist ein} Blockschaltbild einer ersten Aus-

der Resuitatspeicher die drei Ergebnisse »positives _{35 fuhrungsforni der} Recheneinheit;

Additionsergebrus«, »positives Subtraktionsergeb- F i g 8 ist ein Blockschaltbild einer Steuereinheit

nis einer der beiden Subtraktionen« und »negatives _der Rechenschaltung;

komplementäres Ergebnis der anderen Subtrak- F i g 9 ist eine tabellarische Darstellung der Än-

tion« in konegativer Zahlendarstellung; derungder Programminstruktionen;

f) eine Steuereinheit selektiert von diesen drei Er- _{40 F} · _{10 ist eine} tabellarische Darstellung des gebnissen bei geforderter algebraischer Addition R_echenprozesses in der Rechenschaltung der F i g. 7; das positive Additionsergebnis oder bei geforder- F i g. 11 ist ein Blockschaltbild einer zweiten Auster algebraischer Subtraktion das positive Sub- _{führungsform der} Rechenschaltung;
traktionfergebms und fügt das Vorzeichen in F i g. 12 zeigt das Schaltbild einer Steuereinheit für Abhängigkeit von den bei der Operanden-Eingabe „ _{die zweite} Rechenschaltung.

gespeicherten Vorzeichen und dem Vorzeichen Operanden, die in Datenverarbeitungsanlagen be-

des konegativen Resultates hinzu. _{arbeitet werden> sind codiert Jeder} Buchstabe, jede

_._.., , , Ziffer oder jedes Zeichen wird in einen Code, der von

• ^Ei^ne ^nnchtung zur Durchführung des Verfahrens _{der Maschine lesen werden kann>} umgewandelt,

ist durch folgende Merkmale gekennzeichnet: _{50 Im} Maschinen-Code besteht jeder Buchstabe, jede

a) Eine Additionsschaltung, die mit zwei Operanden- Ziffer oder jedes Zeichen aus einer Ati/ahl von ,Eingabeeinrichtungen über erste und zweite elementaren Operandensignalen. Es werden nur zwei

Operandeneingänge verbunden ist, welche die elementare Operandensignale verwendet, z. B. positive

von der Operanden-Eingabeeinrichtung bereit- und negative Spannung oder positiver und negativer

gestellten Operanden in natürlicher und komple- 55 Strom oder positive und negative Magnetisierungs-

mentärer Form zu verschiedenen Zeiten zuführen; zustände in magnetischen Materiahen oder das Fehlen

b) die Additionsschaltung ist mit einem ersten und das Vorhandensein einer Spannung oder das dynamischen Speicher verbunden, welcher die Fehlen und das Vorhandensein eines Stromes usw. Ziffernstellenergebnisse aller drei Operationen Die Kombinationen der primären oder elementaren bezüglich jeweils einer Dezimalstelle aus der 6o Operandensignale in einer Code-Anordnung ist in Additionsschaltung speichert; den Tabellen I und II dargestellt. Tabelle I zeigt den

c) der erste dynamische Speicher ist mit einem Ziffernteil des Binär-Code, der in dem Datenbearbeizweiten dynamischen Speicher und steuerbar mit tungssystem der Erfindung verwendet werden kann, einem dritten dynamischen Speicher sowie mit Tabelle II zeigt den binären Zeichen-Code, der in dem dem ersten Eingang der Additionsschaltung ver- 65 Datenbearbeitungssystem der Erfindung verwendet bunden; werden kann.

d) der zweite dynamische Speicher ist steuerbar mit In den Tabellen I und II ist das eine der beiden dem dritten dynamischen Speicher verbunden; primären oder elementaren Operandensignale durch 1

dargestellt und das andere durch einen Punkt repräsentiert. Die einzelnen Teile einer Kombination von elementaren Operandensigrialen können in einer elektrischen Schaltung nacheinander in einer bestimmten Reihenfolge an einem bestimmten Punkt der elektrischen Schaltung erscheinen oder gleichzeitig an parallelen Punkten der Schaltung auftreten. Die primären Operandensignale, die in den Tabellen I und II als 1 dargestellt sind, werden »Bit« genannt, jene primären Operandensignale, die in den Tabellen I und II als Punkt dargestellt sind, werden als »kein Bit« bezeichnet. Dieses geschieht lediglich zur Vereinfachung der Darstellung, da die elektrischen Schaltkreise und die Anordnungen der Erfindung auch andere primäre Operandensignal-Systeme verwenden können.

Tabelle I

	]	3inär-Code	1	2	4	8	Zeichen	1	2	Code-Positioi	4	8	A	I	B
:			1					1	.	#		1
		Code-Position		1			A	.	1			1
		1	1	.		B	i	1	.		1
		.		1		C			1		1
		1		1		D	1	.	1		1
			1	1		E	.	1	1		1
		i	1	1		F	1	1	1	.	1
						G				1	1
		i			1	H	i			1	1
			i		1	I		i		1	1	m
		1	1		1	J	1	1		1	1
				1	1	K	.		i	1	1	β
		i		1	1	L	1		1	1	1
			1	1	1	M	#	1	1	1	1
		1	1	1	1	N	i	1	1	1	1
				-	•	O		„			1
		Tabelle	II			P	1				,	1
	16 oder 0		Alphanumerischer Binär-Code	Q	.	1				TH
			R	1	1				1
		S	.		i			r-l
	T	1		1			1
Zeichen	U		i	1			1
	V	i	1	1			1
1	W			„	1		1
2	X	1	#		1		1
3	Y		i		1		1
4	Z
5
6
7
8
9
10
11
12
13
14
15

Wie in den Tabellen I und II dargestellt ist, besteht jeder Buchstabe, jedes Zeichen, jede Ziffer aus einer gegebenen Anzahl von Positionen für die primären Operandensignale. Diese Positionen für die primären

5 Operandensignale werden »Bit-Positionen« genannt. Jeder Buchstabe, je Ziffer, jedes Zeichen oder Symbol wird durch eine eigene Kombination von vorhandenen oder nicht vorhandenen Bits in den verschiedenen Bit-Positionen dargestellt. Bei der Erfindung wird jeder

ίο Buchstabe, jede Ziffer, jedes Zeichen und Symbol durch einen charakteristischen 8-Bit-Positionen-Code dargestellt.

Die Werte des binären Systems sind Potenzen von 2, so daß die vier Bit-Positionen in der Tabelle I die Werte 1, 2, 4 und 8 haben. Die Summe der Werte von allen vier Bit-Positionen gibt die Größe der Zahl an (Ziffernteil). In der Tabelle II, die den binären Buchstaben-Code darstellt, sind die ersten vier Bit-Positionen die gleichen wie in Tabelle I; die letzten

ao vier Bit-Positionen sind mit A, B, P, O gekennzeichnet (Zonenteil).

Der binäre Buchstaben-Code ist ein 8-Bit-Code. Die vier ersten Bits stellen die Ziffern 1, 2, 4, 8 dar. Außerdem gibt es verschiedene Code-Kombinationen, die die letzten vier Bits verwenden. Die letzten vier Bit-Positionen sind mit A, B, P, O gekennzeichnet und werden als Zonen-Bits bezeichnet. Die Position O ist eine besondere Position und kann für spezielle Zwecke verwendet werden. Die Position P ist eine Paritäts-Prüf-Position, in der ein Bit eingefügt wird, um die Summe der Bits in den 8-Bit-Positionen ungerade zu machen. Wenn die Zahl der Bits in den Bit-Positionen 1, 2, 4, 8, A und B also gerade ist, so wird in der Position P ein weiterer Bit zugefügt, um die gesamte Zahl ungerade zu machen. Wenn in dem Datenverarbeitungssystem ein Bit verlorengeht, so wird die Summe der Bits in den 8-Bit-Positionen gerade, das Datenverarbeitungssystem kann dieses entdecken und einen Fehler anzeigen.

Die A- und B-Positionen zeigen an, daß sich die ersten vier Bit-Positionen statt auf Ziffern vielmehr aus Buchstaben, Zeichen und Ziffern beziehen. Ziffern haben keine Bits in den Bit-Positionen A und B. So können z. B. die ersten 16 Buchstaben des Alphabets A bis P durch die Ziffern 1 bis 16 in den ersten vier Bit-Positionen und einem Bit in der Position A oder in der Position B oder in beiden Positionen A und B dargestellt werden. Die verbleibenden Buchstaben des Alphabets, Q bis Z, würden dann durch die Ziffern 1 bis 10, angegeben in den ersten vier Bit-Positionen und einem Bit in der Position B, falls die ersten 16 Buchstaben durch ein Bit in der Position A gekennzeichnet sind, charakterisiert, oder »ie wurden durch ein Bit in der Position A gekennzeichnet, wenn die ersten 16 Buchstaben durch ein Bit in der Position B charakterisiert sind. Falls die ersten 16 Buchstaben durch je ein Bit in den Positionen A und B gekennzeichnet sind, können die letzten 10 Buchstaben entweder durch ein Bit in der Position A oder in der Position B gekenn-

So zeichnet werden.

Die Positionen A und B oder die Kombination der Positionen A und B können ebenso zur Kennzeichnung der ersten IS, 14, 13, 12, 11 oder 10 Buchstaben des Alphabets verwendet werden. Die jeweils andere Position A oder B oder die Kombination von A und B kann dann zur Kennzeichnung der restlichen 11, 12, 13, 14, 15 oder 16 Buchstaben verwendet werden. In einem solchen Fall würden die Ziffern in den

14 bzw

^ο _für verwendet

vier Bit-Positionen von 1 bis L, ^. bis 13 bzw. 1 bis 12 bzw 1 bis 11 bzw. die ersten Buchstaben des Alphabets

^Wl1feV_eiKo_mbinatio_nen,PositionAoderPositionB t Position A und ^»^^^!A

werden:

A, B, A und B,

B, A, A und B,
A, A und B, B,

A und B, A, B,
A und B, B, A.

1„ jeden, Codierung,», into präsentieren den Bit-Takt in ihrer Folge, jeder einzelne

p_uls definiert eine bestimmte Bit-Zeit.

^ ^ ^ _{Fol acht lmpulsen}

^^ somit die Bit-Zeit 1, der zweite Impuls

diniert die Jit-ZeU.1^jg»^,«^

«»£TA defimert die Bit-ZeK 5, der sechste

Zeichen-Zeit, weil innerhalb dieser Zeit die acht Bit-Positionen eines Zeichens an einem bestimmten Punkt ^a _{def Anordnung} nacheinander auftreten. Der erste Impuls einer Folge von acht Bit-Takt-Impulsen ist somit der Zeichen-Takt-Impuls

_{In den} Erläuterungen enthält ein »Festes held« _acfat 7^^^ Positionen. Dadurch ist der erste Zeicheneiner Folee von acht Zeichen-Takt-X «in FeId-T.kt-lmpuU Die Zeit

ersten Impuls einer Cruppe

ÄendJ

geordnet werden. n„oi,ctahen

^B Die Punkturen können ähnhch wie die Buchstaben

des Alphabets gekennzeichnet *«^£™£ sich nur ausreichend von diesen ^er^heiden. ^o kann jede numerische Codierung über oder „nter

einem bestimmten Wert m Vertmdong»« «n«n Zonen-Bit in den Positionen A oder B oder inöeioen

Positionen A und B als Kennzeichnung fur eine Punktur verwendet werden.

In den Erläuterungen der Erfindung werden Ausdrücke wie die folgenden verwendet:

Aufzeichnung und die Datenbearbeitung ver- £^a? ., ^s _Bk._{Zeit in} Zeitabschnitte, Sub-bit- ^ unterteilt. Einander entsprechende Zeitab^ ^ aufeinanderfolgenden Bit-Zeiten sind der scmuu zugeordnet. Im folgenden ent-

#*** _bcstimmter Zeitabschnitt in aufemander- «P _Bit.zeiten einem »Kanal«. In den vor_Ef_{äuteningen ist die} Zahl der Bit-Positionen multipliziert, da jede Bit-Zeit in vier Sub-bitgJ^J^gh j^ ^ _Bit-Zeit bleibt wie bisher erhalten, sie enthält jedoch vier Bit-Positionen für

Snb-bit-Zei, oder « - «i— *- ordneten Bits.

Bit-Zeit oder bt - *

definiert Die Zeit zwischen zwei auf-

Datensatz

Sub-Bit-Takt

Bit-Takt

Zeichen-Takt

dargesteUt wird. = Folge von zusammenge- «

hörenden einzelnen lnfor

mationen. = Stc-nnp-Wog fur un- ο

tergeordnete B te. S

= Steuenmpulsfolge fur die

^Bits

Bit-Folgefrequenz mit 1 MHz ^genommen, daß das System

einanderfolgende BuchÄ ben, Zeichen, Ziffern usw.

Bits eines Buchstabens, einer Ziffer, emes o^eTeines Symbols treten in «ncm»c^ System nacheinander an «nein sich folgende Zeitrelationen: Eine Bit-Zeit SL zwei aufeinanderfolgenden^- Bits und beträgt vier Mikro-Zeit ist die Zeit zwischen zwei Sab-bit-Positionen und beüi^ halbe Zeichen-Zeit ist die Zeit dem vierten Bit einer Folge ^derfo^den und zusammragesie beträgt 16 Mikrosekunden. Eine Vato vier Bit-Zritea lang. Eine » Mikrosd^iid«, und ist dk und dem achten Bit einei

ÄSSSSStT

S^^Zdt.d

Zächeiis bdiötiet wirf, ^,rj Punkt der Anordnung aufzutreten

509«»«

Diese Zeit-Impulse werden für Steuerzwecke verwendet, wie z. B. für das öffnen und Schließen von Verknüpfungsgliedern. Ein Zeichen-Takt-Impuls erscheint vor dem ersten Bit-Takt-Impuls eines jeden Zeichens. Ein Feld-Impuls erscheint zu Beginn jedes achten Zeichens.

Die angegebenen Zeiten in Mikrosekunden beziehen sich auf Systeme mit einer Bit-Folgefrequenz von 1 MHz.

F i g. 1 a zeigt die Bit-Takt-Impulse in einer Zeichen-Zeit und die Definitionen der einzelnen Bit-Positionen. Eine Bit-Position ist jede Position, in der ein Bit auftreten kann.

F i g. 1 b zeigt die Bit-Takt-Impulse und die Subbit-Takt-Impulse in ihrer zeitlichen Zuordnung. Da in jeder Bit-Zeit vier Sub-bit-Zeiten vorhanden sind, gibt es vier Bit-Positionen in jeder Bit-Zeit.

Ein Sub-bit ist die Position eines Bits innerl»alb einer Bit-Zeit. Das Bit ist die elementare Einheit einer Information. Die Bits einer Information werden von dem Sub-bit-Takt und von dem Bit-Takt synchronisiert. Die Bit-Takt-Impulse erscheinen zu Beginn einer jeden der acht Bit-Zeiten eines Zeichens und positionieren jedes Bit genau in die zugehörige Bit-Zeit. Wegen der unterschiedlichen Bedeutung bzw. des unterschiedlichen Wertes der einzelnen Bits innerhalb eines Zeichens wurden die Bit-Zeiten in den F i g. 1 a und Ib mit 1, 2, 4, 8, A, B, P, O bezeichnet, was ihre Bedeutung bzw. ihren Wert definiert.

In F i g. 1 b schließt der Bit-Takt vier Sub-bit-Lmpulse in einer Bit-Zeit ein. Die Vorderflanke eines jeden Bit-Takt-Impulses legt den Beginn einer Bit-Zeit fest. Wie in der F i g. 1 b klar gezeigt ist, ist der Subbit-Takt lediglich ein verzögerter Bit-Takt. Der Subbit-Takt 1 ist von dem Bit-Zeit-Takt getrennt und gegenüber diesem verzögert. Der Bit-Takt muß dem Sub-bit-Takt vorauslaufen, um die Schaltkreise innerhalb des Datenbearbeitungssystems exakt zu schalten.

In dem Datenbearbeitungssystem der Erfindung sind die rotierenden Speicher mit einer speziellen Takt-Speicherspur ausgerüstet, um die auf den anderen Speicherspuren zu speichernden Daten in einer vorgegebenen Relation zum Takt aufzuzeichnen. Eine spezielle Speicherspur enthält den Bit-Takt, eine andere spezielle Speicherspur enthält den Sub-bit-Takt.

Die F i g. 2 zeigt diese Bit-Takt- und die Sub-bit-Takt-Speichd spuren. Falls keine Speicherspur für den Sub-bit-Takt vorgesehen ist, wird diese von dem Bit-Takt mit Verzögerungsschaltungen abgeleitet. Die verschiedenen Sub-bit-Takte müssen nicht auf verschiedenen Speicherspuren gespeichert worden. Die verschiedenen Sub-bit-Takte können von demBit-Takt durch Verzögern der Impulse für bestimmte Zeiten abgeleitet werden. Die Bit-Takt-Impulse können von den Sub-bit-Takten abgeleitet werden, indem die Subbit-Takt-Impulse zum Treiben eines Schieberegisters oder Zählers verwendet werden. Andere Takt-Impulse können auf ähnliche Art und Weise abgeleitet werden.

F i g. 3 zeigt die Ableitung des Sub-bit-Takts aus dem Bit-Takt Wie in F i g. 3 gezeigt, werden Verzögerungsmittel zur Gewinnung des Sub-bit-Takts aus dem Bit-Takt verwendet

F i g. 4 zeigt die Gewinnung des Bit-Takts aus dem Sub-bit-Takt Wie in der F i g. 4 dargestellt, wird ein Zähler verwendet, uri dea Bit-Takt aus dem Sub-bit-Takt zu gewinnen. Die kürzeste Zeit zwischen zwei Bits ist die Sub-bit-Zeit, die als eine Mikro-Zeit-Einheit bezeichnet werden kann.

Ein Takt-Impuls-Generator erzeugt 1 MHz-Impulse, d. h. 1 000 000 Impulse je Sekunde. Diese Impulse durchlaufen ein Schieberegister mit vier Flipflops und erzeugen dabei vier verschiedene 250-kHz-Signale, d. h. 250 000 Impulse je Sekunde. Die vier 250-kHz-Signale werden als Sub-bit-Takt Ϊ, Sub-bit-Takt 2, Sub-bit-Takt 3 und Sub-bit-Takt 4 bezeichnet.

Eine Information kann zu einer Zeit immer nur von einer dieser vier Sub-bit-Takte synchronisiert

ίο werden. Dadurch kann der Sub-bit-Takt einer Information als charakteristisches Zeichen dieser Information verwendet werden. Das heißt, eine erste Gruppe von Informationen kann in dem Sub-bit-Takt 1 gespeichert werden, während eine zweite

t5 Gruppe von Informationen mit dem Sub-bit-Takt 2 verbunden werden kann. Zwischen den einzelnen Subbit-Takten besteht ein Zeitunterschied von einer Mikrosekunde. Die Sub-bit-Takte können ebenso zum Speichern einer Information in einer Speichersput

ao verwendet werden.

In dem Verschachtelungssystem der vorliegenden Erfindung werden die Informationseinheiten in dynamischen Speichern gespeichert. Wie hierin beschrieben, gehören die Bits in den verschiedenen Sub-bit-Zeiten einer Bit-Zeit zu verschiedenen Informationseinheiten und sind unabhängig voneinander. F i g. 6 zeigt ein solches Verschachtelungssystem. Das Verschachtelungssystem der F i g. 6 verwendet vier Sub-bit-Zeiten. Wie in F i g. 5 gezeigt wird, sind die Bits der Zeichen eines Datensatzes 1 in der Sub-bit-Zeit 1 positioniert. Die Bits der Zeichen eines Datensatzes 2 sind in den gleichen Orten wie entsprechende Bits des Datensatzes 1 gespeichert, doch sie sind in der Subbit-Zeit 2 positioniert. Die Bits der Zeichen des Datensatzes 3 stehen ebenfalls an den gleichen Orten wie entsprechende Bits des Datensatzes 1, doch sind sie in der Sub-bit-Zeit 3 positioniert. Die Bits der Zeichen eines Datensatzes 4 sind in den gleichen Orten wie entsprechende Bits des Datensatzes 1 gespeichert,

♦o doch sind sie in der Sub-bit-Zeit 4 positioniert.

F i g. 6 zeigt ein Zeichen im binären Code, vierfach verschachtelt, d. h. vier Zeichen in ihren verschachtelten Positionen.
Die Rechenschaltung arbeitet binär dezimal im

Eingang und Ausgang. Die Addierschaltung der Recheneinheit arbeitet mit binären Zeichen bis zum Wert 16. Dadurch ist es möglich, die Addierschaltung in ihrem Aufbau einfach zu halten. Jedoch ist ein besonderer Schritt notwendig, um ein binäres Resultat

auf ein binär dezimales Resultat zu reduzieren. Alle Eingabeinformationen stehen im Kanal 1, alle Ausgabeinformationen im Kanal 4.

Während der Addition wird die Information I bitweise auf die Information 2 addiert. Das Ziffernstellenresultat muß korrigiert werden, wenn es höher als 9 ist, indem eine Korrekturzahl Kl zuaddiert wird. Das endgültige Result-.t besteht aus einem korrigierten und einem nicht korrigierten Ziffernstellenresultat. Das nicht korrigierte Resultat wird als Resultat 1

So bezeichnet. Das korrigierte Resultat trägt die Be zeichnung Resultat 2. Unkorrigierte Resultate unter 10 und korrigierte Resultate über 9 werden zum endgültigen Resultat, Resultat 3 zusammengefaßt. Der Korrigierwert ATl ist 6, wenn in einem Dezimal-

system gerechnet wird. In einem nicht dezimalen System ist Kl gleich der Differenz zwischen dem höchstmöglichen Stellenwert und 15 als dem höchsten Wert im Stellenresultat.

,„ _der Subtraktion« muß vom Subtr, ^^^^^ SftSS hin das Komplement zu 15 gebildet werden und Übertrag^ ^ ^ ^ der Weiterverarbeitung

dann auf den Minuenden addiert werden,Bei einer J _£nde ^ _{FddMU erglbt sich} somit em

wenden wenn das Stellenresultat emichbeBlid»des D.eSte ^ ^ _nch{._{ge ma} ^ _ist

Übertrages einen Wert kleiner als 16 hat, . .immer ve* _{oder n Zu d}

wenn das Resultat 4 keinen Übertrag besitzt. Das υηα _{dje Steuereinheit die} von dem

Stet 4 kann durch den Wert Kl korngiert werden. ί™** ^U°_gdie{erte Instruktion in Abhängigkeit von K da. Komplement von Xl zu 16. Das korrigierte JJf^J^ _des Operanden 1 und dem Vorzeichen Resultat trägt die Bezeichnung Resultat 5 und ist das dem vor ^ _Instruktion fur positive

SÄ^^^ⁿ^^GcMI^^taiÄiteSerffi. Wenn in einer Subtraktionsoperation tst wie dieses durc. einen Übertrag in der höchsten 15 "pe™ _Instruktion auf das zu unterdruckende

StelteMEezeigt wird. Das Resultat 5 ist ein Zwischen- sich α"^eJ -_{ά das andere zunäc}hst positive

St?Srfdas endgültige ^^|^ΑΪ Sä Änem negativen Vorzeichen versehen

t wird. Das Resultat 5 ist e J _{ά das andere zunäc}hst positive

das endgültige ^^|^ΑΪ Sä Änem negativen Vorzeichen versehen

Ä^^ftS S^ der Operand 2 werden der

KoSwertKzu jeder Stelle des Resultats 5 der ersten «a Sub-Bit-Zeit verzögert,

addierfwerden. Das korrigierte Resultat des Zwische^ Opcranden we^ ^ ^ ^ ^

resultates 5 wird Resultat 6 genannt. Das Resultat 6 s« Inverter geführt, der das Komplement des Sis Komplement des endgültigen Resultates zul 5 -b gJ^J^™,, f_{5 inje}der Stelle erzeugt. Die Addierwenn das Ergebnis der Subtraktion nejrtnMrt Der Op^ ^^ ^_{n korn}g_iertes Result

Korrekturwert K3 ist dem Korrekturwert K\ gleicn operation: Operand 1 minus Operand 2. Die

mit Ausnahme in der niedrigsten Stelle. Die Sub aer P _korrigierten Resultats sind gegenüber

Aktion S dso eine relativ komplizierte Operation, Bits^dieses nc * ^ ^ _Sub._Bit._{zdt ver}.

Ja schwierig ist, zu Beginn der Operation fea- 3» Jⁿ« Außerdem werden die Operanden 1 und 2 ein zustellen ob das Resultat 7 positiv oder negativ ist. ™&* _{Ml um eine} Sub-Bit-Zeit verzögert und in "θ RecSenschaltung des Datenverarbeitungssy ™£*g™ ^U _überführt, _wobei der Operand 1 über stems der Erfindung verwendet die Z^enzeUJur den ^ ^ _{Rechenschaltung} fuhrt dann

zwei ^{νεΓ5ε1ιίε(ΐ6ηε} _ηά;7^_α °;%i?8 Bifcode™üm 35 L Kanal 3 die Operation Operand 2 imnus Operand 1 ^p^Ch? 2^h4^e8 TßTa'wXi' 1^S2 48 der numerische durch ^ ^^ ^ ^^ _ges

Teü ist und A B P O der Zonenteü des Zeichens Der ^ Übertragseingang der Addierschaltung im

numerische Teil gibt in diesem Falle die Ziffer an. wira j _{3 dn ffit zugeführti was einer}

P^Bit in der Position P wird als Prüf stuck verwendet Kanal ζ _{i zum} ^^ _{korrigjerten Resul}t_at

so daß der Zonenteil ebenfalls für anthmeüsche «. Addiüon _{g gle}ichkommt. Am Ende des

Zwecke verwendet werden kann. Somit kann wahrend in^d ^^ _{dnes jeden Zeic}hens steht em mch

der Zonenzeit, d. h. der zweiten Hälfte «ner Zeichen num ^^ _{für die betre}ff_ende Stelle bereit

zeit, ein nicht korrigiertes Resultat durch die Korrek- ^J¹»^ _{in dne} Verzögerungsleitung von der Lange turwerte K\ und K2 korrigiert werden. _{d halben} Zeichens oder in einen entsprechenden

In der Rechenschaltung wird die folgende Funktion eine „_bertragen

verwendet, um den Prozeß abzukürzen: ^P ^^^ _weiteren Additionsprozeß wird das nicht

korrigierte Resultat des ersten Rechenvorganges im a - b = -i-a+b). «^"6 ^ ^ ^ _{Eingang der} Addierschaltung zuruck-

• t v, « erführt um mittels des Wertes K\ korrigiert zu werden.

Wenn b-a einen positiven Wert hat, was einfach 5» g^J« _{ht korrigierte Resultat} oder das festzustellen ist, so kann das Resultat fur die£peniüon ^n immer ^ ^^ ^ ^ _isl

a-6 verwendet werden, wenn das posiüve Vorzeichen ^»^* _{Resultat das} richtige. Tritt kein Über durch ein negatives Vorzeichen ersetzt wird ^ _{für die weitere} Bearbeitung das nich

Um den Datenfluß zu vereinfachen, fuhrt die trag; a, _{zu verwenden}.

Rechenschaltung die folgenden OpeM m^ * i"S Subtraktionsoperation ist das nicht korn

schiedenen Kanälen innerhalb der gleichen Feldzeit m ^^^ _{wdches sich in dem} Speicher von de

durch. l^nge eines halben Zeichens befindet, zu verwenden

Operand 1 plus Operand 2: Kanal 1, _{wnn es} mit einem Übertrag verbunden ist Tnttjw^

Operand 1 minus Operand 2: Kanal 2, _{6o rend des} Subtraktionsprozesses kein Übertragsnnpul

Operand 2 minus Operand 1: Kanal 3. _auf, _{so ist das} korrigierteResuhat zu*£***■*

, ,· u 1 orfi«» Fnde der eesamten Zeichenzeit steht das endgültig

Die Operanden werden funasätzhch ·*£-£ SSS^«iSoSnÄ» * eine Stelk zur Vertun Werte, also absolut behandelt. In_den b«^^ £J ^_{n im}^esultetspeicher gespeichert werde, traktionsoperationen wird so verfahren, als ware aas uno ^^^ _von „ι^ korrigierten Resu

Stet hTbeiden Fällen positiv. Eines dieser beiden «5 J^Jg^rtai,. in die nächsthöhere Stelle addie SSiebnisse muß jedoch n^vscuj ^. «^"»j ^^ emögBcht daß d,

Stet hTbeiden Fällen positiv. Eines J^Jg^rtai,. in die nächsthöhere Stelle addie

sSStionsergebnisse muß jedoch n^vscuj ^. «^"»j ^^ emögBcht, daß d, JStÄÄÄÄSBÄÄÄ Sbertrags-BitineinerVerzegerungsle.ungder^

13 14

eines halben Zeichen·, gespeichert wird. Ein mit dem Zeichenzeit und speichert die nicht korrigiert« korrigierten auftretender Übertragsimpuls wird nur Resultate, bis das Addierwerk die entsprechende im Additionsprozeß in die nächsthöhere Stelle über- zugehörigen korrigierten Resultate erzeugt hat Zi tragen, der Zeit muß entschieden werden, welches der beider

Am Ende der gesamten Operation werden die 5 Resultate einer jeden Rechenoperation zu verwendet Resultate der beiden Subtraktionen danach geprüft, ist.

ob in ihrer höchsten Stelle ein Übertragsinipuls auf- Die nicht korngierten Resultate gelangen über dk

tritt, welcher das korrekte Resultat kennzeichnet Leitung 3123, das UND-Glied 3124, die Leitung 3125,

In der Zwischenzeit hat die Steuereinheit der das ODER-Glied 3089 und die Leitung 3095 zurück Rechenschaltung die lnstruk. on des Programms um- io zum Addierwerk 3096. Das UND-Glied 3124 wird gewandelt und kann das gewünschte Resultat und das für die Zeit des Zonenteiles einer Zeichenzeit durch zugehörige Vorzeichen selektieren. ein Signal von der Steuereinheit auf der Leitung 312i

Die Fig.7 ist ein Blockdiagramm einer ersten geöffnet Der Ausgang des Generators3127 liefert Ausführung der Recheneinheit, welche in dem Daten- die Bits des Korrigierwertes Kl. Der Ausgang des Verarbeitungssystem der Erfindung verwendet werden 15 Generators 3128 liefert die Bits des Korrigierwertes Kl. kann. In der F i g. 7 wird der Operand 1 der Rechen- Diese Bits werden zur selben Zeit, in der die unkorrischaltung auf der Leitung 3087 zugeführt. Zur ersten gierten Ergebnisse über die Leitung 3095 dem Addier-Rechenoperation wird er Ober die Leitung 3088 zum werk 3096 zugeführt werden, jeweils über die UND-ODER-GIied 3089 geführt. Zur Subtraktion im Kanal2 Glieder 3129 und 3131 ins Addierwerk 3016 übertragen, gelangt der Operand 1 über die Verzögerungsleitung ao Die UND-Gliedc 3129 und 3131 werden von der 3091 und Leitung 3092 zum ODER-Glied 3089. Für Steuereinheit aber die Leitungen 3132 und 3133 in den Subtraktionsprozeß im Kanal 3 gelangt der den Kanälen 1, 2 und 3 während des Zonenteils der Operand 1 über die Verzögerungsleitung 3093 und Zeichenzeit geöffnet.

Inverter 3094 zum ODER-Glied 3089. Das ODER- Die Korrigierwerte Kl und Kl gelangen über die

Glied 3089 führt die Bits der Kanäle 1, 2 und 3 über »5 Leitungen 3134 bzw. 3135 zu dem ODER-Glied 3099 die Leitung 3095 zum Addierwerk 309. und von dort über die Leitung 3107 zum Addierwerk

Der Operand 2 wird der Rechenschaltung im Kanal 1 3096. Zu den drei nicht korrigierten Resultaten werden über die Leitung 3097 zugeführt und gelangt über somit die entsprechenden Korrekturwerte addiert. In Leitung 3098 direkt zum ODER-Glied 3099. Im ersten dem Additionsprozeß wird der Übertragsimpuls Subtraktionsprozeß, der im Kanal 2 durchgeführt 30 nur im Kanal 1 auf den nächstfolgenden Wert des wird, gelangt der Operand 2 über die Verzögerungs- gleichen Kanals addiert. Der Übertragsimpuls wird leitung 3101, Leitung 3102, Inverter 3103 und Leitung in der Operation Operand 1 plus Operand 2 als nor-3104 zum ODER-Glied 3099. Für den Subtraktions- maler übertrag über die Leitung 3108, die Leitung 3109 prozeß2 im Kanal 3 wird der Operand 2 über die und das UND-Glied 3111 auf die Verzögerungsleitung Verzögerungsleitung 3105 und Leitung 3106 zum 35 3113 gegeben. Der übertrag gelangt von der Ver-ODER-Glied 3099 geführt. Das ODER-Glied 3099 zögerungsleitung 3131 zum Übertragse.ngang des Adführt die nunmehr drei Operanden zur Rechen- dierwerkes 3096 über das ODER-Glied 3136 und Leischaltung309 über die Leitung 3107. tung3137. Das korrigierte Resultat wird zunächst in

Die Addierschaltung addiert jeweils zwei Operanden der Verzögerungsleitung 3118 gespeichert, bis es komim gleichen Kanal. Die Übertragsimpulse werden auf 40 plett ist. Die Steuereinheit erhält über die Leitung 3138 die Leitung 3108 sowie 3109 und das UND-Glied 3111 die Übertragsimpulse aller Zeichenresultate, um zu gegeben, welches von der Steuereinheit der Rechen- bestimmen, welches Resultat zu verwenden ist. Die schaltung durch ein Signal auf der Leitung 3112 an- Steuereinheit öffnet das UND-Glied 3139 im Kanal 1 gesteuert wird. Die Übertragsimpulse werden in der über die Leitung 3141 und ODER-Glied 3142, wenn Verzögerungsleitung 3113 bis zum Beginn des nä;h- 45 in keinem der beiden Resultate des Kanals 1 ein Obersten Bits des gleichen Operanden gespeichert. Die trag auftrat. Wenn ein Übertrag vorhanden war, wird Übertragsimpulse müssen also am Ende der ersten das UND-Glied 3143 im Kanal 1 über die Leitung 3144 halben Zeichenzeit bis zum Beginn der nächsten und ODER-Glied3145 geöffnet. Fürdie Kanäle 2 und 3 ersten halben Zeichenzeit gespeichert werden, um zu wird das UND-Glied 3139 durch ein Signal auf den dem nächsten Zeichen in der Bit-Zeit 1 addiert zu 5° Leitungen 3146 bzw. 3147 geöffnet, wenn das nicht werden. Die Übertragsimpulse weraen hierzu über korrigierte Resultat im Kanal 2 bzw. im Kanal 3 die Leitung 3108, leitung 3109, Leitung 3114 und einen Übertragsimpuls hatte. Falls das korrigierte UND-Glied 3115 zur Verzögerungsleitung 3116 gege- Resultat im Kanal 2 bzw. im Kanal 3 einen Überben, wo sie gespeichert werden, bis sie benötigt werden, tragsimpuls hatte, dann wird das UND-Glied 3143 Das UND-Glied 3115 wird für Übertragsimpulse aus 55 durch ein Signal auf der Leitung 3148 bzw. 3149 für dem Additionsprozeß in der Bit-Zeit durch ein Signal das betreffende Resultat geöffnet. Das letztgenannte von der Steuereinheit auf der Leitung 3117 geöffnet. Signal erreicht das UND-Glied 3143 über dasi ODER-Das UND-Glied 3111 wird während dieser Zeit Glied 3145. Alle Signale auf den Leitungen 3141,3146, durch ein Signal auf der Leitung 3111 gesperrt. 3147, 3144, 3148 und 3149 werden von der Steuerein-

Das Resultat der Addition wird zunächst in der 60 heit erzeugt.

Verzögerungsleitung 3118 mit der Länge einer halben Die selektierten Zeichenresultate der drei ver-

Zeicheuzeit gespeichert. Wegen der drei unterschied- schiedenen Operationen werden von der Verzögeningslichen Operationen, die gleichzeitig durchgeführt leitung 3122 über UND-Glied 3139, ODER-Glied 3152 werden, enthält die Verzögerungsleitung immer drei und Leitung 3153 in die Feldverzögerungsleitung 3151 nicht korrigierte Resultate. Diese nicht korrigierten «5 übertragen. Die aus der Verzögerungsleitung 3118 Resultate gelangen über die Leitung 3119 und 3121 selektierten Resultate gelangen zur Feldverzögerungsauf die Verzögerungsleitung 3122. Die Verzögerungs- leitung 3151 über die Leitung 3119, UND-Glied 3143, leitung 3122 hat ebenfalls die Länge einer halben Leitung 3154, ODER-Glied 3152 und Leitung 3153.

k,

15 16

Die Resultate der drei Operafonen werden somit in 3172a bis 3172c. Die RESET-Eingänge der Flipflops

der Verzögerungsleitung 3151 vereinigt. 3172a bis 3172c werden wie folgt angesteuert: Das

Sobald die ZeichenresuUate zur Verfügung stehen, Signal der Instruktion Operand 1 plus Operand 2 auf

bestimmt die Steuereinheit der Rechenschaltung, der Leitung 3171 α bringt den Flipflop 3172« in SET-

welches der drei Resultate über das UND-Glied 3H5, 5 Stellung und gelangt über die Leitung 3173, ODER-

Leitung 3156, ODER-Glied 3157 und Ausgabeleitu » Glied 3177 und Leitung 3178 zum RESET-I ^.ang

3158 in einen externen Speicher zu übertragen ist. des Flipflops 3172 c.

Die Selektion des endgültigen Resultates erfolgt Das Signal der Instruktion Operand 1 minus Ope-

von der Steuereinheit aus über die Leitung 3159 für rand 2 bringt den Flipflop 31726 über Leitung 31716

Resultate im Kanal 1. Ein Resultat im Kanal 2 wird io in SET-Stellung und den Flipflop 3172a über die

durch ein Signal auf Leitung 3161 selektiert. Ein Leitung 3179, ODER-Glied 3181 und Leitung 3182 in

Steuersignal auf der Leitung 3162 selektiert ein Resul- RESET-Stellung. Das Signal für die Instruktion

tat im Kanal 3. Operand 1 minus Operand 2 bringt ebenfalls den

Die drei Leitungen 3159, 3161 und 3162 gelangen Flipflop 3172 c über Leitung 3183, ODER-Glied 3177

zum UND-Glied 3155 über das ODER-Glied 3162. 15 und Leitung 3178 in RESET-Stellung.

Das Vorzeichen des selektierten Resultates wird zu Das Signal der Instruktion Operand 2 minus Ope-

diesem über die Leitung 3164 und das ODER-Glied rand 1 bringt den Flipflop 3172c über Leitung 3171c

3157 in Abhängigkeit von der Steuereinheit addiert. in SET-Stellung, den Flipflop 3172a über Leitung 3184,

Das Resultat kann dann den Verzögerungsleitungen ODER-Glied 3181 und Leitung 3182 in RESET-

3118 bzw. 3151 zu Beginn der nächsten Feldzeit ent- ao Stellung sowie den Flipflop 31726 über Leitung 3185,

nommen werden. Der nächste arithmetische Prozeß ODER-Glied 3174 und Leitung 3175 ebenfalls in

kann der oben beschriebenen Operation direkt folgen. RESET-Stellung.

Die F i g. 8 ist ein Blockschaltbild einer ersten Aus- Der Flipflop 3186 wird durch ein Signal auf Leitung führung der Steuereinheit einer Rechenschaltung, 3187 in SET-Stellung gebracht, wenn der Operand 1 welche in dem d*t- . rarbeitenden System der Er- »5 ein positives Vorzeichen besitzt. Der Flipflop 3186 findung verwendet werden kann. Die in der F i g. 8 gelangt in RESET-Stellung durch ein Signal auf gezeigte Steuereinheit gehört zur Rechenschaltung, Leitung 3188, wenn der Operand 1 ein negatives Vorweiche in der F i g. 7 gezeigt ist und drei oder mehr zeichen hat. Der Flipflop 3189 wird durch das Vorverschachtelte Kanäle besitzt Die Steuereinheit führt zeichen des Operanden 2 derart gesteuert, daß er f olpende Operationen durch. 30 durch ein Signal auf Leitung 3191 in SET-Stellung

1. Die Steuereinheit überführt die Instruktion des &^l™& ^{für e}'ⁿ positives Vorzeichen und daß der Programms in Abhängigkeit von dem Vorzeichen genannte Flipflop bei einem negativen Vorzeichen des der Operanden 1 und 2 in eine neue Instruktion. Operanden 2 durch ein Signal auf Leitung 3192 in

2. Die Steuereinheit überwacht die folgenden Rschen- RbSET-Stellung gebracht wird^

operationen „1 der Rechenschaltung: ^{35 Dl}f ^{Matnx der} UND-Glieder 3193a bis 3193 1

Onera. Λ 1 nlm Onerand 7 transformieren die alte Instruktion, welche durch die

Strand 1 £u?o""and 2, Stellung der Flipflops 3172a bis 3172c dargestellt wird

Operand 2 minus Operand 1, ^m «ne neue Instruktion in Abhängigkeit von den

wobei der Operand 1 und der Operand 2 unab- y°^r"!^ch _a ^en ^F™?^^ ,Ϊ a ⁸

hängig von ihrem Vorzeichen immer als positive *° des Fhpflops 3186 und 3189 dargestellt wird

Werte verarbeitet werden. ^{Die vier} möglichen neuen Instruktionen lauten.

3. Die Steuereinheit bestimmt, zu welcher der Operand 1 plus Operand 2,
Operation Operand 1 minus Operand 2,
Operand 1 minus Operand 2 oder Operand 2 minus Operand 1,
Operand 2 minus Operand 1 *⁵ minus Operand 1 minus Operand 2,
eines positiven Resultates gehört. , . . . , . , ,

4. Die Steuereinheit selektiert das Ergebnis. ™L"u^hV^T^f^ ^VOn

5. Die Steuereinheit addiert das Vorzeichen zum ****** ^iZ! M* S
ρ j P _{lt t} 3198, 3199 und 3201 angezeigt wird. Die
cna-Kesuiiai. _5o ^ _mög,_{jchen Stenung der} Flipflops 3172a bis 3172c,

In der F i g. 8 ist angenommen, daß die von dem 3186 und 3189, der UND-Glieder 3193a bis 3193 1

Programm gelieferten Instruktionen wie folgt lauten und der ODER-Glieder 3194a bis 3194a* ist in der

können: Tabelle XIII gezeigt.

Onerand 1 dIus Onerand 2 ^{Wie bereits} beschrieben, behandelt die Rechen-Operand 1 plus Operand 2 schaltung den Subtraktionsprozeß, als wäre ein

OneIZi \ _m nü SneranS \ *»*"** *^{esultat ZU erWarten}· ^{EineS deT ReSultate}

Operand 2 minus Operand 1, P_{t jedoch negativ und muß mtetdfü}^ _{werden Aus}

und daß diese Instruktionen in einer nicht gezeigten diesem Grunde muß die neue Instruktion der Adresse Schaltungsanordnung gelesen werden, welche ein des richtigen Resultates entsprechen, und Instruktion Signal auf eine der Leitungen 3171a bis 3171c zur 6o und Adresse entscheiden gemeinsam, ob das Resultat Steuereinheit gibt. Ein Signal auf der Leitung 3171a ein positives oder negatives Vorzeichen erhält. Hierfür entspricht der Instruktion Operand 1 plus Operand 2. bekommt die Steuereinheit über die Leitung 3138 Ein Signal auf der Leitung31716 entspricht der In- (Fig. 7) am Ende des gesamten Prozesses ein Signal, struktion Operand 1 minus Operand 2. Ein Signal welches anzeigt, welcher der beiden Subtraktionsauf der Leitung 3171 c entspricht der Instruktion 65 prozesse zu einem positiven Resultat geführt hat. Operand 2 minus Operand 1. Dieses Signal wird durch den Übertragsimpuls am

Die Leitungen 3171a bis 3171c führen die Signale Ende des letzten Zeichens in dem Feld, d. h. Kanal 2 zu den SET-Eingängen der betreffenden Flipflops oder Kanal 3, Bit-Zeit 4, Zeichenzeit 16 dargestellt.

Der zutetztgenannte Übertragsimpuls kommt von der Rechenschaltung über die Leitung 3138 in die Steuereinheit und wird über die Leitung 3203 dem RESET-Eingang des Flijpflops 3206 zugeführt, wenn das positive Resultat zu der Operation Operand 1 minus Operand 2 gehört Gehört dieser Überlrassimpuls zu der Operation Operand 2 minus Operand 1, so wird der Impuls von der Leitung 3207 über das UND-Glied 3208 zum SET-Eingang des Flipflops 3206 und zum RESET-Eingang des Flipflops 3205 geführt. Die UND-Glieder 3204 und 3208 werden durch Zeitsignale auf den Leitungen 3209 und 3211 gesteuert. Die Ausgabeleitungen d«r Flipflops 3205 und 3206 steuern die Leitungen 3197 und 3198 bzw. 3199 und 3201 dor ODER-Güeder 3194c und 3194</ über die Leitungen 3212 und 3213 bzw. 3214 und 3215. Die Steuerung wird mit Hilfe der UND-Glieder 3216 und 3217 bzw. 3218 und 3215', welche mit den Leitungen 3212 bis 3215 verbunden sind. Die Steuerfunktionen sind in der Tabelle XIlI gezeigt. Ein Signal auf den Leitungen 3221 und 3221! der ODER-Glieder 3194a und 31946 sowie auf den Ausgabeleitungen 3223, 3224, 3225 und 3226 der UND-Glieder 3216 und 3217 bzw. 3218 und 3219 stellt die Adresse des richtigen Resultates und das Vorzeichen dieses Resultates in der folgenden Weise dar.

Die Leitung 3221 führt ein Signal für die Instruktion Operand 1 plus Operand 2 über das ODER-Glied 3227, um das UND-Glied 3228 für die Impulse des Kanals 1 zu öffnen. Ein Signal auf der Leitung 3221 öffnet das UND-Glied 3229 über das ODER-Glied 3231. Falls die Operation Operand 1 minus Operand 2 auszuführen ist, so öffnet ein Signal auf der Leitung 3222 das UND-Glied 3228 über das ODER-Glied 322/ und öffnet das UND-Glied 3232 über das ODER-Glied 3233.

Ein Signal auf der Leitung 3223 entspricht der Instruktion Operand 1 minus Operand 2 und zeigt, daß das Resultat dieser Operation positiv ist. Das Signal auf der Leitung 3223 öffnet das U N D-Glied 3234 über das ODER-Glied 3235 und öffnet das UND-Glied 3229 über das ODER-Glied 3231. Die Leitung 3224 entspricht der gleichen Instruktion, zeigt jedoch an, daß das Resultat negativ ist Ein Signal auf der Leitung 3224 öffnet das UND-Glied 3236 über ODER-Glied 3237 und öffnet das UND-Glied 3232 über das ODER-Glied 3233 Die Leitungen 3225 und 3226 sind der Instruktion Operand 2 minus Operand 1 zugeordnet. Ein Signal auf der Leitung 3225 zeigt an, daß das Resultat positiv ist, ein Signal auf der Leitung 3226 zeigt an, daß das Resultat negativ ist.

Die Tabelle XlV zeigt die Steuerung der Resultatselektion in der Steuereinheit.

Tabelle XlII

Instruktionsumformung in der Steuereinheit
der Rechenschaltung

	Aktiver	3215	Akti	Aktive Steuer-	3255
Neue Instruktion	Ausgang der Trigger	3214	ves Und-	Leitung	3255
	3205 3206	3215	Glied	3239	3255
Op 1 -f Op 2		3214		3239	3255
-(Op 1 + Op 2)			3242	3255
Op 1 - Op 2	3212	3216	3244	3255
	3213	3217	3242
Op 2 - Op I	3212	3218	3244
	3213	3219

Tabelle XIV

Die Steuerung der Resultatselektion
in der Rechensteuerschaitung

	Positives Resultat gehört zur Instruktion	AktiveODER-	3195
Neue Instruktion		Glied-Aus- gangsleitun-	3196
		gen	3198
Op1+ Op 2
-(Op 1 + Op 2)	OpI -		3201
Op 1 - Op 2	Op 2 -	3197
	OpI -
Op 2 - Op 1	Op 2 -	3199
-Op 2
-OpI
-Op 2
-OpI

Und-	20	3263	Steuer lei	Kanal	Bit- Zeit	Zeichen Zeit	Selektive unkorri-	s Resultat korri
Glied	3264	tung	sbt	bt	cht	gicrtes	giertes
3265					Resultat	Resultat
a5 3266	3276	1	3		Add
3267	3277	1	5			Add.
3268	3278	2	8		Sub. 1
3204	3279	2	5			Sub. 1
3208	3231	3	8		Sub. 2
3282	3	5			Sub. 2
3211	2	5	16	Sub. 1 +
3209	3	5	16	Sub 2 >

Die UND-Glieder 3223, 3234 und 3236, welche durch die Adreßsignale auf den Leitungen 3221 und 3222 bzw. 3223 und 3226 bzw. 3224 und 3225 über die ODER-Glieder 3227 bzw. 3235 bzw. 3237 angesteuert werden, führen die Kanalimpulse auf Leitung 3238 auf die Leitung3159 (Fig. 7), die Kanalimpulse des Kanals 2 werden von der Leitung 3241 auf die Leitung 3161 (Fig. 7) und die Kanalimpulse des Kanals 3 gelangen von der Leitung 3243 auf die Leitung 3162 (Fig. 7). Diese Kanalimpulse erreichen die UND-Glieder 3229 und 3232 über die Leitungen 3245, 3246 und 3247 über das ODER-Glied 3248. Die UND-Glieder 3229 und 3232 sind somit vorbereitet zum öffnen für positive und negative Vorzeichen aus den zugehörigen Signalgeneratoren 3249 und 3251. Ein Signal vom ODER-Glied 3231 auf der Leitung 3262 erzeugt ein positiven Vorzeichen aus dem Generator 3249, während ein Signal von ODER-Glied 3233· über Leitung 3253 ein negatives Vorzeichen am Signal-

5" generator 3251 auftreten läßt. Das Signal des selektierten Vorzeichens gelangt über das ODER-Glied 3254 auf die Verbindungsleitung 3164 (F i g. 7), welche das genannte Signal der Rechenschaltung zuführt.
Die Steuereinheit bestimmt außerdem, ob das korrigierte oder nicht korrigierte Zeichenresultat einer jeden Operation zu verwenden ist. Die Entscheidung hängt von dem Vorhandensein eines Ubertragimpulses am Ende des Zeichen ab, wie dieses bereits beschrieben wurde.

Es gibt zwei Gruppen von Ubertragsimpulsen. Die eine Gruppe tritt zur Bit-Zeit 4 auf, die andere zur Bit-Zeit 8. Da die Übertragung der Zeichenresultate in der ersteh Hälfte der Zeichenzeit erfolgt, müssen die zur Bit-Zeit 4 auftretenden Übertragsimpulse ver-

zögert werden, um nicht die Übertragung des vorhergehenden Zeichenresultate zu stören. Zu diesem Zweck werden die zur Bit-Zeit 4 auftretenden Übertragsimpulse von der Leitung 3202 über das UND-

Glied 3256 zum ODER-Glied 3257 geführt, während die Übertragsimpulse von der Bit-Zeit 3 über das UND-Glied 3258 zum ODER-Glied 3257 gelangen. Die UND-Glieder 32S6 und 3258 werden durch Zeitsignale zur Bit-Zeit 4 bzw. zur Bit-Zeit 8 auf den Leitungen 3259 und 3261 gesteuert. Die Ubertri^simpulse der Bit-Zeit 4 gelangen vom UND-Glied 3256 zum ODER-Glied 3257 über die Verzögerung 3262. Die Ubertragsimpulse gelangen vom ODER-Glied zu <Jen UND-Gliedern 3263, 3264, 3265, 3266, 3267, 3268, 3204 und 3208. Die UND-Glieder selektieren ihre Übertragsimpulse, wie es in der Tabelle XV gezeigt ist.

Tabelle XV

Der Übertragsimpuls in der Steuerscnaltung der Recheneinheit nicht korrigiertes Resultat ist. Die Übertragung der

Resultate wird durch Signale ir den Leitungen 31«,

31146 und 3147 (F i g. 7) gesteuert. Die

gehört zum Additionsprozeß, die Leitun

sum ersten Subtraktionsprozeß,

hört zum zweiten SubtraktionsproMö.

iragung von Signalen über die Leitungen

und 3147 wird durch die UND-Glieder

J"

Und-Glied	Zeit	Signal auf Leitung
3263	Sub-Bit-Zeit 1, Bit-Zeit 5	3276
3264	Sub-Bit-Zeit 1, Bit-Zeit 8	3277
3265	Sub-Bit-Zeit 2, Bit-Zeit 5	3278
3266	Sub-Bit-Zeit 2, Bit-Zeit 8	3279
3267	Sub-Bit-Zeit 3, Bit-Zeit 5	3281
3268	Sub-Bit-Zeit 3, Bit-Zeit 8	3282
Unddlied	Art des Obertragungsimpulses
3263	unkorrigierte Addition
3264	korrigierte Addition
3265	unkorrigierte Subtraktion 1
3266	korrigierte Subtraktion 1
3267	unkorrigierte Subtraktion 2
3268	korrigierte Subtraktion 2

una Jit/ wiru umui u«. ~·— —-

3284c gesteuert, welche wiederum durch aie-

r_O Stelluni der FUpflops 3271a fafa; 3271cund durch Zeitsignale auf den Leitungen 3275a bis 3275c una 3285a bis 3285 c geöffnet werden.

Die F ig. 9 ist eine tabellarische Darstellung der Änderung der Programminstruktionen ⁱⁿJ^⁵S₁.

is keil von den Vorzeichen der Operanden 1 und 2 in der

Steuereinheit der Rechenschaltung. .. _{d s}

Die Fig. 10 ist eine tabellarische Darstellung des

Rechenprozesses bei der Add tion und ^*£Z

in der Rechenschaltung von F . g. 7 Zum Z«**«J£

ao Illustration sind die verschiedenen Stufen der^Opm tion in Re.hen und Spalten bezeichnet. Scr "d jedem Zeichen zwei Spalten zugeordnet Eine Spalte fur den numerischen Teil, die andere Spalte fur den ^entert. Die Spalten A und B beziehen sich -"» das e^rste

der Zeile R geze.gt ist, beträgt der Wert p 367, wobei die Einer in den Spalten A ^u"^d

ί und B. die Zehner (2) stehen in den Spalten

SET-Eingang des Flipflops 3271a geführt. Beide Übertragsimpulse haben die gleiche Wertigkeit Der Flipflop 3271 α wird zur Sub-Bit-Zeit 4, Bit-Zeit 4 durch ein Signal auf Leitung 3272 in RESET-Stellung gebracht. Die Ausgabeleitungen der UND-Glieder 3265, 3266 3267 und 3268 werden zum SET-Eingang des Flipflops 32716 bzw. R ESET-Eingang dss FUpflops 32716 bzw. SET-Eingang des Flipflops 3271c bzw. zum RESET-Eingang des Flipflops 3271c geführt.

3 »kein Bit« mit Ül rtragsimpuls, gg ZdK Reihe S. führt. Dieser Bit-Übertrag wird dem Übertragseingang der Rechenschaltung wie durch den Pfeil von Zeile 2, Reihe S, zur Zeile 3, Reihe R, gezeigt

Ulli W-JH Λ -ι^.»._β«.._β , _{g w}

Einer der Flipflops 3271 α bis 3271 c zeigt durch seine SET-Stellung an, daß das entsprechende Zeichen- wuu.

resultat in der Rechenschaltung ein korrigiertes Re- Die dritte Bit- Addition wird in der . —.

sultat ist. Die Übertragung des Resultates wird durch geführt, wo wiederum zu dem Bit des Operanden 1 ein Signale auf den Leitungen 3144, 3148 und 3849 55 Übertragsimpuls addiert wird. Da der Operand 2 in (F i g. 7) gesteuert. Die Leitung 3144 entspricht dem dieser Position kein Bit besitzt, lautet das Ergebm Additionsprozeß, die Leitung 3148 ist dem ersten '"

Subtraktionsprozeß zugeordnet, während die Leitung 3149 dem zweiten Subtraktionsprozeß zugeordnet ist. Die übertragung von Signalen über die Leitungen 3144, 3148 und 3149 wird durch die UND-Glieder 37.74 α bis 3274 c gesteuert, welche wiederum durch die Signale von den SET-Ausgängen der Flipflops 3271a bis 3271c und durch Zeitimpulse auf den Leitungen 327Sa bis 3275c geöffnet werden. 6j

Ein in RESET-Stellung befindlicher Flipflop aus der Gruppe 3271a bis 3271c zeigt an, daß das gewünschte Zeichenresultat in der Recheneinheit ein Resultat des Additionsprozesses in den

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4, 8 wird in die Position A, B, P,Overzögert. Während keinen Übertrag aus dem unkorrigierten oder dem

dieser Zeit wird der Wert der Korrektur Kl aus der korrigierten Resultat. Das umrandete Resultat in

Zeile 3, Reihe S, auf das übertragende Resultat addiert. Zeile 1, Reihe S, Spalte O, ist damit das richtige. Das

Die Korrekturzahl Kl hat den Wert 6. Da das ver- Gesamtresultat des Addkior.sprozesses Operand 1 plus

zögerte Resultat nicht in jeder Position ein Bit besitzt, 5 Operand 2 beträgt somit 0596.

ist mit dem Resultat der Korrekturaddition, welches Wie bereits beschrieben wurde, führt die Rechenin Zeile 1, Reihe S gezeigt ist, kein Übertrags-Bit ver- einheit zwei verschiedene Subtraktionen durch. Die bunden. Da in der Position 8 derselben Zeichenzeit erste Subtraktion lautet Operand i minus Operand 2. ein Übertrags-Bit auftrat, mul das korrigierte Resultat Die zweite Subtraktion lautet Operand 2 minus Opeverwendet werden. Das komgierte Resultat hat den io rand 1. Die Steuereinheit bestimmt, welche dieser Wert 6 und ist in der Zeile 1, Reihe T, umrandet. beiden Operationen mit einem positiven Resultat Die nächste Zeichenzeit beginnt mit der Addition gekennzeichnet ist, was sich aus dem Übertrag im des Übertrag-Bit der Zeile 3, Reihe/?, zum Zeichen 2 numerischen Teil der höchsten Stelle ergibt Da in in dieser Position. Weder der Operand 1 noch der diesem Beispiel die Feldlänge mit vier Zeichen anOperand 2 hat in dieser Position ein Bit. Das Additions- 15 genommen wurde, muß dieser Übertrag in der Resultat ist also ein einzelnes Bit in der Zeile 1, Position 8, Spalte G, Reihe V oder Y, auftreten. Reihe 5. In der Position 2 der Zeichenzeit 2, Spalte O, In der Operation Operand 1 minus Operand 2 ist haben sowohl Operand 1 als auch Operand 2 ein Bit, das nicht korrigierte Resultat zu verwenden, wenn es so daß das Additionsresultat aus einem Übertrags-Bit mit einem Übertrag verbunden ist. Andernfalls ist das besteht, Zeile 2, Reihe S, welches zum Übertrags- »o korrigierte Resultat zu wählen. Es wird immer nur eingang des Addierwerkes übertragen wird, wie die ein Übertrag im numerischen Teil der Zeichenzeit durch den Pfeil in der Zeile 3, Position 4, Reihe R, in der Addition des folgenden Zeichens berücksichtigt, gezeigt ist. Das Bit des Operanden 1 in dieser Position In diesem Prozeß haben die Operanden 1 und 2 die- und der Bit-Übertrag resultieren wiederum in einem selbe Wertigkeit wie in dem zuvor erläuterten Addi-Bit-Übertrag, der in der Position 8 addiert werden 25 tionsprozeß, jedoch ist der Operand 2 invertiert, was muß, wie es durch den Pfeil angezeigt ist. durch den Buchstaben / hinter der Bezeichnung in Weder der Operand 1 noch der Operand 2 hat in der Zeile 2, Reihe U, angezeigt ist. Ein invertiertes Zeichen Position 8 ein Bit, so daß der Additionsprozeß lediglich ist gleich dem Komplement dieses Zeichens zu 15. ein einfaches Bit als Resultat zur Folge hat. Dieses Der Subtraktionsprozeß beginnt in der Position 1 Bit ist in Zeile 1, Reihe S, Position 8, Spalte in. be- 3» mit der niedrigsten Stelle, Spalte A, Reihe U. Zu zeichnet. Dieses Resultat ist für eine halbe Zeichenzeit dieser Zeit wird der Vortragsübertrag in diese Zeitzu verzögern, wie es durch den horizontaler. Pfeil in position addiert. Der Subtraktionsprozeß wird innerder Zeile I der Reihe 5 angezeigt ist. Das Resultat halb des numerischen und Zonenteiles des Zeichens gelangt dann in den Zonenteil des gleichen Zeichens, wie eine normale Addition durchgeführt. Das heißt, d. h. in die Spalte D. 35 ein Bit addiert auf kein Bit, ergibt ein Bit. Die Addition Während dieser Zeit wird wiederum die Korrektur- von 2 Bits ergibt einen Übertrag der als Bit-Übertrag zahl Kl zuaddiert. Das Resultat ist in Zeile 1, Reihe T in den Positionen 1, 2, 4, A, B und P auftreten kann, gezeigt. Das Resultat hat den Wert 15, so daß in den Einübertrag in der Position 8 ist ein Stellenübertrag beiden Additionsprozessen des numerischen Teiles und muß gespeichert werden. Ein in der Position Null und des Zonenteiles kein Übertrag entstehen konnte. 40 auftretender Übertrag wird nur für Steuerzwecke ver-Das richtige Resultat ist somit das unkorrigierte wendet und darf nicht zum folgenden Buchstaben Resultat, welches in Zeile 1, Reihe S, Spalte C, um- addiert werden. Die Addition von 3 Bits ergibt einen randet ist und den Wert 9 hat. Die Bits der Operanden 1 übertrag und 1 Bit. Die Korrekturzahl Kl, welche im und 2 in der Bit-Position 1 wurden addiert und pro- Zonenteil des Zeichens verwendet wird, hat den duzieren einen Bit-Übertrag, welcher dann zu dem 45 Wert 10, wenn in einem Dezimalsystem gerechnet wird. Bit der Operanden 1 in Bit-Position 2 addiert wurde, Zur Bit-Zeit 2 werden die Bits der Information 1 Spalte £, Reihe R. Da in der Position 2 des Operanden 2 und des Komplements der Information 2 addiert, wie kern Bit vorhanden ist, ergibt die Addition des Bits es in Zeile 1 und 2 der Reihe U, Spalte A, gezeigt ist. von Operand 1 in Position 2 und des Übertrages aus Es ergibt sich ein Übertrag. Dieser Übertrag wird zu der Addition in Position 1 bei der Addition einen 5«> dem Bit des Operanden 1 und dem Komplement des Übertrag, der dann zu dem Bit des Operanden 2 in Posi- Operanden 2 in Position 4 addiert und hat ein Bit tion 4 addiert wird. Der Operand 1 hat wiederum und einen Übertrag zur Folge. Der Übertrag aus der kein Bit in der Position 2, jedoch der Operand 2. Es Position 4 wird in die Position 8 verzögert, ergibt sich ein Übertrag, der in die Position 8 verzögert Das nicht komgierte Resultat der Addition von wird, wie es der Pfeil anzeigt. 35 Operand 1 und dem Komplement des Operanden 2 Der Bit-Übertrag in der Position 8 hat das Resultat 8 des ersten Zeichens hat den Wert 14. Das nicht zur Folge, welches ein unkorrigiertes Resultat ist. Es korrigierte Resultat wird in den Zonenteil des zweiten muß nun bestimmt werden, ob das nicht korrigierte Zeichens, Spalte B, Zeile 1, Reihe V, verzögert. Die Resultat das richtige ist. Dieses ergibt sich aus der Korrekturzahl Kl mit dem Wert 10 ist in Zeile 3, Addition der Korrekturzahl Kl, die in der Zeile 3, 60 Reihe V, Spalte B, gezeigt und wird auf das nicht Reihe S, Spalte F, angegeben ist. Die Addition des komgierte Resultat addiert. Diese Addition hat nornicht korrigierten Resultates zur Korrekturzahl Kl male Bit-Überträge in den Positionen D und P zur ergibt den Wert 14, Zeile 1, Reihe Γ, 3 Bits in den Folge, das Resultat in der Position 0 ist ein Bit und Positionen B, P, O. Das komgierte Resultat hat keinen ein Übertrag. Dieser übertrag wird nur für Steuer-Übertrag, das nicht komgierte Resultat in Zeile 1, «5 zwecke verwendet. Das komgierte Resultat hat den Reihe S, Spalte E, ist das richtige Resultat. Wert 8. Wegen des Übertrages in der Position 0 ist

Die vierte Addition, in der der Operand 1 als auch das korrigierte Resultat das richtige,

der Operand 2 den Wert 0 haben, ergibt kein Bit und In der Spalte C, Zeile 1 bis 3, Reihe U und Zeile 1

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und 2 Reihe V ist die Addition des zweiten Zeichens Position, O welcher anzeigt, daß dieses Resultat mit

des Operanden Ί und des Komplementes des Operan- dem Wert 6 das richtige ist.

den 2 gezdgt Das Resultat hat den Wert 3 und einen In der Spalte £ ist gezeigt, wie die dritten Ze.chen

übertragTn der Position 8. Wegen dieses Übertrages des Operanden 2 und des Komplementes des Operan-

ä das nicht korrigierte Resultat zu verwenden und 5 den 1 addiert werden. Das Ergebnis lautet: Ein Bit

Hnrrh Hie Umrandune in Zeile 1 Reihe V, Positionen 1 in der Position 1 und an Übertrag in der Position 8,

Sri Mc C Sk chnet Das Übertrag-Bit welcher kennzeichnet, daß dieses das richtige Resultat

bis 8 bpaltcc, seKermzeicnnci a Übertragsimpuls wird in die Position 1,

Z" TX^^^S^^^T'SL Spalte C, Reihe *? ZeSe 3, verzögert. Aus dem an-

iorrektu addition st zwar nicht notwendig, sie ist t. schließend durchgeführten Korrekturvorgang ergibt

VH^Wnr Vf-rPinfachune der Steuerung der Rechen- sich das Resultat Null mit einem Übertrag in der

Inordnung beSStigf Se Korrektu'rzahl Kl wird Position 8. so daß der Wert Null das richtige Resultat

während des Zonenteiles des Zeichens auf das richtige ist^ ^ ^ ^ ^ ^. ^ .^ ^

^R D^driUenZeichen in den Positionen 1, 2, 4, 8 in t₅ durch die erste Ausführung der Rechenschaltung^

uie armer^jeiwκι korrigierten Resultat unabhängig von den Instruktionen, durchgeführt

der Spalte E sind mit einem nicht *omgen _{Dje Steuereinhei(} ^^ _dabei, welches

Th i ifSÄhmSto"s5iV«ndden Resultat benötigt wird. In jedem Fall schließt die

,st deshalb durch die ZaW Λ2ηαε^Ρ Steuereinheit das Resultat der zweiten Operation

Positionen A, B P «° ™ ^kJ™^E _d'^e£"_{im eincn} über- a. Operand 1 minus Operand 2 aus, weil dieses Resultat

der Korrektur hat den Wert 8 ^u"^d ™ ^'^^ _vcr. _η(£_{αΐίν ist und durc}h das Resultat der dritten Opera-

trag in der Pos, ,or,0 de nur fu Steu^cke ver g ^ ^ ^ ^^ _χ ^ ^ ^

WH w i Sl Das ?ompimentd^Pe^Information2 zweite Funktion der Steuereinheit besteht darin, das

hat den Wert Nu 1 Das Komplemeniae Vorzeichen des gewünschten Resultates zu bestimmen.

Zei e 2 R?heT Das Res 1 tat muß daher Jrrig.ert ,5 Die F i g. 11 ist ein Blockschaltbild einer zweiten

Zeile l, Keine u. u« ^" Ausführung der Rechenschaltung, welche in dem

^Werv^en _A,^v Λοτ Knrrekturzahl/C2 zum Resultat Datenverarbeitungssystem der Erfindung verwendet

Die ^AddltIond _r£_n ^K°_ef^ Zeichens werden kann. Das in der Fig. 11 gezeigte System

aus dem iberischen Te des numensch ^ _{Rechenanordnungen mft mehr als} ^_{5 ver}.

ergibt «η Bit in der_Ρ™££ * ^^d _{Position o}. 30 schachtelten Kanälen verwendet werden. Die Rechen-

Position O ^sX_rfi^ⁿ _e^_t ^nr _sg_h ⁱⁿ _{daß das} Resultat schaltung der F i g. 11 ist der in der F i g. 7 gezeigten

Aus d.esem Übertrag; ergibt «^ aa „_hnHch ^ _G ^ _{zu der in der F} ; _{g 7 ge}.

ein negatives Voraichen tu ^~ _{zei Anordnung} erfolgt die Korrektur der un-

Wert des Operanden 2 hoher ist »»jener ρ korrigierten Resultate jedoch nicht im Zonenteil der

denl.D,eB,^^^.n^S^teÄ.R«^^ g^ _{zdchenzeiu SQndern wird während der}

Zeile 1, und in J"*'~ⁿ _ind ^OSI^_{e die umr}andeten gleichen ersten Hälfte der Zeichenzeit jedoch m einem

R^ f · SnLt C Stet ReThe Tstellen ein Resultat anderen Kanal durchgeführt. Somit stehen das korri-

BHs der Spalte C, Zeile 1. ««£ ' _!ementiert gierte Resultat und das unkorngierte Resultat bereits

dar welches zur weiter™ Ver*endu"Jj^SJ \_{m Ende des numer}i_Schen Teiles der Zeichenzeit zur

werden mußte. Da jedoch die Keene^{n k} Verfugung. Die Bits der Zeichenresultate werden in

auch die Subtraktion Operand 2 minus ^ü^^an^' _einem ^E _Speicher von der Länge einer halben Zeichenzeit

durchführt. w,rd d.eses negat.ve Resultat nicht be ^.^ _{bjs festgestellt} ^B _jst, _{welches der be}i_den

^¹ c 1, λ Roihp X zeiet die Addition des Korn- Resultate zu verwenden ist. Das selektierte Resultat

Die Spalte A. Reihe X, ««™^A™. , _{in Bit}. _{wird dann in} einem Feldspeicher abgestellt, bis alle

?en.e5desop«^l^m^«nto^^ ^ ^ _{dhfüht Qt hd}

Pos.t.on 1. Die Addmon des vorir g Steuereinheit selektiert sodann das /u der

Bits des Operanden 2 eg^bt -^g »j£« _gewü„schten Operation gehörende richtige Resultat

H T. vJSch dJ^Übertragis Resultat erscheint. in der gleichen Weise wie in der Rechenschaltung,

so daß lediglich J^CT *^'™§ ™^S _{etenfaUs ke}in B,t, welche in der F i g. 7 geze.gt .st.

In der Position 4 befinde s.cti Bernau _{Arbeiten der Schaltung stimmt mit der bereit},

es erg,bt s.ch das^A^"'^^Nu» ^Vum ₂ BiJTtS- erläuterten Rechenschaltung der F i g. 7 sowie derer

In der Position 8 ^"^'^J'l^chenübertrag Steuereinheit bis auf folgende Abweichungen überein

aus sich emÜbertrag ergibt, der als ZeicnenuDmrag Resultate der drei automatisch durch

be, der Addition .'■" ."""5J*?^¹£ ,1£ϋ führten Operationen werden nicht in den Zonentei

Zeichens berucks.ch.igt wird. Wegen d eses ^e.cne g _glei_chen Zeichenzeit verzögert, bevor sie wieder

Übertrags .st ^d^tch durcEftrte Ko^kturl denAingang des Addienverkes zugeführt werden. I,

richtige, ^r. f^rt?^ "Lf iS« welches nicht der in F , g. 11 gezeigten Anordnung werden die i.

Vorgang ergibt ein falsches Kesuitai, ^ Kanälen I₁ 2,3 durchgeführten Operationen in de

berücks.chtigt wird. _{dchen Weise durchgeführt} wie in der Schaltung de In der Spalte C wird das zweite ^i - 60 F i g. 7, doch werden die Ergebnisse dieser Operationei

randen 2 ™™K«2I^^SSr^s «S anschießend in die Kanäle 4, 5 und 6 überfuhrt, wa

Ifder11 und dem^hen^ubert J _l

2^^SSr^s «S anschießend in die aä , , a

Informander11 und dem_d ^hen^ubert J _{dufch dfc Verzögeningslatung 3321 erfolgt}. _{Das un}

vorhergehenden ProaB addiert uasc B korrigierte Bit-Resultat wird während der Zeit in de

aus Bit-Übertragen .η fjJfSTB^™ _diesen Verzögerungsleitung 3317 gespeichert. Am Ende de Bits in ^den/^os5%^ne"V_n j_{n di}e?osition P undO 65 ersten Hälfte der Zeichenzeit ermittelt die Steuerdnhei

Posiuonen 4 und 8 werden in^e 1 ο in bekannter Weise, welche der Resultate vcnvcndungs

verzögert und dem K^orrekt»rvorgang ^ ^ _{sind und Qberfuhrt die} Zeichenresulute in di

ten T? uT;ίθ sowi ein übertrag in der VerzBgen.ngdrit.ng 3371, welche hier als Speiche

verwendet wird. Falls in dem System mehr als neun Kanäle vorhanden sind, können die drei möglichen richtigen Resultate in den Kanalüberführungsschaltungen 3365a bis 3365c in die Kanäle 7, 8, 9 übergeführt werden, wo sie dann ebenso angeordnet sind wie in der RechenschaJtung der F i g. 7, nur daß die Resultate dort in den Kanülen 1, 2 und 3 standen. Die F i g. 12 zeigt die Steuereinheit, welche zu dei in Fig. 11 gezeigten Rechenschaltung gehört. Die ir der F i g. 12 gezeigte Steuereinheit enthält die gleicher Steuerkreise zum Umsetzen der Programm-Instruktior in eine neue Instruktion in Abhängigkeit von der Vorzeichen der beiden verarbeiteten Operanden
und 2.

Hierzu 4 Blatt Zeichnungen

Claims (1)

1 942 /■ ill"*. Patentansprüche: ·''

1. Verfahren zur fortlaufenden Addition bzw. Subtraktion zweier nach Vorzeichen und Betrag S getrennt dargestellter Operanden A und B mittels einer Recheneinrichtung in einem einzigen Vorgang in gleicher Darstellung, wobei das Ergebnis sofort nach dem Einlaufen der letzten Operanden-ZiffernsteUe zur Verfügung steht, ge.kenn- zeich n-aM^4 S ? ⁰^ folgeöde Schritte;., £ 2«. #.«,. a) In der ilebherieiirHchtuiig werden aus aen Eingangsoperanden A und B gleichzeitig die drei Rechenergebnisse der Operationen